KR20160109985A - 수직형 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
수직형 메모리 장치는 제1 구조물, 복수 개의 게이트 전극들, 및 게이트 절연막을 포함한다. 제1 구조물은 기판 상면으로부터 기판 상면에 수직한 제1 방향으로 돌출된 하부 채널, 하부 채널 상에 제1 방향을 따라 연장된 상부 채널, 및 상부 채널의 외측벽을 감싸며 하부 채널 상에 형성된 전하 저장막 구조물을 포함한다. 복수 개의 게이트 전극들은 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성되어 제1 구조물의 측벽을 둘러싼다. 게이트 절연막은 게이트 전극들 중에서 하부 채널의 측벽을 둘러싸는 제1 게이트 전극과 하부 채널 사이에 형성되며, 하부 채널이 함유하는 물질의 산화물을 포함한다.
Description
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 수직 채널을 포함하는 수직형 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
수직형 불휘발성 메모리 장치 제조 시, 기판 상에 적층된 절연막들 및 희생막들을 관통하는 채널 홀을 형성하고, 상기 채널 홀 하부에 반도체 패턴을 형성하며, 상기 반도체 패턴 상부에 ONO막 및 채널을 형성한다. 이후, 상기 절연막들 및 희생막들을 관통하는 개구를 형성하고, 상기 개구에 의해 노출된 상기 희생막들을 제거하여 상기 ONO막 및 상기 반도체 패턴의 측벽을 노출시키는 갭들을 형성한 후, 상기 갭들을 채우는 게이트 전극들을 형성한다. 이에 따라, 상기 게이트 전극들 중에서 상층에 형성되는 워드 라인 및 SSL은 상기 채널과의 사이에 상기 ONO막이 형성되어 있으므로 항복 전압 조절이 용이하지만, 상기 게이트 전극들 중에서 하층에 형성되는 GSL은 상기 반도체 패턴에 직접 접촉하므로, 항복 전압 조절이 용이하지 않다.
본 발명의 일 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 다른 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
상술한 본 발명의 일 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는 제1 구조물, 복수 개의 게이트 전극들, 및 게이트 절연막을 포함한다. 상기 제1 구조물은 기판 상면으로부터 상기 기판 상면에 수직한 제1 방향으로 돌출된 하부 채널, 상기 하부 채널 상에 상기 제1 방향을 따라 연장된 상부 채널, 및 상기 상부 채널의 외측벽을 감싸며 상기 하부 채널 상에 형성된 전하 저장막 구조물을 포함한다. 상기 복수 개의 게이트 전극들은 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성되어 상기 제1 구조물의 측벽을 둘러싼다.
상기 게이트 절연막은 상기 게이트 전극들 중에서 상기 하부 채널의 측벽을 둘러싸는 제1 게이트 전극과 상기 하부 채널 사이에 형성되며, 상기 하부 채널이 함유하는 물질의 산화물을 포함한다.
예시적인 실시예들에 있어서, 상기 하부 채널은 필라(pillar) 형상을 가질 수 있으며, 상기 게이트 절연막은 상기 하부 채널의 측벽을 감싸는 고리(ring) 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 절연막은 상기 하부 채널의 측벽에 접촉하며, 상기 하부 채널의 중심으로부터 제1 반경을 갖는 고리 형상의 제1 부분, 및 상기 제1 부분에 접촉하며, 상기 하부 채널의 중심으로부터 상기 제1 반경보다 큰 제2 반경을 갖는 고리 형상의 제2 부분을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 부분의 상면은 상기 제1 부분의 상면보다 낮을 수 있고, 상기 제2 부분의 저면은 상기 제1 부분의 저면보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 부분은 상기 기판 상면에 평행한 수평 방향으로의 두께가 중앙부로부터 상부 또는 하부로 갈수록 점차 얇아질 수 있으며, 상기 제2 부분은 상기 수평 방향으로의 두께가 상기 제1 방향을 따라 일정할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극은 상기 게이트 전극들 중에서 최하층에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 제1 방향으로 서로 이격된 상기 게이트 전극들 사이에 형성된 제1 절연막 패턴, 및 상기 제1 게이트 전극과 상기 기판 상면 사이에 형성된 제2 절연막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 및 제2 절연막 패턴들은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 게이트 전극들 및 상기 각 제1 및 제2 절연막 패턴들은 상기 기판 상면에 평행한 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 구조물은 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 절연막 패턴은 상기 기판 상면에 평행하며 상기 제2 방향에 실질적으로 수직한 제3 방향으로의 상기 제1 게이트 전극의 일단 부근으로부터 상기 제3 방향을 따라 연장되는 제1 부분, 상기 제1 부분에 접촉하며, 상기 제1 부분으로부터 상기 제1 방향으로 연장되는 제2 부분, 및 상기 제2 부분에 접촉하며, 상기 제2 부분으로부터 상기 제3 방향으로 연장되는 제3 부분을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 부분의 상기 제1 방향으로의 두께는 상기 제1 게이트 전극의 일단 부근으로부터 상기 제3 방향으로 상기 제1 게이트 전극의 중심부를 향해 이동함에 따라 점차 감소할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 부분의 상면의 높이는 상기 제3 방향을 따라 일정할 수 있으며, 상기 제1 부분의 저면의 높이는 상기 제1 게이트 전극의 일단 부근으로부터 상기 제3 방향으로 상기 제1 게이트 전극의 중심부를 향해 이동함에 따라 점차 높아질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 부분의 상기 제3 방향으로의 두께는 상기 제3 부분의 상기 제1 방향으로의 두께보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 각 게이트 전극들의 상기 기판 상면에 평행하며 상기 제2 방향에 실질적으로 수직한 제3 방향으로의 길이는 상기 제1 절연막 패턴의 상기 제3 방향으로의 길이보다 짧을 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 기판 상면으로부터 상기 제1 방향으로 연장되며 상기 제2 절연막 패턴의 측벽에 접촉하는 공통 소스 라인(CSL)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 공통 소스 라인(CSL)은 상기 제2 방향을 따라 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 공통 소스 라인(CSL)은 상기 게이트 전극들에 인접한 부분들에서 상기 기판 상면에 평행하며 상기 제2 방향에 실질적으로 수직한 제3 방향으로 돌출된 돌출부들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 공통 소스 라인(CSL)의 저면은 상기 제2 절연막 패턴의 저면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 공통 소스 라인(CSL)의 양 측벽을 감싸는 스페이서를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 공통 소스 라인(CSL)에 인접하는 상기 기판 상부에는 불순물 영역이 형성될 수 있으며, 상기 공통 소스 라인(CSL)의 저면은 상기 불순물 영역에 의해 감싸질 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 각 게이트 전극들의 상면 및 저면과, 상기 제1 구조물의 측벽에 대응하는 상기 각 게이트 전극들의 측벽을 커버하는 블로킹막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 제1 방향으로 서로 이격된 상기 게이트 전극들 사이에 형성된 제1 절연막 패턴, 및 상기 제1 게이트 전극과 상기 기판 상면 사이에 형성된 제2 절연막 패턴을 더 포함할 수 있으며, 상기 블로킹막 패턴은 상기 제1 절연막 패턴의 상기 제1 구조물의 측벽에 대응하지 않는 측벽, 및 상기 제2 절연막 패턴의 일부 상면에도 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 블로킹막 패턴은 금속 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 블로킹막 패턴은 제2 블로킹막 패턴일 수 있으며, 상기 전하 저장막 구조물은 상기 상부 채널의 외측벽 상에 상기 기판 상면에 수평한 수평 방향으로 순차적으로 적층된 터널 절연막 패턴, 전하 저장막 패턴 및 제1 블로킹막 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 터널 절연막 패턴, 상기 전하 저장막 패턴, 및 상기 제1 블로킹막 패턴은 각각 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극은 상기 게이트 전극들 중에서 상기 기판 상면으로부터 상기 제1 방향으로 첫 번째 층 및 두 번째 층에 형성된 것들일 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극들은 상기 제1 방향을 따라 순차적으로 적층된 그라운드 선택 라인(GSL), 워드 라인, 및 스트링 선택 라인(SSL)을 포함할 수 있으며, 상기 제1 게이트 전극은 상기 그라운드 선택 라인(GSL)일 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상면으로부터 상기 기판 상면에 수직한 제1 방향으로 연장되어 채널 역할을 수행하는 필라형 구조물, 및 각각이 상기 필라형 구조물의 측벽을 둘러싸며, 상기 제1 방향으로 서로 이격되도록 순차적으로 적층된 적어도 하나의 그라운드 선택 라인(GSL), 복수 개의 워드 라인들(word lines), 및 적어도 하나의 스트링 선택 라인(SSL)을 포함한다. 상기 그라운드 선택 라인(GSL)에 대응하는 상기 필라형 구조물의 하부 측벽에는 상기 기판 상면에 평행한 수평 방향으로 상기 측벽을 둘러싸는 리세스가 형성되고, 상기 수직형 메모리 장치는 상기 리세스를 채우는 링 형상을 가지며, 상기 그라운드 선택 라인(GSL)의 측벽에 대향하는 게이트 절연막을 더 포함한다.
예시적인 실시예들에 있어서, 상기 게이트 절연막은 상기 필라형 구조물의 측벽으로부터 상기 수평 방향으로 돌출될 수 있다.
예시적인 실시예들에 있어서, 상기 필라형 구조물은 상기 기판 상면에 형성되어 측벽에 상기 리세스가 형성된 하부 채널, 상기 하부 채널의 상면 중앙부 상에 형성되어 상기 제1 방향으로 연장된 상부 채널, 및 상기 상부 채널의 외측벽을 감싸며 상기 하부 채널 상면 가장자리 상에 형성된 전하 저장막 구조물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 전하 저장막 구조물은 상기 상부 채널의 외측벽 상에 상기 수평 방향을 따라 순차적으로 적층된 터널 절연막 패턴, 전하 저장막 패턴, 및 제1 블로킹막 패턴을 포함할 수 있으며, 상기 수직형 메모리 장치는 상기 게이트 절연막과 상기 그라운드 선택 라인(GSL) 사이, 상기 제1 블로킹막 패턴과 상기 각 워드 라인들(word lines) 사이, 및 상기 제1 블로킹막 패턴과 상기 스트링 선택 라인(SSL) 사이에 형성된 제2 블로킹막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 블로킹막 패턴은 상기 그라운드 선택 라인(GSL), 상기 각 워드 라인들(word lines), 및 상기 스트링 선택 라인(SSL)의 상면과 저면을 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 및 상부 채널들은 실리콘을 포함하고, 상기 게이트 절연막은 실리콘 산화물을 포함할 수 있으며, 상기 터널 절연막 패턴, 상기 전하 저장막 패턴, 상기 제1 블로킹막 패턴, 및 상기 제2 블로킹막 패턴은 각각 실리콘 산화물, 실리콘 질화물, 실리콘 산화물, 및 금속 산화물을 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상면으로부터 상기 기판 상면에 수직한 제1 방향을 따라 순차적으로 적층된 하부 및 상부 채널들을 포함하는 채널 구조물, 및 각각이 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 채널 구조물의 측벽을 둘러싸며, 상기 제1 방향을 따라 서로 이격된 복수 개의 게이트 전극들을 갖는 게이트 전극 구조물을 포함한다. 상기 게이트 전극 구조물은 상기 기판 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 적어도 하나의 제1 게이트 전극, 적어도 하나의 제2 게이트 전극, 및 적어도 하나의 제3 게이트 전극을 포함한다. 상기 제1 게이트 전극과 상기 기판 상면 사이에는 상기 제2 방향으로 연장되는 절연막 패턴이 형성되며, 상기 절연막 패턴의 상기 제1 방향으로의 두께는 상기 기판 상면에 평행하고 상기 제2 방향에 실질적으로 수직한 제3 방향으로의 상기 제1 게이트 전극의 일단 부근으로부터 상기 제3 방향으로 상기 제1 게이트 전극의 중심부를 향해 점차 이동함에 따라 점차 감소한다.
예시적인 실시예들에 있어서, 상기 절연막 패턴의 상면의 높이는 상기 제3 방향을 따라 일정할 수 있으며, 상기 절연막 패턴의 저면의 높이는 상기 제1 게이트 전극의 일단 부근으로부터 상기 제3 방향으로 상기 제1 게이트 전극의 중심부를 향해 점차 이동함에 따라 점차 높아질 수 있다.
예시적인 실시예들에 있어서, 상기 절연막 패턴은 상기 제1 게이트 전극 일단에 인접한 상기 기판 상면 상에 형성되며 상기 제1 방향으로 연장되는 수직부, 상기 수직부에 접촉하며, 상기 수직부로부터 상기 제3 방향으로 연장되는 수평부를 더 포함할 수 있으며, 상기 수직부의 상기 제3 방향으로의 두께는 상기 수평부의 상기 제1 방향으로의 두께보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극은 그라운드 선택 라인(GSL)일 수 있고, 상기 제2 및 제3 게이트 전극들은 각각 워드 라인(word line) 및 스트링 선택 라인(SSL)일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극은 1개의 층에 형성될 수 있고, 상기 제3 게이트 전극은 2개의 층에 형성될 수 있으며, 상기 제2 게이트 전극은 복수 개의 층들에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 각 게이트 전극들의 상면 및 저면과, 상기 채널 구조물의 측벽에 대응하는 상기 각 게이트 전극들의 측벽을 커버하며, 금속 산화물을 포함하는 제2 블로킹막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 하부 채널의 일부 측벽을 둘러싸며 상기 제2 블로킹막 패턴에 접촉하는 게이트 절연막, 및 상기 상부 채널의 외측벽을 감싸며 상기 제2 블로킹막 패턴에 접촉하는 전하 저장막 구조물을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 절연막은 상기 하부 채널이 함유하는 물질의 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 전하 저장막 구조물은 상기 상부 채널의 외측벽 상에 상기 기판 상면에 평행한 수평 방향으로 순차적으로 적층되며, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화물을 각각 포함하는 터널 절연막 패턴, 전하 저장막 패턴, 및 제1 블로킹막 패턴을 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상면으로부터 상기 기판 상면에 수직한 제1 방향을 따라 순차적으로 적층된 하부 및 상부 채널들을 각각 포함하는 복수 개의 채널 구조물들을 갖는 채널 블록(channel block), 및 각각이 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 각 채널 구조물들의 측벽을 둘러싸며, 상기 제1 방향을 따라 서로 이격된 복수 개의 게이트 전극들을 갖는 게이트 전극 구조물을 포함한다. 상기 채널 블록은, 상기 제2 방향에 실질적으로 수직한 제3 방향을 따라 복수 개로 배치된 채널 열들을 포함하되, 상기 각 채널 열들은 상기 제2 방향으로 배열된 복수 개의 채널 구조물들을 포함한다. 상기 게이트 전극 구조물은, 상기 기판 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 적어도 하나의 제1 게이트 전극, 적어도 하나의 제2 게이트 전극, 및 적어도 하나의 제3 게이트 전극을 포함한다. 상기 제1 게이트 전극과 상기 기판 상면 사이에는 상기 제2 방향으로 연장되는 제1 및 제2 절연막 패턴들이 형성되되, 상기 제1 절연막 패턴은 상기 채널 열들 중에서 가운데에 배치된 채널 열들에 포함된 상기 채널 구조물들 사이에 형성되고, 상기 제2 절연막 패턴은 상기 채널 열들 중에서 상기 제3 방향을 따라 가장자리에 배치된 채널 열들에 포함된 상기 채널 구조물들과 상기 제3 방향으로의 상기 제1 게이트 전극의 각 양단들 사이에 형성된다. 상기 제1 절연막 패턴의 상기 제1 방향으로의 두께는 상기 제3 방향을 따라 실질적으로 일정하되, 상기 제2 절연막 패턴의 상기 제1 방향으로의 두께는 상기 상기 제3 방향을 따라 변동한다.
예시적인 실시예들에 있어서, 상기 제2 절연막 패턴의 상기 제1 방향으로의 두께는 상기 제1 게이트 전극의 각 양단들로부터 상기 제3 방향을 따라 상기 제1 게이트 전극의 중심부를 향해 점차 이동함에 따라 점차 감소할 수 있다.
예시적인 실시예들에 있어서, 상기 채널 블록은 상기 제3 방향을 따라 순차적으로 배치된 제1, 제2, 제3 및 제4 채널 열들을 포함할 수 있으며, 상기 제1 절연막 패턴은 상기 제2 및 제3 채널 열들에 포함된 상기 채널 구조물들 사이에 형성된 상기 제1 게이트 전극 부분 및 상기 기판 상면 부분 사이에 형성될 수 있다. 상기 제2 절연막 패턴은, 상기 제1 게이트 전극의 일단과 이에 인접하는 상기 제1 채널 열에 포함된 상기 채널 구조물들 사이의 상기 제1 게이트 전극 부분 및 상기 기판 상면 부분과, 상기 제1 게이트 전극의 타단과 이에 인접하는 상기 제4 채널 열에 포함된 상기 채널 구조물들 사이의 상기 제1 게이트 전극 부분 및 상기 기판 상면 부분 사이에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 채널 블록은 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 채널 블록들 사이에 형성된 공통 소스 라인(CSL)을 더 포함할 수 있으며, 상기 공통 소스 라인(CSL)의 하부는 상기 제2 절연막 패턴의 측벽에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 각 채널 열들에 포함된 상기 채널 구조물들은 상기 제3 방향으로 이에 인접하는 채널 열들에 포함된 상기 채널 구조물들과 상기 제3 방향에 대해 예각을 이루는 위치에 형성될 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치에서 기판 상에 교대로 반복적으로 적층된 절연막들 및 희생막들을 관통하는 채널 홀을 형성한다. 상기 채널 홀 하부를 채우는 하부 채널을 형성한다. 상기 채널 홀 상부를 부분적으로 채우는 상부 채널을 상기 하부 채널 상에 형성한다. 상기 절연막들 및 상기 희생막들을 관통하여 상기 기판 상면을 노출시키는 개구를 형성하며, 이에 따라 상기 절연막들 및 상기 희생막들은 각각 절연막 패턴들 및 희생막 패턴들로 변환된다. 상기 희생막 패턴들을 제거하여 적어도 하나가 상기 하부 채널의 측벽을 노출시키는 복수 개의 갭들(gaps)을 형성한다. 상기 노출된 하부 채널의 측벽을 산화시켜 제1 산화막을 형성한다. 상기 갭들을 채우는 게이트 전극들을 형성한다.
예시적인 실시예들에 있어서, 상기 노출된 하부 채널의 측벽을 산화시켜 상기 제1 산화막을 형성할 때, 습식 산화 공정이 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 상부 채널을 형성하기 이전에, 상기 채널 홀의 측벽 상에 전하 저장막 구조물을 형성할 수 있으며, 상기 갭들 중에서 상기 하부 채널의 측벽을 노출시키는 갭을 제외한 나머지 갭들은 상기 전하 저장막 구조물의 측벽을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 상기 갭들을 채우는 상기 게이트 전극들을 형성하기 이전에, 상기 갭들의 내벽, 상기 제1 산화막의 측벽, 및 상기 노출된 전하 저장막 구조물의 측벽 상에 금속 산화막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 노출된 하부 채널의 측벽을 산화시켜 상기 제1 산화막을 형성할 때, 상기 개구에 의해 노출된 상기 기판 상면을 산화시켜 제2 산화막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 산화막은 상기 기판 상면에 형성된 상기 절연막에 병합될 수 있다.
전술한 바와 같이 예시적인 실시예들에 따른 수직형 메모리 장치에서, 하부 채널과 그라운드 선택 라인(GSL) 사이에는 전하 저장막 구조물 대신에 게이트 절연막이 형성될 수 있으며, 이에 따라 상기 그라운드 선택 라인(GSL)을 포함하는 트랜지스터는 필요한 만큼의 항복 전압을 확보할 수 있다.
도 1, 도 2a 및 2b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다.
도 3 내지 도 14는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 16 내지 도 18은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 19는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 20은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 3 내지 도 14는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 16 내지 도 18은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 19는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 20은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2", "제3" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1, 도 2a 및 2b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다. 이때, 도 2a는 도 1의 A-A'선을 따라 절단한 단면도이고, 도 2b는 도 2a의 X 영역의 확대 단면도이다.
이하에서는 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 평행하고 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
도 1, 2a, 및 2b를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 제1 구조물, 게이트 전극 구조물, 및 게이트 절연막(270)을 포함할 수 있다. 또한 상기 수직형 메모리 장치는 캐핑막 패턴(230), 제2 블로킹막(280), 제1 및 제2 절연막 패턴들(115, 277), 제2 스페이서(320), 공통 소스 라인(Common Source Line: CSL)(330), 제1 내지 제4 층간 절연막들(130, 240, 340, 360), 콘택 플러그(350) 및 비트 라인(370)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다.
상기 제1 구조물은 기판(100) 상면에 상기 제1 방향으로 돌출된 하부 채널(150), 하부 채널(150)의 상면 중앙부로부터 상기 제1 방향으로 연장된 상부 채널(210), 상부 채널(210)의 외측벽을 감싸며 하부 채널(150) 상에 형성된 전하 저장막 구조물(195), 및 상부 채널(210)이 형성하는 내부 공간을 채우는 충전막 패턴(220)을 포함할 수 있다.
하부 채널(150)은 필라(pillar) 형상, 예를 들어 원기둥 형상을 가질 수 있으며, 측벽에는 기판(100) 상면에 평행한 수평 방향으로 상기 측벽을 둘러싸는 리세스가 형성될 수 있다. 하부 채널(150)은 기판(100) 상부를 부분적으로 제거하여 트렌치(도시되지 않음)를 형성하고, 상기 트렌치를 채우면서 상기 제1 방향을 따라 기판(100) 상부로 돌출되도록 형성되므로, 하부 채널(150)은 기판(100) 상부를 부분적으로 관통할 수 있다.
하부 채널(150)은 n형 혹은 p형 불순물이 도핑된 단결정 반도체 물질, 예를 들어 단결정 실리콘 혹은 단결정 게르마늄을 포함할 수 있다.
예시적인 실시예들에 있어서, 상부 채널(210)은 하부 채널(150) 상에 컵(cup) 형상으로 형성될 수 있으며, 이에 따라 충전막 패턴(220)은 상부 채널(210)이 형성하는 내부 공간을 채울 수 있다. 즉, 필라 형상의 충전막 패턴(220)의 저면 및 측벽은 상부 채널(210)에 의해 감싸질 수 있다. 하지만 이와는 달리, 상부 채널(210)은 하부 채널(150) 상에 필라 형상을 갖도록 형성될 수도 있으며, 이 경우에는 충전막 패턴(220)은 형성되지 않을 수 있다.
상부 채널(210)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 충전막 패턴(220)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상부 채널(210)의 외측벽을 감싸는 전하 저장막 구조물(195)은 저면 중앙부가 뚫린 컵 형상으로 형성될 수 있다. 전하 저장막 구조물(195)은 상부 채널(210)의 외측벽으로부터 상기 수평 방향을 따라 순차적으로 적층된 터널 절연막 패턴(185), 전하 저장막 패턴(175) 및 제1 블로킹막 패턴(165)을 포함할 수 있다.
터널 절연막 패턴(185)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 전하 저장막 패턴(175)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제1 블로킹막 패턴(165)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
하부 채널(150), 상부 채널(210), 전하 저장막 구조물(195), 및 충전막 패턴(220)을 포함하는 상기 제1 구조물은 전체적으로 기판(100) 상면으로부터 상기 제1 방향으로 연장되는 필라형 형상, 예를 들어 원기둥 형상을 가질 수 있으며, 다만 하부 채널(150)이 형성된 하부 측벽에는 상기 리세스가 형성될 수 있다. 이때, 상기 제1 구조물은 상기 제1 방향을 따라 실질적으로 동일한 반경을 가질 수도 있고, 혹은 이와는 달리, 상기 제1 방향을 따라 상부로 갈수록 점차 증가하는 반경을 가질 수도 있다.
한편, 상기 제1 구조물의 상면에는 캐핑막 패턴(230)이 형성될 수 있으며, 캐핑막 패턴(230)의 상면에는 콘택 플러그(350)가 형성될 수 있다.
예시적인 실시예들에 있어서, 하부 및 상부 채널들(150, 210)을 포함하는 상기 제1 구조물은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 제1 구조물 어레이(array)가 정의될 수 있다. 이하에서는, 상기 제1 구조물에 포함된 상부 채널(210)이 정의하는 채널 어레이에 대해 설명하기로 한다.
예시적인 실시예들에 있어서, 상기 채널 어레이는 상기 제2 방향을 따라 복수 개로 형성된 제1 상부 채널들(210)을 포함하는 제1 채널 열(column)(210a)과, 상기 제2 방향을 따라 복수 개로 형성된 제2 상부 채널들(210)을 포함하면서 상기 제3 방향으로 제1 채널 열(210a)과 일정한 간격으로 이격된 제2 채널 열(210b)을 포함할 수 있다. 이때, 제1 상부 채널들(210)은 제2 상부 채널들(210)로부터 상기 제2 방향 혹은 상기 제3 방향과 예각을 이루는 방향에 각각 위치할 수 있다. 이에 따라, 제1 및 제2 상부 채널들(210)은 전체적으로 상기 제2 방향을 기준으로 지그재그(zigzag) 형상으로 배열될 수 있다. 이와 같이 제1 및 제2 상부 채널들(210)이 지그재그로 배열됨에 따라서, 단위 면적 내에 보다 많은 수의 상부 채널들(210)이 배열될 수 있다.
한편, 제1 및 제2 채널 열들(210a, 210b)은 상기 제3 방향을 따라 교대로 반복적으로 배열될 수 있다. 예시적인 실시예들에 있어서, 상기 제3 방향을 따라 상기 제1 및 제2 채널 열들(210a, 210b)이 교대로 2번씩 배열되어 총 4개의 채널 열들을 포함하는 하나의 채널 블록(channel block)을 형성할 수 있으며, 상기 채널 블록은 상기 제3 방향을 따라 공통 소스 라인(CSL)(330)이 형성된 개구(250)에 의해 서로 이격되도록 복수 개로 형성될 수 있다. 이하에서는 각 채널 블록들 내에 배열된 4개의 채널 열들을 상기 제3 방향을 따라 순서대로 제1, 제2, 제3 및 제4 채널 열들(210a, 210b, 210c, 210d)로 지칭하기로 한다.
즉, 도 1에는 제1 내지 제3 공통 소스 라인들(CSLs)(330a, 330b, 330c)이 각각 형성되는 제1 내지 제3 개구들(250a, 250b, 250c)에 의해 상기 제3 방향을 따라 서로 이격된 복수 개의 채널 블록들이 도시되어 있으며, 상기 각 채널 블록들은 상기 제3 방향을 따라 순차적으로 배열된 제1, 제2, 제3 및 제4 채널 열들(210a, 210b, 210c, 210d)을 포함하고 있다. 다만, 본 발명의 개념은 이에 한정되지는 않으며, 상기 각 채널 블록들은 4개가 아닌 다른 복수 개의 채널 열들을 포함할 수도 있다.
한편, 상기 채널 어레이는 상기 지그재그 배열과는 다르게 배열된 복수 개의 상부 채널들(210)을 포함할 수도 있다.
게이트 절연막(270)은 상기 제1 구조물의 하부 측벽, 즉 하부 채널(150)의 측벽에 형성된 상기 리세스를 채우면서 상기 제1 구조물로부터 상기 수평 방향으로 돌출된 고리(ring) 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 게이트 절연막(270)은 하부 채널(150)의 측벽에 접촉하며, 하부 채널(150)의 중심으로부터 제1 반경(R1)을 갖는 고리 형상의 제1 부분(270a), 및 제1 부분(270a)에 접촉하며 하부 채널(150)의 중심으로부터 제1 반경(R1)보다 큰 제2 반경(R2)을 갖는 고리 형상의 제2 부분(270b)을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 게이트 절연막(270)의 제2 부분(270b)의 상면은 게이트 절연막(270)의 제1 부분(270a)의 상면보다 낮을 수 있으며, 게이트 절연막(270)의 제2 부분(270b)의 저면은 게이트 절연막(270)의 제1 부분(270a)의 저면보다 높을 수 있다.
예시적인 실시예들에 있어서, 게이트 절연막(270)의 제1 부분(270a)은 상기 수평 방향으로의 제1 두께(T1)가 중앙부로부터 상부 또는 하부로 갈수록 점차 얇아질 수 있으며, 게이트 절연막(270)의 제2 부분(270b)은 상기 수평 방향으로의 제2 두께(T2)가 상기 제1 방향을 따라 일정할 수 있다.
상기 게이트 전극 구조물은 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성되어 상기 제1 구조물의 측벽을 둘러싸는 복수 개의 게이트 전극들을 포함할 수 있다. 또한, 상기 게이트 전극 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 연장되는 복수 개의 상기 게이트 전극 구조물들은 상기 제2 방향으로 각각 연장되는 공통 소스 라인(CSL)(330) 및 제2 스페이서(320)가 형성된 개구(250)에 의해 상기 제3 방향으로 서로 이격될 수 있으며, 이에 따라 상기 각 게이트 전극 구조물들은 상기 각 채널 블록들에 대응할 수 있다.
상기 각 게이트 전극 구조물들은 기판(100) 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 적어도 하나의 제1 게이트 전극(313), 적어도 하나의 제2 게이트 전극(315), 및 적어도 하나의 제3 게이트 전극(317)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(313)은 그라운드 선택 라인(GSL) 기능을 수행할 수 있고, 제2 게이트 전극(315)은 워드 라인(word line) 기능을 수행할 수 있으며, 제3 게이트 전극(317)은 스트링 선택 라인(SSL) 기능을 수행할 수 있다. 일 실시예에 있어서, 제1 게이트 전극(313)은 1개의 층에 형성될 수 있고, 제2 게이트 전극(315)은 복수 개, 예를 들어 짝수 개의 층들에 형성될 수 있으며, 제3 게이트 전극(317)은 2개의 층에 형성될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
한편, 그라운드 선택 라인(GSL) 기능을 수행하는 제1 게이트 전극(313)은 하부 채널(150)의 측벽에 형성된 게이트 절연막(270)에 대향할 수 있으며, 워드 라인 및 스트링 선택 라인(SSL) 기능을 각각 수행하는 제2 및 제3 게이트 전극들(315, 317)은 상부 채널(210)의 외측벽에 형성된 전하 저장막 구조물(195)의 측벽에 대향할 수 있다.
제1 게이트 전극(313)은 상기 제2 방향으로 연장되는 제1 게이트 도전 패턴(303), 및 이의 상면 및 저면과, 게이트 절연막(270)의 측벽에 대향하는 측벽 부분을 커버하는 제1 게이트 배리어막 패턴(293)을 포함할 수 있고, 제2 게이트 전극(315)은 상기 제2 방향으로 연장되는 제2 게이트 도전 패턴(305), 및 이의 상면 및 저면과, 전하 저장막 구조물(195)의 측벽에 대향하는 측벽 부분을 커버하는 제2 게이트 배리어막 패턴(295)을 포함할 수 있으며, 제3 게이트 전극(317)은 상기 제2 방향으로 연장되는 제3 게이트 도전 패턴(307), 및 이의 상면 및 저면과, 전하 저장막 구조물(195)의 측벽에 대향하는 측벽 부분을 커버하는 제3 게이트 배리어막 패턴(297)을 포함할 수 있다.
제1 내지 제3 게이트 도전 패턴들(303, 305, 307)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 제1 내지 제3 게이트 배리어막 패턴들(293, 295, 297)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다. 이와는 달리, 제1 내지 제3 게이트 배리어막 패턴들(293, 295, 297)은 금속을 포함하는 제1 층 및 금속 질화물을 포함하는 제2 층으로 구성될 수도 있다.
한편, 상기 제1 방향으로 서로 이격된 게이트 전극들(313, 315, 317) 사이에는 제1 절연막 패턴(115)이 형성될 수 있다. 각층의 제1 절연막 패턴(115)은 상기 제1 구조물의 측벽을 감싸면서 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 각 제1 절연막 패턴(115)은 상기 제3 방향으로의 길이가 각 게이트 전극들(313, 315, 317)의 상기 제3 방향으로의 길이보다 길 수 있다. 즉, 각 게이트 전극들(313, 315, 317)은 상기 제1 방향을 따라 복수 개로 적층된 제1 절연막 패턴들(115) 사이에 형성되는 갭들(gaps)(도시되지 않음)을 부분적으로 채우도록 형성될 수 있으며, 이에 따라 상기 제3 방향으로의 길이가 제1 절연막 패턴(115)의 상기 제3 방향으로의 길이보다 짧을 수 있다.
다만, 제1 게이트 전극(313)과 기판(100) 상면 사이에는 제2 절연막 패턴(277)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 절연막 패턴(277)은 각 개구들(250a, 250b, 250c) 내에 형성된 공통 소스 라인(CSL)(330) 혹은 이에 인접한 제1 게이트 전극(313)의 상기 제3 방향으로의 일단 부근으로부터 상기 제3 방향을 따라 연장되는 제1 부분(277a), 제1 부분(277a)에 접촉하며 제1 부분(277a)으로부터 상기 제1 방향을 따라 기판(100) 내부를 향해 연장되는 제2 부분(277b), 및 제2 부분(277b)에 접촉하며 제2 부분(277b)으로부터 상기 제3 방향으로 연장되는 제3 부분(277c)을 포함할 수 있다.
이때, 제2 절연막 패턴(277)의 제1 부분(277a)의 상기 제1 방향으로의 제3 두께(T3)는 상기 제3 방향을 따라 공통 소스 라인(CSL)(330)으로부터 멀어지거나 혹은 상기 제1 게이트 전극(313)의 일단으로부터 제1 게이트 전극(313)의 중심부를 향해 이동함에 따라 점차 감소할 수 있다. 즉, 제2 절연막 패턴(277)의 제1 부분(277a)의 상면의 높이는 상기 제3 방향을 따라 일정할 수 있으며, 제2 절연막 패턴(277)의 제1 부분(277a)의 저면의 높이는 상기 제3 방향을 따라 공통 소스 라인(CSL)(330)으로부터 멀어지거나 혹은 상기 제1 게이트 전극(313)의 일단으로부터 그 중심부를 향해 이동함에 따라 점차 높아질 수 있다.
예시적인 실시예들에 있어서, 제2 절연막 패턴(277)의 제2 부분(277b)의 상기 제3 방향으로의 제4 두께(T4)는 제2 절연막 패턴(277)의 제3 부분(277c)의 상기 제1 방향으로의 제5 두께(T5)보다 클 수 있다.
한편, 제1 게이트 전극(313)과 기판(100) 상면 사이에는 제2 절연막 패턴(277) 대신에 제1 절연막 패턴(115)이 형성될 수도 있다. 즉, 도 10a 및 10b를 참조하여 후술하는 바와 같이, 제2 절연막 패턴(277)은 기판(100) 상부가 부분적으로 산화되어 형성되는 것으로서, 기판(100) 상면에 이미 형성된 제1 절연막 패턴(115)과 병합되어 원래의 제1 절연막 패턴(115)에 비해 큰 부피를 가질 수 있으며, 상기 병합된 절연막 패턴을 제2 절연막 패턴(277)으로 지칭한다. 그런데, 기판(100) 상면에 형성된 제1 절연막 패턴(115)의 모든 부분이 산화되지 않을 수 있으며, 이에 따라 제1 절연막 패턴(115)의 일부는 제2 절연막 패턴(277)과 병합되지 않을 수 있다. 즉, 각 개구들(250a, 250b, 250c) 혹은 공통 소스 라인(CSL)(330)으로부터 멀리 떨어진 기판(100) 상면 부분은 산화가 원활하게 진행되지 못할 수 있으며, 이에 따라 제1 절연막 패턴(115)은 제2 절연막 패턴(277)과 병합되지 않고 원래의 크기를 그대로 유지할 수 있다.
예를 들어, 제1 개구(250a)로부터 제1 및 제2 채널 열들(210a, 210b)에 형성된 상부 채널들(210) 사이의 기판(100) 상면 부분이나, 제2 개구(250b)로부터 제3 및 제4 채널 열들(210c, 210d)에 형성된 상부 채널들(210) 사이의 기판(100) 상면 부분은 산화 공정에 의해 산화되어 제2 절연막 패턴(277)이 형성될 수 있으며, 이에 따라 제1 절연막 패턴(115)과 병합될 수 있다. 하지만, 제1 채널 열(210a)에 형성된 상부 채널들(210)과 제3 채널 열(210c)에 형성된 상부 채널들(210) 사이의 기판(100) 상면 부분이나, 혹은 제2 채널 열(210b)에 형성된 상부 채널들(210)과 제4 채널 열(210d)에 형성된 상부 채널들(210) 사이의 기판(100) 상면 부분은 산화 공정에 의해 산화되지 않을 수도 있으며, 이에 따라 이들 상의 제1 절연막 패턴(115) 부분은 원래의 크기를 유지할 수 있다.
각 게이트 전극들(313, 315, 317)의 상면 및 저면과, 게이트 절연막(270) 혹은 전하 저장막 구조물(195)에 대응하는 측벽은 제2 블로킹막(280)에 의해 커버될 수 있다. 이에 따라, 하부 채널(150)의 측벽으로부터 상기 수평 방향으로는 게이트 절연막(270), 제2 블로킹막(280), 및 제1 게이트 전극(313)이 순차적으로 적층될 수 있으며, 상부 채널(210)의 외측벽으로부터 상기 수평 방향으로는 터널 절연막 패턴(185), 전하 저장막 패턴(175), 제1 블로킹막 패턴(165), 제2 블로킹막(280), 및 제2 게이트 전극(315) 혹은 제3 게이트 전극(317)이 순차적으로 적층될 수 있다.
한편, 제2 블로킹막(280)은 각 제1 절연막 패턴들(115)의 상기 제1 구조물의 측벽에 대응하지 않는 측벽, 및 제2 절연막 패턴(277)의 상면에도 형성될 수 있다.
제2 블로킹막(280)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등의 금속 산화물을 포함할 수 있다.
공통 소스 라인(CSL)(330)은 기판(100) 상면을 노출시키며 상기 제2 방향으로 연장되는 개구(250) 내에 형성될 수 있으며, 이에 따라 상기 제2 방향으로 연장될 수 있다. 또한 공통 소스 라인(CSL)(330)은 상기 제1 방향으로 연장될 수 있다. 공통 소스 라인(CSL)(330)은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있다.
예시적인 실시예들에 있어서, 공통 소스 라인(CSL)(330)의 하부는 제2 절연막 패턴(277)의 측벽과 접촉할 수 있으며, 일부는 기판(100) 상부를 부분적으로 관통할 수 있다. 이에 따라, 공통 소스 라인(CSL)(330)의 저면은 기판(100) 상부에 형성된 불순물 영역(105)에 의해 감싸질 수 있다. 예시적인 실시예들에 따르면, 불순물 영역(105)은 인, 비소와 같은 n형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 공통 소스 라인(CSL)(330)은 각 게이트 전극들(313, 315, 317)에 인접한 부분들에서 상기 제3 방향으로 돌출된 돌출부들을 포함할 수 있다.
제2 스페이서(320)는 공통 소스 라인(CSL)(330)의 상기 제3 방향으로의 양 측벽을 커버하도록 개구(250) 내에 형성될 수 있으며, 제2 블로킹막 패턴(280) 및 각 게이트 전극들(313, 315, 317)의 측벽에 접촉할 수 있다. 공통 소스 라인(CSL)(330)이 각 게이트 전극들(313, 315, 317)에 인접한 부분들에서 상기 제3 방향으로 돌출된 돌출부들을 포함함에 따라, 이에 대응하여 제2 스페이서(320)는 상기 제3 방향으로 오목한 리세스들을 포함할 수 있다.
캐핑막 패턴(230)은 상기 제1 구조물의 상면에 형성되어 그 측벽이 최상층 제1 절연막 패턴(115) 및 제1 층간 절연막(130)에 의해 감싸질 수 있다. 캐핑막 패턴(230)은 불순물이 도핑된 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
상기 제1 구조물 및 캐핑막 패턴(230)은 필라 형상, 예를 들어 원기둥 형상의 제2 구조물을 정의할 수 있으며, 이들은 제2 구조물 블록 및 제2 구조물 어레이를 형성할 수 있다.
제2 내지 제4 층간 절연막들(240, 340, 360)은 제1 층간 절연막(130) 및 캐핑막 패턴(230) 상에 순차적으로 적층될 수 있다. 제1 내지 제4 층간 절연막들(130, 240, 340, 360)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이들은 서로 부분적으로 혹은 전체적으로 병합될 수도 있다. 또한, 제1 층간 절연막(130)은 최상층 제1 절연막 패턴(115)과도 병합될 수도 있다.
콘택 플러그(350)는 제2 및 제3 층간 절연막들(240, 340)을 관통하여, 상기 제2 구조물의 상면, 즉 캐핑막 패턴(230) 상면에 접촉할 수 있으며, 비트 라인(370)은 제4 층간 절연막(360)을 관통하여 콘택 플러그(350) 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 비트 라인(370)은 상기 제3 방향을 따라 연장될 수 있다.
각 콘택 플러그(350) 및 비트 라인(370)은 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨 등의 금속을 포함하는 도전 패턴(도시되지 않음), 및 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함하는 배리어막 패턴(도시되지 않음)을 포함할 수 있다.
상기 수직형 메모리 장치에서, 상부 채널(210)과 제2 게이트 전극(315) 사이 혹은 상부 채널(210)과 제3 게이트 전극(317) 사이에는 전하 저장막 구조물(195)이 형성될 수 있으며, 이에 따라 워드 라인 혹은 스트링 선택 라인(SSL)을 포함하는 트랜지스터는 충분한 항복 전압(breakdown voltage)을 확보할 수 있다. 반면에, 하부 채널(150)과 제1 게이트 전극(313) 사이에는 전하 저장막 구조물(195)이 형성되지 않으므로 그라운드 선택 라인(GSL)을 포함하는 트랜지스터는 충분한 항복 전압을 확보하지 못할 수도 있다. 하지만 예시적인 실시예들에 있어서, 하부 채널(150)의 측벽을 산화시킴으로써 하부 채널(150)과 제1 게이트 전극(313) 사이에 게이트 절연막(270)이 형성될 수 있으며, 이에 따라 상기 그라운드 선택 라인(GSL)을 포함하는 트랜지스터도 필요한 만큼의 항복 전압을 확보할 수 있다.
도 3 내지 도 14는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 이때, 도 3 내지 도 14는 도 1의 A-A'선을 따라 절단한 단면도들이다. 한편, 도 10b는 도 10a의 X 영역의 확대 단면도이다.
도 3을 참조하면, 기판(100) 상에 절연막(110) 및 희생막(120)을 교대로 반복적으로 적층한다. 이에 따라, 복수의 절연막들(110) 및 복수의 희생막들(120)이 상기 제1 방향을 따라 교대로 적층될 수 있다. 도 3에는 예시적으로, 8개 층의 절연막들(110) 및 7개 층의 희생막들(120)이 기판(100) 상에 교대로 형성된 것이 도시되어 있으나, 절연막(110) 및 희생막(120)의 개수는 이에 한정되지 않으며, 각각 더 많거나 혹은 더 적은 개수로 형성될 수도 있다.
기판(100)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다.
절연막(110) 및 희생막(120)은, 예를 들어, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라스마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 다만, 기판(100) 상면에 직접 형성되는 최하층 절연막(110)의 경우, 기판(100) 상면에 대한 열산화 공정에 의해 형성될 수 있으며, 이에 따라 예를 들어 실리콘 산화물을 포함하도록 형성될 수 있다.
절연막(110)은 예를 들어, 피이-테오스(PE-TEOS), 고밀도 플라스마(HDP) 산화물 또는 피이오엑스(PEOX) 등과 같은 실리콘 산화물을 포함하도록 형성될 수 있다. 희생막(120)은 절연막(110)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 포함하도록 형성될 수 있다.
도 4를 참조하면, 최상층 절연막(110) 상에 제1 층간 절연막(130)을 형성한 후, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 수행함으로써, 제1 층간 절연막(130), 절연막들(110) 및 희생막들(120)을 관통하여 기판(100) 상면을 노출시키는 복수 개의 채널 홀들(holes)(140)을 형성할 수 있다. 이때, 기판(100) 상부도 부분적으로 식각될 수 있다.
예시적인 실시예들에 있어서, 각 채널 홀들(140)은 예를 들어, 가운데가 빈원기둥 형상을 갖도록 형성될 수 있다. 다만, 식각 공정의 특성 상, 각 채널 홀들(140)은 깊이가 깊어짐에 따라 그 반경이 점차 작아질 수도 있다.
제1 층간 절연막(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 이에 따라 최상층 절연막(110)에 병합될 수도 있다.
채널 홀들(140) 내에 각각 형성되는 상부 채널들(210)이 형성하는 채널 열들(210a, 210b, 210c, 210d)이 도시된 도 1을 함께 참조하면, 채널 홀들(140)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 홀 어레이(array)가 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 채널 홀 어레이는 상기 제2 방향을 따라 복수 개로 형성된 제1 채널 홀들(140)을 포함하는 제1 채널 홀 열(column)과, 상기 제2 방향을 따라 복수 개로 형성된 제2 채널 홀들(140)을 포함하면서 상기 제3 방향으로 상기 제1 채널 홀 열과 일정한 간격으로 이격된 제2 채널 홀 열을 포함할 수 있다. 이때, 제1 채널 홀들(140)은 제2 채널 홀들(140)로부터 상기 제2 방향 혹은 상기 제3 방향과 예각을 이루는 방향에 각각 위치할 수 있다. 이에 따라, 제1 및 제2 채널 홀들(140)은 전체적으로 상기 제2 방향을 기준으로 지그재그 형상으로 배열될 수 있다. 이와 같이 상기 제1 및 제2 채널 홀들(140)이 지그재그로 배열됨에 따라서, 단위 면적 내에 보다 많은 수의 채널 홀들(140)이 배열될 수 있다.
한편, 상기 제1 및 제2 채널 홀 열들은 상기 제3 방향을 따라 교대로 반복적으로 배열될 수 있다. 예시적인 실시예들에 있어서, 상기 제3 방향을 따라 상기 제1 및 제2 채널 홀 열들이 교대로 2번씩 배열되어 총 4개의 채널 홀 열들을 포함하는 하나의 채널 홀 블록(block)을 형성할 수 있으며, 상기 채널 홀 블록은 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이하에서는 각 채널 홀 블록들 내에 배열된 4개의 채널 홀 열들을 상기 제3 방향을 따라 순서대로 제1, 제2, 제3 및 제4 채널 홀 열들로 지칭하기로 한다. 즉, 도 1에는 상기 제3 방향을 따라 서로 이격된 복수 개의 채널 홀 블록들이 도시되어 있으며, 상기 각 채널 홀 블록들은 상기 제3 방향을 따라 순차적으로 배열된 제1, 제2, 제3 및 제4 채널 홀 열들을 포함하고 있다. 다만, 본 발명의 개념은 이에 한정되지는 않으며, 상기 각 채널 홀 블록들은 4개가 아닌 다른 복수 개의 채널 홀 열들을 포함할 수도 있다.
한편, 상기 채널 홀 어레이는 상기 지그재그 배열과는 다르게 배열된 복수 개의 채널 홀들(140)을 포함할 수도 있다.
도 5를 참조하면, 각 채널 홀들(140)을 부분적으로 채우는 하부 채널(150)을 형성한다.
구체적으로, 채널 홀들(140)에 의해 노출된 기판(100) 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 채널 홀들(140)을 부분적으로 채우는 하부 채널(150)을 형성할 수 있다. 이에 따라, 하부 채널(150)은 기판(100)의 재질에 따라 단결정 실리콘 혹은 단결정 게르마늄을 포함하도록 형성될 수 있으며, n형 혹은 p형 불순물이 도핑될 수도 있다. 이와는 달리, 채널 홀들(140)을 채우는 비정질 실리콘 막을 형성한 후, 상기 비정질 실리콘 막에 레이저 에피택시얼 성장(Laser Epitaxial Growth: LEG) 공정 혹은 고상 에피택시(Solid Phase Epitaxy: SPE) 공정을 수행하여 하부 채널(150)을 형성할 수도 있다.
예시적인 실시예들에 있어서, 하부 채널(150)은 그 상면이 절연막들(110) 중에서 기판(100) 상면으로부터 상기 제1 방향을 따라 2번째 층에 형성된 절연막(110)의 상면과 저면 사이에 위치하도록 형성될 수 있다. 또한, 하부 채널(150)은 필라 형상, 예를 들어 원기둥 형상을 가질 수 있으며, 다만 상면 중앙부의 높이가 상면 가장자리의 높이보다 높도록 형성될 수 있다.
도 6을 참조하면, 채널 홀들(140)의 내측벽, 하부 채널(150)의 상면, 및 제1 층간 절연막(130)의 상면에 제1 블로킹막(160), 전하 저장막(170), 터널 절연막(180) 및 제1 스페이서 막(200)을 순차적으로 형성할 수 있다.
제1 블로킹막(160)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있고, 전하 저장막(170)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있으며, 터널 절연막(180)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있고, 제1 스페이서 막(200)은 예를 들어 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
도 7을 참조하면, 제1 스페이서 막(200)을 이방성 식각하여 채널 홀들(140)의 내측벽 상에만 잔류하는 제1 스페이서(도시되지 않음)를 형성한 후, 상기 제1 스페이서를 식각 마스크로 사용하여 터널 절연막(180), 전하 저장막(170) 및 제1 블로킹막(160)을 순차적으로 식각함으로써, 채널 홀들(140)의 내측벽 및 하부 채널(150) 상에 각각 저면 중앙부가 뚫린 컵 형상을 갖는 터널 절연막 패턴(185), 전하 저장막 패턴(175) 및 제1 블로킹막 패턴(165)을 형성할 수 있다. 이에 따라, 터널 절연막 패턴(185), 전하 저장막 패턴(175) 및 제1 블로킹막 패턴(165)을 포함하는 전하 저장막 구조물(195)이 형성될 수 있다. 이때, 하부 채널(150)의 상부도 부분적으로 제거될 수 있다.
상기 제1 스페이서를 제거한 후, 노출된 하부 채널(150), 터널 절연막 패턴(185), 및 제1 층간 절연막(130) 상에 채널막을 형성하고, 채널 홀들(140)의 나머지 부분을 충분히 채우는 충전막을 상기 채널막 상에 형성한다.
상기 채널막은 폴리실리콘 혹은 비정질 실리콘을 포함하도록 형성할 수 있다. 상기 채널막이 비정질 실리콘을 포함하도록 형성되는 경우, 이후 레이저 에피택시얼 성장(LEG) 공정 혹은 고상 에피택시(SPE) 공정을 추가적으로 수행하여 이를 결정질 실리콘으로 변환시킬 수 있다. 상기 충전막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다.
이후, 제1 층간 절연막(130)의 상면이 노출될 때까지 상기 충전막 및 상기 채널막을 평탄화함으로써, 각 채널 홀들(140)의 나머지 부분을 채우는 충전막 패턴(220)을 형성할 수 있으며, 상기 채널막은 상부 채널(210)로 변환될 수 있다.
이에 따라, 각 채널 홀들(140) 내의 하부 채널(150) 상에는 전하 저장막 구조물(195), 상부 채널(210) 및 충전막 패턴(220)이 순차적으로 적층될 수 있다. 이때, 전하 저장막 구조물(195)은 저면 중앙부가 뚫린 컵 형상으로 형성될 수 있고, 상부 채널(210)은 컵 형상으로 형성될 수 있으며, 충전막 패턴(220)은 필라 형상으로 형성될 수 있다. 즉, 필라 형상의 충전막 패턴(220)은 컵 형상의 상부 채널(210)이 형성하는 내부 공간을 채울 수 있으며, 이에 따라 충전막 패턴(220)의 저면 및 측벽은 상부 채널(210)에 의해 감싸질 수 있다. 이와는 달리, 상부 채널(210)이 하부 채널(150) 상에 전하 저장막 구조물(195)이 형성하는 내부 공간을 채우는 필라 형상을 갖도록 형성될 수도 있으며, 이 경우에는 충전막 패턴(220)은 형성되지 않을 수 있다.
상부 채널(210)이 형성되는 채널 홀들(140)이 제1 내지 제4 채널 홀 열들을 포함하는 채널 홀 블록, 및 복수 개의 상기 채널 홀 블록들을 포함하는 채널 홀 어레이를 정의함에 따라, 상부 채널(210)도 이에 대응하여 채널 블록 및 채널 어레이를 정의할 수 있다. 즉, 상기 채널 어레이는 상기 제3 방향으로 서로 이격된 복수 개의 상기 채널 블록들을 포함할 수 있으며, 상기 각 채널 블록들은 상기 제3 방향으로 순차적으로 배열된 제1 내지 제4 채널 열들(210a, 210b, 210c, 210d, 도 1 참조)을 포함할 수 있다.
한편, 기판(100) 상면에 순차적으로 적층된 하부 및 상부 채널들(150, 210), 상부 채널(210)의 외측벽을 감싸는 전하 저장막 구조물(195), 및 상부 채널(210)에 의해 형성되는 내부 공간을 채우는 충전막 패턴(220)은 전체적으로 필라 형상, 예를 들어 원기둥 형상의 제1 구조물을 형성할 수 있다. 상기 채널 블록 및 상기 채널 어레이가 정의됨에 따라, 이에 대응하여 제1 구조물 블록 및 제1 구조물 어레이도 정의될 수 있다.
도 8을 참조하면, 상기 제1 구조물의 상부를 제거하여 트렌치(도시되지 않음)를 형성하고, 상기 트렌치를 채우는 캐핑막 패턴(230)을 형성한다.
구체적으로, 상기 제1 구조물의 상부를 에치 백 공정을 통해 제거하여 상기 트렌치를 형성한 후, 상기 트렌치를 채우는 캐핑막을 상기 제1 구조물 및 제1 층간 절연막(130) 상에 형성하고, 제1 층간 절연막(130)의 상면이 노출될 때까지 상기 캐핑막의 상부를 평탄화함으로써 캐핑막 패턴(230)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 캐핑막은 불순물이 도핑된 폴리실리콘 혹은 비정질 실리콘을 포함하도록 형성될 수 있으며, 상기 캐핑막이 비정질 실리콘을 포함하도록 형성되는 경우, 이를 결정화시키는 공정이 추가적으로 수행될 수 있다.
각 채널 홀들(140) 내부에 순차적으로 적층된 상기 제1 구조물 및 캐핑막 패턴(230)은 필라 형상, 예를 들어 원기둥 형상의 제2 구조물을 정의할 수 있으며, 이들은 제2 구조물 블록 및 제2 구조물 어레이를 형성할 수 있다.
도 9를 참조하면, 제1 층간 절연막(130) 및 캐핑막 패턴(230) 상에 제2 층간 절연막(240)을 형성한 후, 제1 및 제2 층간 절연막들(130, 240), 절연막들(110) 및 희생막들(120)을 관통하는 개구(250)를 형성하여 기판(100) 상면을 노출시킨다. 이때, 기판(100) 상부도 부분적으로 제거될 수 있다.
제2 층간 절연막(240)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 이에 따라 제1 층간 절연막(130)과 병합될 수도 있다.
예시적인 실시예들에 따르면, 개구(250)는 상기 제2 구조물 블록들 사이에서 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 도 1을 함께 참조하면, 인접하는 2개의 제1 및 제2 개구들(250a, 250b) 혹은 인접하는 2개의 제2 및 제3 개구들(250b, 250c) 사이에는 각각 4개의 채널 열들(210a, 210b, 210c, 210d)이 형성될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 상기 채널 블록들이 포함하는 채널 열들의 개수에 따라서, 인접하는 2개의 개구들(250) 사이에 형성되는 채널 열들의 개수도 달라질 수 있다.
한편, 개구(250)가 상기 제2 방향으로 연장되도록 형성됨에 따라, 각 절연막들(110)은 상기 제3 방향으로 서로 이격된 복수 개의 제1 절연막 패턴들(115)로 변환될 수 있으며, 이때 각 제1 절연막 패턴들(115)은 상기 제2 방향으로 연장될 수 있다. 또한, 각 희생막들(120) 역시 상기 제3 방향으로 서로 이격된 복수 개의 희생막 패턴들(도시되지 않음)로 변환될 수 있으며, 상기 각 희생막 패턴들은 상기 제2 방향으로 연장될 수 있다.
이후, 개구(250)에 의해 노출된 상기 희생막 패턴들을 제거하여, 각 층의 제1 절연막 패턴들(115) 사이에 갭(260)을 형성할 수 있으며, 갭(260)에 의해 제1 블로킹막 패턴(165)의 외측벽 일부 및 하부 채널(150)의 측벽 일부가 노출될 수 있다. 예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 개구(250)에 의해 노출된 상기 희생막 패턴들을 제거할 수 있다.
도 10a 및 도 10b를 참조하면, 노출된 하부 채널(150)의 측벽을 산화시켜 게이트 절연막(270)을 형성할 수 있다.
예시적인 실시예들에 있어서, 기판(100) 상에 수증기를 공급하여 습식 산화 공정을 수행함으로써, 반도체 물질을 포함하며 갭(260)에 의해 노출된 하부 채널(150)의 측벽 부분이 산화되어 게이트 절연막(270)이 형성될 수 있다. 이와는 달리, 기판(100) 상에 산소 가스를 공급하여 건식 산화 공정을 수행할 수도 있다. 하부 채널(150)은 예를 들어, 실리콘을 포함할 수 있으므로, 상기 산화 공정에 의해 하부 채널(150)의 측벽이 부분적으로 실리콘 산화막으로 변환될 수 있으며, 또한 상기 실리콘 산화막은 하부 채널(150)의 측벽으로부터 기판(100) 상면에 평행한 수평 방향으로 돌출되도록 형성될 수 있다.
이에 따라, 필라 형상, 예를 들어 원기둥 형상의 하부 채널(150)의 측벽에는 상기 수평 방향으로 상기 측벽을 둘러싸는 리세스가 형성될 수 있으며, 게이트 절연막(270)은 상기 리세스를 채울 수 있다. 나아가, 게이트 절연막(270)은 상기 리세스를 채울뿐만 아니라 하부 채널(150)의 측벽으로부터 상기 수평 방향으로 돌출될 수 있으며, 이에 따라 게이트 절연막(270)은 고리(ring) 형상을 갖도록 형성될 수 있다. 즉, 게이트 절연막(270)은 하부 채널(150)의 측벽에 접촉하여 상기 리세를 채우며, 하부 채널(150)의 중심으로부터 제1 반경(R1)을 갖는 고리 형상의 제1 부분(270a), 및 제1 부분(270a)에 접촉하면서 하부 채널(150)의 외측벽으로부터 상기 수평 방향으로 돌출하며, 하부 채널(150)의 중심으로부터 제1 반경(R1)보다 큰 제2 반경(R2)을 갖는 고리 형상의 제2 부분(270b)을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 게이트 절연막(270)의 제2 부분(270b)의 상면은 게이트 절연막(270)의 제1 부분(270a)의 상면보다 낮고, 게이트 절연막(270)의 제2 부분(270b)의 저면은 게이트 절연막(270)의 제1 부분(270a)의 저면보다 높을 수 있다.
예시적인 실시예들에 있어서, 게이트 절연막(270)의 제1 부분(270a)은 상기 수평 방향으로의 제1 두께(T1)가 중앙부로부터 상부 또는 하부로 갈수록 점차 얇아질 수 있으며, 게이트 절연막(270)의 제2 부분(270b)은 상기 수평 방향으로의 제2 두께(T2)가 상기 제1 방향을 따라 일정할 수 있다.
한편 상기 산화 공정에 의해서, 개구(250)에 의해 노출된 기판(100) 상부도 함께 산화되어 제2 절연막(275)이 형성될 수 있다. 기판(100)은 예를 들어, 실리콘을 포함할 수 있으므로, 상기 산화 공정에 의해 기판(100) 상부가 부분적으로 실리콘 산화막으로 변환될 수 있으며, 상기 실리콘 산화막은 기판(100) 상면에 형성된 제1 절연막 패턴(115)과 병합되어 제1 절연막 패턴(115)보다 큰 부피를 가질 수 있다.
다만, 기판(100) 상면에 형성된 제1 절연막 패턴(115)의 모든 부분이 제2 절연막(275)과 병합되지는 않을 수도 있다. 즉, 개구(250)로부터 멀리 떨어진 기판(100) 상면 부분에는 상기 산화 공정에서 사용되는 수증기 및/또는 산소 가스가 원활하게 공급되지 못할 수 있으며, 이에 따라 제2 절연막(275)이 형성되지 못함에 따라 제1 절연막 패턴(115)은 원래의 크기를 그대로 유지할 수 있다.
예를 들어, 도 1을 함께 참조하면, 제1 개구(250a)로부터 제1 및 제2 채널 열들(210a, 210b)에 형성된 상부 채널들(210) 사이의 기판(100) 상면 부분이나, 제2 개구(250b)로부터 제3 및 제4 채널 열들(210c, 210d)에 형성된 상부 채널들(210) 사이의 기판(100) 상면 부분은 상기 산화 공정에 의해 산화되어 제2 절연막(275)이 형성될 수 있으며, 이에 따라 제1 절연막 패턴(115)과 병합될 수 있다. 하지만, 제1 채널 열(210a)에 형성된 상부 채널들(210)과 제3 채널 열(210c)에 형성된 상부 채널들(210) 사이의 기판(100) 상면 부분이나, 혹은 제2 채널 열(210b)에 형성된 상부 채널들(210)과 제4 채널 열(210d)에 형성된 상부 채널들(210) 사이의 기판(100) 상면 부분은 상기 산화 공정에 의해 산화되지 않을 수도 있으며, 이에 따라 이들 상의 제1 절연막 패턴(115) 부분은 원래의 크기를 유지할 수 있다.
이하에서는, 기판(100) 상면에 형성된 제1 절연막 패턴(115) 및 이에 병합된 제2 절연막(275)을 함께 제2 절연막(275)으로 지칭하기로 한다. 이때, 제2 절연막(275)은 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 제2 절연막(275)은 개구(250)로부터 상기 제3 방향을 따라 연장되는 제1 부분(275a), 제1 부분(275a)에 접촉하며 제1 부분(275a)으로부터 상기 제1 방향을 따라 기판(100) 내부를 향해 연장되는 제2 부분(275b), 및 제2 부분(275b)에 접촉하며 제2 부분(275b)으로부터 상기 제3 방향으로 연장되는 제3 부분(275c)을 포함할 수 있다. 이때, 제2 절연막(275)의 제1 부분(275a)의 상기 제1 방향으로의 제3 두께(T3)는 상기 제3 방향을 따라 개구(250)로부터 멀어짐에 따라 점차 감소할 수 있다. 즉, 제2 절연막(275)의 제1 부분(275a)의 상면의 높이는 상기 제3 방향을 따라 일정할 수 있으며, 제2 절연막(275)의 제1 부분(275a)의 저면의 높이는 개구(250)로부터 상기 제3 방향을 따라 점차 멀어짐에 따라 점차 높아질 수 있다.
예시적인 실시예들에 있어서, 제2 절연막(275)의 제2 부분(275b)의 상기 제3 방향으로의 제4 두께(T4)는 제2 절연막(275)의 제3 부분(275c)의 상기 제1 방향으로의 제5 두께(T5)보다 클 수 있다.
도 11을 참조하면, 노출된 제1 블로킹막 패턴(165)의 외측벽, 게이트 절연막(270)의 측벽, 갭(260)의 내벽, 제1 절연막 패턴들(115)의 표면, 제2 절연막(275)의 상면, 및 제2 층간 절연막(240)의 상면에 제2 블로킹막(280)을 형성하고, 제2 블로킹막(280) 상에 게이트 배리어막(290)을 형성한 후, 갭(260)의 나머지 부분을 충분히 채우는 게이트 도전막(300)을 게이트 배리어막(290) 상에 형성한다.
제2 블로킹막(280)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등의 금속 산화물을 포함하도록 형성할 수 있다. 게이트 도전막(300)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함하도록 형성될 수 있다. 게이트 배리어막(290)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다. 이와는 달리, 게이트 배리어막(290)은 금속을 포함하는 제1 층 및 금속 질화물을 포함하는 제2 층으로 구성될 수도 있다.
도 12를 참조하면, 게이트 도전막(300) 및 게이트 배리어막(290)을 부분적으로 제거함으로써, 갭(260) 내부에 각각 게이트 도전 패턴 및 게이트 배리어막 패턴을 형성할 수 있으며, 이들은 함께 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 게이트 도전막(300) 및 게이트 배리어막(290)은 습식 식각 공정을 통해 부분적으로 제거될 수 있으며, 이에 따라 형성되는 상기 게이트 전극은 각 갭들(260)의 일부만을 채우도록 형성될 수 있다. 즉, 상기 게이트 전극은 각 갭들(260)의 입구 부분을 제외한 나머지 부분을 채우도록 형성될 수 있다.
상기 게이트 전극은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 연장되는 복수 개의 상기 게이트 전극들은 개구(250)에 의해 상기 제3 방향으로 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성될 수 있으며, 상기 복수 개의 층들에 형성된 상기 게이트 전극들은 게이트 전극 구조물을 형성할 수 있다. 이때, 상기 게이트 전극 구조물은 기판(100) 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 적어도 하나의 제1 게이트 전극(313), 적어도 하나의 제2 게이트 전극(315), 및 적어도 하나의 제3 게이트 전극(317)을 포함할 수 있다.
이때, 제1 게이트 전극(313)은 상기 제2 방향으로 연장되는 제1 게이트 도전 패턴(303), 및 이의 상면 및 저면과, 게이트 절연막(270)의 측벽에 대향하는 측벽 부분을 커버하는 제1 게이트 배리어막 패턴(293)을 포함할 수 있고, 제2 게이트 전극(315)은 상기 제2 방향으로 연장되는 제2 게이트 도전 패턴(305), 및 이의 상면 및 저면과, 전하 저장막 구조물(195)의 측벽에 대향하는 측벽 부분을 커버하는 제2 게이트 배리어막 패턴(295)을 포함할 수 있으며, 제3 게이트 전극(317)은 상기 제2 방향으로 연장되는 제3 게이트 도전 패턴(307), 및 이의 상면 및 저면과, 전하 저장막 구조물(195)의 측벽에 대향하는 측벽 부분을 커버하는 제3 게이트 배리어막 패턴(297)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(313)은 그라운드 선택 라인(GSL) 기능을 수행할 수 있고, 제2 게이트 전극(315)은 워드 라인(word line) 기능을 수행할 수 있으며, 제3 게이트 전극(317)은 스트링 선택 라인(SSL) 기능을 수행할 수 있다. 일 실시예에 있어서, 제1 게이트 전극(313)은 1개의 층에 형성될 수 있고, 제2 게이트 전극(315)은 복수 개, 예를 들어 짝수 개의 층들에 형성될 수 있으며, 제3 게이트 전극(317)은 2개의 층에 형성될 수 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
한편, 그라운드 선택 라인(GSL) 기능을 수행하는 제1 게이트 전극(313)은 하부 채널(150)의 측벽에 형성된 게이트 절연막(270)에 대향할 수 있으며, 워드 라인 및 스트링 선택 라인(SSL) 기능을 각각 수행하는 제2 및 제3 게이트 전극들(315, 317)은 상부 채널(210)의 외측벽에 형성된 전하 저장막 구조물(195)의 측벽에 대향할 수 있다.
이에 따라, 하부 채널(150)의 측벽으로부터 상기 수평 방향으로는 게이트 절연막(270), 제2 블로킹막(280), 및 제1 게이트 전극(313)이 순차적으로 적층될 수 있으며, 상부 채널(210)의 외측벽으로부터 상기 수평 방향으로는 터널 절연막 패턴(185), 전하 저장막 패턴(175), 제1 블로킹막 패턴(165), 제2 블로킹막(280), 및 제2 게이트 전극(315) 혹은 제3 게이트 전극(317)이 순차적으로 적층될 수 있다.
도 13을 참조하면, 게이트 도전막(300) 및 게이트 배리어막(290)이 부분적으로 제거됨에 따라 노출되는 제2 블로킹막(280) 및 그 하부의 제2 절연막(275) 부분을 통해 기판(100) 상부에 불순물을 주입함으로써 불순물 영역(105)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있다.
이후, 제2 블로킹막(280) 상에 제2 스페이서 막을 형성한 후, 상기 제2 스페이서 막을 이방성 식각함으로써, 개구(250)의 측벽 상에 제2 스페이서(320)를 형성할 수 있으며, 이에 따라 불순물 영역(105) 상부의 제2 블로킹막(280) 부분이 노출될 수 있다. 상기 제2 스페이서 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다.
이와는 달리, 제2 스페이서(320)를 형성하기 이전에 개구(250)에 오버랩되는 기판(100) 상부에 약한 농도의 불순물을 도핑하여 제1 불순물 영역을 형성하고, 제2 스페이서(320)를 형성한 후 이를 이온 주입 마스크로 사용하여 기판(100) 상부에 강한 농도의 불순물을 도핑하여 제2 불순물 영역을 형성할 수도 있다.
한편, 게이트 전극들(313, 315, 317)이 갭들(260)의 입구 부분에는 형성되지 않음에 따라, 제2 스페이서(320)의 측벽에는 각 게이트 전극들(313, 315, 317)에 대응하는 부분에서 리세스가 형성될 수 있다.
도 14를 참조하면, 제2 스페이서(320)를 식각 마스크로 사용하여 이에 의해 커버되지 않는 제2 블로킹막(280) 부분 및 제2 절연막(275) 부분을 식각할 수 있으며, 이때 제2 층간 절연막(240) 상면의 제2 블로킹막(280) 부분도 함께 제거될 수 있다. 이에 따라, 제2 절연막(275)은 상기 제3 방향으로 서로 이격된 복수 개의 제2 절연막 패턴들(277)로 분리될 수 있으며, 각 제2 절연막 패턴들(277)은 상기 제2 방향으로 연장될 수 있다. 또한, 기판(100) 상부의 불순물 영역(105)도 부분적으로 함께 제거될 수 있다.
이후, 불순물 영역(105) 상면, 제2 스페이서(320) 및 제2 층간 절연막(240) 상에 개구(250)의 나머지 부분을 충분히 채우는 도전막을 형성한 후, 제2 층간 절연막(240)의 상면이 노출될 때까지 상기 도전막을 평탄화함으로써, 공통 소스 라인(CSL)(330)을 형성할 수 있다. 상기 도전막은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 공통 소스 라인(CSL)(330)은 상기 제1 방향으로 연장될 수 있으며, 또한 상기 제2 방향으로도 연장될 수 있다. 한편, 공통 소스 라인(330)의 하부는 제2 절연막 패턴(277)에 접촉할 수 있으며, 그 저면은 불순물 영역(105)에 의해 감싸질 수 있다.
다시 도 1, 2a 및 2b를 참조하면, 제2 층간 절연막(240), 공통 소스 라인(CSL)(330), 제2 스페이서(320), 및 제2 블로킹막(280) 상에 제3 층간 절연막(340)을 형성한 후, 제2 및 제3 층간 절연막들(240, 340)을 관통하여 캐핑막 패턴(230)의 상면에 접촉하는 콘택 플러그(350)를 형성할 수 있다. 이후, 제3 층간 절연막(340) 및 콘택 플러그(350) 상에 제4 층간 절연막(360)을 형성한 후, 제4 층간 절연막(360)을 관통하여 콘택 플러그(350) 상면에 접촉하는 비트 라인(370)을 형성할 수 있다.
제3 및 제4 층간 절연막들(340, 360)을 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 콘택 플러그(350) 및 비트 라인(370)은 각각 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨 등의 금속이나, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 비트 라인(370)은 상기 제3 방향을 따라 연장되도록 형성될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
전술한 공정들을 통해 상기 수직형 메모리 장치가 완성될 수 있다.
전술한 바와 같이, 상부 채널(210)과 제2 게이트 전극(315) 사이 혹은 상부 채널(210)과 제3 게이트 전극(317) 사이에는 전하 저장막 구조물(195)이 형성될 수 있으며, 이에 따라 워드 라인 혹은 스트링 선택 라인(SSL)을 포함하는 트랜지스터는 충분한 항복 전압을 확보할 수 있는 반면, 하부 채널(150)과 제1 게이트 전극(313) 사이에는 전하 저장막 구조물(195)이 형성되지 않으므로 그라운드 선택 라인(GSL)을 포함하는 트랜지스터는 충분한 항복 전압을 확보하지 못할 수 있다. 하지만, 예시적인 실시예들에 있어서, 하부 채널(150)의 측벽을 산화시킴으로써 하부 채널(150)과 제1 게이트 전극(313) 사이에 게이트 절연막(270)을 형성할 수 있으며, 이에 따라 상기 그라운드 선택 라인(GSL)을 포함하는 트랜지스터도 필요한 만큼의 항복 전압을 확보할 수 있다.
도 15는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 이때, 도 15는 도 1의 A-A'선을 따라 절단한 단면도이다. 상기 수직형 메모리 장치는 제2 블로킹막의 형상을 제외하고는 도 1, 2a 및 2b를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 15를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 제1 구조물, 게이트 전극 구조물, 및 게이트 절연막(270)을 포함할 수 있다. 또한 상기 수직형 메모리 장치는 캐핑막 패턴(230), 제2 블로킹막 패턴(285), 제1 및 제2 절연막 패턴들(115, 277), 제2 스페이서(320), 공통 소스 라인(CSL)(330), 제1 내지 제4 층간 절연막들(130, 240, 340, 360), 콘택 플러그(350) 및 비트 라인(370)을 더 포함할 수 있다.
각 게이트 전극들(313, 315, 317)의 상면 및 저면과, 게이트 절연막(270) 혹은 전하 저장막 구조물(195)에 대응하는 측벽은 제2 블로킹막 패턴(285)에 의해 커버될 수 있다. 이에 따라, 하부 채널(150)의 측벽으로부터 상기 수평 방향으로는 게이트 절연막(270), 제2 블로킹막 패턴(285), 및 제1 게이트 전극(313)이 순차적으로 적층될 수 있으며, 상부 채널(210)의 외측벽으로부터 상기 수평 방향으로는 터널 절연막 패턴(185), 전하 저장막 패턴(175), 제1 블로킹막 패턴(165), 제2 블로킹막 패턴(285), 및 제2 게이트 전극(315) 혹은 제3 게이트 전극(317)이 순차적으로 적층될 수 있다.
도 1, 2a 및 2b에 도시된 제2 블로킹막(280)과는 달리, 제2 블로킹막 패턴(285)은 각 제1 절연막 패턴들(115)의 상기 제1 구조물의 측벽에 대응하지 않는 측벽이나 제2 절연막 패턴(277)의 상면에는 형성되지 않을 수 있다. 이에 따라, 제2 블로킹막 패턴(285)은 각 게이트 전극들(313, 315, 317)이 형성된 층들에 형성되어 상기 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
도 16 내지 도 18은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 이때, 도 16 내지 도 18은 도 1의 A-A'선을 따라 절단한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 3 내지 도 14 및 도 1, 2a 및 2b를 참조로 설명한 수직형 메모리 장치의 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저 도 3 내지 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
도 16을 참조하면, 도 12를 참조로 설명한 공정과 유사한 공정을 수행한다. 다만, 습식 식각 공정 대신에 건식 식각 공정을 수행하여 게이트 도전막(300) 및 게이트 배리어막(290)을 부분적으로 제거할 수 있으며, 이에 따라 제1 절연막 패턴들(115)의 측벽 및 제2 절연막(275)의 상면에 형성된 제2 블로킹막(280) 부분도 함께 제거될 수 있다.
상기 건식 식각 공정에 의해, 각 갭들(260)의 내벽, 및 전하 저장막 구조물(195) 혹은 게이트 절연막(270)의 측벽 상에는 제2 블로킹막 패턴(285)이 형성될 수 있으며, 이에 의해 상면, 저면 및 일 측벽이 커버되는 게이트 전극들(313, 315, 317)이 형성될 수 있다. 이때, 각 게이트 전극들(313, 315, 317) 및 제2 블로킹막 패턴(285)은 각 갭들(260)을 완전히 채울 수 있다.
도 17을 참조하면, 습식 식각 공정을 수행하여, 각 갭들(260)의 입구에 형성된 각 게이트 전극들(313, 315, 317) 부분을 제거할 수 있다.
즉, 도 16을 참조로 설명한 건식 식각 공정에 의해, 각 층들에 형성되는 게이트 전극들(313, 315, 317)이 완전하게 서로 분리되지 않을 수도 있으므로, 상기 습식 식각 공정을 수행하여 이들을 보다 완전하게 분리시킬 수 있다. 이에 따라, 각 게이트 전극들(313, 315, 317)은 각 갭들(260)의 입구 부분을 제외한 나머지 부분만을 채우도록 형성될 수 있다.
도 18을 참조하면, 도 13 및 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 공통 소스 라인(CSL)(330) 및 제2 스페이서(320)를 형성할 수 있다.
다시 도 15를 참조하면, 도 1, 2a 및 2b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
도 19는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 이때, 도 19는 도 1의 A-A'선을 따라 절단한 단면도이다. 상기 수직형 메모리 장치는 게이트 전극, 제2 스페이서 및 공통 소스 라인(CSL)의 형상을 제외하고는 도 15를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 19를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 제1 구조물, 게이트 전극 구조물, 및 게이트 절연막(270)을 포함할 수 있다. 또한 상기 수직형 메모리 장치는 캐핑막 패턴(230), 제2 블로킹막 패턴(285), 제1 및 제2 절연막 패턴들(115, 277), 제2 스페이서(320), 공통 소스 라인(CSL)(330), 제1 내지 제4 층간 절연막들(130, 240, 340, 360), 콘택 플러그(350) 및 비트 라인(370)을 더 포함할 수 있다.
도 15에 도시된 게이트 전극들(313, 315, 317)과는 달리, 도 19에 도시된 각 게이트 전극들(313, 315, 317)의 상기 제3 방향으로의 길이는 상기 제1 방향을 따라 이들 사이에 형성된 제1 절연막 패턴들(115)의 상기 제3 방향으로의 길이와 실질적으로 동일할 수 있다. 즉, 각 게이트 전극들(313, 315, 317)은 갭(260, 도 10a 참조)의 전체 부분을 채우도록 형성될 수 있다.
이에 따라, 공통 소스 라인(CSL)(330)은 각 게이트 전극들(313, 315, 317)에 인접한 부분들에서 돌출부들을 갖지 않을 수 있으며, 이에 대응하여 제2 스페이서(320)에도 리세스들이 형성되지 않을 수 있다.
도 19에 도시된 상기 수직형 메모리 장치는 도 16을 참조로 설명한 건식 식각 공정 이후에, 도 17을 참조로 설명한 습식 식각 공정을 수행하지 않음으로써 제조될 수 있다. 즉, 상기 건식 식각 공정만으로도 상하층에 형성되는 게이트 전극들(313, 315, 317)이 충분히 서로 분리되는 경우에는, 추가적인 습식 식각 공정을 수행할 필요가 없으므로, 이를 수행하지 않고 후속 공정들을 진행하여 상기 수직형 메모리 장치를 완성할 수 있다.
도 20은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 이때, 도 20은 도 1의 A-A'선을 따라 절단한 단면도이다. 상기 수직형 메모리 장치는 제1 게이트 전극이 개수 및 이에 따른 제1 채널의 형상 등을 제외하고는 도 1을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 20을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 제1 구조물, 게이트 전극 구조물, 및 게이트 절연막(270)을 포함할 수 있다. 또한 상기 수직형 메모리 장치는 캐핑막 패턴(230), 제2 블로킹막(280), 제1 및 제2 절연막 패턴들(115, 277), 제2 스페이서(320), 공통 소스 라인(CSL)(330), 제1 내지 제4 층간 절연막들(130, 240, 340, 360), 콘택 플러그(350) 및 비트 라인(370)을 더 포함할 수 있다.
도 1에 도시된 제1 게이트 전극(313)과는 달리, 도 20에 도시된 제1 게이트 전극(313)은 게이트 전극들(313, 315, 317) 중에서 최하층에만 형성된 것이 아니라, 기판(100) 상면으로부터 첫 번째 및 두 번째 층에 각각 형성될 수 있다. 이에 따라, 상기 수직형 메모리 장치는 2개의 층에 형성된 그라운드 선택 라인(GSL)을 포함할 수 있다.
한편, 각 제1 게이트 전극들(313)에 대향하여 제1 채널(150)의 측벽 상에는 고리 형상의 게이트 절연막(270)이 형성될 수 있으며, 기판(100) 상면과 최하층에 형성된 제1 게이트 전극(313) 사이에는 제2 절연막 패턴(277)이 형성될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
105: 불순물 영역
110: 절연막 115, 277: 제1, 제2 절연막 패턴
120: 희생막
130, 240, 340, 360: 제1 내지 제4 층간 절연막
140: 채널 홀 150, 210: 제1, 제2 채널
160, 280: 제1, 제2 블로킹막 165, 285: 제1, 제2 블로킹막 패턴
170: 전하 저장막 175: 전하 저장막 패턴
180: 터널 절연막 185: 터널 절연막 패턴
195: 전하 저장막 구조물
200: 제1 스페이서 막
210a, 210b, 210c, 210d: 제1 내지 제4 채널 열
220: 충전막 패턴 230: 캐핑막 패턴
250: 개구
250a, 250b, 250c: 제1 내지 제3 개구
260: 갭 270: 게이트 절연막
275: 제2 절연막 290: 게이트 배리어막
293, 295, 297: 제1 내지 제3 게이트 배리어막 패턴
300: 게이트 도전막
303, 305, 307: 제1 내지 제3 게이트 도전 패턴
320: 제2 스페이서 330: 공통 소스 라인(CSL)
350: 콘택 플러그 370: 비트 라인
110: 절연막 115, 277: 제1, 제2 절연막 패턴
120: 희생막
130, 240, 340, 360: 제1 내지 제4 층간 절연막
140: 채널 홀 150, 210: 제1, 제2 채널
160, 280: 제1, 제2 블로킹막 165, 285: 제1, 제2 블로킹막 패턴
170: 전하 저장막 175: 전하 저장막 패턴
180: 터널 절연막 185: 터널 절연막 패턴
195: 전하 저장막 구조물
200: 제1 스페이서 막
210a, 210b, 210c, 210d: 제1 내지 제4 채널 열
220: 충전막 패턴 230: 캐핑막 패턴
250: 개구
250a, 250b, 250c: 제1 내지 제3 개구
260: 갭 270: 게이트 절연막
275: 제2 절연막 290: 게이트 배리어막
293, 295, 297: 제1 내지 제3 게이트 배리어막 패턴
300: 게이트 도전막
303, 305, 307: 제1 내지 제3 게이트 도전 패턴
320: 제2 스페이서 330: 공통 소스 라인(CSL)
350: 콘택 플러그 370: 비트 라인
Claims (20)
- 기판 상면으로부터 상기 기판 상면에 수직한 제1 방향으로 돌출된 하부 채널;
상기 하부 채널 상에 상기 제1 방향을 따라 연장된 상부 채널; 및
상기 상부 채널의 외측벽을 감싸며 상기 하부 채널 상에 형성된 전하 저장막 구조물을 포함하는 제1 구조물;
상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성되어 상기 제1 구조물의 측벽을 둘러싸는 복수 개의 게이트 전극들; 및
상기 게이트 전극들 중에서 상기 하부 채널의 측벽을 둘러싸는 제1 게이트 전극과 상기 하부 채널 사이에 형성되며, 상기 하부 채널이 함유하는 물질의 산화물을 포함하는 게이트 절연막을 구비하는 수직형 메모리 장치. - 제1항에 있어서, 상기 하부 채널은 필라(pillar) 형상을 가지며, 상기 게이트 절연막은 상기 하부 채널의 측벽을 감싸는 고리(ring) 형상을 갖는 수직형 메모리 장치.
- 제2항에 있어서, 상기 게이트 절연막은
상기 하부 채널의 측벽에 접촉하며, 상기 하부 채널의 중심으로부터 제1 반경을 갖는 고리 형상의 제1 부분; 및
상기 제1 부분에 접촉하며, 상기 하부 채널의 중심으로부터 상기 제1 반경보다 큰 제2 반경을 갖는 고리 형상의 제2 부분을 포함하는 수직형 메모리 장치. - 제3항에 있어서, 상기 제2 부분의 상면은 상기 제1 부분의 상면보다 낮고, 상기 제2 부분의 저면은 상기 제1 부분의 저면보다 높은 수직형 메모리 장치.
- 제3항에 있어서, 상기 제1 부분은 상기 기판 상면에 평행한 수평 방향으로의 두께가 중앙부로부터 상부 또는 하부로 갈수록 점차 얇아지며, 상기 제2 부분은 상기 수평 방향으로의 두께가 상기 제1 방향을 따라 일정한 수직형 메모리 장치.
- 제1항에 있어서, 상기 제1 게이트 전극은 상기 게이트 전극들 중에서 최하층에 형성된 수직형 메모리 장치.
- 제6항에 있어서,
상기 제1 방향으로 서로 이격된 상기 게이트 전극들 사이에 형성된 제1 절연막 패턴; 및
상기 제1 게이트 전극과 상기 기판 상면 사이에 형성된 제2 절연막 패턴을 더 포함하는 수직형 메모리 장치. - 제7항에 있어서, 상기 각 제1 및 제2 절연막 패턴들은 실리콘 산화물을 포함하는 수직형 메모리 장치.
- 제7항에 있어서, 상기 각 게이트 전극들 및 상기 각 제1 및 제2 절연막 패턴들은 상기 기판 상면에 평행한 제2 방향으로 연장되는 수직형 메모리 장치.
- 제9항에 있어서, 상기 제1 구조물은 상기 제2 방향을 따라 복수 개로 형성된 수직형 메모리 장치.
- 제9항에 있어서, 상기 제2 절연막 패턴은
상기 기판 상면에 평행하며 상기 제2 방향에 실질적으로 수직한 제3 방향으로의 상기 제1 게이트 전극의 일단 부근으로부터 상기 제3 방향을 따라 연장되는 제1 부분;
상기 제1 부분에 접촉하며, 상기 제1 부분으로부터 상기 제1 방향으로 연장되는 제2 부분; 및
상기 제2 부분에 접촉하며, 상기 제2 부분으로부터 상기 제3 방향으로 연장되는 제3 부분을 포함하는 수직형 메모리 장치. - 제11항에 있어서, 상기 제1 부분의 상기 제1 방향으로의 두께는 상기 제1 게이트 전극의 일단 부근으로부터 상기 제3 방향으로 상기 제1 게이트 전극의 중심부를 향해 이동함에 따라 점차 감소하는 수직형 메모리 장치.
- 제12항에 있어서, 상기 제1 부분의 상면의 높이는 상기 제3 방향을 따라 일정하며, 상기 제1 부분의 저면의 높이는 상기 제1 게이트 전극의 일단 부근으로부터 상기 제3 방향으로 상기 제1 게이트 전극의 중심부를 향해 이동함에 따라 점차 높아지는 수직형 메모리 장치.
- 제11항에 있어서, 상기 제2 부분의 상기 제3 방향으로의 두께는 상기 제3 부분의 상기 제1 방향으로의 두께보다 큰 수직형 메모리 장치.
- 제9항에 있어서, 상기 기판 상면으로부터 상기 제1 방향으로 연장되며 상기 제2 절연막 패턴의 측벽에 접촉하는 공통 소스 라인(CSL)을 더 포함하는 수직형 메모리 장치.
- 기판 상면으로부터 상기 기판 상면에 수직한 제1 방향으로 연장되어 채널 역할을 수행하는 필라형 구조물(pillar structure); 및
각각이 상기 필라형 구조물의 측벽을 둘러싸며, 상기 제1 방향으로 서로 이격되도록 순차적으로 적층된 적어도 하나의 그라운드 선택 라인(GSL), 복수 개의 워드 라인들(word lines), 및 적어도 하나의 스트링 선택 라인(SSL)을 포함하며,
상기 그라운드 선택 라인(GSL)에 대응하는 상기 필라형 구조물의 하부 측벽에는 상기 기판 상면에 평행한 수평 방향으로 상기 측벽을 둘러싸는 리세스가 형성되고,
상기 리세스를 채우는 링 형상을 가지며, 상기 그라운드 선택 라인(GSL)의 측벽에 대향하는 게이트 절연막을 더 포함하는 수직형 메모리 장치. - 제16항에 있어서, 상기 게이트 절연막은 상기 필라형 구조물의 측벽으로부터 상기 수평 방향으로 돌출된 수직형 메모리 장치.
- 제16항에 있어서, 상기 필라형 구조물은
상기 기판 상면에 형성되어 측벽에 상기 리세스가 형성된 하부 채널;
상기 하부 채널의 상면 중앙부 상에 형성되어 상기 제1 방향으로 연장된 상부 채널; 및
상기 상부 채널의 외측벽을 감싸며 상기 하부 채널 상면 가장자리 상에 형성된 전하 저장막 구조물을 포함하는 수직형 메모리 장치. - 기판 상면으로부터 상기 기판 상면에 수직한 제1 방향을 따라 순차적으로 적층된 하부 및 상부 채널들을 포함하는 채널 구조물; 및
각각이 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 채널 구조물의 측벽을 둘러싸며, 상기 제1 방향을 따라 서로 이격된 복수 개의 게이트 전극들을 갖는 게이트 전극 구조물을 포함하며,
상기 게이트 전극 구조물은 상기 기판 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 적어도 하나의 제1 게이트 전극, 적어도 하나의 제2 게이트 전극, 및 적어도 하나의 제3 게이트 전극을 포함하고,
상기 제1 게이트 전극과 상기 기판 상면 사이에는 상기 제2 방향으로 연장되는 절연막 패턴이 형성되며, 상기 절연막 패턴의 상기 제1 방향으로의 두께는 상기 기판 상면에 평행하고 상기 제2 방향에 실질적으로 수직한 제3 방향으로의 상기 제1 게이트 전극의 일단 부근으로부터 상기 제3 방향으로 상기 제1 게이트 전극의 중심부를 향해 점차 이동함에 따라 점차 감소하는 수직형 메모리 장치. - 제19항에 있어서, 상기 절연막 패턴의 상면의 높이는 상기 제3 방향을 따라 일정하며, 상기 절연막 패턴의 저면의 높이는 상기 제1 게이트 전극의 일단 부근으로부터 상기 제3 방향으로 상기 제1 게이트 전극의 중심부를 향해 점차 이동함에 따라 점차 높아지는 수직형 메모리 장치.
Priority Applications (2)
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|---|---|---|---|
| US14/995,845 US9553105B2 (en) | 2015-03-10 | 2016-01-14 | Semiconductor devices including gate insulation layers on channel materials |
| US15/375,387 US9997537B2 (en) | 2015-03-10 | 2016-12-12 | Semiconductor devices including gate insulation layers on channel materials and methods of forming the same |
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|---|---|---|---|
| KR1020150032988 | 2015-03-10 | ||
| KR20150032988 | 2015-03-10 |
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ID=57080429
Family Applications (1)
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|---|---|---|---|
| KR1020150066841A KR102276535B1 (ko) | 2015-03-10 | 2015-05-13 | 수직형 메모리 장치 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102276535B1 (ko) |
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2015
- 2015-05-13 KR KR1020150066841A patent/KR102276535B1/ko active IP Right Grant
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