KR20140027862A - 수직형 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

수직형 반도체 소자 및 그 제조 방법에서, 수직형 반도체 소자는 기판 상부면으로부터 수직 방향으로 돌출되고 반도체 패턴 및 채널 패턴을 포함하는 필러 구조물이 구비된다. 상기 채널 패턴과 대향하는 부위의 필러 구조물을 둘러싸면서 수평 연장되고, 블록킹 유전막 패턴 및 금속 패턴을 포함하고, 상기 필러 구조물과 접촉되는 부위에서 높이가 확장된 형상을 갖는 제1 워드 라인 구조물들이 구비된다. 또한, 상기 필러 구조물을 둘러싸면서 상기 제1 방향으로의 상기 제1 워드 라인 구조물들 사이에 개재되고, 상대적으로 낮은 높이를 가지면서 상기 필러 구조물과 접촉되는 제1 부위 및 상기 제1 부위의 측방으로 수평 연장되는 제2 부위를 포함하는 제1 절연막 구조물이 구비된다. 상기한 수직형 반도체 소자는 각 층의 셀들의 높이가 감소되어 셀들의 적층 단수를 증가시킬 수 있다.

Description

수직형 반도체 소자 및 그 제조 방법{A vertical type semiconductor device and method of manufacturing the same}
본 발명은 수직형 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 수직형 NAND 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
최근에는 반도체 소자의 고집적화를 위하여 기판 표면에 대해 수직한 방향으로 셀들을 적층시키는 기술이 개발되고 있다. 수직형 반도체 소자들은 수직 방향으로 적층되는 셀들의 수가 점점 증가되고 있으며, 이에 따라 각 셀들을 구성하기 위하여 적층되는 박막의 높이도 높아지고 있다. 상기 박막의 높이가 증가되면, 공정이 매우 어려워지고 공정 불량이 발생되기가 쉽다.
본 발명의 목적은 각 층의 셀들의 적층 단수가 증가되는 수직형 반도체 소자를 제공하는데 있다.
본 발명의 목적은 상기한 수직형 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수직형 반도체 소자는, 기판 상부면으로부터 수직 방향인 제1 방향으로 돌출되고 반도체 패턴 및 채널 패턴을 포함하는 필러 구조물이 구비된다. 상기 채널 패턴과 대향하는 부위의 필러 구조물을 둘러싸면서 수평 연장되고, 블록킹 유전막 패턴 및 금속 패턴을 포함하고, 상기 필러 구조물과 접촉되는 부위에서 높이가 확장된 형상을 갖는 제1 워드 라인 구조물들이 구비된다. 또한, 상기 필러 구조물을 둘러싸면서 제1 방향으로의 상기 제1 워드 라인 구조물들 사이에 개재되고, 상대적으로 낮은 높이를 가지면서 상기 필러 구조물과 접촉되는 제1 부위 및 상기 제1 부위의 측방으로 수평 연장되는 제2 부위를 포함하는 제1 절연막 구조물이 구비된다.
본 발명의 일 실시예에서, 상기 제1 절연막 구조물의 제1 부위는 표면이 실리콘 산화물로 덮혀있는 폴리실리콘 패턴 또는 표면이 산화물로 덮혀있는 실리콘 질화물을 포함할 수 있다.
상기 실리콘 패턴의 상부 및 하부 표면에는 열산화막 패턴이 구비될 수 있다.
본 발명의 일 실시예에서, 상기 제1 절연막 구조물의 제1 부위는 열산화막 패턴을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 절연막 구조물의 제2 부위는 화학기상 증착법에 의해 형성된 실리콘 산화물을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 반도체 패턴과 대향하는 부위의 필러 구조물을 둘러싸는 제2 워드 라인 구조물을 더 포함할 수 있다.
상기 반도체 패턴은 상기 제2 워드 라인 구조물과 접하는 측벽 부위에 홈이 패여진 형상을 갖고, 상기 제2 워드 라인 구조물은 상기 홈 부위 내에 구비되어 상기 반도체 패턴과 접하는 측벽 부위가 돌출되는 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 워드 라인 구조물에 포함되는 블록킹 유전막 패턴은 금속 산화물을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 필러 구조물은 상기 채널 패턴의 외측벽을 둘러싸도록 순차적으로 적층된 터널 절연막, 전하 저장막 및 실리콘 산화물을 포함하는 제1 블록킹 유전막을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 필러 구조물은 상기 채널 패턴의 외측벽을 둘러싸도록 순차적으로 적층된 터널 절연막 및 전하 저장막을 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수직형 반도체 소자의 제조 방법으로, 기판 상에 희생막들 및 층간 절연막들이 반복 적층된 몰드막을 형성한다. 상기 몰드막을 관통하여, 상기 기판 상부면으로부터 수직 방향인 제1 방향으로 돌출되고, 반도체 패턴 및 채널 패턴을 포함하고, 외부면에 산화 대상막이 포함되는 필러 구조물을 형성한다. 상기 산화 대상막이 노출되도록 상기 희생막들을 선택적으로 제거한다. 상기 산화 대상막의 일부를 제거하여, 상기 층간 절연막들과 접촉하고 상기 층간 절연막들보다 낮은 높이를 갖는 산화 대상막 패턴들을 형성한다. 상기 산화 대상막 패턴들의 표면을 산화시켜 산화물을 형성하여, 상대적으로 낮은 높이를 가지면서 상기 필러 구조물과 접촉되는 제1 부위 및 상기 제1 부위의 측방으로 수평 연장되는 상기 층간 절연막을 포함하는 제1 절연막 구조물들을 형성한다. 또한, 상기 제1 절연막 구조물들 사이의 갭 부위에, 상기 채널 패턴과 대향하는 부위의 필러 구조물을 둘러싸면서 수평 연장되고, 블록킹 유전막 패턴 및 금속 패턴을 포함하고, 상기 필러 구조물과 접촉되는 부위에서 높이가 확장된 형상을 갖는 제1 워드 라인 구조물들을 형성한다.
본 발명의 일 실시예에서, 상기 산화 대상막은 폴리실리콘 또는 실리콘 질화물을 포함할 수 있다. 상기 폴리실리콘은 비도핑 폴리실리콘, P형 폴리실리콘, N형 폴리실리콘, 탄소 도핑형 폴리 실리콘을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 산화 공정은 라디컬 산화 공정 또는플라즈마 산화 공정을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 산화 공정에서, 상기 산화 대상막의 일부 또는 상기 산화 대상막의 전부를 산화시킬 수 있다.
본 발명의 일 실시예에서, 상기 산화 대상막의 일부를 제거하는 공정에서 상기 반도체 패턴의 노출된 측벽 부위도 일부 제거하여 홈을 형성할 수 있다.
본 발명의 일 실시예에서, 상기 필러 구조물을 형성하기 위하여, 상기 몰드막을 관통하여 기판 표면을 노출하는 채널홀들을 형성한다. 상기 채널홀들의 하부를 일부 채우는 반도체 패턴을 형성한다. 상기 채널홀 측벽 상에 순차적으로 실리콘 산화막, 제1 폴리실리콘막, 제1 블록킹 유전막, 전하 저장막 및 터널 절연막을 형성한다. 상기 터널 절연막 및 반도체 패턴 상에 채널 패턴을 형성한다. 상기 채널 패턴 상에 상기 채널홀을 매립하는 절연 패턴을 형성한다.
본 발명의 일 실시예에서, 상기 제1 블록킹 유전막은 실리콘 산화물을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 필러 구조물을 형성하기 위하여, 상기 몰드막을 관통하여 기판 표면을 노출하는 채널홀들을 형성한다. 상기 채널홀들의 하부를 일부 채우는 반도체 패턴을 형성한다. 상기 채널홀 측벽 상에 순차적으로 실리콘 산화막, 제1 폴리실리콘막, 전하 저장막 및 터널 절연막을 형성한다. 상기 터널 절연막 및 반도체 패턴 상에 채널 패턴을 형성한다. 상기 채널 패턴 상에 상기 채널홀을 매립하는 절연 패턴을 형성한다.
설명한 것과 같이, 본 발명에 의해 형성된 수직형 반도체 소자는 각 층에 형성되는 셀들의 수직 높이가 감소된다. 따라서, 수직형 반도체 소자의 적층 단수가 높아질 수 있다.
도 1은 본 발명의 실시예 1에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 2는 도 1의 A 부분을 확대 도시한 것이다.
도 3은 도 1의 수직형 반도체 소자의 평면도이다.
도 4a 내지 도 4j는 도 1 내지 도 3에 도시된 수직형 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 5a 내지 도 5f는 도 4의 각 단면도의 일부분을 확대 도시한 것이다.
도 6a 내지 도 6f는 본 발명의 실시예 1에 따른 수직형 반도체 소자의 제조하는 다른 방법을 나타내는 단면도이다.
도 7a는 본 발명의 실시예 2에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 7b는 도 7a의 A 부분을 확대 도시한 단면도이다.
도 8a 및 도 8b는 도 7a에 도시된 수직형 반도체 소자의 제조하는 방법을 나타내는 단면도이다.
도 9a 및 도 9b는 도 7a에 도시된 수직형 반도체 소자의 제조하는 다른 방법을 나타내는 단면도이다.
도 10a는 본 발명의 실시예 3에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 10b는 도 10a의 A 부위를 확대한 단면도이다.
도 11a 내지 도 11d는 도 10a에 도시된 수직형 반도체 소자의 제조하는 방법을 나타내는 단면도이다.
도 12는 본 발명의 일 실시예에 따른 정보처리 시스템을 도시한 블록 다이어그램이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 수직형 반도체 소자를 나타내는 단면도이다. 도 2는 도 1의 A 부분을 확대 도시한 것이다. 도 3은 도 1의 수직형 반도체 소자의 평면도이다. 도 1 및 도 2는 도 3의 I-I' 부위를 절단하였을 때의 단면도이다.
이하의 설명에서, 기판 상면에 수직한 방향을 제1 방향, 상기 기판 상면에 평행하면서 워드 라인의 연장 방향과 수직하는 제2 방향 및 상기 워드 라인의 연장 방향을 제3 방향으로 정의한다.
도 1 내지 도 3을 참조하면, 수직형 메모리 장치는 기판(100) 상에 제1 방향으로 돌출 연장되는 반도체 패턴(132), 상기 반도체 패턴(132) 상에서 실린더 형상을 가지면서 제1 방향으로 돌출 연장되는 채널 패턴(150, 152), 상기 채널 패턴(150, 152)의 내부 공간을 채우는 제1 매립 절연막 패턴(154), 각 채널 패턴(150, 152)의 외측벽을 둘러싸도록 순차적으로 적층된 터널 절연막(148), 전하 저장막(146) 및 제1 블록킹 유전막(144)을 포함하는 필러 구조물(158)이 포함된다. 상기 필러 구조물(158)의 측벽을 둘러싸면서 제3 방향으로 연장되는 제1 및 제2 워드 라인 구조물들(169a, 169b)을 포함한다. 상기 하나의 필러 구조물(158)에는 상기 제1 및 제2 워드 라인 구조물들(169a, 169b)이 상기 제1 방향으로 서로 이격되면서 적층된 구조를 갖는다. 상기 제1 및 제2 워드 라인 구조물들(169a, 169b)의 수직 이격된 사이에는 제1 절연막 구조물들(110, 143b, 162)이 구비된다. 또한, 상기 수직형 메모리 장치는 공통 소스 라인(Common Source Line: CSL, 178) 및 비트 라인(도시안됨)을 더 포함할 수 있다.
도 1에서는 채널 패턴(150, 152), 터널 절연막(148), 전하 저장막(146) 및 제1 블록킹 유전막(144)을 하나의 막(149a)으로 도시하였다. 그러나, 상기 박막들은 도 2에 도시된 것과 같은 적층 구조를 갖는다.
상기 기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다.
상기 반도체 패턴(132)은 상기 기판(100) 표면과 접촉하면서 상기 기판(100) 표면으로부터 돌출되는 필러 형상을 가질 수 있다. 상기 반도체 패턴(132)은 불순물이 도핑되거나 또는 도핑되지 않은 단결정 실리콘을 포함할 수 있다. 상기 반도체 패턴(132)에서 상기 제2 워드 라인 구조물(169b)과 접촉되는 부위에는 측벽으로부터 내부로 향하는 홈이 패여진 형상을 갖는다. 즉, 상기 제2 워드 라인 구조물(169b)과 접촉되는 반도체 패턴(132)의 측벽 부위는 다른 부위에 비해 제2 방향으로의 폭이 더 좁다.
상기 채널 패턴(150, 152)은 상기 반도체 패턴(132) 상부면과 접촉하면서 돌출되는 실린더 형상을 가질 수 있다. 상기에서 설명한 것과 같이, 실린더 형상의 채널 패턴(150, 152)의 내부 공간에는 제1 매립 절연막 패턴(154)이 채워질 수 있다. 그러나, 이와는 다른 예로, 상기 채널 패턴(150, 152)은 원기둥 형상을 가질 수도 있다. 상기 채널 패턴(150, 152)은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
상기 터널 절연막(148)은 상기 채널 패턴(150, 152)의 외측벽을 둘러싸는 형상을 갖는다. 상기 터널 절연막(148)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 전하 저장막(146)은 상기 터널 절연막(148) 상에 구비되고, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 필러 구조물(158)의 상부에는 패드(156)가 구비되어 있다. 상기 패드(156)는 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다. 상기 패드(156)는 상기 채널 패턴(150, 152)과 전기적으로 연결된다.
상기 필러 구조물들(158)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 어레이(array)가 정의될 수 있다. 예를들어, 상기 채널 어레이는 상기 제3 방향을 따라 제1 열에 배치되는 필러 구조물들을 포함하는 제1 채널열(도 3, 1)과, 상기 제3 방향을 따라 제2 열에 배치되는 필러 구조물들을 포함하는 제2 채널열(2)을 포함할 수 있다. 이때, 제1 채널열(1) 및 제2 채널열(2)에 포함되는 필러 구조물들(158)은 서로 상기 제2 방향으로 나란하게 배치되지 않는다. 따라서, 상기 제1 및 제2 채널열(1, 2)에 포함되는 필러 구조물들(158)은 상기 제3 방향으로 지그 재그로 배치될 수 있다.
또한, 상기 제1 채널열(1) 및 제2 채널열(2)과 이웃하여 제3 및 제4 채널열(3,4)이 구비된다. 상기 제3 및 제4 채널열(3, 4)은, 상기 제2 채널열(2)에 인접하며 상기 제1 및 제3 방향에 의해 정의되는 가상의 면을 기준으로 상기 제1 및 제2 채널열들(1, 2)에 각각 대칭적으로 배치될 수 있다. 즉, 상기 제3 채널열(3)에 포함되는 필러 구조물들은 상기 제2 채널열(2)에 포함된 필러 구조물들과 상기 제2 방향으로 나란하게 배치된다. 또한, 상기 제4 채널열(4)에 포함되는 필러 구조물들(158)은 상기 제1 채널열(1)에 포함된 필러 구조물들(158)과 상기 제2 방향으로 나란하게 배치된다.
상기 제1 내지 제4 채널열(1,2,3,4)은 하나의 채널 세트를 구성할 수 있다. 또한, 상기 채널 세트들은 반복적으로 배치된다. 상기 채널 세트들 사이에는 절연 물질(176)이 구비된다.
상기 제1 워드 라인 구조물들(169a)은 상기 채널 패턴(150, 152) 부위와 대향하면서 배치될 수 있다. 상기 제1 워드 라인 구조물들(169a)은 제1 방향으로의 상기 각 층의 제1 절연막 구조물들(110, 143b, 162) 사이에 생기는 갭 부분을 채우는 형상을 갖는다. 상기 제1 워드 라인 구조물들(169a)의 외부 형상은 상기 채널 세트들을 둘러싸면서 연장되는 라인 형상을 가질 수 있다.
상기 제1 워드 라인 구조물(169a)은 제2 블록킹 유전막(164), 베리어 금속막(166) 및 금속막(168)을 포함하며 이들이 적층된 구조를 가질 수 있다. 상기 제2 블록킹 유전막(164) 및 베리어 금속막(166)은 상, 하층의 제1 절연막 구조물들(110, 143b, 162)의 표면 및 상기 필러 구조물(158)의 측벽 프로파일을 따라 형성된다. 그러므로, 상기 제2 블록킹 유전막(164) 및 베리어 금속막(166)은 상기 필러 구조물들의 측면을 바닥으로 하는 실린더의 형상을 가질 수 있다. 또한, 상기 금속막(168)은 상기 베리어 금속막(166) 상에 상기 제1 절연막 구조물들(110, 143b, 162) 사이의 갭을 채우는 형상을 갖는다.
상기 제2 블록킹 유전막(164)은 실리콘 질화물에 비해 높은 유전율을 갖는 금속 산화물을 포함할 수 있다. 예를 들어, 상기 제2 블록킹 유전막(164)은 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등의 금속 산화물을 포함할 수 있다.
상기 베리어 금속막(166) 및 금속막(168)은 각 셀 트랜지스터의 콘트롤 게이트로 제공된다. 또한, 상기 콘트롤 게이트는 상기 제3 방향으로 연장되어 워드 라인의 기능을 한다. 상기 베리어 금속막(166)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물과 같은 도전성 금속 질화물을 포함할 수 있다. 상기 금속막(168)은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있다. 본 실시예에서, 상기 금속막(168)은 텅스텐을 포함할 수 있다.
도 2에 도시된 단면도를 참조하면, 상기 각 층의 제1 워드 라인 구조물(169a)은 상기 필러 구조물(158)의 측벽 표면으로부터 측방으로 돌출되는 형상을 갖는다.
상기 각 층 제1 워드 라인 구조물(169a)의 제1 방향으로의 높이는 상기 필러 구조물(158)의 측벽과 접촉되는 부위가 다른 부위에 비해 상대적으로 높다. 즉, 상기 제1 워드 라인 구조물(169a)에서 상기 필러 구조물의 측벽과 접촉하는 부위를 하부라고 할 때, 상기 제1 워드 라인 구조물(169a)의 하부는 상부에 비해 제1 방향으로 확장된 형상을 갖는다. 이는, 상기 제1 절연막 구조물들(110, 143b, 162)에서 상기 필러 구조물들(158)의 측벽과 접촉되는 부위가 다른 부위에 비해 상대적으로 낮은 높이를 가지기 때문에, 상대적으로 상기 부위에서의 갭은 더 상대적으로 더 증가되기 때문이다.
도시된 것과 같이, 상기 제1 워드 라인 구조물(169a)에 포함되는 제2 블록킹 유전막(164)은 상기 필러 구조물(158)의 측벽과 접촉되는 부위에서 상,하로 돌출될 수 있다. 이와같이, 상기 제2 블록킹 유전막(164)이 확장된 갭 부위를 대부분 채우기 때문에, 상기 베리어 금속막(166) 및 금속막(168)은 상,하로 돌출된 부위는 거의 없을 수 있다. 그러므로, 상기 돌출된 부위에 의한 셀 트랜지스터의 특성 변화가 거의 없을 수 있다.
상기 각 층의 제1 절연막 구조물(110, 143b, 162)은 상기 필러 구조물의 측벽과 접촉되는 제1 부위 및 상기 제1 부위의 측방으로 배치되는 제2 부위를 포함한다. 상기 설명한 것과 같이, 상기 제1 부위의 제1 방향 높이는 상기 제2 부위의 제1 방향 높이보다 낮다.
상기 제1 절연막 구조물(110, 143b, 162)의 제1 부위는 산화 대상막 패턴 및 산화 대상막 패턴의 표면을 덮는 산화막을 포함하는 구조를 가질 수 있다. 상기 산화 대상막 패턴은 산화 공정을 통해 절연성을 갖는 산화물이 형성되는 물질을 포함할 수 있다. 또한, 상기 산화 대상막 패턴의 표면을 덮는 산화막은 상기 산화 대상막을 이루는 물질이 산화된 결과물일 수 있다. 예를들어, 상기 산화 대상막 패턴은 폴리실리콘 또는 실리콘 질화물을 포함할 수 있다. 또한, 상기 산화물은 실리콘 산화물일 수 있다.
이하에서는, 상기 산화 대상막 패턴을 폴리실리콘 패턴으로 사용하고, 상기 산화막을 실리콘 산화막으로 사용하는 것으로 설명한다. 그러나, 다른 실시예로, 상기 폴리실리콘 대신에 실리콘 질화물을 산화 대상막으로 사용할 수도 있으며, 상기 산화 대상막으로 실리콘 질화물을 사용한 경우에도 후속 공정들은 동일하게 진행될 수 있다.
상기 폴리실리콘 패턴(142a) 및 상기 폴리실리콘 패턴(142a)의 표면을 덮는 실리콘 산화막(140, 162)을 포함하는 구조를 가질 수 있다. 상기 폴리실리콘 패턴(142a)의 상, 하부면과 직접 접촉되는 실리콘 산화막(162)은 상기 폴리실리콘 패턴(142a)의 표면을 열산화시켜 형성된 열 산화막일 수 있다.
상기 제2 부위는 실리콘 산화물로 형성되는 제1 층간 절연막들(110)로 형성된다. 상기 제1 층간 절연막들(110)은 화학기상 증착 공정을 통해 형성된 실리콘 산화물일 수 있다.
본 실시예의 경우, 제1 절연막 구조물(110, 143b, 162)에서 상기 필러 구조물과 직접 접촉되는 부위에는 폴리실리콘 패턴(142a)을 포함되며, 상기 폴리실리콘 패턴(142a)의 표면은 실리콘 산화막이 둘러싸여 있음으로써 상기 폴리실리콘 패턴(142a)이 절연된다. 또한, 상기 제1 절연막 구조물(110, 143b, 162)의 제1 부위가 상기 제2 부위보다 높이가 낮기 때문에, 상기 제1 부위 사이의 갭 부위가 상대적으로 넓어짐으로써 상기 제1 워드 라인 구조물의 하부의 폭이 제1 방향으로 확장된다.
한편, 상기 제1 워드 라인 구조물(169a) 중에서 상기 필러 구조물의 상부에 형성되는 1층 또는 2층의 게이트 전극은 스트링 선택 라인(String Selection Line: SSL)으로 제공될 수 있다.
상기 제2 워드 라인 구조물(169b)은 상기 반도체 패턴(132)의 부위와 대향하면서 배치될 수 있다. 상기 제2 워드 라인 구조물(169b)은 그라운드 선택 라인(Ground Selection Line: GSL)으로 제공될 수 있다.
상기 제2 워드 라인 구조물(169b)은 상기 반도체 패턴(132)에서 홈이 패여진 측벽 부위에 형성된다. 상기 제2 워드 라인 구조물(169b)은 실리콘 산화막(162a), 제2 블록킹 유전막(164), 베리어 금속막(166) 및 금속막(168)을 포함하며, 이들이 적층된 구조를 가질 수 있다. 상기 실리콘 산화막(162a)은 열 산화막을 포함할 수 있다. 상기 제2 블록킹 유전막(164), 베리어 금속막(166) 및 금속막(168)은 상기 제1 워드 라인 구조물(169a)과 동일한 물질로 형성되며, 동일한 적층 구조를 가질 수 있다.
상기 제2 워드 라인 구조물(169b)은 상기 제1 워드 라인 구조물(169a)과는 달리 상기 반도체 패턴(132)과 접촉되는 부위에서 높이가 확장되지 않는다. 상기 제2 워드 라인 구조물(169b)에서 상기 반도체 패턴(132)과 접촉하는 부위의 측벽은 수직하지 않고 상,하 경사를 가짐으로써 측방으로 뾰족하게 돌출되는 형상을 갖는다.
이와같이, 상기 제2 워드 라인 구조물(169b)과 접촉되는 부위의 반도체 패턴(132)의 폭이 감소됨으로써, 이웃하여 배치되는 반도체 패턴들(132) 간의 이격 거리는 더욱 증가된다. 그러므로, 이웃하는 반도체 소자들 간의 간섭 등을 감소시킬 수 있다.
이와는 다른예로, 상기 산화 대상막 패턴이 실리콘 질화물로 사용되는 경우에는 상기 반도체 패턴의 폭이 일정할 수 있다. 즉, 이 경우에는, 상기 반도체 패턴 부분이 도 10a와 같은 형상을 가질 수 있다.
상기 제1 및 제2 워드 라인 구조물(169a, 169b)과 상기 제1 절연막 구조물들은 제1 방향으로 적층되어 있으며, 상기 적층된 구조물들은 상기 제3 방향으로 연장된다. 따라서, 상기 적층된 구조물들 사이에는 상기 적층된 구조물들을 분리하는 트렌치 형상의 개구부(160)가 구비될 수 있다. 상기 개구부(160) 내부는 제2 매립 절연막 패턴(176)에 의해 채워질 수 있다.
상기 제2 매립 절연막 패턴(176) 아래의 기판(100) 상부에는 상기 제3 방향으로 연장되어 공통 소스 라인(Common Source Line: CSL) 역할을 수행하는 불순물 영역(178)이 형성될 수 있다. 예시적인 실시예들에 따르면, 불순물 영역(105)은 인, 비소와 같은 n형 불순물을 포함한다. 도시되지는 않았지만, 불순물 영역(178) 상에는, 예를 들어, 코발트 실리사이드 패턴, 니켈 실리사이드 패턴과 같은 금속 실리사이드 패턴이 더 형성될 수 있다.
상기 비트 라인(도시안됨)은 비트 라인 콘택에 의해 패드(156)에 전기적으로 연결되며, 이에 따라 채널 패턴들(150, 152)과 전기적으로 연결될 수 있다. 상기 비트 라인은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다.
도 4a 내지 도 4j는 도 1 내지 도 3에 도시된 수직형 반도체 소자의 제조 방법을 나타내는 단면도이다. 도 5a 내지 도 5f는 도 4의 각 단면도의 일부분을 확대 도시한 것이다.
도 4a를 참조하면, 기판(100) 상에 제1 층간 절연막(110) 및 희생막(120)을 교대로 반복적으로 적층한다. 이에 따라, 복수의 제1 층간 절연막들(110) 및 복수의 희생막들(120)이 상기 제1 방향을 따라 교대로 적층될 수 있다. 상기 기판(100)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다.
상기 제1 층간 절연막들(110) 및 희생막들(120)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 상기 제1 층간 절연막들(110)은 실리콘 산화물을 사용하여 형성될 수 있으며, 희생막들(120)은 제1 층간 절연막(110)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 사용하여 형성될 수 있다.
후속 공정을 통해, 상기 각 층 희생막들 내부에 각 층 트랜지스터들의 게이트가 형성된다. 그러므로, 상기 제1 층간 절연막 및 희생막들이 적층되는 수는 상기 제1 방향으로 적층되는 트랜지스터들의 수에 따라 증감될 수 있다.
이 후, 상기 제1 층간 절연막들(110) 및 희생막들(120)을 중 상부의 1층 또는 2층의 제1 층간 절연막들 및 희생막들(20)을 관통하는 트렌치를 형성하고, 트렌치를 채우는 분리막 패턴(112)을 형성할 수 있다. 상기 분리막 패턴(112)은 후속 공정에서 형성되는 SSL을 서로 분리시키기 위하여 형성된다. 그러므로, 상기 분리막 패턴(112)은 상기 SSL로 형성되기 위한 몰드막인 희생막들을 관통한다.
도 4b를 참조하면, 상기 제1 층간 절연막들(110) 및 희생막들(120)을 관통하여 기판(100) 상면을 노출시키는 복수 개의 채널홀들(130)을 형성한다.
상기 채널홀들(130)은 최상층 제1 층간 절연막(110) 상에 하드 마스크(도시안됨)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다. 상기 건식 식각 공정의 특성 상, 각 채널홀들(130)은 아래로 갈수록 폭이 좁아지도록 형성될 수도 있다.
상기 채널홀들(130)은 상기 제2 및 제3 방향들을 따라 각각 복수개로 형성될 수 있으며, 이에 따라 홀 어레이(array)가 정의될 수 있다. 상기 홀 어레이는 상기 설명한 채널 어레이들과 동일하게 배치될 수 있다.
도 3의 채널 어레이 및 도 4b를 참조하면, 상기 제3 방향을 따라 형성되고 제1 행(1)에 위치하는 제1 홀들(a)과 상기 제3 방향을 따라 형성되고 제2 행(2)에 위치하는 제2 홀들(b)을 포함할 수 있다. 상기 제1 홀들(a)은 제2 홀들(b)로부터 상기 제2 방향 서로 나란하지 않으면서 지그재그로 배치될 수 있다. 또한, 상기 제1 및 제2 행(1, 2)과 이격되어 제3 행(3)에 위치하는 제3 홀들(c) 및 제4 행(3)에 위치하는 제4 홀들(d)이 구비된다. 상기 제3 홀들(c) 및 제4 홀들(d)은 상기 제1 및 제3 방향에 의해 정의되는 가상의 면을 기준으로 상기 제1 및 제2 행에 포함되는 홀들(a, b)에 각각 대칭적으로 배치될 수 있다.
도 4b의 단면도에서는 제1 및 제4 열(1, 4)에 위치하는 홀들(a, d)만이 보여지게 된다. 그러므로, 상기 제2 및 제3 열(2, 3)에 위치하는 홀들(b, c)은 점선으로 나타내었다.
도 4c를 참조하면, 각 채널홀들(130)의 하부를 부분적으로 채우는 반도체 패턴(132)을 형성한다.
구체적으로, 채널홀들(130)에 의해서 노출된 기판(100) 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 채널홀들(130)의 저면 부위를 부분적으로 채우는 반도체 패턴(132)을 형성할 수 있다. 상기 반도체 패턴(132)은 단결정 실리콘 혹은 단결정 게르마늄을 포함하도록 형성될 수 있으며, 경우에 따라 불순물이 도핑될 수도 있다. 상기 반도체 패턴(132)은 그라운드 선택 트랜지스터의 채널막으로 제공된다. 따라서, 상기 반도체 패턴(132)은 GSL이 형성되는 층의 희생막(120)의 상면보다 높은 상면을 갖도록 형성될 수 있다.
이하에서는, 도 1의 A 부분을 각각 확대 도시한 도 5a 내지 도 5f를 함께 참조하면서 설명한다.
도 4d 및 도 5a를 참조하면, 채널홀들(130)의 내측벽, 반도체 패턴(132)의 상면 및 하드 마스크의 상면에 제1 실리콘 산화막(140), 산화 대상막(142), 제1 블록킹 유전막(144), 전하 저장막(146), 터널 절연막(148) 및 폴리실리콘막(150)을 순차적으로 형성한다.
상기 산화 대상막은 산화 공정을 통해 절연성을 갖는 산화물이 형성되는 물질을 포함할 수 있다. 예를들어, 상기 산화 대상막은 폴리실리콘 또는 실리콘 질화물을 포함할 수 있다. 이하에서, 상기 산화 대상막은 폴리실리콘으로 사용하는 것으로 설명한다. 그러나, 상기 산화 대상막은 실리콘 질화물로 사용될 수도 있으며, 이 경우에도 후속의 공정은 동일하게 진행된다. 또한, 이하의 설명에서 상기 산화 대상막은 제1 폴리실리콘막(142)이라 하고, 상기 폴리실리콘막은 제2 폴리실리콘막(150)이라 하면서 설명한다.
도시하지는 않았지만, 상기 제2 폴리실리콘막(150) 상에 실리콘 산화물 및 실리콘 질화물을 더 형성할 수 있다. 이 때, 상기 실리콘 산화물 및 실리콘 질화물은 상기 제2 폴리실리콘막(150)을 보호하기 위한막이다. 상기 박막들은 상기 채널홀들(130)의 내부면의 프로파일을 따라 형성되며, 상기 채널홀들(130)을 완전하게 채우지 않도록 형성된다. 즉, 상기 박막들이 형성된 이 후에도 상기 채널홀(130)에는 내부 공간이 남아있게 된다.
도 4d에서는, 상기 제1 실리콘 산화막(140), 제1 폴리실리콘막(142)을 하나의 막인 제1 막(143)으로 도시하고, 상기 제1 블록킹 유전막(144), 전하 저장막(146), 터널 절연막(148) 및 제2 폴리실리콘막(150)을 또하나의 막인 제2 막(149)으로 도시하였다.
상기 제1 실리콘 산화막(140)은 상기 제1 폴리실리콘막의 접착특성을 향상시키기 위한 버퍼막일 수 있다. 상기 제1 실리콘 산화막(140)은 후속의 희생막 제거 공정에서 용이하게 제거될 수 있도록 수 Å 정도의 얇은 두께로 형성할 수 있다.
상기 제1 폴리실리콘막(142)은 후속의 상기 희생막(120)을 제거하는 공정에서 식각이 정지되는 식각 저지막의 역할을 한다. 상기 제1 폴리실리콘막(142)은 상기 희생막(120)을 제거하는 공정에서 화학 기상 증착 공정에 의해 형성된 실리콘 산화물보다 더 느리게 식각될 수 있다.
상기 희생막(120)을 제거하는 공정에서 상기 제1 폴리실리콘막(142)은 거의 제거되지 않기 때문에, 상기 희생막(120)이 제거된 후에도 상기 제1 폴리실리콘막(142)의 두께는 증착 시와 거의 동일한 두께로 균일하게 남아있게 된다. 또한, 상기 제1 폴리실리콘막(142)은 산화 공정을 통해 절연 물질로 변환될 수 있다. 때문에, 상기 희생막(120)을 제거할 때 식각 정지막으로 사용하기에 매우 적합하다. 상기 제1 폴리실리콘막(142)으로 사용될 수 있는 폴리실리콘의 예로는, 비도핑 폴리실리콘, P형 폴리실리콘, N형 폴리실리콘, 탄소 도핑형 폴리 실리콘 등을 들 수 있다.
이와는 다른 실시예로, 상기 산화 대상막으로써 제1 폴리실리콘을 형성하지 않고 실리콘 질화막을 형성하는 경우에는, 상기 제1 실리콘 산화막은 후속의 상기 희생막을 제거하는 공정에서 식각이 정지되는 식각 저지막의 역할을 할 수 있다.
상기 제1 블록킹 유전막(144)은 화학 기상 증착 공정을 통해 형성된 실리콘 산화물일 수 있다. 상기 제1 블록킹 유전막(144)은 후속 공정을 진행할 때 기 형성된 필러 구조물이 손상되지 않도록 하는 수직 블록킹 희생막의 역할은 하지 않고 실질적인 유전막으로써 사용될 수 있다.
상기 전하 저장막(146)은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있다. 상기 터널 절연막(148)은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있다.
상기 제2 폴리실리콘막(150)은 후속 공정을 통해 채널 패턴의 일부로 제공된다. 상기 제2 폴리실리콘막(150)은 불순물이 도핑되거나 또는 도핑되지 않을 수 있다.
도 4e 및 도 5b를 참조하면, 제2 폴리실리콘막(150), 터널 절연막(148), 전하 저장막(146), 제1 블록킹 유전막(144), 제1 폴리실리콘막(142) 및 제1 실리콘 산화막(140)의 저면을 식각하여 반도체 패턴(132) 상부를 노출시킨다.
상기 식각 공정을 수행하면, 상기 채널홀(130)의 측벽에 스페이서 형상의 제2 폴리실리콘막(150), 터널 절연막(148), 전하 저장막(146), 제1 블록킹 유전막(144), 제1 폴리실리콘막(142) 및 제1 실리콘 산화막(140)이 남아있게 된다.
이 전의 공정에서, 상기 제2 폴리실리콘막(150) 상에 상기 실리콘 산화물 및 실리콘 질화물을 형성한 경우에는, 상기 식각 공정에서 상기 실리콘 산화물 및 실리콘 질화물도 함께 제거한다.
이 후, 상기 제2 폴리실리콘막(150) 및 상기 반도체 패턴(132) 표면 상에 제3 폴리실리콘막(152)을 형성한다. 상기 제2 및 제3 폴리실리콘막(150, 152)은 채널 패턴으로 제공된다. 상기 채널 패턴(150, 152)은 상기 반도체 패턴과 접촉되고, 실린더 형상을 갖는다.
도 4e 내지 도 4i에서는, 스페이서 형상의 상기 제1 실리콘 산화막(140), 제1 폴리실리콘막(142)을 하나의 막인 제1 막(143a)으로 도시하고, 상기 제1 블록킹 유전막(144), 전하 저장막(146), 터널 절연막(148), 제2 및 제3 폴리실리콘막(150, 152)을 또하나의 막인 제2 막(149a)으로 도시하였다.
다음에, 상기 채널홀들(130) 내부를 완전히 채우도록 절연막을 형성하고, 상기 절연막을 연마하여 제1 매립 절연막 패턴(154)을 형성한다. 상기 제1 매립 절연막 패턴(154)은 실리콘 산화물을 포함할 수 있다.
계속하여, 상기 제1 매립 절연막 패턴(154)의 상부를 일부 제거하여 개구들을 형성한다. 상기 개구들 내부에 폴리실리콘막을 형성하고 이를 연마하여 패드(156)를 형성한다.
상기 공정들을 수행하면, 채널홀(130) 내부에 필러 구조물들(158)이 완성된다. 도 3을 참조로 설명한 것과 같이, 상기 필러 구조물들(158)은 제1 내지 제4 채널열로 이루어지는 각각의 채널 세트들을 포함한다.
도 4f를 참조하면, 제1 층간 절연막들(110) 및 희생막들(120)을 관통하는 개구부들(160)을 형성하여 기판(100) 상면을 노출시킨다.
상기 개구부들(160)을 워드 라인 구조물들 사이의 갭 부위를 정의하기 위한 것이다. 상기 개구부들(160)은 제3 방향으로 연장되도록 형성될 수 있다. 또한, 상기 제2 방향을 따라 복수개로 형성될 수 있다. 상기 개구부(160)가 형성됨으로써, 상기 제1 층간 절연막들(110) 및 희생막들(120)은 패터닝된 형상을 가질 수 있다.
상기 개구부들(160)은 각 채널 세트들 사이 부위에 배치될 수 있다. 즉, 상기 개구부들(160)은 각 채널 세트들을 구분하는 역할을 할 수 있다.
도 4g 및 도 5c를 참조하면, 상기 개구부(160) 측벽으로 노출되어 있는 각 층의 희생막들(120)을 제거하여 상기 제1 층간 절연막들(110) 사이에 갭(122)을 생성시킨다. 상기 갭에 의해 상기 제1 폴리실리콘막 및 반도체 패턴(132)의 측벽이 일부 노출될 수 있다.
상기 희생막들(120)을 제거하는 공정은 상기 제1 층간 절연막(110)과의 식각 선택비가 높은 식각액을 사용하는 습식 식각 공정을 통해 수행될 수 있다. 상기 식각액은 인산을 포함할 수 있다.
그런데, 상기 식각 공정을 수행하면, 상기 희생막(120)의 개구부(160)와 인접하는 부위는 식각액이 바로 침투되므로 식각 공정 중에 식각액과의 접촉시간이 매우 길다. 그러나, 상기 희생막에서 상기 개구부와 거리가 먼 부분은 식각액이 바로 침투되지 못하고 식각 공정이 일정 시간 동안 진행된 뒤에 침투하게 되므로, 상기 부위는 식각액과의 접촉시간이 상대적으로 짧아진다. 예를들어, 상기 채널 세트에서 상기 개구부와 인접하는 제1 및 제4 열과 접하는 부위의 희생막(120)은 식각액과의 접촉 시간이 길다. 그러나, 상기 채널 세트에서 제2 및 제3 열과 인접하는 부위의 희생막(120)은 식각액이 바로 침투되지 못하고 식각 공정이 일정 시간 동안 진행되어 상기 제1 및 제4 열과 접하는 부위의 희생막(120)이 제거된 후에 식각액이 침투하게 되므로, 상기 부위는 식각액과의 접촉시간이 상대적으로 짧아진다.
그러므로, 충분한 시간동안 식각이 이루어지지 않으면, 상기 제2 및 제3 열과 인접하는 부위의 희생막(120)은 제거되지 않고 남아있는 등의 불량이 발생될 수 있다. 때문에, 상기 희생막들(120)이 완전하게 제거되기 위해서는 과도 식각이 불가피하다.
상기 희생막(120)을 제거하는 공정에서 얇은 두께로 형성되어 있는 제1 실리콘 산화막(140)이 함께 제거되어 상기 제1 폴리실리콘막(142)이 노출된다. 때문에, 각 위치에 따라 상기 제1 폴리실리콘막과 식각액이 접촉되는 시간이 달라지게 된다. 예를들어, 상기 제1 및 제4 열에 위치하는 제1 폴리실리콘막은 상기 제2 및 제3 열에 위치하는 폴리실리콘막에 비해 식각액이 접촉되는 시간이 더 길다. 그러나, 상기 제1 폴리실리콘막(142)은 상기 식각액에 의해 거의 식각되지 않기 때문에, 상기 제거 공정을 수행한 후에 상기 제1 내지 제 4열의 필러 구조물에 포함되어 있는 제1 폴리실리콘막(142)의 두께는 매우 균일하다. 또한, 상기 제1 폴리실리콘막(142)에 의해 덮혀있는 상기 제1 블록킹 유전막, 전하, 저장막 및 터널 절연막이 손상되지 않는다.
특히, 산화 대상막이 없는 일반적인 구조의 경우 희생막을 제거할 때, 과도 식각으로 인해 상기 제1 블록킹 유전막까지 매우 불균일하게 제거되거나 손상될 수 있다. 때문에, 일반적인 경우에는 상기 희생막을 제거한 다음에 상기 제1 블록킹 유전막을 완전히 제거하는 공정과 다시 상기 제1 블록킹 유전막을 재증착하는 과정이 필요하였다. 그러나, 설명한 것과 같이, 본 실시예의 경우, 상기 희생막의 제거 공정에서 상기 제1 블록킹 유전막이 제거되지 않기 때문에, 상기 희생막을 제거한 다음에 제1 블록킹 유전막을 제거 및 재증착하는 과정이 요구되지 않는다.
이와는 다른 실시예로, 상기 산화 대상막을 폴리실리콘으로 형성하지 않고 실리콘 질화물로 형성한 경우에는, 상기 희생막(120)을 제거하는 공정에서 제1 실리콘 산화막(140)이 식각 저지막으로 사용되어야 한다. 그러므로, 상기 희생막을 제거하는 공정에서 상기 제1 실리콘 산화막(140)이 모두 소모되지 않도록 공정을 수행하여야 한다. 또한, 상기 희생막(120)을 모두 제거한 이 후에 상기 제1 실리콘 산화막(140)을 제거하는 공정이 별도로 필요할 수 있다.
도 4h 및 도 5d를 참조하면, 상기 제1 폴리실리콘막(142)을 선택적으로 느리게 식각하는 습식 식각 공정을 수행하여 상기 갭 부위에 노출된 제1 폴리실리콘막(142)을 제거한다. 또한, 상기 제1 층간 절연막(110)과 접촉되어 있는 제1 폴리실리콘막(142)도 일부 제거한다. 따라서, 각 층 제1 층간 절연막보다 낮은 높이를 갖는 제1 폴리실리콘 패턴(142a)을 형성한다.
한편, 상기 제1 폴리실리콘막(142)을 일부 제거하는 습식 식각 공정을 수행하면, 상기 갭 부위에 노출되어 있는 상기 반도체 패턴(132)의 표면도 함께 식각된다. 따라서, 상기 노출된 반도체 패턴(132)의 표면은 제2 방향으로 갈수록 폭이 좁아지는 홈이 형성된다. 상기 홈이 형성됨으로써, 상기 갭(122b)에 의해 노출된 부위의 반도체 패턴(132)의 둘레가 감소된다.
그러나, 이와는 다른 실시예로, 상기 산화 대상막을 폴리실리콘으로 형성하지 않고 실리콘 질화물로 형성한 경우에는, 상기 반도체 패턴의 표면이 식각되지 않을 수 있다. 이 경우에는, 상기 반도체 패턴 부분은 도 10a에 도시된 것과 동일한 형상을 가질 수 있다.
상기 공정에 의해, 상기 제1 층간 절연막(110)보다 낮은 높이를 갖는 제1 폴리실리콘 패턴(142a)이 형성된다. 도시된 것과 같이, 상기 갭(122a)은 상기 채널 패턴의 측벽 부위를 저면으로하는 실린더 형상을 가지게 되며, 상기 실린더의 저면 부위의 폭은 상기 실린더의 상부폭보다 확장된 형상을 갖는다.
설명한 것과 같이, 상기 갭(122a, 122b)을 형성하기 위한 식각 공정에서 실리콘 산화물을 직접 제거하거나 실리콘 산화물 잔류물을 세정할 수 있는 식각액, 예를들어 불산(HF)과 같은 식각액은 전혀 사용되지 않았다. 또한, 상기 식각 공정들은 실리콘 산화물과 높은 식각 선택비를 갖는 조건으로 진행되므로, 실리콘 산화물은 거의 제거되지 않는다. 때문에, 상기 식각 공정에서 실리콘 산화물로 형성되는 제1 층간 절연막(110)은 거의 제거되지 않는다.
이와같이, 상기 제1 층간 절연막(110)이 거의 제거되지 않기 때문에, 상기 제1 층간 절연막(110)의 소모를 고려하여 상기 제1 층간 절연막(110)을 두껍게 형성할 필요가 없다. 그러므로, 상기 제1 층간 절연막(110) 및 희생막(120)의 적층 구조로 이루어지는 몰드 구조물의 전체 높이를 감소시킬 수 있다. 또한, 동일한 높이의 몰드 구조물 내에 형성할 수 있는 희생막들(120)의 층수가 증가되므로, 워드 라인 구조물을 더 많이 적층할 수 있고 반도체 소자를 더욱 집적화시킬 수 있다.
도 4i 및 도 5e를 참조하면, 상기 갭(122a, 122b) 부위에 노출된 제1 폴리실리콘 패턴(142a) 및 반도체 패턴의 표면이 산화되도록 산화 공정을 수행한다. 상기 산화 공정은 라디컬 산화 공정 또는 플라즈마 산화 공정을 포함할 수 있다.
상기 산화 공정을 수행하면, 상기 제1 폴리실리콘 패턴(142a)의 노출된 표면 상에는 제2 실리콘 산화막 패턴(162)이 형성된다. 따라서, 상기 제1 폴리실리콘 패턴은 실리콘 산화물로 둘러싸인 형상을 갖게된다. 또한, 상기 제2 실리콘 산화막 패턴(162)이 형성됨으로써, 상기 제1 폴리실리콘 패턴(142a)은 후속에 형성되는 워드 라인 구조물과 전기적으로 절연된다.
또한, 상기 갭(122a)에 의해 노출되어 있는 반도체 패턴(132)의 표면도 함께 산화되어 실리콘 산화막 패턴(162a)이 형성된다.
도 4j 및 도 5f를 참조하면, 상기 갭의 내부의 제1 층간 절연막(110), 제1 블록킹 유전막(144), 제1 실리콘 산화막(140) 및 제2 실리콘 산화막 패턴(162)의 프로파일을 따라 제2 블록킹 유전막(164)을 형성한다.
본 실시예의 경우, 상기 필러 구조물 내에 상기 제1 블록킹 유전막(144)이 이미 형성되어 있기 때문에, 상기 제1 블록킹 유전막의 기능을 하는 실리콘 산화물을 재증착하지 않아도 된다. 따라서, 상기 제1 블록킹 유전막(144) 상에 상기 제2 블록킹 유전막(164)을 형성할 수 있다.
이 후, 상기 제2 블록킹 유전막(164) 상에 베리어 금속막(166)을 형성하고, 상기 갭(122a, 122b) 부위를 완전하게 채우는 금속막(168)을 형성한다.
상기 제2 블록킹 유전막(164)은 상기 제1 블록킹 유전막(144)보다 높은 유전율을 갖는 물질로 형성할 수 있다. 상기 제2 블록킹 유전막(164)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등의 금속 산화물을 사용하여 형성할 수 있다.
상기 베리어 금속막(166) 및 금속막(168)은 후속 공정에서 워드 라인으로 제공된다. 상기 베리어 금속막(166)은 티타늄 질화물, 탄탈륨 질화물과 같은 금속 질화물을 사용하여 형성할 수 있다. 상기 금속막(168)은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 사용하여 형성될 수 있다.
이 후, 상기 개구부(160) 내부에 형성되어 있는 금속막(168) 및 베리어 금속막(166)을 제거하여, 상기 갭(122a, 122b) 내부에 제1 및 제2 워드 라인 구조물을 각각 형성한다. 상기 제거 공정은 습식 식각 공정을 포함할 수 있다.
상기 제1 워드 라인 구조물(169a)은 상기 채널 패턴(150, 152) 측벽 부위에 형성된다. 상기 제1 워드 라인 구조물(169a)에서 상기 채널 패턴(150, 152)의 측벽 부위와 접하는 부위는 상대적으로 높이가 높다. 상기 제1 워드 라인 구조물은 셀 트랜지스터의 게이트 및 선택 트랜지스터의 SSL로 제공될 수 있다.
상기 제2 워드 라인 구조물(169b)은 상기 반도체 패턴(132)의 측벽 부위에 형성된다. 상기 제2 워드 라인 구조물(169b)은 GSL로 제공될 수 있다. 상기 제2 워드 라인 구조물(169b)에서 상기 반도체 패턴(132)의 측벽 부위와 접하는 부위는 높이가 확장되지 않고 오히려 높이가 감소된다. 또한, 상기 반도체 패턴(132)과 접촉하고 있는 제2 워드 라인 구조물(169a)의 측벽은 수직하지 않고 상,하 경사를 가짐으로써 측방으로 뾰족하게 돌출되는 형상을 갖는다.
이 후, 상기 노출된 기판(100) 상부에 불순물을 주입하여 불순물 영역(178)을 형성할 수 있다. 상기 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있다. 상기 불순물 영역(178)은 상기 제3 방향으로 연장되어 공통 소스 라인(Common Source Line: CSL)의 역할을 할 수 있다.
도시되지는 않았지만, 불순물 영역(178) 상에, 예를 들어, 코발트 실리사이드 패턴 혹은 니켈 실리사이드 패턴과 같은 금속 실리사이드 패턴을 더 형성할 수도 있다.
다시, 도 1을 참조하면, 상기 개구부(160)를 채우는 제2 매립 절연막 패턴(176)을 형성한다.
이 후, 도시하지는 않았지만, 상기 형성된 구조물들 상에 상부 층간 절연막을 형성하고, 패드(156) 상면을 노출시키는 콘택홀들을 형성한다. 상기 콘택홀들 내부에 비트 라인 콘택을 형성하고, 상기 비트 라인 콘택 상부와 접촉하는 비트 라인을 형성한다.
상기 설명한 공정에 의하면, 산화 대상막의 표면을 산화시켜 절연성을 갖는 산화물을 형성함으로써, 상기 산화 대상막과 다른 도전성 패턴들을 서로 절연시킬 수 있다. 특히, 산화 대상막을 폴리실리콘으로 사용하는 경우, 상기 폴리실리콘은 상기 희생막을 제거하는 식각액과의 식각 선택비가 매우 높기 때문에 제1 층간 절연막들의 소모를 감소시킬 수 있다.
도 6a 내지 도 6f는 본 발명의 실시예 1에 따른 수직형 반도체 소자의 제조하는 다른 방법을 나타내는 단면도이다.
도 6a 내지 도 6f는 도 1의 A 부위를 확대 도시한 것이다.
먼저, 도 4a 내지 도 4c를 참조로 설명한 것과 동일한 공정을 수행하여 도 4c에 도시된 구조를 형성한다.
도 6a를 참조하면, 상기 채널홀들(130)의 내측벽, 반도체 패턴(132)의 상부면 및 하드 마스크의 상부면에 제1 실리콘 산화막(140), 산화 대상막(142), 전하 저장막(146), 터널 절연막(148) 및 폴리실리콘막(150)을 순차적으로 형성한다. 상기 산화 대상막은 산화 공정을 통해 절연성을 갖는 산화물이 형성되는 물질을 포함할 수 있다. 예를들어, 상기 산화 대상막은 폴리실리콘 또는 실리콘 질화물을 포함할 수 있다. 이하의 설명에서는, 상기 산화 대상막은 제1 폴리실리콘막(142)이라 하고, 상기 폴리실리콘막은 제2 폴리실리콘막(150)이라 하면서 설명한다. 그러나, 상기 산화 대상막은 실리콘 질화물로 사용될 수도 있다.
도시하지는 않았지만, 상기 제2 폴리실리콘막(150) 상에 실리콘 산화물 및 실리콘 질화물을 더 형성할 수 있다. 상기 실리콘 산화물 및 실리콘 질화물은 상기 제2 폴리실리콘막(150)을 보호하기 위한 막이다.
본 실시예의 경우, 도 5a를 참조로 설명한 것과는 달리, 상기 채널홀들에 제1 블록킹 유전막을 형성하지 않는다. 따라서, 상기 제1 폴리실리콘막은 상기 전하 저장막과 직접 접촉하는 형상을 갖는다.
본 발명의 경우, 산화 대상막은 실질적으로 필러 구조물이 손상되지 않도록 하는 수직 블록킹 희생막의 역할을 할 수 있다. 그러므로, 상기 필러 구조물을 형성하는 공정에서 수직 블록킹 희생막의 역할을 하는 막을 형성할 필요는 없다. 때문에, 본 실시예의 경우, 실질적인 유전막으로써 제공되는 제1 블록킹 유전막은 후속 공정에서 형성한다.
도 6b를 참조하면, 상기 제2 폴리실리콘막(150), 터널 절연막(148), 전하 저장막(146), 제1 폴리실리콘막(142) 및 제1 실리콘 산화막(140)의 저면을 식각하여 반도체 패턴(132) 상부를 노출시킨다.
상기 식각 공정을 수행하면, 상기 채널홀(130)의 측벽에 스페이서 형상의 제2 폴리실리콘막(150), 터널 절연막(148), 전하 저장막(146), 제1 폴리실리콘막(142) 및 제1 실리콘 산화막(140)이 남아있게 된다.
이 후, 상기 제2 폴리실리콘막(150) 및 상기 반도체 패턴(132) 표면 상에 제3 폴리실리콘막(152)을 형성한다. 상기 제2 및 제3 폴리실리콘막( 150, 152)은 채널 패턴으로 제공된다. 상기 채널 패턴(150, 152)은 상기 반도체 패턴과 접촉되고, 실린더 형상을 갖는다.
상기 채널홀들(130) 내부를 완전히 채우도록 절연막을 형성하고, 상기 절연막을 연마하여 제1 매립 절연막 패턴(154)을 형성한다. 상기 제1 매립 절연막 패턴(154)은 실리콘 산화물을 포함할 수 있다.
계속하여, 상기 제1 매립 절연막 패턴(154)의 상부를 일부 제거하여 개구들을 형성한다. 상기 개구들 내부에 폴리실리콘막을 형성하고 이를 연마하여 패드(도 4e, 156)를 형성한다.
도 6c를 참조하면, 상기 제1 층간 절연막들(110) 및 희생막들(120)을 관통하는 개구부들(도 4f, 160)을 형성하여 기판(100) 상면을 노출시킨다. 상기 개구부들(160)은 제3 방향으로 연장되도록 형성될 수 있다. 또한, 상기 제2 방향을 따라 복수개로 형성될 수 있다. 상기 개구부(160)가 형성됨으로써, 상기 제1 층간 절연막들(110) 및 희생막들(120)은 패터닝된 형상을 가질 수 있다.
상기 개구부(160) 측벽으로 노출되어 있는 각 층의 희생막들(120)을 제거하여 상기 제1 층간 절연막들(110) 사이에 갭(122)을 생성시킨다. 상기 갭(122)에 의해 상기 제1 폴리실리콘막 및 반도체 패턴(132)의 측벽이 일부 노출될 수 있다. 상기 희생막들(120)을 제거하는 공정은 상기 제1 층간 절연막(110)과의 식각 선택비가 높은 식각액을 사용하는 습식 식각 공정을 통해 수행될 수 있다. 상기 식각액은 인산을 포함할 수 있다.
상기 희생막(120)을 제거하는 공정에서 얇은 두께로 형성되어 있는 제1 실리콘 산화막(140)이 함께 제거되어 상기 제1 폴리실리콘막(142)이 노출된다. 그러나, 상기 제1 폴리실리콘막(142)은 거의 식각되지 않기 때문에, 상기 제1 내지 제 4열의 필러 구조물에 포함되어 있는 제1 폴리실리콘막(142)의 두께는 균일하다.
도 6d를 참조하면, 상기 제1 폴리실리콘막(142)을 선택적으로 느리게 식각하는 습식 식각 공정을 수행하여 상기 갭 부위에 노출된 제1 폴리실리콘막(142)을 제거한다. 또한, 상기 제1 층간 절연막(110)과 접촉되어 있는 제1 폴리실리콘막(142)도 일부 제거한다. 따라서, 각 층 제1 층간 절연막보다 낮은 높이를 갖는 제1 폴리실리콘 패턴(142a)을 형성한다.
한편, 상기 제1 폴리실리콘막(142)을 일부 제거하는 습식 식각 공정을 수행하면, 상기 갭(122b) 부위에 노출되어 있는 상기 반도체 패턴(132)의 표면도 함께 식각된다. 따라서, 상기 노출된 반도체 패턴(132)의 표면은 제2 방향으로 갈수록 폭이 좁아지는 홈이 형성된다.
그러나, 이와는 다른 실시예로, 상기 산화 대상막을 폴리실리콘으로 형성하지 않고 실리콘 질화물로 형성한 경우에는, 상기 반도체 패턴의 표면이 식각되지 않을 수 있다.
상기 공정에 의해, 상기 제1 층간 절연막(110)보다 낮은 높이를 갖는 제1 폴리실리콘 패턴(142a)이 형성된다. 도시된 것과 같이, 상기 갭(122a)은 상기 채널 패턴의 측벽 부위를 저면으로하는 실린더 형상을 가지게 되며, 상기 실린더의 저면 부위의 폭은 상기 실린더의 상부폭보다 확장된 형상을 갖는다.
계속하여, 상기 갭(122a, 122b) 부위에 노출된 제1 폴리실리콘 패턴(142a) 및 상기 반도체 패턴(132)의 표면이 산화되도록 산화 공정을 수행한다. 상기 산화 공정은 라디컬 산화 공정 또는 플라즈마 산화 공정을 포함할 수 있다. 상기 산화 공정을 수행하면, 상기 제1 폴리실리콘 패턴(142a)의 노출된 표면 상에는 제2 실리콘 산화막 패턴(162)이 형성된다. 또한, 상기 반도체 패턴(132)의 노출된 표면 상에도 실리콘 산화막 패턴(162a)이 형성된다.
도 6e를 참조하면, 상기 갭의 내부의 제1 층간 절연막(110), 제1 실리콘 산화막(140) 및 제2 실리콘 산화막 패턴(162)의 프로파일을 따라 제1 블록킹 유전막(163)을 형성한다. 상기 제1 블록킹 유전막(163)은 실리콘 산화물을 화학기상 증착법에 의해 증착시켜 형성할 수 있다.
도 6f를 참조하면, 상기 제1 블록킹 유전막(163) 상에 제2 블록킹 유전막(164)을 형성한다. 이 후, 상기 제2 블록킹 유전막(164) 상에 베리어 금속막(166)을 형성하고, 상기 갭 부위를 완전하게 채우는 금속막(168)을 형성한다.
이 후, 상기 개구부(160)의 측벽에 형성되어 있는 금속막(168) 및 베리어 금속막(166)을 습식 식각 공정을 통해 제거하여 개구부를 다시 형성한다. 상기 공정을 수행하면, 상기 갭(122a, 122b) 내부에 제1 및 제2 워드 라인 구조물(169a, 169b)이 각각 형성된다.
상기 공정을 수행하면, 도 1에 도시된 것과 같은 구조의 수직형 반도체 소자를 제조할 수 있다.
상기 설명한 공정에 의하면, 산화 대상막의 표면을 산화시켜 절연성을 갖는 산화물을 형성함으로써, 상기 산화 대상막과 다른 도전성 패턴들을 서로 절연시킬 수 있다. 또한, 상기 산화 대상막 및 전하 저장막 사이에 제1 블록킹 유전막을 형성하는 공정을 생략할 수 있다.
실시예 2
도 7a는 본 발명의 실시예 2에 따른 수직형 반도체 소자를 나타내는 단면도이다. 도 7b는 도 7a의 A 부분을 확대 도시한 단면도이다.
본 실시예의 수직형 반도체 소자는 상기 제1 절연막 구조물을 제외하고는 도 1에 도시된 수직형 반도체 소자와 동일한 구성을 갖는다.
도 7a에서는 채널 패턴(150, 152), 터널 절연막(148), 전하 저장막(146) 및 제1 블록킹 유전막(144)을 하나의 막(149a)으로 도시하였다. 그러나, 상기 박막들은 도 7b에 도시된 것과 같은 적층 구조를 갖는다.
도 7a 및 도 7b를 참조하면, 수직형 메모리 장치에서, 각 층의 제1 절연막 구조물(110, 170)은 상기 필러 구조물의 측벽과 접촉되는 제1 부위 및 상기 제1 부위의 측방으로 배치되는 제2 부위를 포함한다. 상기 설명한 것과 같이, 상기 제1 부위의 제1 방향 높이는 상기 제2 부위의 제1 방향 높이보다 낮다.
본 실시예에서, 상기 제1 절연막 구조물(110, 140, 170)의 제1 부위는 제2 실리콘 산화막 패턴(170)을 포함한다. 상기 제2 실리콘 산화막 패턴(170)은 산화 대상막을 이루는 물질이 모두 열산화되어 형성된 열산화막일 수 있다.
상기 제2 부위는 화학 기상 증착법에 의해 형성된 실리콘 산화물로 이루어지는 제1 층간 절연막들(110) 및 제1 실리콘 산화막(140)을 포함한다. 상기 제1 층간 절연막들(110)은 화학기상 증착 공정을 통해 형성된 실리콘 산화물일 수 있다.
본 실시예의 경우, 제1 절연막 구조물(110, 140, 170)에는 산화 대상막 패턴이 포함되지 않는다.
상기 제1 절연막 구조물(110, 140, 170)의 제1 부위가 상기 제2 부위(110, 140)보다 높이가 낮기 때문에, 상기 제1 부위 사이의 갭(122a) 부위가 상대적으로 넓어진다. 따라서, 상기 갭(122a) 부위에 형성되는 상기 제1 워드 라인 구조물(169a)의 하부의 폭이 제1 방향으로 확장된다. 즉, 상기 제2 실리콘 산화막 패턴(170)은 상기 제1 층간 절연막들(110)보다 낮은 높이를 갖는다.
한편, 상기 제2 워드 라인 구조물(169b)은 도 1을 참조로 설명한 것과 동일한 형상을 갖는다.
상기 제1 및 제2 워드 라인 구조물(169a, 169b)과 상기 제1 절연막 구조물들은 제1 방향으로 적층되어 있으며, 상기 적층된 구조물들은 상기 제3 방향으로 연장된다. 따라서, 상기 적층된 구조물들 사이에는 상기 적층된 구조물들을 분리하는 트렌치 형상의 개구부(160)가 구비될 수 있다. 상기 개구부(160) 내부는 제2 매립 절연막 패턴(176)에 의해 채워질 수 있다.
상기 제2 매립 절연막 패턴(176) 아래의 기판(100) 상부에는 상기 제3 방향으로 연장되어 공통 소스 라인(Common Source Line: CSL) 역할을 수행하는 불순물 영역(178)이 형성될 수 있다.
상기 비트 라인(도시안됨)은 비트 라인 콘택에 의해 패드(156)에 전기적으로 연결되며, 이에 따라 채널 패턴들(150, 152)과 전기적으로 연결될 수 있다. 상기 비트 라인은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다.
도 8a 및 도 8b는 도 7a에 도시된 수직형 반도체 소자의 제조하는 방법을 나타내는 단면도이다.
도 8a 및 도 8b는 도 7a의 A 부위를 확대 도시한 것이다.
먼저, 도 4a 내지 도 4h를 참조로 설명한 것과 동일한 공정을 수행한다. 상기 공정을 수행하면, 도 8a에 도시된 구조가 형성된다. 이하에서는, 산화 대상막 패턴을 제1 폴리실리콘 패턴으로 설명한다. 그러나, 상기 산화 대상막 패턴은 실리콘 질화물로 형성될 수도 있다.
도 8b를 참조하면, 상기 갭 부위에 노출된 제1 폴리실리콘 패턴(142a)을 모두 산화시켜 상기 제1 폴리실리콘 패턴을 제2 실리콘 산화막 패턴(170)으로 변화시킨다. 이 때, 상기 반도체 패턴(132)의 노출된 측벽에도 산화 반응에 의해 실리콘 산화막 패턴(170a)이 형성된다. 상기 산화 공정은 라디컬 산화 공정 또는 플라즈마 산화 공정을 포함할 수 있다. 따라서, 상기 제2 실리콘 산화막 패턴(170)은 열산화막으로 형성된다.
이 전의 공정에서, 폴리실리콘을 식각함으로써 산화되는 대상이 되는 제1 폴리실리콘 패턴의 높이가 매우 감소되었다. 그러므로, 단시간의 산화 공정을 수행하여 제2 실리콘 산화막 패턴(170)을 형성할 수 있다.
본 실시예의 경우, 상기 제1 폴리실리콘 패턴(142a)을 모두 산화시키기 때문에, 제1 절연 구조물 내부에는 폴리실리콘이 구비되지 않는다.
도시된 것과 같이, 상기 제2 실리콘 산화막 패턴(170)은 필러 구조물의 측벽과 접촉되며, 제1 방향으로의 높이가 상기 제1 층간 절연막(110)보다 낮다. 따라서, 상기 제2 실리콘 산화막 패턴(170)에 의해 상기 필러 구조물과 인접하는 갭 부위가 수직 방향으로 확장된 형상을 갖는다.
다시, 도 7b를 참조하면, 상기 갭(122a, 1220b)의 내부의 제1 층간 절연막(110), 제1 블록킹 유전막(144), 제1 실리콘 산화막(140) 및 제2 실리콘 산화막 패턴(170, 170a)의 프로파일을 따라 제2 블록킹 유전막(164)을 형성한다. 이 후, 상기 제2 블록킹 유전막(164) 상에 베리어 금속막(166)을 형성하고, 상기 갭 부위를 완전하게 채우는 금속막(168)을 형성한다. 계속하여, 상기 개구부(160) 내부에 형성되어 있는 금속막(168) 및 베리어 금속막(166)을 제거하여, 상기 갭(122a, 122b) 내부에 제1 및 제2 워드 라인 구조물(169a, 169b)을 각각 형성한다.
상기 공정들은 도 4j 및 도 5f를 참조로 설명한 것과 동일하다.
상기 설명한 공정들을 수행함으로써, 도 7a 및 도 7b에 도시된 수직형 반도체 소자를 형성할 수 있다.
본 실시예에서도, 상기 산화 대상막의 표면을 산화시켜 절연성을 갖는 산화물을 형성함으로써, 상기 산화 대상막과 다른 도전성 패턴들을 서로 절연시킬 수 있다. 특히, 산화 대상막을 폴리실리콘으로 사용하는 경우, 상기 폴리실리콘막은 상기 희생막을 제거하는 식각액과의 식각 선택비가 매우 높기 때문에 제1 층간 절연막들의 소모를 감소시킬 수 있다.
도 9a 및 도 9b는 도 7a에 도시된 수직형 반도체 소자의 제조하는 다른 방법을 나타내는 단면도이다.
도 9a 및 도 9b는 도 7a의 A 부위를 확대 도시한 것이다.
먼저, 도 4a 내지 도 4c를 참조로 설명한 것과 동일한 공정을 수행하여 도 4c에 도시된 구조를 형성한다. 계속하여, 도 6a 내지 도 6c를 참조로 설명한 것과 동일한 공정들을 수행하여, 도 6c에 도시된 구조를 형성한다.
즉, 도6c의 구조에서는 제1 블록킹 유전막이 형성되지 않는다.
이하에서는, 산화 대상막을 제1 폴리실리콘막으로 설명하고, 산화 대상막 패턴을 제1 폴리실리콘막 패턴으로 설명한다. 그러나, 상기 산화 대상막 및 산화 대상막 패턴은 실리콘 질화물로 형성될 수도 있다.
도 9a를 참조하면, 상기 제1 폴리실리콘막(142)을 선택적으로 느리게 식각하는 습식 식각 공정을 수행하여 상기 갭 부위에 노출된 제1 폴리실리콘막(142)을 제거한다. 또한, 상기 제1 층간 절연막(110)과 접촉되어 있는 제1 폴리실리콘막(142)도 일부 제거한다. 따라서, 각 층 제1 층간 절연막보다 낮은 높이를 갖는 제1 폴리실리콘 패턴(도시안됨)을 형성한다.
계속하여, 상기 제1 폴리실리콘 패턴이 모두 산화되도록 산화 공정을 수행하여 제2 실리콘 산화막 패턴(170)을 형성한다. 상기 산화 공정은 라디컬 산화 공정 또는 플라즈마 산화 공정을 포함할 수 있다. 상기 산화 공정에서, 상기 반도체 패턴(132)도 함께 산화되어 상기 반도체 패턴(132)의 노출된 표면에 실리콘 산화막 패턴(170a)이 형성된다.
이 후, 상기 갭의 내부의 제1 층간 절연막(110), 제1 실리콘 산화막 (140) 및 제2 실리콘 산화막 패턴(170)의 프로파일을 따라 제1 블록킹 유전막(163)을 형성한다. 상기 제1 블록킹 유전막(163)은 실리콘 산화물을 화학기상 증착법에 의해 증착시켜 형성할 수 있다.
도 9b를 참조하면, 상기 제1 블록킹 유전막(163) 상에 제2 블록킹 유전막(164)을 형성한다. 이 후, 상기 제2 블록킹 유전막(164) 상에 베리어 금속막(166)을 형성하고, 상기 갭 부위를 완전하게 채우는 금속막(168)을 형성한다.
이 후, 상기 개구부(160) 내부에 형성되어 있는 금속막(168) 및 베리어 금속막(166)을 제거하여, 상기 갭(122a, 122b) 내부에 제1 및 제2 워드 라인 구조물(169a, 169b)을 각각 형성한다. 상기 제거 공정은 습식 식각 공정을 포함할 수 있다.
상기 공정을 수행하면, 도 7a에 도시된 것과 같은 구조의 수직형 반도체 소자를 제조할 수 있다.
본 실시예에서도, 상기 산화 대상막의 표면을 산화시켜 절연성을 갖는 산화물을 형성함으로써, 상기 산화 대상막과 다른 도전성 패턴들을 서로 절연시킬 수 있다. 특히, 산화 대상막을 폴리실리콘으로 사용하는 경우, 상기 폴리실리콘은 상기 희생막을 제거하는 식각액과의 식각 선택비가 매우 높기 때문에 제1 층간 절연막들의 소모를 감소시킬 수 있다
실시예 3
도 10a는 본 발명의 실시예 3에 따른 수직형 반도체 소자를 나타내는 단면도이다. 도 10b는 도 10a의 A 부위를 확대한 단면도이다.
도 10a에서는 채널 패턴(150, 152), 터널 절연막(148) 및 전하 저장막(146)을 하나의 막(149a)으로 도시하였다. 그러나, 상기 박막들은 도 10b에 도시된 것과 같은 적층 구조를 갖는다.
도 10a 및 도 10b를 참조하면, 수직형 메모리 장치는 기판(100) 상에 제1 방향으로 돌출 연장되는 반도체 패턴(132), 상기 반도체 패턴(132) 상에서 실린더 형상을 가지면서 제1 방향으로 돌출 연장되는 채널 패턴(150, 152), 상기 채널 패턴(150, 152)의 내부 공간을 채우는 제1 매립 절연막 패턴(154), 각 채널 패턴(150, 152)의 외측벽을 둘러싸도록 순차적으로 적층된 터널 절연막 (148), 전하 저장막(146) 및 열산화막(182)을 포함하는 필러 구조물(158)이 포함된다.
상기 필러 구조물(158)의 측벽을 둘러싸면서 제3 방향으로 연장되는 제1 및 제2 워드 라인 구조물들(169a, 169b)을 포함한다. 상기 하나의 필러 구조물(158)에는 상기 제1 및 제2 워드 라인 구조물들(169a, 169b)이 상기 제1 방향으로 서로 이격되면서 적층된 구조를 갖는다. 상기 제1 및 제2 워드 라인 구조물들(169a, 169b)의 수직 이격된 사이에는 제1 층간 절연막들(110)이 구비된다. 또한, 상기 수직형 메모리 장치는 공통 소스 라인(Common Source Line: CSL, 178) 및 비트 라인(도시안됨)을 더 포함할 수 있다.
상기 기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다.
상기 반도체 패턴(132), 채널 패턴(150, 152), 전하 저장막(146) 및 터널 절연막(148)은 도 1 및 2를 참조로 설명한 것과 동일한 구조 및 배치를 가질 수 있다. 또한, 도 1에서 설명한 것과 같이, 상기 필러 구조물의 상부에는 패드(156)가 구비될 수 있다.
상기 전하 저장막(146) 상에 구비되는 열산화막(182)은 제1 블록킹 유전막으로도 제공된다. 상기 열산화막(182)은 폴리실리콘 또는 실리콘 질화물을 열산화시켜 형성되는 산화물일 수 있다. 상기 열산화막(182)은 실리콘 산화물 또는 SiOC 물질일 수 있다.
상기 제1 워드 라인 구조물들(190a)은 상기 채널 패턴(150, 152) 부위와 대향하면서 배치될 수 있다. 상기 제1 워드 라인 구조물들(190a)은 제1 방향으로의 상기 각 층의 제1 층간 절연막들(110) 사이에 생기는 갭 부분을 채우는 형상을 갖는다.
상기 제1 워드 라인 구조물들(190a)은 제2 블록킹 유전막(164), 베리어 금속막(166) 및 금속막(168)을 포함하며 이들이 적층된 구조를 가질 수 있다. 상기 제2 블록킹 유전막(164)은 상기 열산화막(182)과 접촉될 수 있다. 다른 예로, 상기 제2 블록킹 유전막(164)과 열산화막(182) 사이에 실리콘 산화물이 추가로 개재될 수도 있다.
상기 제2 워드 라인 구조물들(190b)은 상기 반도체 패턴(132) 부위와 대향하면서 배치될 수 있다. 상기 제2 워드 라인 구조물들(190b)은 제2 블록킹 유전막(164), 베리어 금속막(166) 및 금속막(168)을 포함하며 이들이 적층된 구조를 가질 수 있다. 상기 제2 블록킹 유전막(164)은 상기 반도체 패턴(132)과 접촉될 수 있다. 다른 예로, 상기 제2 블록킹 유전막(164)과 상기 반도체 패턴(132) 사이에 실리콘 산화물이 개재될 수도 있다.
상기 열산화막(182)은 화학 기상 증착 공정에 의해 형성되는 실리콘 산화막에 비해 희생막으로 제공되는 실리콘 질화물과의 식각 선택비가 더 높다. 즉, 상기 실리콘 질화물을 식각하는 공정에서 매우 느린 속도로 식각되거나 거의 식각되지 않는다. 따라서, 상기 식각 공정에 의해 상기 열산화막(182)이 불균일하게 제거되지 않기 때문에, 상기 식각 공정 후에도 상기 열산화막(182)이 균일한 두께로 남아있게 된다. 그러므로, 상기 열산화막(182)을 제거하고 다시 실리콘 산화막을 균일하게 재증착하는 등의 공정이 요구되지 않는다. 또한, 상기 열산화막(182)을 제1 블록킹 유전막으로 이용할 수 있다.
도 11a 내지 도 11d는 도 10a 및 도 10b에 도시된 수직형 반도체 소자의 제조하는 방법을 나타내는 단면도이다.
도 11a 내지 도 11d는 도 10a의 A 부위를 확대 도시한 것이다.
먼저, 도 4a 내지 도 4c를 참조로 설명한 것과 동일한 공정을 수행하여 도 4c에 도시된 구조를 형성한다.
도 11a를 참조하면, 상기 각 채널홀들(130)의 하부를 부분적으로 채우는 반도체 패턴(132)을 형성한다. 상기 채널홀(130)의 측벽 및 상기 제1 반도체 패턴의 상면 및 하드 마스크의 상에 제1 폴리실리콘막(180)을 형성한다. 상기 제1 폴리실리콘막(180)은 후속의 산화 공정을 통해 열산화막을 형성하기 위한 산화 대상막으로 제공된다. 본 실시예에서는 상기 산화 대상막으로 폴리실리콘을 사용하였지만, 상기 폴리실리콘 대신에 실리콘 질화물을 산화 대상막으로 사용할 수도 있다. 상기 산화 대상막으로 실리콘 질화물을 사용한 경우에도 후속 공정들은 동일하게 진행될 수 있으며, 최종 수직형 반도체 소자의 구조도 도 10a에 도시된 것과 동일하다.
도 11b를 참조하면, 상기 제1 폴리실리콘막(180)을 모두 산화시켜 열산화막(182)을 형성한다. 상기 열산화막(182)은 실리콘 산화물 또는 SiOC 일 수 있다.
도 11c를 참조하면, 상기 열산화막(182) 상에 전하 저장막(146), 터널 절연막(148) 및 제2 폴리실리콘막(150)을 순차적으로 형성한다.
이 후, 제2 폴리실리콘막(150), 터널 절연막(148), 전하 저장막(146) 및 열산화막(182)을 식각하여 반도체 패턴(132) 상부를 노출시킨다. 상기 제2 폴리실리콘막(150) 및 상기 반도체 패턴(132) 표면 상에 제3 폴리실리콘막(152)을 형성한다. 또한, 상기 채널홀(130)을 채우는 제1 매립 절연막 패턴(154)을 형성한다.
상기 제1 매립 절연막 패턴(154)의 상부를 일부 제거하여 개구들을 형성한다. 상기 개구들 내부에 폴리실리콘막을 형성하고 이를 연마하여 패드(도 10a, 156)를 형성한다.
도 11d를 참조하면, 상기 제1 층간 절연막들(110) 및 희생막들(120)을 관통하는 개구부들(도 10a, 160)을 형성하여 기판(100) 상면을 노출시킨다. 상기 개구부들(160)을 워드 라인 구조물들 사이의 갭 부위를 정의하기 위한 것이다. 상기 개구부들(160)은 제3 방향으로 연장되도록 형성될 수 있다.
상기 개구부(160) 측벽으로 노출되어 있는 각 층의 희생막들(120)을 제거하여 상기 제1 층간 절연막들(110) 사이에 갭(122)을 생성시킨다. 상기 갭(122)에 의해 상기 열산화막 및 반도체 패턴(132)의 측벽이 일부 노출될 수 있다.
상기 희생막들(120)을 제거하는 공정은 상기 제1 층간 절연막(110)과의 식각 선택비가 높은 식각액을 사용하는 습식 식각 공정을 통해 수행될 수 있다. 상기 식각액은 인산을 포함할 수 있다.
그런데, 도 4f에서 설명한 것과 같이, 상기 식각 공정에서 상기 희생막들(120)의 각 위치별로 상기 희생막과 식각액의 접촉 시간이 다르다. 때문에, 상기 열산화막(182)의 각 위치별로 상기 열산화막(182)과 식각액과의 접촉 시간이 다르다.
그러나, 상기 열산화막(182)은 화학기상 증착법에 의해 형성된 실리콘 산화물에 비해 상기 희생막과의 식각 선택비가 더 높다. 그러므로, 상기 열산화막(182)은 상기 식각액에 의해 거의 식각되지 않기 때문에, 상기 희생막 제거 공정을 수행한 후에 상기 제1 내지 제 4열의 필러 구조물에 포함되어 있는 열산화막(182)의 두께는 매우 균일하다. 그러므로, 상기 열산화막(182)을 제1 블록킹 유전막으로 사용할 수 있다. 즉, 상기 열산화막(182)을 제거하고 다시 제1 블록킹 유전막을 증착하는 공정을 생략할 수 있다.
다시, 도 10b를 참조하면, 상기 열산화(182)막 상에 상기 갭(122) 부위의 표면을 따라 제2 블록킹 유전막(164)을 형성한다. 이 후, 상기 제2 블록킹 유전막(164) 상에 베리어 금속막(166)을 형성하고, 상기 갭(122) 부위를 완전하게 채우는 금속막(168)을 형성한다.
이 후, 상기 개구부(160) 내부에 형성되어 있는 금속막(168) 및 베리어 금속막(166)을 제거하여, 상기 갭(122) 내부에 제1 및 제2 워드 라인 구조물(190a, 190b)을 각각 형성한다. 상기 제거 공정은 습식 식각 공정을 포함할 수 있다.
상기 공정을 수행하면, 도 10a에 도시된 것과 같은 구조의 수직형 반도체 소자를 제조할 수 있다.
본 실시예의 경우, 폴리실리콘막을 식각하는 공정이 없기 때문에, 상기 반도체 패턴(132)의 측벽도 식각되지 않는다. 그러므로, 도시된 것과 같이, 상기 반도체 패턴(132)과 접촉하고 있는 제2 워드 라인 구조물(169a)의 측벽은 수직 경사를 가질 수 있다.
본 실시예에서는 상기 희생막을 제거할 때 식각 저지막으로써 실리콘 산화물 또는 SiOC 로 이루어지는 열산화막을 사용한다. 따라서, 상기 희생막을 제거하는 공정에서 제1 층간 절연막들의 소모를 감소시킬 수 있다. 이로인해, 수직형 반도체 소자를 더욱 고도로 집적시킬 수 있다.
도 12는 본 발명의 일 실시예에 따른 정보처리 시스템을 도시한 블록 다이어그램이다.
도 12를 참조하면, 정보 처리 시스템(1100)은, 본 발명의 실시예에 따른 수직형 비휘발성 메모리 소자(1111)를 구비할 수 있다.
정보 처리 시스템(1100)은 메모리 시스템(1110)과 각각 시스템 버스(1160)에 전기적으로 연결된 모뎀(1120), 중앙처리장치(1130), 램(1140), 유저 인터페이스(1150)를 포함한다. 상기 메모리 시스템(1110)에는 중앙처리장치(1130)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 상기 메모리 시스템(1110)에는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자(1111)를 포함함으로써, 정보 처리 시스템(1100)은 대용량의 데이터를 안정적으로 저장할 수 있다.
도시되지 않았지만, 본 발명의 실시예에 따른 정보 처리 시스템(1100)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 모바일 디램(DRAM), 또는 입출력 장치 등이 더 제공될 수 있다.
상기 설명한 것과 같이, 본 발명에 의하면 희생막을 제거하는 공정에서 층간 절연막의 소모를 억제할 수 있다. 그러므로, 각 층 층간 절연막의 높이를 감소시킬 수 있어 고집적화된 수직형 반도체 소자를 제공할 수 있다. 상기 수직형 반도체 소자는 다양한 전자제품 및 통신 제품에 사용될 수 있다.
100 : 기판 110 : 제1 층간 절연막
120 : 희생막 22, 122a, 122b : 갭
130 : 채널홀 132 : 반도체 패턴
140 : 제1 실리콘 산화막 142 : 폴리실리콘막
142a : 폴리실리콘 패턴 144 : 제1 블록킹 유전막
146 : 전하 저장막 148 : 터널 절연막
150, 152 : 채널 패턴 154 : 제1 매립 절연막 패턴
156 : 패드 158 : 필러 구조물
160 : 개구부 162 : 제2 실리콘 산화막 패턴
164 : 제2 블록킹 유전막 166 : 베리어 금속막
168 : 금속막 176 : 제2 매립 절연막 패턴
178 : 불순물 영역 170 : 제2 실리콘 산화막 패턴
180 : 제1 폴리실리콘막 182 : 열 산화막
169a, 190a : 제1 워드 라인 구조물
169b, 190b : 제2 워드 라인 구조물들

Claims (18)

  1. 기판 상부면으로부터 수직 방향인 제1 방향으로 돌출되고 반도체 패턴 및 채널 패턴을 포함하는 필러 구조물;
    상기 채널 패턴과 대향하는 부위의 필러 구조물을 둘러싸면서 수평 연장되고, 블록킹 유전막 패턴 및 금속 패턴을 포함하고, 상기 필러 구조물과 접촉되는 부위에서 높이가 확장된 형상을 갖는 제1 워드 라인 구조물들; 및
    상기 필러 구조물을 둘러싸면서 제1 방향으로의 상기 제1 워드 라인 구조물들 사이에 개재되고, 상대적으로 낮은 높이를 가지면서 상기 필러 구조물과 접촉되는 제1 부위 및 상기 제1 부위의 측방으로 수평 연장되는 제2 부위를 포함하는 제1 절연막 구조물을 포함하는 수직형 반도체 소자.
  2. 제1항에 있어서, 상기 제1 절연막 구조물의 제1 부위는 표면이 산화물로 덮혀있는 폴리실리콘 패턴 또는 표면이 산화물로 덮혀있는 실리콘 질화물을 포함하는 수직형 반도체 소자.
  3. 제1항에 있어서, 상기 제1 절연막 구조물의 제1 부위는 열산화막 패턴을 포함하는 수직형 반도체 소자.
  4. 제1항에 있어서, 상기 제1 절연막 구조물의 제2 부위는 화학기상 증착법에 의해 형성된 실리콘 산화물을 포함하는 수직형 반도체 소자.
  5. 제1항에 있어서, 상기 반도체 패턴과 대향하는 부위의 필러 구조물을 둘러싸는 제2 워드 라인 구조물을 더 포함하는 수직형 반도체 소자.
  6. 제1항에 있어서, 상기 필러 구조물은 상기 채널 패턴의 외측벽을 둘러싸도록 순차적으로 적층된 터널 절연막, 전하 저장막 및 실리콘 산화물을 포함하는 제1 블록킹 유전막을 포함하는 수직형 반도체 소자.
  7. 제1항에 있어서, 상기 필러 구조물은 상기 채널 패턴의 외측벽을 둘러싸도록 순차적으로 적층된 터널 절연막 및 전하 저장막을 포함하는 수직형 반도체 소자.
  8. 제6항에 있어서, 상기 반도체 패턴은 상기 제2 워드 라인 구조물과 접하는 측벽 부위에 홈이 패여진 형상을 갖고, 상기 제2 워드 라인 구조물은 상기 홈 부위 내에 구비되어 상기 반도체 패턴과 접하는 측벽 부위가 돌출되는 형상을 갖는 수직형 반도체 소자.
  9. 제1항에 있어서, 상기 제1 워드 라인 구조물에 포함되는 블록킹 유전막 패턴은 금속 산화물을 포함하는 수직형 반도체 소자.
  10. 기판 상에 희생막들 및 층간 절연막들이 반복적층된 몰드막을 형성하는 단계;
    상기 몰드막을 관통하여, 상기 기판 상부면으로부터 수직 방향인 제1 방향으로 돌출되고, 반도체 패턴 및 채널 패턴을 포함하고, 외부면에 산화 대상막이 포함되는 필러 구조물을 형성하는 단계;
    상기 산화 대상막이 노출되도록 상기 희생막들을 선택적으로 제거하는 단계;
    상기 산화 대상막의 일부를 제거하여, 상기 층간 절연막들과 접촉하고 상기 층간 절연막들보다 낮은 높이를 갖는 산화 대상막 패턴들을 형성하는 단계;
    상기 산화 대상막 패턴들의 표면을 산화시켜 산화물을 형성하여, 상대적으로 낮은 높이를 가지면서 상기 필러 구조물과 접촉되는 제1 부위 및 상기 제1 부위의 측방으로 수평 연장되는 상기 층간 절연막을 포함하는 제1 절연막 구조물들을 형성하는 단계; 및
    상기 제1 절연막 구조물 사이의 갭 부위에, 상기 채널 패턴과 대향하는 부위의 필러 구조물을 둘러싸면서 수평 연장되고, 블록킹 유전막 패턴 및 금속 패턴을 포함하고, 상기 필러 구조물과 접촉되는 부위에서 높이가 확장된 형상을 갖는 제1 워드 라인 구조물들을 형성하는 단계를 포함하는 수직형 반도체 소자의 제조 방법.
  11. 제10항에 있어서, 상기 산화 대상막은 폴리실리콘 또는 실리콘 질화물을 포함하는 수직형 반도체 소자의 제조 방법.
  12. 제11항에 있어서, 상기 폴리실리콘은 비도핑 폴리실리콘, P형 폴리실리콘, N형 폴리실리콘 및 탄소 도핑형 폴리 실리콘으로 이루어지는 군에서 선택된 적어도 하나인 수직형 반도체 소자의 제조 방법.
  13. 제10항에 있어서, 상기 산화 공정은 라디컬 산화 공정 또는 플라즈마산화 공정을 포함하는 수직형 반도체 소자의 제조 방법.
  14. 제10항에 있어서, 상기 산화 공정에서, 상기 산화 대상막의 일부 또는 상기 산화 대상막의 전부를 산화시키는 수직형 반도체 소자의 제조 방법.
  15. 제10항에 있어서, 상기 산화 대상막의 일부를 제거하는 공정에서 상기 반도체 패턴의 노출된 측벽 부위도 일부 제거하여 홈을 형성하는 수직형 반도체 소자의 제조 방법.
  16. 제10항에 있어서, 상기 필러 구조물을 형성하는 단계는,
    상기 몰드막을 관통하여 기판 표면을 노출하는 채널홀들을 형성하는 단계;
    상기 채널홀들의 하부를 일부 채우는 반도체 패턴을 형성하는 단계;
    상기 채널홀 측벽 상에 순차적으로 실리콘 산화막, 제1 폴리실리콘막, 제1 블록킹 유전막, 전하 저장막 및 터널 절연막을 형성하는 단계;
    상기 터널 절연막 및 반도체 패턴 상에 채널 패턴을 형성하는 단계 및
    상기 채널 패턴 상에 상기 채널홀을 매립하는 절연 패턴을 형성하는 단계를 포함하는 수직형 반도체 소자의 제조 방법.
  17. 제16항에 있어서, 상기 제1 블록킹 유전막은 실리콘 산화물을 포함하는 수직형 반도체 소자의 제조 방법.
  18. 제10항에 있어서, 상기 필러 구조물을 형성하는 단계는,
    상기 몰드막을 관통하여 기판 표면을 노출하는 채널홀들을 형성하는 단계;
    상기 채널홀들의 하부를 일부 채우는 반도체 패턴을 형성하는 단계;
    상기 채널홀 측벽 상에 순차적으로 실리콘 산화막, 제1 폴리실리콘막, 전하 저장막 및 터널 절연막을 형성하는 단계;
    상기 터널 절연막 및 반도체 패턴 상에 채널 패턴을 형성하는 단계; 및
    상기 채널 패턴 상에 상기 채널홀을 매립하는 절연 패턴을 형성하는 단계를 포함하는 수직형 반도체 소자의 제조 방법.
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