KR20110128717A - 비휘발성 메모리 소자 및 이의 제조 방법과, 이를 포함하는 메모리 모듈 및 시스템 - Google Patents
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Abstract
주름(striation) 현상이 개선된 비휘발성 메모리 소자 및 그 제조 방법이 제공된다. 이를 위해 본 발명은, 기판, 기판으로부터 돌출 연장되는 채널 층, 채널 층을 둘러싸고, 도그본 형상을 가지는 일단을 가진 게이트 도전층, 채널 층과 게이트 도전층 사이에 위치하는 게이트 절연층, 및 채널층과 이격되면서 게이트 도전층의 상하에 위치하는 제 1 절연층을 포함하는 비휘발성 메모리 소자를 개시한다.
Description
본 발명은 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 채널 층의 주름(striation) 현상이 개선된 수직형의 비휘발성 메모리 소자 및 이의 제조 방법과, 이를 포함하는 메모리 모듈 및 시스템에 관한 것이다.
최근 비휘발성 메모리 소자를 형성하는데 있어서, 각 단위 칩 내에 포함되는 셀 트랜지스터들을 수직 방향으로 적층시킴으로써 집적도를 향상시키는 방법들이 연구되고 있다. 특히, 플래시 메모리 소자의 경우 셀 트랜지스터들을 수직으로 적층시킴으로써 소자를 고도로 집적화시킬 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 채널 층의 주름(striation) 현상이 개선된 비휘발성 메모리 소자 및 이의 제조 방법을 제공하는 것이다.
본 발명의 일 태양에 의한 비휘발성 메모리 소자가 제공된다. 상기 비휘발성 메모리 소자는, 기판, 상기 기판으로부터 돌출 연장되는 채널 층, 상기 채널 층을 둘러싸는 게이트 도전층, 상기 채널 층과 상기 게이트 도전층 사이에 위치하는 게이트 절연층, 및 상기 채널 층과 이격되면서 상기 게이트 도전층의 상하에 위치하는 제 1 절연층을 포함하고, 상기 게이트 절연층은 상기 게이트 도전층과 상기 제 1 절연층 사이로 연장될 수 있다.
상기 비휘발성 메모리 소자의 일 예에 의하면, 상기 채널 층의 상부와 직접 접촉하는 제 2 절연층을 더 포함할 수 있다. 이 경우, 상기 제 2 절연층은 상기 제 1 절연층과 상기 채널 층 사이의 영역에 개재될 수도 있다.
상기 비휘발성 메모리 소자의 다른 예에 의하면, 상기 기판과 수직한 방향에서, 상기 제 1 절연층의 두께는 상기 제 2 절연층의 두께보다 더 클 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 의하면, 상기 제 2 절연층은 상기 채널 층을 둘러 쌀 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 의하면, 상기 비휘발성 메모리 소자는 상기 기판으로부터 돌출 연장되는 분리용 절연층, 및 상기 기판으로부터 돌출 연장되며, 상기 채널 층과 상기 분리용 절연층 사이에 위치하는 지지용 절연층을 더 포함할 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 의하면, 상기 게이트 절연층은 상기 제 1 절연층과 상기 채널 층 사이에 더 형성될 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 의하면, 상기 비휘발성 메모리 소자는 상기 제 1 절연층과 상기 채널 층 사이에 위치하는 에어갭을 더 포함할 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 의하면, 상기 게이트 절연층은 상기 채널 층의 측벽 상에 순차 적층되는 터널링 절연층, 전하 저장층, 및 블록킹 절연층을 포함할 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 의하면, 상기 채널 층은 필라형(pillar-type) 채널 층일 수 있다. 한편, 상기 채널 층은 마카로니형(macaroni-type) 채널 층일 수도 있고, 이 경우 상기 비휘발성 메모리 소자는 상기 마카로니형 채널 층 내부를 채우는 절연층을 더 포함할 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 의하면, 상기 채널 층은 기판의 방향으로 테이퍼된(tapered) 하부 채널 층 및 상기 하부 채널 층의 방향으로 테이퍼된(tapered) 상부 채널 층을 포함할 수 있다. 나아가, 상기 하부 채널 층 및 상기 상부 채널 층은 연속적으로 연결된 일체(single body)일 수도 있다.
본 발명의 다른 태양에 의한 비휘발성 메모리 소자가 제공된다. 상기 비휘발성 메모리 소자는, 기판, 상기 기판으로부터 돌출 연장되는 채널 층, 상기 채널 층을 둘러싸는 게이트 도전층, 상기 채널 층과 상기 게이트 도전층 사이에 위치하는 게이트 절연층, 상기 채널 층과 이격되면서 상기 게이트 도전층의 상하에 위치하는 제 1 절연층, 상기 기판으로부터 돌출 연장되며, 상기 복수개의 제 1 절연층과 서로 연결된 분리용 절연층, 및 상기 기판으로부터 돌출 연장되며, 상기 채널 층과 상기 분리용 절연층 사이에 위치하는 지지용 절연층을 더 포함할 수 있다.
상기 비휘발성 메모리 소자의 일 예에 의하면, 상기 게이트 절연층은 상기 게이트 도전층과 상기 제 1 절연층 사이로 연장될 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 의하면, 상기 게이트 절연층과 상기 채널 층 사이에 형성된 게이트 분리 절연층을 더 포함하고, 상기 게이트 분리 절연층은 상기 게이트 도전층과 상기 제 1 절연층 사이로 연장될 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 의하면, 상기 분리용 절연층은 상기 채널 층과 상기 지지용 절연층 사이에 위치할 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 의하면, 평면도로 바라본 상기 채널 층들은 지그재그로 배치될 수 있다. 이 경우 평면도로 바라본 상기 지지용 절연층들은 상기 채널 층과 상기 분리용 절연층 사이의 공간에 역-지그재그로 배치될 수 있다.
본 발명의 일 태양에 의한 메모리 모듈이 제공된다. 상기 메모리 모듈은 비휘발성 메모리 소자를 포함하고, 상기 비휘발성 메모리 소자는, 기판, 상기 기판으로부터 돌출 연장되는 채널 층, 상기 채널 층을 둘러싸는 게이트 도전층, 상기 채널 층과 상기 게이트 도전층 사이에 위치하는 게이트 절연층, 및 상기 채널 층과 이격되면서 상기 게이트 도전층의 상하에 위치하는 제 1 절연층을 포함하고, 상기 게이트 절연층은 상기 게이트 도전층과 상기 제 1 절연층 사이로 연장될 수 있다.
본 발명의 일 태양에 의한 시스템이 제공된다. 상기 시스템은 외부로 데이터를 전송하거나 외부로부터 데이터를 전송받는 시스템이다. 상기 시스템은, 비휘발성 메모리 소자를 포함하며, 상기 데이터를 저장하도록 구성된 메모리 콤포넌트, 상기 데이터를 입력 또는 출력하도록 구성된 입/출력 장치, 및 상기 메모리 콤포넌트 및 상기 입/출력 장치를 제어하도록 구성된 컨트롤러를 포함할 수 있다. 또한 상기 비휘발성 메모리 소자는, 기판, 상기 기판으로부터 돌출 연장되는 채널 층, 상기 채널 층을 둘러싸는 게이트 도전층, 상기 채널 층과 상기 게이트 도전층 사이에 위치하는 게이트 절연층, 및 상기 채널 층과 이격되면서 상기 게이트 도전층의 상하에 위치하는 제 1 절연층을 포함하고, 상기 게이트 절연층은 상기 게이트 도전층과 상기 제 1 절연층 사이로 연장될 수 있다.
상기 시스템의 일 예에 의하면, 상기 시스템은, PDA(personal digital assistant), 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD), 또는 가전 제품(household appliances)일 수 있다.
본 발명의 일 태양에 의한 비휘발성 메모리 소자의 제조 방법이 제공된다. 상기 비휘발성 메모리 소자의 제조 방법은, 기판 상에 복수개의 희생 절연층들 및 복수개의 제 1 절연층들을 교대로 적층하는 단계, 상기 희생 절연층들 및 상기 제 1 절연층들을 식각하여 복수개의 채널 홀들을 형성하는 단계, 상기 채널 홀들 각각의 측벽에 희생 스페이서들을 형성하는 단계, 상기 희생 스페이서들과 접촉하는 채널 층을 형성하는 단계, 상기 희생 절연층들, 및 상기 제 1 절연층들을 식각하여 복수개의 워드라인 리세스들을 형성하는 단계, 상기 채널 층들의 측벽이 노출되도록 상기 희생 절연층들 및 상기 희생 스페이서들을 식각하는 단계. 상기 채널 층의 측벽 상에 게이트 절연층을 형성하는 단계, 및 상기 게이트 절연층 상에 게이트 도전층을 형성하는 단계를 포함할 수 있다.
상기 비휘발성 메모리 소자의 제조 방법의 일 예에 의하면, 상기 비휘발성 메모리 소자의 제조 방법은, 상기 채널 층을 형성하는 단계와 상기 희생 스페이서들의 상부 일부를 식각하는 단계 사이에, 상기 희생 절연층들 및 상기 제 1 절연층들을 식각하여 더미 홀을 형성하는 단계 및 상기 더미 홀을 채우는 지지용 절연층을 형성하는 단계를 더 포함할 수 있다.
상기 비휘발성 메모리 소자의 제조 방법의 다른 예에 의하면, 상기 비휘발성 메모리 소자의 제조 방법은 상기 채널 층을 형성하는 단계 이후에, 상기 채널 층 상에 제 2 절연층을 형성하는 단계를 더 포함할 수 있다.
상기 비휘발성 메모리 소자의 제조 방법의 다른 예에 의하면, 상기 제 2 절연층을 형성하는 단계는, 상기 채널 층의 상부 측벽이 노출되도록, 상기 희생 스페이서들의 상부 일부를 식각하는 단계, 및 상기 채널 층의 상면 및 상기 채널 층의 상부 측벽과 접촉하는 제 2 절연층을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 태양에 의한 비휘발성 메모리 소자가 제공된다. 상기 비휘발성 메모리 소자는, 기판, 상기 기판 상에 적층된 하부 게이트 도전층들, 상기 하부 게이트 도전층들 상에 적층된 상부 게이트 도전층들, 상기 하부 및 상부 게이트 도전층들을 관통하는 채널 층, 상기 하부 및 상부 게이트 도전층들과 상기 채널 층 사이에 개재되는 게이트 절연층, 및 상기 하부 게이트 도전층들과 상기 상부 게이트 도전층들 사이에 형성된 마스크 층을 포함할 수 있다.
상기 비휘발성 메모리 소자의 일 예에 의하면, 상기 마스크 층은 실리콘(Si) 또는 실리콘 저머늄(SiGe)을 포함할 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 의하면, 상기 비휘발성 메모리 소자는 상기 기판의 바로 위에 정지층(stopping layer)을 더 포함할 수 있다. 이 경우 상기 정지층은 알루미늄 옥사이드(Al2O3), 탄탈륨 나이트라이드(TaN), 또는 실리콘 카바이드(SiC)를 포함할 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 의하면, 상기 채널 층은 기판의 방향으로 테이퍼된(tapered) 하부 채널 층 및 상기 하부 채널 층의 방향으로 테이퍼된(tapered) 상부 채널 층을 포함할 수 있다. 이 경우 상기 하부 채널 층 및 상기 상부 채널 층은 연속적으로 연결된 일체(single body)일 수 있다.
본 발명의 다른 태양에 의한 비휘발성 메모리 소자의 제조 방법이 제공된다. 상기 비휘발성 메모리 소자의 제조 방법은, 기판 상에 복수개의 하부 희생 절연층들 및 복수개의 하부 절연층들을 교대로 적층하는 단계, 상기 하부 희생 절연층들 및 상기 하부 절연층들을 식각하여 적어도 하나의 하부 채널 홀을 형성하는 단계, 상기 하부 채널 홀을 폐쇄(closing)하는 단계, 상기 하부 채널 홀 상에 복수개의 상부 희생 절연층들 및 복수개의 상부 절연층들을 교대로 적층하는 단계, 상기 상부 희생 절연층들 및 상기 상부 절연층들을 식각하여 적어도 하나의 하부 상부 채널 홀을 형성하는 단계, 상기 하부 채널 홀을 오프닝(opening)하는 단계, 및 상기 하부 채널 홀 및 상기 상부 채널 홀들 각각 채우는 하부 채널 층 및 상부 채널 층을 동시에 형성하는 단계를 포함할 수 있다.
상기 비휘발성 메모리 소자의 제조 방법의 일 예에 의하면, 상기 하부 채널 홀을 폐쇄하는 단계는, 상기 하부 채널 홀을 채우는 폐쇄 절연층을 형성하는 단계를 포함할 수 있다.
상기 비휘발성 메모리 소자의 제조 방법의 다른 예에 의하면, 상기 하부 채널 홀을 폐쇄하는 단계는, 상기 하부 채널 홀을 채우는 상기 폐쇄 절연층을 형성하는 단계 이전에, 상기 하부 채널 홀의 측벽 상에 희생 스페이서를 형성하는 단계를 더 포함할 수 있다. 이 경우 상기 하부 채널 홀을 오프닝하는 단계는, 상기 하부 채널 홀에 채워진 상기 절연층을 식각하여 상기 기판을 노출시키는 단계를 포함할 수 있다.
상기 비휘발성 메모리 소자의 제조 방법의 다른 예에 의하면, 상기 하부 채널 홀을 폐쇄하는 단계는, 상기 하부 채널 홀의 상부 측벽에 형성된 마스크 층(mask layer)의 선택적 성장(selective growth) 공정을 이용하여 상기 하부 채널 홀을 폐쇄하 단계를 포함할 수 있다.
상기 비휘발성 메모리 소자의 제조 방법의 다른 예에 의하면, 상기 하부 채널 홀을 폐쇄하는 단계에 의해, 상기 마스크 층과 상기 기판 사이에 에어갭(airgap)이 형성될 수 있다.
상기 비휘발성 메모리 소자의 제조 방법의 다른 예에 의하면, 상기 마스크 층은 실리콘(Si) 또는 실리콘 저머늄(SiGe)을 포함하고, 상기 하부 채널 홀은 상기 마스크 층의 선택적 에피택셜 성장(selective epitaxial growth) 공정을 이용하여 폐쇄될 수 있다.
상기 비휘발성 메모리 소자의 제조 방법의 다른 예에 의하면, 상기 하부 채널 홀을 패쇄하는 단계는, 상기 마스크 층을 산화(oxidation)시키는 단계를 더 포함할 수 있다.
상기 비휘발성 메모리 소자의 제조 방법의 다른 예에 의하면, 상기 하부 채널 홀을 오프닝하는 단계는, 상기 마스크 층을 식각하여 상기 기판을 노출시키는 단계를 포함할 수 있다.
상기 비휘발성 메모리 소자의 제조 방법의 다른 예에 의하면, 상기 비휘발성 메모리 소자는 상기 기판의 바로 위에 정지층(stopping layer)을 더 포함하며, 상기 정지층은 상기 선택적 에피택셜 성장 공정 동안 상기 기판 이 성장되는 것을 방지하도록 구성될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자 및 이의 제조 방법은, 희생층 내에서 채널 층이 형성되므로, 이중막을 이용한 공정에 의해 형성된 채널 층의 주름 현상을 방지할 수 있다.
또한, 본 발명의 실시예들에 따른 비휘발성 메모리 소자 및 이의 제조 방법은, 마카로니(macaroni) 타입이 아닌 필라(pillar) 타입의 채널 층이 형성되므로, 워드 라인 내 컨트롤 게이트와 플로팅 게이트 사이의 커플링 비(coupling ratio)가 증가될 수 있고, 따라서 프로그램/소거(program/erase) 특성이 개선될 수 있다.
나아가, 본 발명의 실시예들에 따른 비휘발성 메모리 소자 및 이의 제조 방법은, 복수개의 채널 층을 적층함으로써 메모리 소자의 높은 집적도를 달성할 수 있다. 또한 일체화된 채널 층이 형성되므로 메모리 셀들 사이의 전기적 특성이 개선될 수 있다.
도 1은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 비휘발성 메모리 소자를 개략적으로 나타낸 평면도이다.
도 2는 도 1의 A-A'에 따른 단면도이고, 도 3은 도 1의 B-B'에 따른 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 비휘발성 메모리 소자를 개략적으로 나타낸 단면도이다.
도 5 내지 도 14a 및 도 14b는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다.
도 15 내지 도 23은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다.
도 23 내지 도 29는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다.
도 30 내지 도 47은 본 발명의 기술적 사상에 의한 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 공정 순서에 따라 나타낸 사시도들이다.
도 48 내지 도 61은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 공정 순서에 따라 도시한 사시도들이다.
도 62 내지 도 73은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 공정 순서에 따라 도시한 사시도들이다.
도 74는 본 발명의 기술적 사상에 따른 비휘발성 메모리 소자의 일 실시예에 대한 메모리 셀 어레이의 등가회로도이다.
도 75는 본 발명의 기술적 사상에 따른 비휘발성 메모리 소자를 도시하는 단면도이다.
도 76은 본 발명의 기술적 사상에 의한 실시예들에 따른 비휘발성 메모리 소자를 포함하는 카드를 보여주는 개략도이다.
도 77은 본 발명의 기술적 사상에 의한 실시예들에 따른 비휘발성 메모리 소자를 포함하는 시스템을 보여주는 개략도이다.
도 2는 도 1의 A-A'에 따른 단면도이고, 도 3은 도 1의 B-B'에 따른 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 비휘발성 메모리 소자를 개략적으로 나타낸 단면도이다.
도 5 내지 도 14a 및 도 14b는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다.
도 15 내지 도 23은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다.
도 23 내지 도 29는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다.
도 30 내지 도 47은 본 발명의 기술적 사상에 의한 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 공정 순서에 따라 나타낸 사시도들이다.
도 48 내지 도 61은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 공정 순서에 따라 도시한 사시도들이다.
도 62 내지 도 73은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 공정 순서에 따라 도시한 사시도들이다.
도 74는 본 발명의 기술적 사상에 따른 비휘발성 메모리 소자의 일 실시예에 대한 메모리 셀 어레이의 등가회로도이다.
도 75는 본 발명의 기술적 사상에 따른 비휘발성 메모리 소자를 도시하는 단면도이다.
도 76은 본 발명의 기술적 사상에 의한 실시예들에 따른 비휘발성 메모리 소자를 포함하는 카드를 보여주는 개략도이다.
도 77은 본 발명의 기술적 사상에 의한 실시예들에 따른 비휘발성 메모리 소자를 포함하는 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 비휘발성 메모리 소자를 개략적으로 나타낸 평면도이다. 도 2는 도 1의 A-A'에 따른 단면도이고, 도 3은 도 1의 B-B'에 따른 단면도이다.
도 1 내지 도 3을 참조하면, 비휘발성 메모리 소자는 기판(50), 채널 층들(110), 지지용 절연층들(120), 게이트 도전층들(130), 게이트 절연층들(140), 에어갭들(150), 분리용 절연층들(200), 제 1 절연층(160), 제 2 절연층(170) 및 비트라인 도전층(180)을 포함할 수 있다.
도 1을 참조하면, 채널 층들(110)은 지그재그로 배치될 수 있다. 또한 지그재그로 배치된 채널 층들(110)은 지지용 절연층(120)을 둘러쌀 수 있다. 더욱 구체적으로, 채널 층들(110) 및 지지용 절연층들(120)은 분리용 절연층들(200) 사이에 배치될 수 있고, 분리용 절연층들(200) 사이의 채널 층들(110)은 지그재그로 배치될 수 있다. 지지용 절연층(120)은 지그재그로 배치된 채널 층(110)과 분리용 절연층(200) 사이의 빈 공간에 배치될 수 있다. 즉 지지용 절연층들(120) 각각은 분리용 절연층(200)과 채널 층들(110)에 의해 둘러싸일 수 있고, 따라서 분리용 절연층들(200) 사이의 지지용 절연층들(120)은 역-지그재그로 배치될 수 있다.
도 2 및 도 3을 참조하면, 기판(50)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(50)은 벌크 웨이퍼, 에피택셜층, 실리콘-온-절연체(silicon-on-insulator, SOI) 층, 및/또는 반도체-온-절연체(semiconductor-on-insulator, SEOI) 층 등을 포함할 수 있다.
채널 층(110)은 기판(50)으로부터 수직한 방향으로 돌출 연장될 수 있다. 예를 들어, 채널 층들(110)은 다결정 또는 단결정 구조의 에피택셜층으로 형성될 수 있다. 또한, 채널 층들(110)은 실리콘 물질, 또는 실리콘-게르마늄 물질을 포함할 수 있다. 비록 도면의 경우 채널 층(110)이 필라형(pillar-type) 채널 층으로 도시되어 있으나, 본 발명은 이에 한정되는 것은 아니다. 즉, 채널 층(110)은 마카로니형(macaroni-type) 채널 층일 수 있고, 이 경우 비휘발성 메모리 소자는 상기 마카로니형 채널 층 내부를 채우는 필라 절연층(미도시)을 더 포함할 수 있다. 상기 마카로니형 채널 층의 구조에 대해서는 도 75에서 후술하기로 한다.
게이트 도전층들(130)은 채널 층(110)의 측면에 적층될 수 있다. 더욱 구체적으로, 제 1 절연층(160)과 게이트 도전층들(130)은 채널 층(110)의 측면에 교대로 적층되며, 채널을 둘러싸는 구조일 수 있다. 게이트 도전층들(130)은 폴리실리콘(polysilicon), 알루미늄(Al), 루테늄(Ru), 탄탈 질화물(TaN), 티타늄 질화물(TiN), 텅스텐(W), 텅스텐 질화물(WN), 하프늄 질화물(HfN) 및 텅스텐 실리사이드(WSi)로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합을 포함할 수 있다.
제 1 절연층(160)은 채널 층(110)과 이격되며, 게이트 도전층(130)의 상하에 위치할 수 있다. 더욱 구체적으로, 제 1 절연층(160)은 게이트 도전층들(130) 사이 및 게이트 도전층들(130) 상에 위치할 수 있다. 또한, 제 1 절연층들(160) 중 최상위의 제 1 절연층(160)의 두께는 나머지 제 1 절연층의 두께보다 더 클 수 있다. 나아가, 제 1 절연층들(160) 중 최하위의 제 1 절연층(160)의 두께는 나머지 제 1 절연층의 두께보다 더 클 수 있다.
제 2 절연층(170)은 채널 층(110)의 상부와 직접 접촉할 수 있다. 더욱 구체적으로, 제 2 절연층(170)은 제 1 절연층(160)과 채널 층(110) 사이의 영역에 직접 개재될 수 있다. 예를 들어, 제 2 절연층(170)은 제 1 절연층들(160) 중 최상위의 제 1 절연층(160)과 채널 층(110) 사이에 위치할 수 있다. 또한 제 2 절연층(170)은 게이트 절연층(140)과 비트라인 도전층(180) 사이에 위치할 수 있다. 제 1 절연층(160)과 제 2 절연층(170)은 실질적으로 동일한 식각선택비를 가질 수 있다. 제 1 절연층(160)의 두께는 제 2 절연층(170)의 두께보다 더 클 수 있다. 더욱 구체적으로, 기판(50)과 수직하는 방향에서, 제 2 절연층(170)의 두께는 제 1 절연층(160)의 두께보다 더 작을 수 있다. 또한 도 1과 같이 평면도로 제 2 절연층(170)을 바라보는 경우, 제 2 절연층(170)은 채널 층(110)을 둘러싸는 링(ring) 구조일 수 있다.
게이트 절연층들(140)은 게이트 도전층들(130)과 채널 층(110) 사이에 위치할 수 있다. 더욱 구체적으로, 게이트 절연층들(140) 각각은 게이트 도전층(130)을 둘러싸는 형태로 형성될 수 있다. 따라서 게이트 절연층들(140) 각각은 게이트 도전층(130)과 제 1 절연층(160) 사이 및 게이트 도전층들(130)과 채널 층(110) 사이에 위치할 수 있다. 또한, 게이트 절연층(140)은 채널 층(110)의 측면을 둘러싸도록 형성될 수 있다.
게이트 절연층(140)은 채널 층(110)의 측면에서 적층되는 복수개의 게이트 절연층들(142, 144, 146)을 포함할 수 있다. 예를 들어, 게이트 절연층(140)은 채널 층(110)으로부터 터널링 절연층(142), 전하 저장층(144), 블록킹 절연층(146)이 차례로 적층된 구조일 수 있다. 터널링 절연층(142), 전하 저장층(144), 및 블록킹 절연층(146)은 스토리지 매체를 구성한다.
터널링 절연층(142), 전하 저장층(144), 및 블록킹 절연층(146)은 각각 실리콘 산화층(SiO2), 실리콘 산질화층(SiON), 실리콘 질화층(Si3N4), 알루미늄 산화층(Al2O3), 알루미늄 질화층(AlN), 하프늄 산화층(HfO2), 하프늄 실리콘 산화층(HfSiO), 하프늄 실리콘 산질화층(HfSiON), 하프늄 산질화층(HfON), 하프늄 알루미늄 산화층(HfAlO), 지르코늄 산화층(ZrO2), 탄탈륨 산화층(Ta2O3), 하프늄 탄탈륨 산화층(HfTaxOy), 란탄 산화층(LaO), 란탄 알루미늄 산화층 (LaAlO), 란탄 하프늄 산화층(LaHfO) 및 하프늄 알루미늄 산화층(HfAlO)으로 이루어지는 군에서 선택되는 어느 하나, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 터널링 절연층(142)은 실리콘 산화층을 포함하고, 상기 전하 저장층(144)은 실리콘 질화층을 포함하며, 상기 블록킹 절연층(146)은 금속 산화층을 포함할 수 있다.
기판(50)과 수직한 방향에서, 에어갭들(150)은 복수개의 게이트 도전층들(130) 사이 또는 게이트 도전층들(130) 중 최상위의 게이트 도전층(130)과 제 2 절연층(170) 사이에 위치할 수 있다. 비휘발성 메모리 소자의 제조 공정 당시 스텝 커버리지(step coverage)가 좋지 않은 게이트 절연층(140)을 증착시킴으로써 이러한 에어갭들(150)이 형성될 수 있다. 기판(50)과 평행한 방향에서, 에어갭들(150)은 제 1 절연층들(160)과 채널 층(110) 사이에 위치할 수 있다. 또한, 에어갭들(150)과 채널 층(110) 및/또는 에어갭들(150)과 제 1 절연층(160) 사이에 게이트 절연층(140)이 형성될 수 있다.
분리용 절연층(200)은 채널 층들(110) 사이에 위치하며, 기판(50)과 수직한 방향으로 돌출 연장될 수 있다. 분리용 절연층(200)은 제 1 절연층(160)과 연결될 수 있다. 비트라인 도전층(180)은 채널 층(110) 상에 형성될 수 있고, 기판(50)과 평행한 방향으로 연장될 수 있다. 비트라인 도전층(180)은 제 1 절연층(160), 제 2 절연층(170), 및 분리용 절연층(200)과 접촉할 수 있다.
지지용 절연층(120)은 채널 층(110)과 분리용 절연층(200) 사이에 위치하며, 기판(50)과 수직한 방향으로 돌출 연장될 수 있다. 지지용 절연층(120)은 제 1 절연층(160)과 연결될 수 있다. 더욱 구체적으로, 지지용 절연층(120)과 분리용 절연층(200) 사이에는 제 1 절연층(160)만이 개재될 수 있다. 비트라인 도전층(180)은 제 1 절연층(160), 제 2 절연층(170), 분리용 절연층(200), 및 지지용 절연층(120)과 접촉할 수 있다. 지지용 절연층(120)과 제 1 절연층(160)은 실질적으로 동일한 식각선택비를 가질 수 있다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 비휘발성 메모리 소자를 개략적으로 나타낸 단면도이다. 이 실시예에 따른 비휘발성 메모리 소자는 전술한 도 2의 비휘발성 메모리 소자를 일부 변형한 것이다. 이하 중복되는 설명은 생략하기로 한다.
도 4를 참조하면, 게이트 절연층(140)은 제 2 절연층(170)과 기판(50) 사이에서 기판(50)과 수직한 방향으로 연장될 수 있다. 따라서 게이트 절연층(140)은 게이트 도전체(130)와 채널 층(110) 사이뿐만 아니라, 제 1 절연층들(160)과 채널 층(110) 사이에서도 형성될 수 있다. 더욱 구체적으로, 게이트 절연층(140)은 채널 층(110)을 둘러싸는 링(ring) 구조로 형성될 수 있다.
비휘발성 메모리 소자는 게이트 도전층(130)을 둘러싸는 게이트 분리 절연층(145)을 더 포함할 수 있다. 게이트 분리 절연층(145)은 게이트 도전층(130)과 채널 층(110) 사이에 형성될 수 있다. 또한, 게이트 분리 절연층(145)은 게이트 도전층(130)과 제 1 절연층(160) 사이로 연장되어 형성될 수 있다.
게이트 분리 절연층(145)은 산화 알루미늄(Al2O3) 또는 질화 티타늄(TiN)을 포함할 수 있다. 선택적으로, 게이트 절연층(140)과 게이트 분리 절연층에 의해 스토리지 매체가 구성될 수 있다. 이외에, 게이트 분리 절연층(145)에 의해, 제 1 절연층들(160)과 게이트 절연층(140) 사이에 에어갭(150)이 형성될 수 있다.
도 5 내지 도 14a 및 도 14b는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다. 이 실시예들에 따른 비휘발성 메모리 소자의 제조 방법은, 도 2에 나타난 비휘발성 메모리 소자를 형성하기 위한 제조 공정을 나타낸 것이다. 따라서 도 2의 설명과 중복되는 설명은 생략하기로 한다.
도 5를 참조하면, 기판(50) 상에 복수개의 희생 절연층들(125) 및 복수개의 제 1 절연층들(160)을 교대로 적층한다. 예를 들어, 희생 절연층들(125)은 실리콘 질화물을 포함할 수 있고, 이 경우 제 1 절연층들(160)은 희생 절연층들(125)과 식각선택비를 가지도록 실리콘 산화물 또는 실리콘 저머늄을 포함할 수 있다. 반대로, 희생 절연층들(125)은 실리콘 저머늄을 포함할 수 있고, 이 경우 제 1 절연층들(160)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 희생 절연층들(125)은 제 1 절연층들(160)과 다른 식각선택비를 가지는 임의의 물질로 형성될 수 있다.
도 5에 도시하지는 않았지만, 희생 절연층들(125) 중 최상위의 희생 절연층 및 최하위의 희생 절연층의 두께는 다른 희생 절연층들(125)의 두께보다 더 클 수 있다. 도 74에서 후술하겠지만, 상기 최상위 및 최하위의 희생 절연층들의 두께는 각각 스트링 선택 트랜지스터(도 74의 SST) 및 접지 선택 트랜지스터(도 74의 GST)의 게이트들의 두께를 결정한다. 따라서 메모리 셀 스트링에 충분한 전류가 공급될 수 있도록, 상기 최상위 및 최하위의 희생 절연층들은 다른 희생 절연층들보다 더 두껍게 형성될 수 있다.
이후, 희생 절연층들(125) 및 제 1 절연층들(160)을 식각하여 복수개의 채널 홀들(105)을 형성한다. 더욱 구체적으로, 반응성 이온 식각 공정과 같은 이방성 식각 공정을 사용하여 희생 절연층들(125) 및 제 1 절연층들(160)이 식각될 수 있다. 상기 이방성 식각 공정이 과다 수행되어, 오버에칭(overetching)이 이루어질 수 있고, 그 결과 기판(50)도 일부 식각될 수 있다. 채널 홀들(105)은 30 nm 내지 350 nm의 지름(X1)을 가지는 원기둥 형태로 형성될 수 있다. 또한, 비록 도면에 도시하지는 않았지만, 채널 홀들(105)은 기판의 방향으로 테이퍼된(tapered) 형태로 형성될 수 있다.
도 6을 참조하면, 채널 홀들(105) 각각의 측벽에 희생 스페이서(127)를 형성한다. 희생 스페이서(127)는 채널 홀들(105)의 측벽을 둘러싸며, 희생 절연층(125)과 동일한 식각선택비를 가지는 물질로 형성될 수 있다. 또한, 희생 스페이서(127)는 5 nm 내지 50 nm의 두께(X2)로 형성될 수 있다.
희생 스페이서(127)는 희생 절연층(125)과 동일한 물질로 형성될 수 있다. 예를 들어, 희생 스페이서(127) 및 희생 절연층(125)은 실리콘 질화물, 실리콘 산화물, 실리콘 카바이드 또는 실리콘 저머늄을 포함할 수 있다.
도 7을 참조하면, 희생 스페이서(127)과 접촉하는 채널 층(110)을 형성한다. 채널 층은 20 nm 내지 150 nm의 지름(X3)을 가지는 원기둥 또는 테이퍼된 형상을 가지는 원뿔 기둥의 형태로 형성될 수 있다. 더욱 구체적으로, 예를 들어 채널 홀들(105)이 테이퍼된 형상으로 형성될 경우, 채널 홀들(105)은 최소 30 nm 내지 최대 350 nm의 지름(X1)을 가지는 원뿔 기둥 형태일 수 있다. 이때, 희생 스페이서(127)는 최소 5nm 내지 최대 50 nm의 두께(X2)를 가질 수 있고, 따라서 채널 층은 최소 20 nm 내지 150 nm의 지름(X3)을 가지는 원뿔 기둥의 형태로 형성될 수 있다.
채널 층(110)은 단일막 구조인 희생 스페이서(127) 내에서 형성된다. 따라서 이중막 구조로부터 채널 층(110)이 형성되는 기존 공정의 경우에 발생할 수 있는 채널 층(110)의 주름 현상을 방지할 수 있다.
도 31의 경우 채널 층(110)이 필라형 채널 층으로 도시되어 있지만 채널 층(110)이 마카로니형 채널 층일 수도 있음은 상술한 바와 같고, 이 경우 희생 스페이서(127)과 접촉하는 채널 층(110)을 형성하고, 이후 상기 채널 층(110) 내부를 채우는 필라 절연층(미도시)을 형성하는 공정이 추가될 수 있다.
도 8을 참조하면, 상기 희생 스페이서(127)의 상부 일부를 제 1 깊이만큼 식각하여, 최상위의 제 1 절연층(160)의 측벽 및 채널 층(110)의 측벽을 노출시킨다. 기판(50)과 수직한 방향에서, 상기 제 1 깊이는 최상위의 제 1 절연층(160)의 깊이보다 작을 수 있다.
도 9를 참조하면, 희생 스페이서(127) 상에 제 2 절연층(170)을 형성한다. 더욱 구체적으로, 제 2 절연층(170)과 최상위의 제 1 절연층(160)의 측벽 및 채널 층(110)의 측벽과 접촉하도록 제 2 절연층(170)을 형성한다. 제 2 절연층(170)은 희생 절연층(125) 및 희생 스페이서(127)을 식각하는 풀백 공정(pull back process)에서 채널이 쓰러지거나 리프팅(lifting) 되는 현상을 방지하는 역할을 수행한다. 따라서 제 2 절연층(170)은 희생 절연층(125) 및 희생 스페이서(127)와 식각선택비를 가지는 물질로 형성될 수 있다.
도 10을 참조하면, 희생 절연층(125) 및 희생 스페이서(127)를 식각하는 풀백 공정을 수행하기 위해, 제 2 절연층(170), 희생 절연층들(125), 및 제 1 절연층들(160)을 식각하여 복수개의 워드라인 리세스들(205)을 형성한다. 이 경우 워드라인 리세스들(205) 각각은 채널 층들(110) 사이에 위치한다.
도 11a 및 도 11b를 참조하면, 희생 절연층(125) 및 희생 스페이서(127)를 식각하여 제 1 절연층(160) 및 채널 층(110)을 노출시키고, 노출된 제 1 절연층(160) 및 채널 층(110) 상에 게이트 절연층(140)을 형성한다.
예를 들어, 제 1 절연층(160) 및 제 2 절연층(170)은 실리콘 산화막이고, 희생 절연층(125) 및 희생 스페이서(127)는 제 1 및 제 2 절연층들(160, 170)과 식각선택비를 가지는 실리콘 질화막일 수 있다. 이 경우 인산 스트립 공정을 통해 실리콘 질화막으로 이루어진 희생 절연층(125) 및 희생 스페이서(127)을 제거하여 제 1 절연층(160), 제 2 절연층(170), 및 채널 층(110)을 노출시킬 수 있다.
이후 노출된 제 1 절연층(160) 및 채널 층(110) 상에 게이트 절연층(140)을 형성한다. 게이트 절연층이 터널링 절연층(142), 전하 저장층(144), 및 블록킹 절연층(146)을 포함할 수 있음은 상술한 바와 같다. 도 11a와 같이, 스텝 커버리지가 좋지 않은 게이트 절연층(140)을 증착하는 경우 복수개의 게이트 도전층들(130) 사이 또는 게이트 도전층들(130) 중 최상위의 게이트 도전층(130)과 제 2 절연층(170) 사이에 에어갭들(150)이 형성될 수 있다. 반면에, 도 11b와 같이, 스텝 커버리지가 좋은 게이트 절연층(140)을 증착하는 경우, 상기 에어갭들이 형성되지 않을 수도 있다. 이 경우 게이트 도전층(130) 사이에는 게이트 절연층(140)만이 개재된다.
게이트 절연층(140)의 두께와 희생 스페이서(127)의 두께의 관계에 따라, 에어갭이 형성되는지 여부가 결정될 수 있다. 여기서 게이트 절연층(140)의 상기 두께라 함은 제 1 절연층(160)의 상하에 증착되는 게이트 절연층(140)의 두께를 의미한다. 또한, 희생 스페이서(127)의 상기 두께는, 상기 스페이서가 희생 절연층들(125)과 제 1 절연층들(160)의 측벽 상에 층착되는 희생 스페이서(127)의 두께로 정의될 수 있다.
희생 스페이서(127)의 두께가 게이트 절연층(140)의 두께의 약 2배 이하일 경우, 게이트 절연층(140) 사이에 에어갭(150)이 형성될 수 있다. 반면에, 희생 스페이서(127)의 두께가 게이트 절연층(140)의 두께의 약 2배 이상일 경우, 게이트 절연층(140) 사이에 에어갭(150)이 형성되지 않을 수 있다. 즉, 에어갭(150)의 형성 조건으로서, 스텝 커버리지와 같은 게이트 절연층(140)의 증착조건 뿐만 아니라, 희생 스페이서(127) 및 게이트 절연층(140)의 두께들 또한 고려되어야 한다.
도 12를 참조하면, 게이트 절연층(140) 상에 게이트 도전층(130)을 형성한다. 제 1 절연층(160) 사이에 형성된 게이트 도전층들(130)은 각각 워드 라인의 기능을 수행한다. 이후 도 13을 참조하면, 스트립 공정을 수행하여 게이트 도전층들(130) 상호간의 전기적 연결을 제거하고, 워드라인 리세스(205)를 채우는 분리용 절연층(200)을 형성한다.
도 14a 및 도 14b를 참조하면, 화학 기계 연마(chemical mechanical polishing, CMP) 공정을 수행하여 분리용 절연층(200)의 상부 일부를 제거하고, 채널 층(110)을 노출시킨다. 이후 제 1 절연층(160), 제 2 절연층(170), 채널 층(110) 및 분리용 절연층(200) 상에 비트라인 도전층(180)을 형성한다. 도 14a의 경우 에어갭들(150)이 형성된 비휘발성 메모리 소자를 나타낸 것이고, 도 14b의 경우 에어갭들(150)이 형성되지 않고 게이트 도전층(130) 사이에 게이트 절연층만이 개재되는 경우의 비휘발성 메모리 소자를 나타낸 것이다.
도 15 내지 도 23은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다. 이 실시예들에 따른 비휘발성 메모리 소자의 제조 방법은, 도 3에 나타난 비휘발성 메모리 소자를 형성하기 위한 제조 공정을 나타낸 것이다. 또한, 이 실시예들에 따른 비휘발성 메모리 소자의 제조 방법은, 도 5 내지 도 14a 및 도 14b에 따른 비휘발성 메모리 소자의 제조 공정을 포함할 수 있다. 이하 중복되는 설명은 생략하기로 한다.
도 15를 참조하면, 도 5 내지 도 7에서 설명한 바와 같이, 기판(50) 상에 복수개의 희생 절연층들(125) 및 복수개의 제 1 절연층들(160)을 교대로 적층하고, 복수개의 채널 홀들(105)을 형성하며, 채널 홀(105)을 채우는 희생 스페이서들(127) 및 채널 층(110)을 형성한다.
도 16을 참조하면, 희생 절연층들(125) 및 제 1 절연층들(160)을 식각하여 더미 홀을 형성하고, 상기 더미 홀을 채우는 지지용 절연층(120)을 형성한다. 지지용 절연층(120)은 희생 절연층(125) 및 희생 스페이서(127)와 다른 식각선택비를 가지는 물질일 수 있다.
도 17을 참조하면, 도 8 및 도 9에서 설명한 바와 같이, 제 1 절연층들(160) 중 최상위의 제 1 절연층(160)의 측벽 및 채널 층(110)의 측벽이 노출되도록 희생 스페이서들(127)의 상부 일부를 식각하고, 최상위의 제 1 절연층(160)의 측벽 및 채널 층(110)의 측벽과 접촉하는 제 2 절연층(170)을 형성한다.
도 18을 참조하면, 희생 절연층(125) 및 희생 스페이서(127)을 식각하는 풀백 공정을 수행하기 위해, 제 2 절연층(170), 희생 절연층들(125), 및 제 1 절연층들(160)을 식각하여 워드라인 리세스(205)를 형성한다. 이 경우 워드라인 리세스(205)는 채널 층(110)과 지지용 절연층(120) 사이에 위치한다.
도 19를 참조하면, 희생 절연층(125) 및 희생 스페이서(127)를 식각하는 풀백 공정(pull back process)을 수행한다. 상술한 바와 같이, 지지용 절연층(120)은 희생 절연층(125)이 식각된 후 제 1 절연층(160)이 가라앉는 현상을 방지하는 역할을 수행한다.
도 20을 참조하면, 도 11a에서 설명한 바와 같이, 노출된 제 1 절연층(160) 및 채널 층(110) 상에 게이트 절연층(140)을 형성한다. 이 경우 스텝 커버리지(step coverage)가 좋지 않은 게이트 절연층(140)을 증착시킴으로써, 복수개의 게이트 도전층들(130) 사이 또는 게이트 도전층들(130) 중 최상위의 게이트 도전층(130)과 제 2 절연층(170) 사이에 에어갭들(150)이 형성될 수 있음은 상술한 바와 같다. 또한 비록 도면에 도시하지는 않았지만, 스텝 커버리지가 좋은 게이트 절연층(140)을 증착시킴으로써, 도 11b와 같이 에어갭이 형성되지 않는 구조가 형성될 수도 있다.
도 21 및 도 22를 참조하면, 도 12 내지 도 14a에서 설명한 바와 같이, 게이트 절연층(140) 상에 게이트 도전층(130)을 형성하고, 워드라인 리세스(205)를 채우는 분리용 절연층(200)을 형성한다. 또한 분리용 절연층(200) 및 제 2 절연층(170)의 상부 일부를 제거하여 채널 층(110)을 노출시킨 뒤, 제 1 절연층(160), 제 2 절연층(170), 채널 층(110), 지지용 절연층(120), 및 분리용 절연층(200) 상에 비트라인 도전층(180)을 형성한다. 비록 도면에 도시하지는 않았지만, 스텝 커버리지가 좋은 게이트 절연층(140)을 증착시킴으로써, 도 14b와 같이 에어갭이 형성되지 않는 구조가 형성될 수도 있다.
도 23 내지 도 29는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다. 이 실시예들에 따른 비휘발성 메모리 소자의 제조 방법은, 도 4에 나타난 비휘발성 메모리 소자를 형성하기 위한 제조 공정을 나타낸 것이다. 또한, 이 실시예들에 따른 비휘발성 메모리 소자의 제조 방법은, 도 5 내지 도 14a 및 도 14b에 따른 비휘발성 메모리 소자의 제조 공정을 일부 변형한 것일 수 있다. 이하 중복되는 설명은 생략하기로 한다.
도 23을 참조하면, 기판(50) 상에 복수개의 희생 절연층들(125) 및 복수개의 제 1 절연층들(160)을 교대로 적층하고, 복수개의 채널 홀들(105)을 형성한다. 이후 채널 홀들(105) 각각을 채우는 희생 스페이서들(127) 및 게이트 절연층들(140)을 형성한다. 더욱 구체적으로, 먼저 채널 홀(105)을 채우는 희생 스페이서(127)을 형성하고, 희생 스페이서(127)과 접촉하는 게이트 절연층(140)을 형성한다. 이후, 게이트 절연층(140)을 채우는 채널 층(110)을 형성한다.
도 24를 참조하면, 제 1 절연층들(160) 중 최상위의 제 1 절연층(160)의 측벽 및 채널 층(110)의 측벽이 노출되도록 희생 스페이서(127) 및 게이트 절연층의 상부 일부를 식각하고, 최상위의 제 1 절연층(160)의 측벽 및 채널 층(110)의 측벽과 접촉하는 제 2 절연층(170)을 형성한다.
도 25를 참조하면, 희생 절연층(125) 및 희생 스페이서(127)를 식각하는 풀백 공정을 수행하기 위해, 제 2 절연층(170), 희생 절연층들(125), 및 제 1 절연층들(160)을 식각하여 워드라인 리세스(205)를 형성한다.
도 26을 참조하면, 희생 절연층(125) 및 희생 스페이서(127)를 식각하는 풀백 공정을 수행한다. 비록 도면에 도시하지는 않았지만, 워드 라인 리세스와 채널 층(110) 사이에 지지용 절연층(120, 도 3 참조)을 형성함으로써 상기 지지용 절연층에 의해 제 1 절연층(160)이 지지될 수 있고, 따라서 제 1 절연층(160)이 가라앉는 현상을 방지할 수 있다.
도 27을 참조하면, 노출된 제 1 절연층(160) 및 채널 층(110) 상에 게이트 분리 절연층(145)을 형성하고, 게이트 분리 절연층(145) 상에 게이트 도전층(130)을 형성한다. 이 경우 스텝 커버리지(step coverage)가 좋지 않은 게이트 분리 절연층(145)을 증착시킴으로써, 게이트 분리 절연층(145)들 사이 또는 게이트 분리 절연층(145)들 중 최상위의 게이트 분리 절연층(145)과 제 2 절연층(170) 사이에 에어갭들(150)이 형성될 수 있다. 또한, 비록 도면에 도시하지는 않았지만, 스텝 커버리지가 좋은 게이트 분리 절연층(145)을 증착시킴으로써, 게이트 분리 절연층(145)들 사이 또는 게이트 분리 절연층(145)들 중 최상위의 게이트 분리 절연층(145)과 제 2 절연층(170) 사이에 에어갭이 형성되지 않는 구조가 형성될 수도 있다.
도 28 및 도 29를 참조하면, 워드라인 리세스(205)를 채우는 분리용 절연층(200)을 형성하고, 분리용 절연층(200) 및 제 2 절연층(170)의 상부 일부를 제거하여 채널 층(110)을 노출시킨 뒤, 제 1 절연층(160), 제 2 절연층(170), 채널 층(110), 및 분리용 절연층(200) 상에 비트라인 도전층(180)을 형성한다.
도 30 내지 도 47은 본 발명의 기술적 사상에 의한 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 공정 순서에 따라 나타낸 사시도들이다. 이 실시예들에 따른 비휘발성 메모리 소자의 제조 방법은, 도 5 내지 도 14a 및 도 14b에 따른 비휘발성 메모리 소자의 제조 공정을 일부 변형한 것이다. 이하 중복되는 설명은 생략하기로 한다.
도 30을 참조하면, 하부 채널 층(미도시)을 형성하기 위한 하부 몰드 스택(190a)을 형성한다. 하부 몰드 스택(190a)은 하부 희생 절연층(125a) 및 하부 절연층(160a)을 포함할 수 있다. 하부 희생 절연층(125a) 및 하부 절연층(160a)은 교대로 그리고 반복적으로 적층될 수 있다. 하부 희생 절연층(125a) 및 하부 절연층(160a)이 서로 식각선택비를 가지는 물질일 수 있음은 상술한 바와 같다.
도 31을 참조하면, 하부 몰드 스택(190a)을 관통하는 하부 채널 홀들(105a)을 형성한다. 하부 채널 홀들(105a)은 2차원적으로 배열되어 기판(50)을 노출시키도록 형성될 수 있다. 하부 채널 홀들(105a)은 기판(50)의 방향으로 테이퍼된 형상으로 형성될 수 있다. 즉, 하부 채널 홀들(105a)은 그 상부에서보다 그 하부에서 더 좁은 폭을 갖도록 형성될 수 있다.
도면의 경우 하부 채널 홀들(105a)이 사각형 기둥의 형태로 형성되어 있지만, 도 1에서 나타난 바와 같이 원기둥 또는 원뿔 기둥의 형태로 형성될 수도 있음은 자명하다. 또한 도면의 경우 하부 채널 홀들(105a)이 사선의 형태로 배치되어 있지만, 본 발명은 이에 한정되는 것은 아니고, 도 1에서 나타낸 바와 같이 지그재그 형태로 배치될 수도 있다.
하부 채널 홀들(105a)을 형성하기 위해, 하부 몰드 스택(190a)의 하부 채널 홀들(105a)의 위치를 정의하는 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 하부 몰드 스택(190a)을 식각하는 단계가 수행될 수 있다.
도 32를 참조하면, 하부 채널 홀들(105a)의 측벽을 둘러싸는 하부 희생 스페이서(127a)를 형성한다. 하부 희생 스페이서(127a)가 하부 희생 절연층(125a)과 동일한 물질이고, 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘, 및 실리콘 저머늄 등을 포함할 수 있음은 상술한 바와 같다.
하부 희생 스페이서(127a)를 형성하기 위해 하부 희생 절연층(125a)과 동일한 물질을 증착하고, 상기 물질에 대한 에치백(etchback) 공정이 수행될 수 있다. 이 경우 하부 희생 스페이서(127a)는 하부 희생 절연층(125a) 및 하부 절연층(160a)의 측벽에만 형성될 수 있고, 따라서 기판(50)의 상부면이 노출될 수 있다.
도 33을 참조하면, 하부 채널 홀들(105a)을 채우는 폐쇄 절연층(129)을 형성한다. 폐쇄 절연층(129)들은 하부 희생 스페이서(127a)와 식각선택비를 가지는 물질일 수 있다. 또한, 선택적으로 폐쇄 절연층(129)들은 하부 절연층(160a)과 동일한 물질로 형성될 수 있으며, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 저머늄을 포함할 수 있다.
예를 들어, 실리콘 산화물을 포함하는 폐쇄 절연층(129)을 형성하기 위해, 실리콘 산화물의 증착 공정이 수행될 수 있다. 이후 하부 몰드 스택(190a)의 상면이 노출되도록, 상기 실리콘 산화물의 화학기계연마(chemical mechanical polishing, CMP) 또는 에치백(etchback) 공정이 수행될 수 있다.
도 34를 참조하면, 상부 채널 층(미도시)을 형성하기 위한 상부 몰드 스택(190b)을 형성한다. 상부 몰드 스택(190b)은 상부 희생 절연층(125b) 및 상부 절연층(160b)을 포함할 수 있다. 상부 희생 절연층(125b) 및 상부 절연층(160b)은 교대로 그리고 반복적으로 적층될 수 있다. 상부 희생 절연층(125b) 및 상부 절연층(160b)이 서로 식각선택비를 가지는 물질일 수 있음은 상술한 바와 같다.
이후 상부 몰드 스택(190b) 상에 버퍼층(195)이 형성될 수 있다. 버퍼층(195)은 약 50 nm 내지 100 nm의 두께로 형성될 수 있다. 또한, 버퍼층(195)은 상부 절연층(160b)과 식각선택비를 가지는 물질로 형성될 수 있다. 또한 버퍼층(195)은 상부 희생 절연층(125b)과 동일한 물질로 형성될 수 있다.
버퍼층(195)은 폐쇄 절연층(129)을 식각하는 공정 동안 상부 몰드 스택(190b)이 손상되는 것을 방지할 수 있다. 예를 들어, 폐쇄 절연층(129)이 상부 절연층(160b)과 동일한 물질, 예를 들어 실리콘 산화물로 형성될 경우, 폐쇄 절연층(129)을 식각하는 공정 동안 상부 몰드 스택(190b)의 상부 절연층(160b)이 식각될 우려가 있다. 그러나 상부 절연층(160b) 상에 상부 절연층(160b)과 식각선택비를 가지는 버퍼층(195)이 형성될 경우, 버퍼층(195)이 폐쇄 절연층(129)을 식각하는 동안 식각 마스크의 역할을 수행하므로, 상부 절연층(160b)이 손상되는 것이 방지될 수 있다.
도 35를 참조하면, 상부 몰드 스택(190b)을 관통하는 상부 채널 홀들(105b)을 형성한다. 상부 채널 홀들(105b)은 2차원적으로 배열되어 폐쇄 절연층(129)을 노출시키도록 형성될 수 있다. 상부 채널 홀들(105b)은 하부 채널 홀들(105a)과 오버랩되도록 배치될 수 있다. 또한, 상부 채널 홀들(105b)은 하부 채널 홀들(105a)의 방향으로 테이퍼된 형상으로 형성될 수 있다.
상부 채널 홀들(105b)을 형성하기 위해, 상부 몰드 스택(190b)의 상부 채널 홀들(105b)의 위치를 정의하는 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 버퍼층(195) 및 상부 몰드 스택(190b)을 식각하는 단계가 수행될 수 있다.
도 36을 참조하면, 상부 채널 홀들(105b)의 측벽을 둘러싸는 상부 희생 스페이서(127b)를 형성한다. 상부 희생 스페이서(127b)가 상부 희생 절연층(125b)과 동일한 물질이고, 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘, 및 실리콘 저머늄 등을 포함할 수 있음은 상술한 바와 같다. 하부 희생 스페이서(127a)와 마찬가지로, 상부 희생 스페이서(127b)는 상부 희생 절연층(125b) 및 상부 절연층(160b)의 측벽에만 형성될 수 있고, 따라서 폐쇄 절연층(129)의 상부면이 노출될 수 있다.
도 37을 참조하면, 폐쇄 절연층(129)을 제거하여 기판(50)의 상면을 노출시킨다. 즉, 하부 채널 홀(105a)을 다시 오프닝(opening)시킨다. 상부 희생 스페이서(127b) 및 하부 희생 스페이서(127a)는 하부 채널 홀(105a)을 오프닝하는 공정 동안 상부 및 하부 희생 절연층(125a)과 상부 및 하부 절연층(160a, 160b)이 손상되는 것을 방지하는 역할을 수행한다. 따라서 폐쇄 절연층(129)이 제거되더라도 하부 희생 스페이서(127a)는 폐쇄 절연층(129)과 식각선택비를 가지므로 제거되지 않고 잔존한다.
도 38을 참조하면, 하부 채널 홀(105a) 및 상부 채널 홀(105b)을 채우는 채널 층(110)을 형성한다. 더욱 구체적으로 하부 채널 홀(105a) 및 상부 채널 홀들(105b) 각각 채우는 하부 채널 층(110a) 및 상부 채널 층(110b)이 동시에 형성될 수 있다. 따라서 하부 채널 층(110a) 및 상부 채널 층(110b)은 연속적으로 연결된 일체(single body)로 형성될 수 있다.
채널 층(110)을 형성하기 위해, 하부 채널 홀(105a) 및 상부 채널 홀(105b)을 실리콘을 포함하는 반도체 재료로 채운다. 따라서 채널 층(110)은 다결정 또는 단결정 구조의 실리콘 에피택셜 층을 포함할 수 있다. 이후, 채널 층(110)들간의 분리를 위해 버퍼층(195)의 상면이 노출될때까지 화학기계연마 또는 에치백 공정이 수행될 수 있다.
도 39a를 참조하면, 버퍼층(195), 상부 몰드 스택(190b), 및 하부 몰드 스택(190a)을 식각하여 더미 홀을 형성하고, 상기 더미 홀을 채우는 지지용 절연층(120)을 형성한다. 지지용 절연층(120)은 희생 절연층(125) 및 희생 스페이서(127)와 다른 식각선택비를 가지는 물질일 수 있다. 지지용 절연층들(120) 각각은 채널 층(110)들 사이에 배치될 수 있다. 또한, 평면도로 바라본 지지용 절연층들(120)은 지그재그로 배치될 수 있다.
상술한 바와 같이, 지지용 절연층(120)은, 희생 절연층(125)이 식각되는 풀백 공정 동안 하부 및 상부 절연층들(160a, 160b)이 가라앉는 현상을 방지하는 역할을 수행한다. 따라서 도 39a의 경우 지지용 절연층(120)이 사각 기둥의 형태로 형성되어 있지만, 본 발명은 이에 한정되는 것은 아니다.
예를 들어, 도 39b에 나타난 바와 같이, 지지용 절연층(120)들은 각각 L자형 기둥의 형태로 형성될 수도 있다. 또한, 도 39c에 나타난 바와 같이, 지지용 절연층(120)은 상기 L자형 기둥이 서로 연결되도록 형성될 수도 있다. 결국, 지지용 절연층(120)은 예를 들어 하부 및 상부 절연층들(160a, 160b)이 가라앉는 것을 방지하는 역할을 수행할 수 있도록 임의의 형상을 가질 수 있다.
도 40을 참조하면, 먼저 버퍼층(195)을 제거하여 상부 몰드 스택(190b)의 상면을 노출시킨다. 버퍼층(195)을 제거하기 위해 화학기계연마 또는 인산 스트립 공정이 수행될 수 있다. 상술한 바와 같이 버퍼층(195)과 상부 희생 스페이서(127b)는 동일한 물질, 예를 들러 실리콘 질화물로 형성될 수 있고, 이 경우 상기 인산 스트립 공정 동안 상부 희생 스페이서(127b)의 일부가 제거될 수 있다. 더욱 구체적으로, 도 8에 나타난 바와 같이, 상기 인산 스트립 공정 동안 버퍼 층과 접촉하는 상부 희생 스페이서(127b)의 상부 일부가 제거될 수 있다. 이 경우 상기 인산 스트립 공정에 의해 채널 층(110)의 상면뿐만 아니라 채널 층(110)의 상부 측벽 또한 노출될 수 있다.
이후 도 41을 참조하면, 상부 몰드 스택(190b) 상에 제 2 절연층(170)을 형성한다. 제 2 절연층(170)은 희생 절연층(125) 및 희생 스페이서(127)와 식각선택비를 가지는 물질로 형성될 수 있다. 제 2 절연층(170)은 풀백 공정(pull back process)에서 채널이 쓰러지거나 리프팅(lifting) 되는 현상을 방지하는 역할을 수행하며, 따라서 제 2 절연층(170)은 채널 층(110)의 상부 면과 접촉하도록 형성될 수 있다. 나아가, 도 9에 나타난 바와 같이, 제 2 절연층(170)은 상부 절연층(160b)의 측벽 및 채널 층(110)의 측벽과 접촉하도록 형성될 수도 있다.
도 42를 참조하면, 희생 절연층(125) 및 희생 스페이서(127)를 식각하는 풀백 공정을 수행하기 위해, 제 2 절연층(170), 상부 몰드 스택(190b) 및 하부 몰드 스택(190a)을 식각하여 워드라인 리세스(205)를 형성한다. 이 경우 워드라인 리세스(205)는 채널 층(110) 과 지지용 절연층(120) 사이에 위치할 수 있다.
도 43을 참조하면, 희생 절연층(125) 및 희생 스페이서(127)을 식각하여 제 1 절연층(160) 및 채널 층(110)을 노출시킨다. 희생 절연층(125) 및 희생 스페이서(127)가 실리콘 질화막인 경우, 인산 스트립 공정을 통해 희생 절연층(125) 및 희생 스페이서(127)가 제거될 수 있다. 또한, 희생 절연층(125) 및 희생 스페이서(127)가 실리콘 저머늄인 경우, 암모니아, 과산화수소 및 물을 혼합한 물질인 SC-1(standard clean-1)을 이용하여 희생 절연층(125) 및 희생 스페이서(127)가 제거될 수 있다.
도 44를 참조하면, 노출된 제 1 절연층(160) 및 채널 층(110) 상에 게이트 절연층(140) 및 게이트 도전층(130)을 형성한다. 게이트 절연층(140)이 터널링 절연층, 전하 저장층, 및 블록킹 절연층(도 2의 142, 144, 146)을 포함할 수 있음은 상술한 바와 같다. 또한, 상술한 바와 같이, 게이트 절연층(140)의 스텝 커버리지에 따라 게이트 절연층(140)과 채널 층(110) 사이에 에어갭이 형성되거나(도 11a 참조) 또는 에어갭이 형성되지 않을 수 있다(도 11b 참조).
이후, 워드라인 리세스(205)를 통해 불순물을 기판(50)에 주입함으로써 기판(50)의 상부면에 불순물 영역(55)을 형성한다. 불순물 영역(55)은 워드라인 리세스(205)의 연장 방향을 따라 형성될 수 있다. 불순물 영역(55)은 공통 소스 라인(도 75의 CSL)과 전기적으로 연결될 수 있다. 불순물 영역(55)은 공통 소스 라인(불순물 영역(55)은 기판(50)의 도전성과 동일한 도전성을 갖거나, 또는 이와 반대되는 도전성을 가질 수도 있다. 불순물 영역(55)이 기판(50)의 도전성과 반대되는 도전성을 가지는 경우, 불순물 영역(55)과 기판(50)은 P-N 접합을 구성할 수 있다.
도 45 및 도 46을 참조하면, 워드라인 리세스(205)를 채우는 분리용 절연층(200)을 형성하고, 화학 기계 연마 공정을 수행하여 분리용 절연층(200) 및 제 2 절연층(170)을 제거한다.
이후 도 47을 참조하면, 제 1 절연층(160), 채널 층(110) 및 분리용 절연층(200) 상에 비트라인 도전층(180)을 형성한다. 비트라인 도전층(180)은 분리용 절연층(200)이 연장되는 방향과 수직한 방향으로 연장되도록 형성될 수 있다.
도 48 내지 도 61은 본 발명의 기술적 사상에 의한 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 공정 순서에 따라 도시한 사시도들이다. 이 실시예들에 따른 비휘발성 메모리 소자의 제조 방법은, 도 30 내지 도 47에 따른 비휘발성 메모리 소자의 제조 공정을 일부 변형한 것이다. 이하 중복되는 설명은 생략하기로 한다.
도 48을 참조하면, 기판(50) 상에 정지층(210), 하부 몰드 스택(190a), 및 마스크 층(220)을 차례로 형성한다. 하부 몰드 스택(190a)이 하부 희생 절연층(125a) 및 하부 절연층(160a)을 포함할 수 있고, 하부 희생 절연층(125a)과 하부 절연층(160a)이 서로 식각선택비를 가지는 물질일 수 있음은 상술한 바와 같다. 선택적으로, 선택적 성장(selective growth) 공정의 일정성(uniformity)을 개선하기 위해 마스크 층(220) 상에 덮개층(lid layer, 230)이 더 형성될 수도 있다.
도 49를 참조하면, 덮개층(230), 마스크 층(220) 및 하부 몰드 스택(190a)을 관통하는 하부 채널 홀들(105a)을 형성한다. 하부 채널 홀들(105a)은 2차원적으로 배열되어 정지층(210)을 노출시키도록 형성될 수 있다. 정지층(210)은 하부 채널 홀(105a)의 형성을 위한 식각 공정시 식각 정지층으로서의 역할을 수행할 수 있다. 따라서 정지층(210)은 하부 몰드 스택(190a)을 구성하는 하부 희생 절연층(125a) 및 하부 절연층(160a)과 식각선택비를 가지는 물질로 형성될 수 있다.
예를 들어, 하부 희생 절연층(125a)이 실리콘 질화물로 형성되고, 하부 절연층(160a)이 실리콘 산화물로 형성될 수 있다. 이 경우 정지층(210)은 실리콘 질화물 및 실리콘 산화물과 식각선택비를 가지는 알루미늄 옥사이드(Al2O3), 탄탈륨 나이트라이드(TaN), 및 실리콘 카바이드(SiC)와 같은 물질을 포함할 수 있다.
도 50을 참조하면, 하부 채널 홀(105a)을 폐쇄(closing)하기 위해, 마스크 층(220)의 선택적 성장 공정이 수행된다. 더욱 구체적으로, 마스크 층(220)만을 선택적으로 성장시키는 공정을 수행하여, 마스크 층(220)에 의해 하부 채널 홀(105a)이 폐쇄된다. 따라서 마스크 층(220)과 기판(50) 사이에 에어갭(155)이 형성될 수 있다.
마스크 층(220)은 단결정 또는 다결정 구조의 실리콘(Si) 또는 실리콘 저머늄(SiGe)을 포함할 수 있다. 이 경우, 하부 채널 홀(105a)은 마스크 층(220)의 선택적 에피택셜 성장(selective epitaxial growth) 공정을 이용하여 폐쇄될 수 있다. 정지층(210)은 마스크 층(220)이 성장되는 동안 반도체 물질을 포함하는 기판(50)이 함께 성장되는 것을 방지할 수 있다. 따라서 정지층(210)은 하부 채널 홀(105a)의 폐쇄를 위한 선택적 성장 공정시 성장 정지층으로서의 역할도 수행할 수 있다.
도면의 경우 마스크 층(220) 상에 덮개층(230)이 형성되어 있어, 상기 선택적 성장 공정시 마스크 층(220)의 측벽에서만 성장이 이루어진다. 그러나 본 발명은 이에 한정되지 않으며, 마스크 층(220) 상에 덮개층(230)이 없는 경우에도 선택적 성장 공정이 수행될 수 있다. 이 경우 마스크 층(220)의 상면 및 측벽에서 상기 선택적 성장이 이루어져 하부 채널 홀(105a)이 폐쇄될 수 있다.
선택적으로, 마스크 층(220)이 하부 채널 홀(105a)을 폐쇄할 수 있도록, 마스크 층(220)을 가열하여 열팽창시키는 공정이 수행될 수도 있다. 즉, 마스크 층(220)이 가열될 경우 마스크 층(220)의 노출된 측벽이 팽창하게 되어, 하부 채널 홀(105a)이 폐쇄될 수 있다. 나아가 상기 열팽창 공정은 상기 선택적 성장 공정과 동시에 수행될 수 있고, 따라서 마스크 층(220)에 의해 하부 채널 홀(105a)이 신속하게 폐쇄될 수 있다.
도 51을 참조하면, 덮개층(230)을 제거하여 마스크 층(220)을 노출시킨다. 예를 들어, 덮개층(230)은 실리콘 산화물을 포함할 수 있고, 상기 실리콘 산화물의 습식 또는 건식 식각 공정에 의해 덮개층(230)이 제거될 수 있다. 이후, 선택적으로, 노출된 마스크 층(220)의 산화 공정이 수행될 수 있다. 예를 들어, 마스크 층(220)이 실리콘을 포함할 경우, 상기 마스크 층(220)의 습식 또는 건식 산화 공정이 수행될 수 있고, 따라서 마스크 층(220)은 실리콘 산화물을 포함할 수도 있다.
도 52를 참조하면, 마스크 층(220) 상에 상부 몰드 스택(190b)을 형성한다. 상부 몰드 스택(190b)이 상부 희생 절연층(125b) 및 상부 절연층(160b)을 포함할 수 있고, 상부 희생 절연층(125b) 및 상부 절연층(160b)이 서로 식각선택비를 가지는 물질일 수 있음은 상술한 바와 같다.
도 53을 참조하면, 상부 몰드 스택(190b)을 관통하는 상부 채널 홀들(105b)을 형성한다. 상부 채널 홀들(105b)은 2차원적으로 배열되어 마스크 층(220)을 노출시키도록 형성될 수 있다. 상부 채널 홀들(105b)은 하부 채널 홀들(105a)과 오버랩되도록 배치될 수 있다.
도 54를 참조하면, 마스크 층(220)을 제거하여 정지층(210)의 상면을 노출시킨다. 즉, 하부 채널 홀(105a)을 다시 오프닝시킨다. 마스크 층(220)이 제거되더라도 정지층(210)은 마스크 층(220)과 식각선택비를 가지므로 제거되지 않고 잔존한다. 따라서 정지층(210)은 하부 채널 홀(105a)을 오프닝하는 공정 동안 기판(50)이 손상되는 것을 방지하는 역할을 수행한다.
도 55 및 도 56을 참조하면, 정지층(210)을 제거하여 기판(50)의 상면을 노출시키고, 하부 채널 홀(105a) 및 상부 채널 홀(105b)을 채우는 채널 층(110)을 형성한다. 하부 채널 홀(105a) 및 상부 채널 홀들(105b) 각각 채우는 하부 채널 층(110a) 및 상부 채널 층(110b)이 동시에 형성될 수 있고, 따라서 하부 채널 층(110a) 및 상부 채널 층(110b)이 연속적으로 연결된 일체(single body)로 형성될 수 있음은 상술한 바와 같다.
도 57을 참조하면, 하부 희생 절연층(125a) 및 상부 희생 절연층(125b)을 식각하는 풀백 공정을 수행하기 위해, 상부 몰드 스택(190b), 마스크 층(220), 및 하부 몰드 스택(190a)을 식각하여 워드라인 리세스(205)를 형성한다. 선택적으로, 정지층(210)이 더 식각될 수도 있다.
도 58 및 도 59를 참조하면, 하부 희생 절연층(125a) 및 상부 희생 절연층(125b)을 식각하여 채널 층(110)의 측벽을 노출시키고, 노출된 채널 층(110)의 측벽 상에 게이트 절연층(140) 및 게이트 도전층(130)을 형성한다.
도 60 및 도 61을 참조하면, 워드라인 리세스(205)를 채우는 분리용 절연층(200)을 형성하고, 제 1 절연층(160), 채널 층(110) 및 분리용 절연층(200) 상에 비트라인 도전층(180)을 형성한다. 상술한 바와 같이, 비트라인 도전층(180)은 분리용 절연층(200)이 연장되는 방향과 수직한 방향으로 연장되도록 형성될 수 있다.
도 62 내지 도 73은 본 발명의 기술적 사상에 의한 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 공정 순서에 따라 도시한 사시도들이다. 이 실시예들에 따른 비휘발성 메모리 소자의 제조 방법은, 도 48 내지 도 61에 따른 비휘발성 메모리 소자의 제조 공정을 일부 변형한 것이다. 이하 중복되는 설명은 생략하기로 한다.
도 62를 참조하면, 기판(50) 상에 정지층(210), 하부 몰드 스택(190a), 및 마스크 층(220), 및 덮개층(230)을 차례로 형성한다. 하부 몰드 스택(190a)은 하부 게이트 도전층(130a) 및 하부 절연층(160a)을 포함할 수 있다. 하부 게이트 도전층(130a)은 다결정 또는 단결정 구조의 에피택셜층으로 형성될 수 있다. 또한, 하부 게이트 도전층(130a)은 실리콘 물질, 또는 실리콘-게르마늄 물질을 포함할 수 있다. 마스크 층(220)은 단결정 또는 다결정 구조의 실리콘(Si) 또는 실리콘 저머늄(SiGe)을 포함할 수 있다. 나아가, 마스크 층(220)은 하부 게이트 도전층(130a)과 동일한 물질로 형성될 수도 있다.
도 63을 참조하면, 덮개층(230), 마스크 층(220) 및 하부 몰드 스택(190a)을 관통하는 하부 채널 홀들(105a)을 형성한다. 하부 채널 홀들(105a)이 2차원적으로 배열되어 정지층(210)을 노출시키도록 형성될 수 있음은 상술한 바와 같다.
도 64를 참조하면, 하부 채널 홀들(105a)의 측벽을 둘러싸는 하부 희생 스페이서(127a)를 형성한다. 하부 희생 스페이서(127a)는 하부 게이트 도전층(130a)과 직접 접촉하도록 형성될 수 있다. 더욱 구체적으로, 마스크 층(220)의 선택적 성장 공정 동안, 하부 희생 스페이서(127a)는 하부 게이트 도전층(130a)이 성장되는 것을 방지하는 역할을 수행한다.
하부 희생 스페이서(127a)를 형성하기 위해, 하부 절연층(160a) 및 하부 게이트 도전층(130a)과 식각선택비를 가지는 물질을 증착하고, 상기 물질에 대한 에치백 공정이 수행될 수 있다. 이 경우 하부 희생 스페이서(127a)는 하부 게이트 도전층(130a) 및 하부 절연층(160a)의 측벽에만 형성될 수 있고, 따라서 마스크 층(220)의 측벽이 노출될 수 있다.
도 65를 참조하면, 하부 채널 홀(105a)을 폐쇄(closing)하기 위해, 마스크 층(220)의 선택적 성장 공정이 수행된다. 마스크 층(220)의 선택적 성장 공정에 의해 하부 채널 홀(105a)이 폐쇄되고, 따라서 마스크 층(220)과 기판(50) 사이에 에어갭(155)이 형성될 수 있음은 상술한 바와 같다.
도 66을 참조하면, 덮개층(230)을 제거하여 마스크 층(220)을 노출시킨다. 선택적으로, 상술한 바와 같이, 노출된 마스크 층(220)의 산화 공정이 수행될 수도 있다.
도 67을 참조하면, 마스크 층(220) 상에 상부 게이트 도전층(130b) 및 상부 절연층(160b)을 포함하는 상부 몰드 스택(190b)을 형성한다. 이후 도 68을 참조하면, 상부 몰드 스택(190b)을 관통하는 상부 채널 홀들(105b)을 형성한다. 상부 채널 홀들(105b)은 2차원적으로 배열되어 마스크 층(220)을 노출시키도록 형성될 수 있다. 상부 채널 홀들(105b)은 하부 채널 홀들(105a)과 오버랩되도록 배치될 수 있다.
도 69를 참조하면, 마스크 층(220)을 제거하여 정지층(210)의 상면을 노출시킨다. 즉, 하부 채널 홀(105a)을 다시 오프닝시킨다. 마스크 층(220)이 제거되더라도 정지층(210) 및 하부 희생 스페이서(127a)는 마스크 층(220)과 식각선택비를 가지므로 제거되지 않고 잔존한다.
도 70 및 도 71을 참조하면, 하부 희생 스페이서(127a)를 제거하여 하부 게이트 도전층(130a)의 측벽 및 하부 절연층(160a)의 측벽을 노출시키고, 이후 정지층(210)을 제거하여 기판(50)의 상면을 노출시킨다.
도 72를 참조하면, 채널 홀(105)의 측벽을 따라 게이트 절연층(140)을 증착한다. 게이트 절연층(140)이 터널링 절연층(도 2의 142), 전하 저장층(도 2의 144), 블록킹 절연층(도 2의 146)이 차례로 적층된 구조일 수 있음은 상술한 바와 같다.
도 73을 참조하면, 하부 채널 홀(105a) 및 상부 채널 홀(105b)을 채우는 채널 층(110)을 형성한다. 하부 채널 홀(105a) 및 상부 채널 홀들(105b) 각각 채우는 하부 채널 층(110a) 및 상부 채널 층(110b)이 동시에 형성될 수 있고, 따라서 하부 채널 층(110a) 및 상부 채널 층(110b)이 연속적으로 연결된 일체로 형성될 수 있음은 상술한 바와 같다.
마스크 층(220)은 폴리실리콘과 같은 도전성 물질로 형성될 수 있다. 도 65에서 언급된 마스크 층(220)의 산화 공정이 수행되지 않은 경우, 마스크 층(220)은 게이트 도전층으로서 기능할 수도 있다. 따라서 마스크 층(220)은 상부 몰드 스택(190b)을 위한 하부 채널 홀(105a)을 폐쇄하는 기능을 수행할 수 있고, 동시에 게이트 절연층(140) 및 채널 층(110) 형성 후 메모리 셀로서 동작할 수도 있다.
도 74는 본 발명의 기술적 사상에 따른 비휘발성 메모리 소자의 일 실시예에 대한 메모리 셀 어레이의 등가회로도이다.
도 74를 참조하면, 상기 메모리 셀 어레이(10)는 복수의 메모리 셀 스트링(11)을 포함할 수 있다. 상기 복수의 메모리 셀 스트링(11)은 각각 기판 (도시 생략) 주면의 연장 방향에 대하여 수직으로 연장되어 있는 수직 구조를 가질 수 있다. 복수의 메모리 셀 스트링(11)에 의해 메모리 셀 블록(13)이 구성될 수 있다.
복수의 메모리 셀 스트링(11)은 각각 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)과, 스트링 선택 트랜지스터(SST)와, 접지 선택 트랜지스터(GST)를 구비할 수 있다. 각각의 메모리 셀 스트링(11)에서 상기 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1, MC2, ...,, MCn-1, MCn) 및 스트링 선택 트랜지스터(SST)가 수직으로 직렬 배치될 수 있다. 여기서, 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)은 데이터를 저장할 수 있다. 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 각각의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)에 결합되어 이들 메모리 셀(MC1, MC2, ..., MCn-1, MCn)을 제어할 수 있다. 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)의 수는 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있다.
상기 메모리 셀 블록(13)의 제1 내지 제m 열(column)에 배열된 각 메모리 셀 스트링(11)의 일측, 예를 들면 상기 스트링 선택 트랜지스터(SST)의 드레인(drain)측에는 복수의 비트 라인(BL1, BL2, ..., BLm-1, BLm)이 연결될 수 있다. 그리고, 각 메모리 셀 스트링(11)의 타측, 예를 들면 상기 접지 선택 트랜지스터(GST)의 소스(source)측에는 공통 소스 라인 (CSL)이 연결될 수 있다.
복수의 셀 스트링 유니트 각각의 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn) 중 동일 층상에 배열된 메모리 셀들의 각 게이트에는 워드 라인(WL1, WL2, ..., WLn-1, WLn)이 공통적으로 연결될 수 있다. 상기 워드 라인(WL1, WL2, ..., WLn-1, WLn)의 구동에 따라 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)에 데이터를 프로그래밍, 독출 또는 소거할 수 있다.
각각의 메모리 셀 스트링(11)에서 스트링 선택 트랜지스터(SST)는 비트 라인(BL1, BL2, ..., BLm-1, BLm)과 메모리 셀(MC1, MC2, ..., MCn-1, MCn)과의 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 스트링 선택 트랜지스터(SST)는 그 게이트에 연결되는 스트링 선택 라인(SSL)에 의해 복수의 비트 라인(BL1, BL2, ..., BLm-1, BLm)과 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)과의 사이에서의 데이터 전송을 제어할 수 있다.
상기 접지 선택 트랜지스터(GST)는 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)과 공통 소스 라인(CSL) 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 접지 선택 트랜지스터(GST)는 그 게이트에 각각 연결되는 접지 선택 라인(GSL)에 의해 상기 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)과 공통 소스 라인(CSL) 사이에서의 데이터 전송을 제어할 수 있다.
도 75는 본 발명의 기술적 사상에 따른 비휘발성 메모리 소자를 도시하는 단면도이다. 도 75에서, 도 2와 동일한 참조 부호는 동일한 구성요소를 나타내며, 따라서 중복되는 구성요소들에 대한 상세한 설명은 생략한다.
도 75를 참조하면, 도 1에서 상술한 바와 같이 채널 층(110')은 마카로니 형태로 형성될 수도 있다. 이 경우 비휘발성 메모리 소자는 채널 층(110') 내부를 채우는 필라 절연층(111)을 더 포함할 수 있다. 이러한 채널 층은 하부 채널 층과 상부 채널 층으로 구성되며, 특히 하부 채널 층은 바닥부, 측벽부, 및 링형 덮개부를 포함할 수 있다. 상술한 바와 같이 하부 채널 층과 상부 채널 층은 연속적으로 연결된 일체일 수 있다.
한편, 도 5에서 설명한 공정이 적용된 결과, 최상위의 게이트 도전층(130a) 및 최하위의 게이트 도전층(130c)은 다른 게이트 도전층(130b)보다 두껍게 형성될 수 있다. 최상위의 게이트 도전층(130a)은 스트링 선택 트랜지스터(도 74의 SST)로서 기능을 수행한다. 또한, 최하위의 게이트 도전층(130b)은 접지 선택 트랜지스터(도 74의 GST)로서 기능을 수행한다.
게이트 도전층(130)의 일단은 도그본(dogbone) 형상을 가질 수 있다. 더욱 구체적으로, 기판(50)과 평행한 반향으로 연장되는 게이트 도전층(130)은, 그 단부에서 기판(50)과 수직한 방향으로 일부 연장될 수 있고, 따라서 게이트 도전층(130)의 일단은 도그본 또는 삼각 플라스크와 같은 형상을 가질 수 있다.
게이트 도전층(130) 사이에 에어갭(150)이 형성될 수 있음은 상술한 바와 같으며, 이로 인해 게이트 간 커플링 문제가 개선될 수 있다. 에어갭(150) 또한 게이트 도전층(130)의 단부의 형상에 따른 프로파일(profile)을 가질 수 있다. 즉, 게이트 도전층(130)이 도그본 형상을 가질 경우, 에어갭(150)은 상기 도그본 형상에 따른 라운디드 프로파일(rounded profile)을 가질 수 있다.
기판(50)과 평행한 방향에서, 에어갭(150)의 두께는, 희생 스페이서(도 6의 127)의 두께와, 게이트 절연층(140)의 두께에 2를 곱한 수치의 차이일 수 있다. 따라서 도 11a 및 도 11b에서 설명한 바와 같이, 희생 스페이서(127)의 두께가 게이트 절연층(140)의 두께의 약 2배 이상인지 이하인지 여부에 따라 에어갭(150)의 형성 여부가 결정될 수 있다.
한편, 기판(50)과 수직한 방향에서, 에어갭(150)의 크기는 제 1 절연층(160)의 두께에 비례하고 게이트 절연층(140)의 두께가 클수록 작아질 수 있다. 특히, 기판(50)과 수직한 방향에서, 에어갭(150) 중 최상위의 에어갭(150a)의 크기는 제 2 절연층(170)의 두께가 클수록 작아질 수 있다.
또한, 기판(50)과 수직한 방향에서, 최하위의 에어갭(150c)의 크기는, 채널 홀(도 5의 105) 형성을 위한 이방성 식각 공정에 따른 오버에칭 정도에 비례할 수 있다. 즉, 기판(50)과 채널 층(110)이 오버랩되는 정도가 클수록 더 큰 최하위의 에어갭(150c)이 형성될 수 있다.
도 77은 본 발명의 기술적 사상에 의한 실시예들에 따른 비휘발성 메모리 소자를 포함하는 메모리 카드(1000)를 보여주는 개략도이다.
도 77을 참조하면, 컨트롤러(1010)와 메모리 모듈(1020)은 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 컨트롤러(1010)에서 명령을 내리면, 메모리 모듈(1020)는 데이터를 전송할 수 있다. 메모리 모듈(1020)은 본 발명의 실시예들 중 어느 하나에 따른 수직 구조의 비휘발성 메모리 소자를 포함할 수 있다. 본 발명의 다양한 실시예들에 따른 수직 구조의 비휘발성 메모리 소자들은 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응하여 "NAND" 및 "NOR" 아키텍쳐 메모리 어레이(미도시)로 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크(미도시)를 구성할 수 있다. 메모리 모듈(1020)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 메모리 카드(1000)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 행디코더(미도시), 열디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다. 이러한 메모리 카드(1000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 78은 본 발명의 기술적 사상에 의한 실시예들에 따른 비휘발성 메모리 소자를 포함하는 시스템(1100)을 보여주는 개략도이다.
도 78을 참조하면, 시스템(1100)은 컨트롤러(1110), 입/출력 장치(1120), 메모리 콤포넌트(1130) 및 인터페이스(1140)을 포함할 수 있다. 시스템(1100)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 컨트롤러(1110)는 프로그램을 실행하고, 시스템(1100)을 제어하는 역할을 할 수 있다. 더욱 구체적으로, 컨트롤러(1110)는 입/출력 장치(1120), 메모리 콤포넌트(1130), 및 인터페이스(1140)를 제어하도록 구성될 수 있다. 컨트롤러(1110)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(1120)는 시스템(1100)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1100)은 입/출력 장치(1120)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1120)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리 콤포넌트(1130)는 컨트롤러(1110)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 컨트롤러(1110)에서 처리된 데이터를 저장할 수 있다. 메모리 콤포넌트(1130)는 본 발명의 실시예들 중 어느 하나에 따른 비휘발성 메모리를 포함할 수 있다. 인터페이스(1140)는 상기 시스템(1100)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 컨트롤러(1110), 입/출력 장치(1120), 메모리 콤포넌트(1130) 및 인터페이스(1140)는 버스(1150)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(1100)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
50; 기판 105; 채널 홀
105a; 하부 채널 홀 105b; 상부 채널 홀
110; 채널 층 110a; 하부 채널 층
110b; 상부 채널 층 120; 지지용 절연층
125; 희생 절연층 125a; 하부 희생 절연층
125b; 상부 희생 절연층 127; 희생 스페이서
127a; 하부 희생 스페이서 127b; 상부 희생 스페이서
129; 폐쇄(closing) 절연층 130; 게이트 도전층
130a; 하부 게이트 도전층 130b; 상부 게이트 도전층
140; 게이트 절연층 145; 게이트 분리 절연층
150; 에어갭 155; 에어갭
160; 제 1 절연층 160a; 하부 절연층
160b; 상부 절연층 170; 제 2 절연층
180; 비트라인 도전층 190a; 하부 몰드 스택
190b; 상부 몰드 스택 195; 버퍼층
200; 분리용 절연층 205; 워드라인 리세스
210; 정지층 220; 마스크 층
105a; 하부 채널 홀 105b; 상부 채널 홀
110; 채널 층 110a; 하부 채널 층
110b; 상부 채널 층 120; 지지용 절연층
125; 희생 절연층 125a; 하부 희생 절연층
125b; 상부 희생 절연층 127; 희생 스페이서
127a; 하부 희생 스페이서 127b; 상부 희생 스페이서
129; 폐쇄(closing) 절연층 130; 게이트 도전층
130a; 하부 게이트 도전층 130b; 상부 게이트 도전층
140; 게이트 절연층 145; 게이트 분리 절연층
150; 에어갭 155; 에어갭
160; 제 1 절연층 160a; 하부 절연층
160b; 상부 절연층 170; 제 2 절연층
180; 비트라인 도전층 190a; 하부 몰드 스택
190b; 상부 몰드 스택 195; 버퍼층
200; 분리용 절연층 205; 워드라인 리세스
210; 정지층 220; 마스크 층
Claims (15)
- 기판 상에 형성된 복수개의 희생 절연층들 및 복수개의 제 1 절연층들의 적층 구조를 관통하는 채널 홀을 형성하는 단계;
상기 채널 홀의 측벽에 희생 스페이서를 형성하는 단계;
상기 희생 스페이서와 접촉하는 채널 층을 형성하는 단계;
상기 채널 층의 측벽이 노출되도록 상기 희생 절연층들 및 상기 희생 스페이서를 식각하는 단계;
상기 채널 층의 측벽 상에 게이트 도전층을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 희생 절연층들 및 상기 희생 스페이서를 식각하는 단계와 상기 게이트 도전층을 형성하는 단계 사이에, 상기 채널 층 상에 게이트 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법. - 제 2 항에 있어서,
상기 게이트 절연층은 상기 게이트 도전층과 상기 제 1 절연층 사이로 더 연장되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 희생 스페이서를 형성하는 단계와 상기 채널 층을 형성하는 단계 사이에, 상기 희생 스페이서 상에 게이트 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법. - 제 4 항에 있어서,
상기 희생 절연층들 및 상기 희생 스페이서를 식각하는 단계와 상기 게이트 도전층을 형성하는 단계 사이에, 상기 채널 층 상에 게이트 분리 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 채널 층을 형성하는 단계와 상기 희생 절연층들 및 상기 희생 스페이서를 식각하는 단계 사이에, 상기 채널 층 상에 제 2 절연층을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 채널 홀을 형성하는 단계 및 상기 희생 스페이서를 형성하는 단계는,
기판 상에 복수개의 하부 희생 절연층들 및 복수개의 하부 절연층들을 교대로 적층하는 단계;
상기 하부 희생 절연층들 및 상기 하부 절연층들을 식각하여 하부 채널 홀을 형성하는 단계;
상기 하부 채널 홀의 측벽에 하부 희생 스페이서를 형성하는 단계;
상기 하부 채널 홀을 채우는 폐쇄 절연층을 형성하는 단계;
상기 폐쇄 절연층 상에 복수개의 상부 희생 절연층들 및 복수개의 상부 절연층들을 교대로 적층하는 단계;
상기 상부 희생 절연층들 및 상기 상부 절연층들을 식각하여 상부 채널 홀을 형성하는 단계; 및
상기 상부 채널 홀의 측벽에 상부 희생 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법. - 기판 상에 복수개의 희생 절연층들 및 복수개의 제 1 절연층들을 교대로 적층하는 단계;
상기 희생 절연층들 및 상기 제 1 절연층들을 식각하여 채널 홀을 형성하는 단계;
상기 채널 홀의 측벽에 희생 스페이서를 형성하는 단계;
상기 희생 스페이서와 접촉하는 채널 층을 형성하는 단계;
상기 희생 절연층들, 및 상기 제 1 절연층들을 식각하여 워드라인 리세스를 형성하는 단계;
상기 채널 층의 측벽이 노출되도록 상기 희생 절연층들 및 상기 희생 스페이서를 식각하는 단계;
상기 채널 층의 측벽 상에 게이트 절연층을 형성하는 단계; 및
상기 게이트 절연층 상에 게이트 도전층을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법. - 제 8 항에 있어서,
상기 채널 층을 형성하는 단계와 상기 희생 스페이서들의 상부 일부를 식각하는 단계 사이에,
상기 희생 절연층들 및 상기 제 1 절연층들을 식각하여 더미 홀을 형성하는 단계;
상기 더미 홀을 채우는 지지용 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법. - 제 8 항에 있어서,
상기 채널 층들은 지그재그로 배치되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법. - 제 8 항에 있어서,
상기 채널 층을 형성하는 단계 이후에,
상기 채널 층 상에 제 2 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법. - 제 11 항에 있어서,
상기 제 2 절연층을 형성하는 단계는,
상기 채널 층의 상부 측벽이 노출되도록, 상기 희생 스페이서들의 상부 일부를 식각하는 단계; 및
상기 채널 층의 상면 및 상기 채널 층의 상부 측벽과 접촉하는 제 2 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법. - 기판;
상기 기판으로부터 돌출 연장되는 채널 층;
상기 채널 층을 둘러싸고, 도그본 형상을 가지는 일단을 가진 게이트 도전층;
상기 채널 층과 상기 게이트 도전층 사이에 위치하는 게이트 절연층; 및
상기 채널층과 이격되면서 상기 게이트 도전층의 상하에 위치하는 제 1 절연층을 포함하는 비휘발성 메모리 소자. - 제 13 항에 있어서,
상기 게이트 절연층은 상기 게이트 도전층과 상기 제 1 절연층 사이로 연장되는 것을 특징으로 하는 비휘발성 메모리 소자. - 제 13 항에 있어서,
상기 게이트 절연층과 상기 채널 층 사이에 형성된 게이트 분리 절연층을 더 포함하고,
상기 게이트 분리 절연층은 상기 게이트 도전층과 상기 제 1 절연층 사이로 연장되는 것을 특징으로 하는 비휘발성 메모리 소자.
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