KR102101841B1 - 수직형 비휘발성 메모리 소자 - Google Patents

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Abstract

본 발명의 기술적 사상은 몰드 높이를 줄이는 동시에 미스-얼라인을 최소화하여, 고집적화되고 신뢰성이 향상된 수직형 비휘발성 메모리 소자 및 그 제조 방법을 제공한다. 그 수직형 비휘발성 메모리 소자는 블록 단위로 셀 영역이 정의된 기판; 상기 셀 영역 내의 상기 기판 상으로 수직 신장하여 형성되고 서로 이격되어 있는 복수의 수직 채널 구조; 및 상기 셀 영역 내의 상기 기판 상으로 상기 수직 채널 구조의 측벽을 따라서 교대로 적층되되, 메탈막 및 메탈 실리사이드막 중 적어도 하나를 구비한 복수의 게이트 전극 및 복수의 층간 절연막;을 포함하고, 상기 셀 영역은 상기 복수의 게이트 전극이 상기 기판에 대해 수평으로 연장되어 수직 콘택을 통해 워드 라인으로 연결되는 연결 영역, 및 상기 셀 영역의 최외곽으로 상기 수직 채널 구조들이 배치되는 더미 영역을 구비하고, 상기 더미 영역의 상기 수직 채널 구조들 중 적어도 하나의 측벽 상에 상기 복수의 게이트 전극 중 적어도 하나에 대응하여 폴리실리콘막이 형성된다.

Description

수직형 비휘발성 메모리 소자{Vertical type non-volatile memory device}
본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로서, 특히, 집적도 증가를 위해 수직 채널 구조를 가지는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
저장 장치로 주로 사용되는 반도체 메모리 장치에는 DRAM, SRAM 등과 같은 휘발성 메모리와 EEPROM, FRAM, PRAM, MRAM, Flash Memory 등과 같은 비휘발성 메모리 등이 있다. 최근 들어 비휘발성 메모리를 사용하는 장치들이 증가하고 있다. 예를 들면 MP3 플레이어, 디지털 카메라, 휴대 전화, 캠코더, 플래시 카드 및 SSD(Solid State Disk) 등은 저장 장치로 비휘발성 메모리를 사용하고 있다. 비휘발성 메모리들 중에서도 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능을 가지기 때문에, 하드디스크를 대신하여 저장장치로 널리 사용되고 있다.
사용자가 필요로 하는 저장 용량이 늘어남에 따라, 플래시 메모리의 저장 공간을 효율적으로 사용하기 위한 방법이 요구되고 있다. 그에 따라, 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 비휘발성 메모리 소자가 제안되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 몰드 높이를 줄이는 동시에 미스-얼라인을 최소화하여, 고집적화되고 신뢰성이 향상된 수직형 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 블록 단위로 셀 영역이 정의된 기판; 상기 셀 영역 내의 상기 기판 상으로 수직 신장하여 형성되고 서로 이격되어 있는 복수의 수직 채널 구조; 및 상기 셀 영역 내의 상기 기판 상으로 상기 수직 채널 구조의 측벽을 따라서 교대로 적층되되, 메탈막 및 메탈 실리사이드막 중 적어도 하나를 구비한 복수의 게이트 전극 및 복수의 층간 절연막;을 포함하고, 상기 셀 영역은 상기 복수의 게이트 전극이 상기 기판에 대해 수평으로 연장되어 수직 콘택을 통해 워드 라인으로 연결되는 연결 영역, 및 상기 셀 영역의 최외곽으로 상기 수직 채널 구조들이 배치되는 더미 영역을 구비하고, 상기 더미 영역의 상기 수직 채널 구조들 중 적어도 하나의 측벽 상에 상기 복수의 게이트 전극 중 적어도 하나에 대응하여 폴리실리콘막이 형성되어 있는 수직형 비휘발성 메모리 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 더미 영역은 질화막 또는 산화막의 희생막과 상기 층간 절연막을 포함하고, 상기 더미 영역에서, 상기 기판에서 제1 높이까지는 상기 층간 절연막과 희생막이 교대로 적층되고, 상기 제1 높이 이후부터 상기 층간 절연막과 상기 폴리실리콘막이 교대로 적층될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 높이까지 상기 더미 영역의 일부의 상기 층간 절연막의 두께는 상기 게이트 전극 사이의 상기 층간 절연막보다 두껍고, 상기 제1 높이 이후에 상기 더미 영역의 상기 층간 절연막의 두께는 상기 게이트 전극 사이의 상기 층간 절연막의 두께와 실질적으로 동일할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극의 두께는 실질적으로 모두 동일하거나, 또는 일부의 상기 게이트 전극의 두께가 나머지 일부의 상기 게이트 전극의 두께와 다를 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 영역은 질화막 또는 산화막의 희생막과 상기 층간 절연막을 포함하고, 상기 게이트 전극의 두께가 실질적으로 모두 동일한 경우에, 상기 폴리실리콘막의 두께가 상기 희생막의 두께보다 두껍고, 일부의 상기 게이트 전극의 두께가 나머지 일부의 상기 게이트 전극의 두께와 다른 경우, 상기 폴리실리콘막의 두께가 상기 희생막의 두께와 실질적으로 동일할 수 있다.
본 발명의 일 실시예에 있어서, 상기 셀 영역은 상기 게이트 전극이 연장하는 방향으로 연장되고 상기 게이트 전극들을 서로 분리하는 복수의 분리 절연막을 포함하고, 상기 복수의 게이트 전극 및 복수의 층간 절연막은 상기 분리 절연막의 측벽을 따라 교대로 적층되며, 상기 게이트 전극은 상기 수직 채널 구조와 상기 분리 절연막 사이에서 균일한 두께를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 최외곽 수직 채널 구조의 측벽에 형성된 상기 복수의 게이트 전극들 중 적어도 하나는 제1 도전막과 제2 도전막을 포함하고, 상기 제1 도전막은 메탈 및 메탈실리사이드 중 적어도 하나를 포함하고, 상기 제2 도전막을 폴리실리콘막을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 영역은 상기 층간 절연막을 포함하고, 상기 더미 영역에서, 상기 층간 절연막과 상기 폴리실리콘막이 교대로 적층될 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극의 두께가 실질적으로 모두 동일할 수 있다.
본 발명의 일 실시예에 있어서, 상기 수직 채널 구조는 외측에서 내측으로 순차적으로 적층된 제1 산화막, 질화막, 제2 산화막, 및 실리콘막을 포함하고, 상기 게이트 전극과 제1 산화막 사이에는 알루미늄산화막이 배치되고, 상기 더미 영역에서, 상기 폴리실리콘막은 상기 제1 산화막 상에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 수직 채널 구조는 하부에 상기 기판으로부터 성장된 SEG(Selective Epitaxial Growth)막이 형성되어 있고, 상기 SEG막의 측벽에 상기 게이트 전극이 배치되는 경우에, 상기 SEG막 측벽에 홈이 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 셀 영역은 상기 게이트 전극이 연장하는 방향으로 연장되고 상기 게이트 전극들을 서로 분리하는 복수의 분리 절연막을 포함하고, 상기 분리 절연막 하부의 상기 기판 상에 매몰된 구조로 도전막이 배치되고, 상기 도전막의 폭은 상기 분리 절연막의 폭보다 클 수 있다.
또한, 본 발명이 기술적 사상은 상기 과제를 해결하기 위하여, 기판; 상기 기판 상으로 수직 신장하여 형성되고 서로 이격되어 있는 복수의 셀 스트링 어레이; 및 상기 기판 상으로 수직 신장하여 형성되고 상기 셀 스트링 어레이를 서로 분리하는 복수의 분리 절연막;을 포함하고, 상기 셀 스트링 어레이는, 상기 기판 상으로 수직 신장하여 형성된 수직 채널 구조와 상기 수직 채널 구조의 측벽을 따라서 교대로 적층된 복수의 게이트 전극을 구비한 복수 개의 셀 스트링을 구비하고, 상기 복수의 셀 스트링 어레이 중 최외곽에 배치된 상기 셀 스트링 어레이 내의 적어도 하나의 상기 수직 채널 구조의 측벽 상에 상기 복수의 게이트 전극 중 적어도 하나에 대응하여 상기 복수의 게이트 전극과 다른 도전막이 형성되어 있는 수직형 비휘발성 메모리 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 다른 도전막은 폴리실리콘막이고, 상기 최외곽에 배치된 상기 셀 스트링 어레이는 더미 영역을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 영역은, 상기 폴리실리콘막이 계단 구조로 형성된 영역을 포함할 수 있다.
본 발명의 기술적 사상에 의한 수직형 비휘발성 메모리 소자 및 그 제조 방법은 게이트 전극들의 적어도 일부가 폴리실리콘막을 이용한 메탈 대체 공정을 통해 형성됨으로써, 비휘발성 메모리 소자의 전체의 높이가 줄어들고, 또한 미스-얼라인(Miss-Align)이 최소화될 수 있다. 그에 따라, 고집적화되고 신뢰성이 향상된 수직형 비휘발성 메모리 소자를 구현할 수 있도록 한다.
덧붙여, 본 발명의 기술적 사상에 의한 수직형 비휘발성 메모리 소자는 폴리실리콘막을 희생막으로 이용하여 형성됨으로써, 게이트 전극의 두께가 최초 희생막의 두께에 대응할 수 있다. 따라서, 외곽의 더미 영역에 남아 있는 희생막과 동일 두께를 유지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 메모리 셀 어레이의 등가 회로도이다.
도 2는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 개략적으로 나타내는 사시도이다.
도 3a는 도 2의 수직형 비휘발성 메모리 소자의 셀 영역의 연결 영역 및 더미 영역을 보여주는 사시도이다.
도 3b는 수직형 비휘발성 메모리 소자의 셀 영역의 연결 영역에서 게이트 전극이 수직 콘택을 통해 워드 라인으로 연결되는 모습을 보여주는 단면도이다.
도 3c는 도 3a의 I-I' 부분을 절단하여 보여주는 단면도이다.
도 4a 및 도 4b는 도 3c의 A 부분을 확대하여 보여주는 단면도들이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀 영역의 더미 영역에 대한 단면도들이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀 영역의 소자 영역에 대한 단면도들이다.
도 9a 내지 9d는 도 2의 D 부분을 확대하여 보여주는 단면도들이다.
도 10a 내지 도 10k는 본 발명의 일 실시예에 따른 도 2의 수직형 비휘발성 메모리 소자의 제조 과정을 보여주는 단면도들이다.
도 11a 내지 도 11f는 본 발명의 일 실시예에 따른 도 8의 수직형 비휘발성 메모리 소자의 제조 과정을 보여주는 단면도들이다.
도 12는 본 발명의 다른 실시예에 따른 수직형 비휘발성 메모리 소자를 개략적으로 보여주는 블록 구조도이다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록 구조도이다.
도 14는 본 발명의 일 실시예에 따른 전자 시스템을 개략적으로 보여주는 블록 구조도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것이다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 메모리 셀 어레이의 등가 회로도로서, 특히 수직 채널 구조를 가지는 수직형의 낸드(NAND) 플래시 메모리 소자의 등가 회로도이다.
도 1을 참조하면, 메모리 셀 어레이(10)는 복수의 메모리 셀 스트링(11, string)을 포함할 수 있다. 복수의 메모리 셀 스트링(11)은 각각 기판(미도시)의 주면에 대해 평행한 연장 방향(x 및 y 방향)에 대하여 수직 방향(z 방향)으로 연장되어 있는 수직 구조를 가질 수 있다. 복수의 메모리 셀 스트링(11)에 의해 메모리 셀 블록(13)이 구성될 수 있다.
복수의 메모리 셀 스트링(11)은 각각 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn), 스트링 선택 트랜지스터(SST), 및 접지 선택 트랜지스터(GST)를 구비할 수 있다. 각각의 메모리 셀 스트링(11)에서 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 - MCn) 및 스트링 선택 트랜지스터(SST)가 수직으로(z 방향으로) 직렬 배치될 수 있다. 여기서, 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)은 데이터를 저장할 수 있다. 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 각각의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)에 포함되고, 각각 해당 메모리 셀(MC1, MC2, ..., MCn-1, MCn)을 제어할 수 있다. 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)의 수는 반도체 메모리 소자의 용량에 따라서 적절하게 선택될 수 있다.
메모리 셀 블록(13)의 제1 내지 제m 열(column)에 배열되는 메모리 셀 스트링(11)의 일측, 예컨대, 스트링 선택 트랜지스터(SST)의 드레인(drain) 측에는 각각 x 방향으로 연장되는 복수의 비트 라인(BL1, BL2, ..., BLm)이 연결될 수 있다. 또한, 각 메모리 셀 스트링(11)의 타측, 예컨대, 접지 선택 트랜지스터(GST)의 소스(source) 측에는 공통 소스 라인(CSL)이 연결될 수 있다.
복수의 메모리 셀 스트링들(11)의 복수의 메모리 셀들(MC1, MC2, ..., MCn-1, MCn) 중 동일층에 배열된 메모리 셀들(예컨대, MC1과 동일층에 배열된 메모리 셀들)의 각 게이트 전극들에는 y 방향으로 연장되는 워드 라인(예컨대, WL1)이 공통적으로 연결될 수 있다. 워드 라인(WL1, WL2, ..., WLn-1, WLn)의 구동에 따라 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)에 데이터를 프로그래밍, 독출 또는 소거할 수 있다.
각각의 메모리 셀 스트링(11)에서 스트링 선택 트랜지스터(SST)는 비트 라인(예컨대, BL1)과 최상부 메모리 셀(MCn)과의 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 스트링 선택 트랜지스터(SST)는 이것의 게이트 전극에 연결되는 스트링 선택 라인(SSL)에 의해 각각의 비트 라인(BL1, BL2, ..., BLm)과 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)과의 사이에서의 데이터 전송을 제어할 수 있다.
접지 선택 트랜지스터(GST)는 최하부 메모리 셀(MC1)과 공통 소스 라인(CSL) 사이에 배열될 수 있다. 메모리 셀 어레이(10)에서 각각의 접지 선택 트랜지스터(GST)는 이것의 게이트 전극에 각각 연결되는 접지 선택 라인(GSL)에 의해 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)과 공통 소스 라인(CSL) 사이에서의 데이터 전송을 제어할 수 있다.
본 실시예의 수직형 비휘발성 메모리 소자는 메모리 셀들의 게이트 전극들의 적어도 일부가 폴리실리콘을 희생막으로 하여 형성될 수 있고, 그에 따라 메모리 소자 전체의 높이가 줄어들고, 또한 미스-얼라인(Miss-Align)이 최소화됨으로써, 고집적화되고 신뢰성이 향상된 수직형 비휘발성 메모리 소자를 구현할 수 있도록 한다.
도 2는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 개략적으로 나타내는 사시도이다. 도 2에서 도 1의 메모리 셀 스트링을 구성하는 일부 구성요소는 생략되어 도시될 수 있다. 예컨대, 메모리 셀 스트링 중 비트 라인은 생략되어 있다.
도 2를 참조하면, 비휘발성 메모리 소자(1000)는, 기판(100) 상에 배치된 복수의 셀 스트링 어레이 그룹 영역들(CG1, CG2)을 포함할 수 있다. 셀 스트링 어레이 그룹 영역들(CG1, CG2) 각각은 분리 절연막(170)에 의해 분리될 수 있다. 셀 스트링 어레이 그룹 영역들(CG1, CG2) 각각에는 복수의 메모리 셀 스트링(도 1의 11)이 배치될 수 있다. 메모리 셀 스트링들 각각은 채널 영역(130)의 측벽을 따라 배치된 메모리 셀들(MC1, MC2,..., MCn-1, MCn)을 포함할 수 있다. 복수의 메모리 셀 스트링들은, y 방향으로 배열될 수 있다. 도 2에 도시된 바와 같이, 채널 영역(130)의 측면을 따라 기판(100)으로부터 z 방향으로 연장되는 메모리 셀 스트링(도 1의 11)이 배열될 수 있다. 각 메모리 셀 스트링(11)은 접지 선택 트랜지스터(GST), 다수의 메모리 셀(MC1, MC2, MCn-1, MCn), 및 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 경우에 따라, 접지 선택 트랜지스터 및 스트링 선택 트랜지스터는 2개씩 구비될 수도 있다.
기판(100)은 x 방향과 y 방향으로 연장되는 주면(main surface)을 가질 수 있다. 기판(100)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(100)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
채널 영역(130)이 기판(100)상에 z 방향으로 연장되도록 배치될 수 있다. 채널 영역들(130)은 x 방향과 y 방향으로 이격하여 배치될 수 있으며, y 방향으로 지그재그(zig-zag)의 형태로 배치될 수 있다. 예를 들면, 2열의 채널 영역들(130)이 y 방향으로 지그재그의 형태로 배치될 수 있다. 즉, 2열 중 y 방향으로 가장 인접하여 배열되는 채널 영역들(130)은 서로 x 방향으로 오프셋(off-set)되어 배치될 수 있다. 한편, 본 실시예에서 채널 영역들(130)이 2열로 오프셋되어 배치된 경우를 도시하였으나 이에 한정되지 않는다. 예컨대, 채널 영역들(130)은 3열 이상으로 오프셋되어 지그재그 형태로 배치되거나, 또는 단순히 1열로 배열될 수 있다. 채널 영역(130)은 예를 들어, 환형(annular)으로 형성될 수 있다. 또한, 환영에 한정되지 않고, 원기둥이나 사각 기둥 형태로 형성되거나 또는 사각 기둥의 양 측면 및 하부 면으로만 채널 영역이 형성될 수도 있다.
채널 영역(130)은 저면에서 기판(100)과 직접 접촉되어 전기적으로 연결될 수 있다. 예컨대, 채널 영역(130)은 기판(100)으로부터 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG)으로 형성된 SEG층(도 10d의 132)을 통해 기판(100)과 연결될 수 있다.
채널 영역(130)은 폴리실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않거나, p-형 또는 n-형 불순물을 포함할 수 있다. 채널 영역(130)은 내부에 원기둥 필러 구조의 매립 절연막(175)이 형성될 수 있다. 경우에 따라, 매립 절연막(175)은 생략되고 채널 영역(130)이 전부 채워질 수도 있다. 한편, 도 2에서, 분리 절연막(170)을 사이에 두고 인접하는 복수의 셀 스트링 어레이 그룹 영역들(CG1, CG2)의 채널 영역들(130)이 비대칭적으로 배치되어 있지만, 본 실시예들의 비휘발성 메모리 소자(1000)의 구조가 이에 한정되지 것은 아니다. 예컨대, 분리 절연막(170)을 사이에 두고 인접하는 셀 스트링 어레이 그룹 영역들(CG1, CG2) 각가의 채널 영역들(130)이 대칭적으로 배치될 수도 있다.
x 방향으로 배열된 스트링 선택 트랜지스터들(SST)의 드레인 측에 비트 라인(BL)이 연결될 수 있다. 예컨대, 비트 라인은 x 방향으로 연장되는 라인 형상의 패턴으로 이루어질 수 있고, 채널 영역(130), 또는 채널 영역(130)과 연결된 별도의 도전막 상에 형성된 비트 라인 콘택 플러그(미도시)를 통해 스트링 선택 트랜지스터들(SST)에 전기적으로 연결될 수 있다. 한편, x 방향으로 배열된 접지 선택 트랜지스터들(GST)은 각각 이들에 인접한 불순물 영역(105)에 전기적으로 연결될 수 있다.
불순물 영역들(105)은 기판(100)의 주면에 인접하여 y 방향으로 연장되면서 x 방향으로 서로 이격하여 배열될 수 있다. 불순물 영역은(105) x 방향으로 채널 영역(130) 사이마다 배열될 수 있다. 불순물 영역(105)은 소스 영역이 될 수 있고, 기판(100)의 다른 영역과 PN 접합을 형성할 수 있다. 불순물 영역(105)은 기판(100)의 주면에 인접하고 중앙에 위치하는 고농도 불순물 영역(미도시), 및 고농도 불순물 영역의 양 단에 배치되는 저농도 불순물 영역(미도시)을 포함할 수 있다.
공통 소스 라인(106, CSL)은 불순물 영역들(105) 상에 형성될 수 있다. 공통 소스 라인(106)은 메탈 실리사이드, 예컨대, 코발드 실리사이드(CoSix)로 형성될 수 있다. 또한, 공통 소스 라인(106)은 메탈 실리사이드와 메탈 실리사이드 상에 배치된 메탈막을 포함할 수도 있다. 여기서, 메탈막은 W, Al, Cu 등으로 형성될 수 있다. 한편, 본 실시예의 비휘발성 메모리 소자(1000)에서, 공통 소스 라인(106)은 다양한 구조로 형성될 수 있다. 예컨대, 도시된 바와 같이 공통 소스 라인은 y 방향을 따라 불순물 영역들 상부 일부에만 형성될 수도 있다. 경우에 따라, 공통 소스 라인은 y 방향을 따라 불순물 영역들 상부 전체로 형성될 수도 있다. 또한, 접지 선택 트랜지스터(GST)의 게이트 전극(151) 측벽에 스페이서가 형성되고, 스페이서 사이에 메탈막이 소정 높이로 형성되어 공통 소스 라인이 형성될 수도 있다. 더 나아가, 스페이서가 최상부 층간 절연막(167)까지 확장되어 형성되고, 스페이서 사이에 메탈막이 형성되어 공통 소스 라인이 형성될 수도 있다.
분리 절연막(170)은 공통 소스 라인(106) 상에 형성될 수 있다. 즉, 분리 절연막(170)은 서로 다른 채널 영역(130)을 사용하는 인접한 메모리 셀 스트링들의 사이에 형성될 수 있다.
복수의 게이트 전극들(151 ~ 156: 150)은 채널 영역(130)의 측면을 따라 기판(100)으로부터 z 방향으로 이격하여 배열될 수 있다. 게이트 전극들(150)은 각각 접지 선택 트랜지스터(GST), 다수의 메모리 셀(MC1, MC2, MCn-1, MCn), 및 스트링 선택 트랜지스터(SST)의 게이트일 수 있다. 게이트 전극들(150)은 y 방향으로 배열된 인접한 메모리 셀 스트링들에 공통으로 연결될 수 있다.
스트링 선택 트랜지스터(SST)의 게이트 전극(156)은 스트링 선택 라인(SSL)(도 1 참조)에 연결될 수 있다. 메모리 셀들(MC1, MC2, MCn-1, MCn)의 게이트 전극들(152, 153, 154, 155)은 워드 라인들(WL1, WL2, WLn-1, WLn)(도 1 참조)에 연결될 수 있다. 접지 선택 트랜지스터(GST)의 게이트 전극(151)은 접지 선택 라인(GSL)(도 1 참조)에 연결될 수 있다. 게이트 전극들(150)은 메탈, 예컨대 텅스텐(W)으로 형성될 수 있다. 또한, 도시되지는 않았지만, 게이트 전극들(150)은 확산 방지막(diffusion barrier)(미도시)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 또는 티타늄 질화물(TiN)로부터 선택되는 어느 하나를 포함할 수 있다.
참고로, 접지 선택 트랜지스터(GST)의 게이트 전극(151)이 바로 채널 영역(130) 상에 형성된 것으로 도시되고 있으나, 이는 도면의 단순화에 기인한 것이고, 게이트 전극(151)과 채널 영역(130) 사이에는 도 4a에 도시된 바와 같이 게이트 유전막의 일부인 상부 절연막(145), 예컨대, Al2O3로 형성된 상부 절연막이 개재될 수 있다.
본 실시예의 비휘발성 메모리 소자(1000)에서, 게이트 전극들(150)의 적어도 일부는 폴리실리콘막이 희생막으로 이용되어 형성될 수 있다. 예컨대, 게이트 전극들(150)의 적어도 일부는, 희생막으로서 폴리실리콘막을 형성하고, 상기 폴리실리콘막을 할로겐 원소 함유 반응 가스를 이용하여 제거한 후에 텅스텐과 같은 메탈막을 채워 형성하거나, 또는 부분적으로 남은 폴리실리콘막을 이용하여 메탈실리사이드, 예컨대 니켈실리사이드로 형성할 수 있다. 경우에 따라, 모든 게이트 전극들(150)이 폴리실리콘막을 희생막으로 이용하여 형성될 수도 있다. 이에 대해서는 도 10a 내지 도 11f의 설명 부분에서 좀더 상세히 기술한다.
게이트 유전막(140)은 채널 영역(130)과 게이트 전극들(150) 사이에 배치될 수 있다. 도 2에 구체적으로 도시되지 않았으나 게이트 유전막(140)은 채널 영역(130)으로부터 차례로 적층된 터널링 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다.
상기 터널링 절연막은 F-N 방식으로 전하를 전하 저장막으로 터널링시킬 수 있다. 상기 터널링 절연막은 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 전하 저장막은 전하 트랩층을 포함할 수 있다. 한편, 상기 전하 저장막은 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예컨대 메탈 또는 반도체의 미세 입자들로 구성될 수 있다. 상기 블록킹 절연막은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 산화막보다 높은 유전 상수(dielectric constant)를 갖는 유전물을 의미한다.
예컨대, 게이트 유전막(140)은 ONO(oxide-nitride-oxide)막, ONA(oxide-nitride-alumina)막, 및 ONOA(oxide-nitride-oxide-alumina)막 중 어느 하나로 형성될 수 있다. 참고로, 알루미나(Al2O3)는 도 4a에 도시된 바와 같이 게이트 전극들(150)을 감싸는 형태의 상부 절연막(145)으로 형성될 수 있다.
채널 영역(130), 게이트 유전막(140) 및 매립 절연막(175)이 수직 채널 구조체(S)를 구성할 수 있다.
복수의 층간 절연막들(161 ~ 167: 160)이 게이트 전극들(150) 사이에 배열될 수 있다. 층간 절연막들(160)도 게이트 전극들(150)과 마찬가지로 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 층간 절연막들(160)의 일 측면은 채널 영역(130)과 접촉될 수 있다. 층간 절연막들(160)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 2에서, 메모리 셀 스트링들의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 하나씩 배열되어 있다. 그러나 본 발명의 기술적 사상이 이러한 형태에 한정되는 것은 아니다. 예컨대, 스트링 선택 트랜지스터 및 접지 선택 트랜지스터의 개수를 각각 적어도 두 개 이상으로 하여, 선택 게이트 전극들의 게이트 길이를 한 개인 경우보다 축소함으로써, 보이드(void) 없이 층간 절연막들(160) 사이를 채울 수 있도록 형성할 수도 있다. 또한, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 메모리 셀들(MC1, MC2, MCn-1, MCn)과 상이한 구조를 가질 수도 있다.
본 실시예와 같은 3차원 수직 구조의 비휘발성 메모리 소자(1000)는, 게이트 전극들(150)의 적어도 일부가 폴리실리콘막을 이용한 메탈 대체(Metal Replacement) 공정을 통해 형성됨으로써, 비휘발성 메모리 소자(1000)의 전체의 높이가 줄어들고, 또한 미스-얼라인(Miss-Align)이 최소화될 수 있다. 그에 따라, 고집적화되고 신뢰성이 향상된 수직형 비휘발성 메모리 소자를 구현할 수 있도록 한다.
비휘발성 메모리 소자(1000)의 높이 감소와 미스-얼라인(Miss-Align)의 최소화는 희생막으로서 폴리실리콘을 이용함으로써 달성할 수 있다. 즉, 폴리실리콘막은 층간 절연막에 대해 식각 선택비가 매우 커서 폴리실리콘막을 제거할 때 층간 절연막이 손상을 입지 않을 수 있다. 따라서, 처음 기판 상에 희생막과 층간 절연막을 교대로 적층할 때, 층간 절연막을 얇게 형성함으로써, 전체 메모리 소자의 높이를 감소시킬 수 있다. 또한, 산화막과 폴리실리콘막의 적층 구조는 산화막 및 질화막 형태의 적층 구조보다 열에 의한 스트레스(stress) 작게 받을 수 있다. 작은 스트레스는 결국 적층 구조의 휘어짐 또는 비틀임 등을 감소시켜 미스-얼라인의 최소화에 기여할 수 있다.
도 3a는 도 2의 비휘발성 메모리 소자의 셀 영역의 연결 영역 및 더미 영역을 보여주는 사시도로서, 메탈 대체 공정 후 분리 절연막(170)까지 형성된 구조를 보이고 있으나(도 3c 참조), 이해의 편의를 위해 분리 절연막(170)은 생략하여 도시하고 있다.
도 3a를 참조하면, 본 실시예의 비휘발성 메모리 소자(1000)는 기판(도 2의 100) 상에 도 1에서 설명한 메모리 셀 블록(도 1의 13)과 같이 블록 단위로 셀 영역(C)이 정의될 수 있다. 또한, 셀 영역(C)은 소자 영역(C1), 연결 영역(C2) 및 더미 영역(C3)을 포함할 수 있다.
소자 영역(C1)은 전술한 메모리 셀 스트링들을 구성하는 스트링 선택 트랜지스터, 다수의 메모리 셀, 및 접지 선택 트랜지스터가 형성되는 영역일 수 있다. 물론, 소자 영역(C1)의 상부에 다수의 비트 라인들이 배치되고, 하부에 불순물 영역들과 공통 소스 라인들이 형성될 수 있다.
연결 영역(C2)은 스트링 선택 트랜지스터, 다수의 메모리 셀, 및 접지 선택 트랜지스터의 게이트 전극들이 소자 영역(C1)으로부터 연장하여 수직 콘택(도 3b의 CP1, CP2, CP3)을 통해, 접지 선택 라인(GSL), 워드 라인(WL1, WL2, WLn-1, WLn), 및 스트링 선택 라인(SSL)에 연결되는 영역일 수 있다. 도시된 바와 같이, 연결 영역(C2)은 워드 라인(WL1, WL2, WLn-1, WLn) 등과의 연결이 용이하도록 계단 구조로 형성될 수 있다.
한편, 더미 영역(C3)은 소자 영역(C1)의 외곽에 형성된 영역일 수 있다. 더미 영역(C3) 역시 연결 영역(C2)과 같이 계단 구조로 형성될 수 있다. 더미 영역(C3)에 소자 영역(C1)의 메모리 셀 스트링과 같은 구조의 셀 스트링이 형성될 수 있다. LS는 x방향으로 최외곽에 배치된 수직 구조체이고, 그에 대해서는 도 3c 부분에서 좀더 상세히 기술한다. 이러한 더미 영역(C3)은 소자 영역(C1)을 보호하기 위한 영역일 수 있다. 더미 영역(C3)은 연결 영역(C2)을 계단 구조로 형성할 때 동시에 계단 구조로 형성될 수 있다. 예컨대, 계단 구조의 연결 영역(C2)을 형성할 때, 포토리소그라피 공정의 특성상 한쪽 면만을 계단 구조로 형성하는 것보다는 인접하는 다른 면과 같이 계단 구조로 형성하는 것이 더 용이할 수 있다.
더미 영역(C3)의 일부는, 분리 절연막(170)이 형성되는 부분, 즉 게이트 전극들을 서로 분리하는 커팅 라인(CL)으로부터 상대적으로 멀리 위치하여, 메탈 대체 공정에서 희생막이 제거되지 않고 유지될 수 있다. 따라서, 메모리 소자 제조 공정이 종료된 후에도 더미 영역(C3)에는 희생막들이 잔존할 수 있다. 물론, 더미 영역(C3)에 희생막들이 잔존하여도 메모리 소자의 성능에 영향을 미치지 않을 수 있다.
구체적으로, 분리 절연막(170) 또는 커팅 라인(CL)의 왼쪽 부분은 메탈 대체 공정을 통해 희생막들이 메탈의 게이트 전극(154, 155, 156)으로 대체된 것을 알 수 있다. 그러나 커팅 라인(CL)의 오른쪽 부분은 일부의 희생막들만이 게이트 전극(154, 155, 156)으로 대체되고 나머지는 희생막 상태로 유지되고 있음을 알 수 있다. 즉, x 방향으로 커팅 라인(CL)으로부터 먼 곳에는 희생막(115, 116, 117)이 그대로 유지되고 있음을 확인할 수 있다.
수직형 비휘발성 메모리 소자의 경우, 더미 영역(C3)을 분석함으로써, 어떤 재질의 희생막을 이용하였는지 파악할 수 있다.
도 3b는 비휘발성 메모리 소자의 셀 영역의 연결 영역에서 게이트 전극이 수직 콘택을 통해 워드 라인으로 연결되는 모습을 보여주는 단면도이다.
도 3b를 참조하면, 도시된 바와 같이 연결 영역(C2)으로 게이트 전극(151, 152, 153, 154, 155, 156)이 연장될 수 있다. 이러게 연장된 게이트 전극(151, 152, 153, 154, 155, 156)은 연결 영역(C2)에서 수직 콘택(CP1, CP2, CP3)을 통해 접지 선택 라인(GSL), 워드 라인(WL1, WL2, WLn-1, WLn), 및 스트링 선택 라인(SSL)에 연결될 수 있다.
구체적으로, 제1 수직 콘택(CP1)은 스트링 선택트랜지스터(SST)의 게이트 전극(156)을 스트링 선택 라인(SSL)으로 연결하고, 제2 수직 콘택(CP2)은 다수의 메모리 셀(MC1, MC2, MCn-1, MCn)의 게이트 전극(152, 153, 154, 155)을 워드 라인(WL1, WL2, WLn-1, WLn)으로 연결하며, 제3 수직 콘택(CP3)은 접지 선택 트랜지스터(GST)의 게이트 전극(151)을 접지 선택 라인(GSL)으로 연결할 수 있다.
도 3c는 도 3a의 I-I' 부분을 절단하여 보여주는 단면도이다. 설명의 편의를 위해 도 2에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 3c를 참조하면, 더미 영역(C3)의 최외곽의 수직 채널 구조체(LS) 역시 도시된 바와 같이 채널 영역(130), 게이트 유전막(140) 및 매립 절연막(175)을 포함할 수 있다. 이러한 최외곽의 수직 채널 구조체(LS)에는 소자 영역(C1)의 수직 채널 구조체(도 2의 S)와 같이 메모리 셀 등의 트랜지스터가 구성될 수 있지만, 위치 상의 특성상 메모리 셀 등의 트랜지스터를 구성하지 않을 수도 있다.
예컨대, 최외곽의 수직 채널 구조체(LS)에 형성되는 게이트 전극(150)은 불완전하게 형성되거나 또는 수직 채널 구조체(LS)에 인접하지 못할 수 있다. 전술한 바와 같이, 게이트 전극(150)은 커팅 라인(도 3a의 CL) 부분을 통해 메탈 대체 공정에 의해 형성되는데, 최외곽의 수직 채널 구조체(LS)는 커팅 라인(CL) 부분으로 너무 멀리 위치하여, 수직 채널 구조체(LS)와 커팅 라인(CL) 사이의 희생막들이 완전히 제거되지 않을 수 있다. 그에 따라, 게이트 전극(150)이 부분적으로만 형성되고 최외곽의 수직 채널 구조체(LS)에 인접하여 형성되지 못할 수 있다.
도 3c에서, 최외곽의 수직 채널 구조체(LS)의 왼쪽으로 게이트 전극(150)이 형성된 반면, 오른쪽으로는 게이트 전극(150)이 형성되지 못하고 희생막(111, 113-117: 110)이 유지되는 것으로 도시되고 있다. 그러나 이는 이해의 편의를 위한 것이고, 실제로는 최외곽의 수직 채널 구조체(LS)의 왼쪽에서도 게이트 전극(150)이 일부만 형성되어 수직 채널 구조체(LS)에 인접하지 못할 수도 있다. 또한, 경우에 따라, 최외곽의 수직 채널 구조체(LS)의 오른쪽 일부에도 게이트 전극(150)이 형성될 수도 있다.
최외곽의 수직 채널 구조체(LS) 주변의 게이트 전극 및 희생막의 구조는 수직 채널 구조체(LS)가 커팅 라인(CL)으로부터 얼마나 멀리 위치하느냐, 메탈 대체 공정이 어떠한 공정 조건으로 진행되느냐에 따라 달라질 수 있다.
더미 영역(C3)에서 게이트 전극(150)의 물질과 소자 영역(C1)의 게이트 전극(150)의 물질이 상이할 수 있다. 소자 영역(C1)의 게이트 전극(150)은 메탈 전극이나, 더미 영역(C3)의 게이트 전극(150)은 메탈막과 폴리실리콘막을 포함하는 전극일 수 있다.
한편, 소자 영역(C1)의 게이트 전극(150)이 메탈 실리사이드 전극일 경우, 더미 영역(C3)의 게이트 전극은 메탈 실리사이드막과 폴리실리콘막을 포함한 전극일 수 있다.
또한, 더미 영역(C3)은 제1 도전막과 제2 도전막이 동일 면 상에서 평행하게 배치된 게이트 전극(150)을 포함할 수 있다. 제1 도전막은 메탈막일 수 있고, 제2 도전막은 폴리실리콘막일 수 있다. 한편, 제1 도전막은 메탈 실리사이드막일 수 있으며, 제2 도전막은 메탈 실리사이드막과 폴리실리콘막일 수 있다
한편, 본 실시예의 비휘발성 메모리 소자(1000)에서는 상부 쪽 희생막(115, 116, 117)과 하부 쪽 희생막(111, 113, 114)이 서로 다를 수 있다. 예컨대, 하부 쪽 희생막(111, 113, 114)은 질화막이나 산화막으로 형성되고, 상부 쪽 희생막(115, 116, 117)은 폴리실리콘막으로 형성될 수 있다. 또는, 하부 쪽 희생막(111, 113, 114)은 폴리실리콘막으로 형성되고, 상부 쪽 희생막(115, 116, 117)은 실리콘질화막으로 형성될 수 있다. 이와 같이 희생막(110)이 부분적으로 다르게 형성됨에 따라, 메탈 대체 공정 이후, 하부 쪽의 게이트 전극(151, 152, 153)의 두께가 상부 쪽의 게이트 전극(154, 155, 156)의 두께보다 두꺼울 수 있다. 이는 질화막이나 산화막으로 형성된 하부 쪽의 희생막(111, 113, 114)을 제거할 때, 층간 절연막(160)에 대한 식각 선택비가 크지 않아 층간 절연막(160)의 일부가 함께 제거됨에 따른 것이다. 한편, 상부 및 하부 쪽의 게이트 전극(151 내지 156)의 두께는 실질적으로 동일할 수 있다. 하부 쪽의 층간 절연막(160)의 두께를 식각 선택비를 감안하여 늘리는 대신 희생막(111,113,114)의 두께를 줄여서, 희생막들(113 내지 117)의 식각 후에 메탈 대체 공정에 의한 상부 및 하부 쪽 게이트 전극(151 내지 156)의 두께를 실질적으로 동일하게 형성할 수 있다.
게이트 전극(150) 및 희생막(110)의 두께 관계에 대한 좀더 상세한 내용은 도 5, 도 6, 및 도 10a 내지 도 10k의 설명 부분에서 기술한다.
본 실시예와 같은 3차원 수직 구조의 비휘발성 메모리 소자(1000)는, 게이트 전극들(150)의 적어도 일부가 폴리실리콘막을 이용한 메탈 대체 공정을 통해 형성됨으로써, 비휘발성 메모리 소자(1000)의 전체의 높이가 줄어들고, 또한 미스-얼라인(Miss-Align)이 최소화될 수 있다. 그에 따라, 고집적화되고 신뢰성이 향상된 수직형 비휘발성 메모리 소자를 구현할 수 있도록 한다.
도 4a 및 도 4b는 각각 도 3c의 A 및 B부분을 확대하여 보여주는 단면도들이다.
도 4a를 참조하면, 메모리 셀 스트링들의 채널로 이용될 수 있는 채널 영역(130)이 좀더 확대되어 도시되고 있다. 채널 영역(130)의 좌측면 상에 매립 절연막(175)이 배치될 수 있다. 채널 영역(130)의 우측면 상에 게이트 유전막(140)이 배치될 수 있다.
게이트 유전막(140)은 채널 영역(130)의 우측면으로부터 터널링 절연막(142), 전하 저장막(144), 및 블록킹 절연막(146)이 차례로 적층된 구조를 가질 수 있다.
터널링 절연막(142)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다.
전하 저장막(144)은 전하 트랩층일 수 있다. 전하 저장막(144)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중 하나 이상을 포함할 수 있다.
블록킹 절연막(146)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 또는 고유전율(high-k) 유전물층 중 하나 이상을 포함할 수 있다. 블록킹 절연막(146)은 터널링 절연막(142)보다 고유전율(high-k)을 갖는 물질일 수 있으며, 고유전율(high-k) 유전물층은 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 적어도 어느 하나를 포함할 수 있다.
게이트 유전막(140)의 우측면 상에 게이트 전극(152)이 배치될 수 있다. 게이트 전극(152)은 상부 절연막(145)과 배리어 메탈(152-1, Barrier metal)로 게이트 유전막(140) 쪽의 측면과 상면 및 하면이 둘러싸일 수 있다. 상부 절연막(145)은 게이트 유전막(140)의 기능을 수행할 수 있다. 예컨대, 상부 절연막(145)은 알루미늄 산화막, 즉 알루미나로 형성될 수 있다. 한편, 배리어 메탈(152-1)은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 또는 티타늄 질화물(TiN)로부터 선택되는 어느 하나를 포함할 수 있다. 게이트 전극(152)은 텅스텐을 포함할 수 있다.
게이트 전극(152)의 상부 및 하부에는 층간 절연막(162, 163)이 배치될 수 있다. 층간 절연막(162, 163)은 실리콘산화물로 형성될 수 있다.
도 4b를 참조하면, 최외곽의 수직 채널 구조체(LS)는 도 4a의 구조와 같이 매립 절연막(175), 채널 영역(130) 및 게이트 유전막(140)을 포함할 수 있다. 그러나, 수직 채널 구조체(LS)의 측면에는 도 4a의 구조와 달리 게이트 전극이 존재하지 않고, 희생막(113)이 존재할 수 있다.
희생막(113)은 산화막 또는 질화막일 수 있다. 희생막(113)은 폴리실리콘막일 수도 있다. 희생막에 대해서는 도 10a 내지 도 10k에 대한 설명 부분에서 기술한다. 희생막(113)의 상부 및 하부에는 층간 절연막(162, 163)이 배치될 수 있다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 셀 영역의 더미 영역에 대한 단면도들로서, 수직 채널 구조체(LS)의 왼쪽 측면에 게이트 전극(150)이 인접하여 형성되지 않을 수도 있으나 설명의 편의를 위해 왼쪽 측면에 인접하여 도시되고 있다.
도 5를 참조하면, 실시예에 따른 비휘발성 메모리 소자(1000)에서, 최외곽의 수직 채널 구조체(LS)의 왼쪽 측면으로는 게이트 전극(150)이 형성되고, 오른쪽 측면으로는 희생막(110)이 형성될 수 있다. 또한, 희생막(110) 중 하부 희생막(111, 113, 114)은 산화막 또는 질화막으로 형성되고, 상부 희생막(115, 116, 117)은 폴리실리콘막으로 형성될 수 있다.
도시된 바와 같이, 하부의 게이트 전극(152)의 두께(D2)는 하부의 희생막(113)의 두께(D2')보다 더 두꺼울 수 있다. 또한, 하부의 게이트 전극(151, 152, 153) 사이의 층간 절연막(162, 163)의 두께(D1, D3)는 대응하는 하부 희생막(111, 113, 114) 사이의 층간 절연막(162, 163)의 두께(D1', D3')보다 얇을 수 있다.
한편, 상부의 게이트 전극(154)의 두께(D4)는 상부의 희생막(115)의 두께(D4')와 거의 동일할 수 있다. 또한, 상부의 게이트 전극(154, 155) 사이의 층간 절연막(165)의 두께(D5)는 대응하는 상부 희생막(115, 116) 사이의 층간 절연막(165)의 두께(D5')와 거의 동일할 수 있다.
이러한 두께의 차이는 층간 절연막(160)을 구성하는 물질이 하부 희생막(111, 113, 114)을 구성하는 물질과 식각 선택비가 크지 않는 반면, 상부 희생막(115, 116, 117)을 구성하는 물질과는 식각 선택비가 크기 때문에, 메탈 대체 공정에서 층간 절연막(160)이 손실되는 되는 양의 차이에서 비롯한다고 볼 수 있다.
예컨대, 메탈 대체 공정에서 하부 희생막들(111, 113, 114) 사이의 층간 절연막들(161, 162, 163, 164-1)이 식각되어 얇아지는 반면, 상부 희생막(115, 116, 117)들 사이의 층간 절연막들(164-2, 165, 166, 167)은 거의 식각되지 않고 거의 원래의 두께를 유지할 수 있다. 이에 대한 좀더 상세한 설명은 도 10a 내지 도 10k 부분에서 기술한다.
도 6을 참조하면, 실시예에 따른 비휘발성 메모리 소자(1000a)에서, 최외곽의 수직 채널 구조체(LS)의 왼쪽 측면으로는 게이트 전극(150)이 형성되고, 오른쪽 측면으로는 희생막(110)이 형성될 수 있다. 또한, 희생막(110) 모두 폴리실리콘막으로 형성될 수 있다.
도 5의 비휘발성 메모리 소자(1000)의 구조와 달리, 하부의 게이트 전극(152)의 두께(D2)는 하부의 희생막(113)의 두께(D2')와 거의 동일 할 수 있다. 또한, 하부의 게이트 전극(151, 152, 153) 사이의 층간 절연막(162, 163)의 두께(D1, D3)도 대응하는 하부 희생막(111, 113, 114) 사이의 층간 절연막(162, 163)의 두께(D1', D3')와 거의 동일할 수 있다.
이는 전술한 바와 같이, 희생막(110) 전부가 층간 절연막(160)에 대해 식각 선택비가 큰 폴리실리콘막으로 형성됨으로써, 메탈 대체 공정에서 거의 식각되지 않고 원래의 두께를 유지할 수 있기 때문이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 셀 영역의 소자 영역에 대한 단면도들이다. 설명의 편의를 위해 도 2에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 7을 참조하면, 본 실시예에 따른 비휘발성 메모리 소자(1000b)는 도 2의 비휘발성 메모리 소자(1000)와는 SEG층(132a)의 구조 및 공통 소스 라인(106a)의 구조에서 다를 수 있다. 그 외의 부분은 2의 비휘발성 메모리 소자(1000)와 거의 동일 할 수 있다.
구체적으로, 본 실시예의 비휘발성 메모리 소자(1000b)에서, SEG층(132a)의 측면에 홈(G)이 형성될 수 있다. 또한, 공통 소스 라인(106a)은 도 2의 비휘발성 메모리 소자(1000)의 공통 소스 라인(106) 보다 크게 형성될 수 있다. 예컨대, 공통 소스 라인(106a)의 폭(L2)이 분리 절연막(170)의 폭(L1)보다 더 클 수 있다.
이는 SEG층(132a) 및 기판(100)이 실리콘 또는 폴리실리콘 재질이므로, 폴리실리콘 재질의 상부 희생막을 식각할 때 일부가 식각됨에 기인할 수 있다. 이에 대한 좀더 상세한 설명은 도 10a 내지 도 10k에 대한 설명 부분에서 기술한다.
도 8을 참조하면, 본 실시예에 따른 비휘발성 메모리 소자(1000a)는 도 6에서 설명한 비휘발성 메모리 소자(1000a)의 소자 영역을 보여주는 단면도이다. 그에 따라, 본 실시예의 비휘발성 메모리 소자(1000a)는 도 2의 비휘발성 메모리 소자(1000)와 하부의 게이트 전극(151, 152, 153), 그에 대응하는 층간 절연막(161, 162, 163, 164-1) 및 수직 채널 구조체(S)의 하부 부분이 다를 수 있다.
구체적으로, 도 6에서 전술한 바와 같이, 하부의 게이트 전극(151, 152, 153)의 두께는 상부 게이트 전극(154, 155, 156)과 거의 동일 할 수 있다. 또한, 최외곽 수직 채널 구조체(LS)의 오른쪽으로 유지되는 희생막의 두께와도 거의 동일할 수 있다. 하부의 게이트 전극(151, 152, 153) 사이의 층간 절연막(161, 162, 163, 164-1)도 메탈 대체 공정 이전에 두께와 거의 동일할 수 있다.
한편, 수직 채널 구조체(S)의 하부 부분에서, SEG층(132b)은 접지 선택 트랜지스터(GST)의 게이트 전극(151)보다 낮게 형성될 수 있다. 또한, 게이트 유전막(140)이 하부로 연장되어 접지 선택 트랜지스터(GST)의 게이트 전극(151)을 덮는 구조로 형성될 수 있다.
본 실시예의 비휘발성 메모리 소자(1000a)의 구조는 제조 과정 중에 희생막(110) 전부를 폴리실리콘막으로 형성하는 데에서 기인할 수 있다. 본 실시예의 비휘발성 메모리 소자(1000a)의 구조가 형성되는 과정에 대해서는 도 11a 내지 11f에 대한 설명 부분에서 좀더 상세히 기술한다.
도 9a 내지 9d는 도 2의 D 부분을 확대하여 보여주는 단면도들이다.
도 9a를 참조하면, 도 4a에 설명한 바와 같이, 수직 채널 구조체(S)는 게이트 유전막(140), 채널 영역(130), 및 매립 절연막(175)을 포함할 수 있다. 게이트 유전막(140)의 블록킹 절연막(146) 상에는 게이트 전극(152, 153)이 형성될 수 있다.
게이트 전극(152, 153)은 상부 절연막(145) 및 배리어 메탈(152-1, 153-1)에 의해 게이트 유전막(140) 쪽 측면과 상면 및 하면이 둘러싸일 수 있다. 한편, 게이트 유전막(140) 쪽 반대편의 게이트 전극(152, 153)의 측면은 분리 절연막(170)이 형성될 수 있다.
게이트 전극(152, 153)의 상면 및 하면에는 층간 절연막(162, 163, 164-1)이 배치될 수 있다. 층간 절연막(162, 163, 164-1)은 오른쪽 측면으로 수직 채널 구조체(S)의 게이트 유전막(140)과 접하고 왼쪽 측면으로 분리 절연막(170)과 접할 수 있다. 한편, 경우에 따라, 층간 절연막(162, 163, 164-1)의 오른쪽 측면으로는 상부 절연막(145)이 배치될 수도 있다.
도 9b를 참조하면, 본 실시예의 비휘발성 메모리 소자에서, 수직 채널 구조체(S1)는 게이트 유전막(140a)의 구조에서, 도 9a의 수직 채널 구조체(S)와 다를 수 있다. 예컨대, 블록킹 절연막(146a)은 실리콘산화막으로 이루어질 수 있다. 실리콘산화막은 희생막으로 사용된 폴리실리콘막을 부분 산화하여 형성할 수 있다.
실리콘산화막은 수직 채널 구조체(S1)를 형성하기 위하여 제1 개구부(도 10b의 Ta)를 형성할 때, 희생막(110)을 구성하는 폴리실리콘막이 제1 개구부(Ta)를 통해 노출되고, 노출된 폴리실리콘막을 산화시킴으로써 형성될 수 있다.
한편, 블록킹 절연막(146a)의 실리콘산화막 상에는 도 9a에서와 같이 상부 절연막(145), 배리어 메탈(152-1, 153-1) 및 게이트 전극(152, 153)이 배치될 수 있다.
도 9c를 참조하면, 본 실시예의 비휘발성 메모리 소자에서, 게이트 전극(152a, 153a)이 메탈실리사이드로 형성된다는 점에서, 도 9a의 게이트 전극(152, 153)과 다를 수 있다. 예컨대, 메탈 대체 공정에서, 폴리실리콘 재질의 희생막을 전부 제거하지 않고 일부를 남기고, 남은 희생막 상에 메탈막을 형성 한 후, 실리사이드화를 통해 메탈실리사이드를 형성하여 게이트 전극(152a, 153a)을 형성할 수 있다.
도 9d를 참조하면, 본 실시예의 비휘발성 메모리 소자에서, 게이트 전극(152', 153')이 각각 메탈실리사이드막(152a, 153a)과 메탈막(152b, 153b)을 포함한다는 점에서, 도 9a의 게이트 전극(152, 153)과 다를 수 있다. 예컨대, 메탈 대체 공정에서, 폴리실리콘 재질의 희생막을 전부 제거하지 않고 일부를 남기고, 남은 희생막 상에 메탈막을 형성 한 후, 메탈막의 일부 또는 전부와 폴리실리콘막을 실리사이드화하여 메탈실리사이드막(152a, 153a)을 형성하고, 상부에 남은 메탈 또는 추가적으로 형성한 메탈을 메탈막(152b, 153b)으로 형성하여 게이트 전극(152', 153')을 형성할 수 있다.
도 10a 내지 도 10k는 본 발명의 일 실시예에 따른 도 2의 비휘발성 메모리 소자의 제조 과정을 보여주는 단면도들이다.
도 10a를 참조하면, 기판(100) 상에 복수의 층간 절연막(161 ~ 167: 160) 및 복수의 희생막(111, 113 ~ 117: 110)을 교대로 적층한다. 층간 절연막(160)과 희생막(110)은 도시된 바와 같이 제1 층간 절연막(161)을 시작으로 기판(100) 상에 서로 교대로 적층될 수 있다.
희생막(110) 중 하부의 제1 희생막(111, 113, 114)은 층간 절연막(160)에 대해 식각 선택비를 갖는 산화물 또는 질화물 계통의 물질로 형성될 수 있다. 즉, 제1 희생막(111, 113, 114)은 소정 에천트(etchant)에 대하여 층간 절연막(160)보다 높은 식각 속도(etch rate)를 가지고 식각될 수 있는 산화물 또는 질화물로 형성될 수 있고, 그에 따라, 제1 희생막(111, 113, 114) 식각 시에 층간 절연막(160)의 식각이 최소화될 수 있다. 참고로, 식각 선택비는 층간 절연막(160)의 식각 속도에 대한 제1 희생막(111, 113, 114)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예컨대, 층간 절연막(160)은 실리콘산화막 및 실리콘질화막 중의 적어도 한 가지일 수 있고, 제1 희생막(111, 113, 114)은 실리콘산화막, 실리콘카바이드 및 실리콘질화막 중에서 선택되되, 층간 절연막들(160)에 대해 높은 식각 선택비를 갖는 다른 물질일 수 있다.
한편, 상부의 제2 희생막(115, 116, 117)은 층간 절연막(160)에 대하여 높은 식각 선택비를 가지면서, 또한 제1 희생막(111, 113, 114)에 대해서는 식각 선택비가 낮은 물질로 형성될 수 있다. 예컨대, 제2 희생막(115, 116, 117)은 제1 에천트에 대하여 제1 희생막(111, 113, 114)보다 낮은 식각 속도를 가지며, 제2 에천트에 대하여 층간 절연막(160)보다 높은 식각 속도를 갖는 물질로 형성될 수 있다. 좀더 구체적으로, 제1 에천트를 이용하여 제1 희생막(111, 113, 114)을 식각할 때, 제2 희생막(115, 116, 117) 및 층간 절연막들(160)의 식각이 최소화되고, 제2 에천트를 이용하여 제2 희생막(115, 116, 117)을 식각할 때, 층간 절연막(160)의 식각이 최소화될 수 있다.
여기서, 제2 에천트는 할로겐 원소 함유 반응 가스를 포함할 수 있다. 예컨대, 제2 에천트는 Cl2, NF3, ClF3, 및 F2 가스 중 어느 하나의 반응 가스를 포함할 수 있다. 물론, 제2 에천트는 N2 등과 같은 캐리어 가스를 포함할 수도 있다. 본 실시예에서는 제2 희생막(115, 116, 117)을 폴리실리콘막으로 형성할 수 있고, 제2 에천트로 Cl2 반응 가스를 이용할 수 있다. 또한, 폴리실리콘막은 비도핑(Undoped) 폴리실리콘, P형 폴리실리콘, N형 폴리실리콘, 또는 탄소 도핑(C-doped) 폴리실리콘 등을 이용하여 형성할 수 있다.
본 발명의 일 실시예에 따르면, 도시된 바와 같이, 층간 절연막(160)의 두께는 동일하지 않을 수 있다. 예컨대, 층간 절연막(160) 중 최하부의 제1 층간 절연막(161)은 매우 얇은 두께로 형성될 수 있다. 제1 층간 절연막(161)은 상부의 제2 층간 절연막(162 ~ 167)과 동일한 물질로 형성될 수 있지만 다른 물질로 형성될 수도 있다. 물론 제1 층간 절연막(161)이 다른 물질로 형성된 경우에도 희생막들(110)에 대한 식각 선택성은 전술한 바와 동일할 수 있다. 예컨대, 제1 층간 절연막(161)은 일종의 버퍼층으로서, MTO(Middle Temperature Oxide)막으로 형성될 수 있고, 접지 선택 트랜지스터(GST)의 게이트 전극(도 2의 151)을 기판(100)으로부터 절연시키는 기능을 할 수 있다.
층간 절연막(160) 및 희생막(110)의 두께는 도시된 것으로부터 다양하게 변형될 수 있다. 예컨대, 제2 층간 절연막(162 ~ 167) 중 최하부의 층간 절연막(162)과 최상부 2개의 층간 절연막(166, 167)은 비교적 두껍게 형성되나 그 사이의 층간 절연막(163, 164-1, 164-2, 165)은 희생막(110)과 비슷한 두께로 비교적 얇고 균일하게 형성될 수 있다. 또한, 층간 절연막(160) 및 희생막(110)을 구성하는 막들의 층수 역시 다양하게 변형될 수 있다.
한편, 도 10j에서 알 수 있듯이, 메탈 대체 공정 후에, 제1 희생막(111, 113, 114)에 대응하는 하부의 게이트 전극의 두께가 제2 희생막(115, 116, 117)에 대응하는 상부의 게이트 전극의 두께보다 더 두껍게 됨을 알 수 있다. 이는, 제1 희생막(111, 113, 114)의 식각 공정 중에 인접하는 층간 절연막(160)의 일부가 식각되기 때문이다. 따라서, 만약, 메탈 대체 공정 후, 동일한 게이트 전극의 두께를 유지하고자 하는 경우에, 처음에 층간 절연막의 식각을 고려하여 제2 희생막(115, 116, 117)의 두께를 제1 희생막(111, 113, 114)보다 더 두껍게 형성할 수 있다. 즉, 제1 희생막(111, 113, 114)의 두께를 얇게 하고, 제1 희생막(111, 113, 114)에 인접한 층간 절연막(162, 163, 164-1)의 두께는 제2 희생막(115, 116, 117)에 인접한 층간 절연막(164-2, 165, 166, 167)보다 두껍게 형성할 수 있다.
도 10b를 참조하면, 서로 교대로 적층된 층간 절연막(160) 및 희생막(110)을 관통하여 기판(100)의 일부를 노출하는 다수의 제1 개구부(Ta)을 형성한다.
제1 개구부(Ta)는 서로 교대로 적층된 층간 절연막(160) 및 희생막(110) 상에 제1 개구부(Ta)의 위치를 정의하는 소정의 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 층간 절연막(160) 및 희생막(110)을 함께 식각할 수 있는 에천트를 이용하여 이방성 식각함으로써 형성할 수 있다.
한편, 도시된 바와 같이 제1 개구부(Ta) 형성시에 기판(100) 상면에 리세스(R1)가 형성될 수 있다. 경우에 따라, 식각 공정을 정밀하게 컨트롤하여 리세스 없이 기판(100) 상면만을 노출시킬 수도 있다.
제1 개구부(Ta)는 z 방향으로 소정 깊이를 가지는 원형 홀(hole) 형태로 형성될 수 있다. 물론, 제1 개구부들(Ta)의 구조가 원형 홀에 한정되는 것은 아니다. 즉, 형성하고자 하는 채널 영역의 구조에 따라 다양한 형태로 형성될 수 있다. 또한, 제1 개구부(Ta)는 x 방향 및 y 방향(도 2 참조)으로 이격되어 서로 고립된 구조로 형성될 수 있다.
도 10c를 참조하면, 제1 개구부(Ta) 내에 제2 희생막(115, 116, 117)을 덮는 스페이서(201)를 형성한다. 스페이서(201)는 산화막 또는 질화막으로 형성될 수 있고, 상부의 제2 희생막(115, 116, 117)과 그 사이의 층간 절연막(164-2, 165, 166, 167)의 측면을 덮을 수 있다. 기판(100)의 상면이 노출되기만 한다면, 경우에 따라, 스페이서(201)는 제1 희생막(111, 113, 114)의 일부나 전부, 그리고 그 사이의 층간 절연막(161, 162, 163, 164-1)의 측면을 덮을 수도 있다.
이러한 스페이서(201)는 스텝 커버리지가 좋지 않은 증착 공정을 통해 형성될 수 있다. 예컨대, 스페이서(201)는 스텝 커버리지가 불량한 물리화학증착(PVD)법에 의하여 형성할 수 있다. 또한, 스페이서(201)은 스텝 커버리지가 불량하도록 사이클릭(Cyclic) 화학기상증착(CVD)법을 이용하여 형성할 수 있다. 사이클릭 CVD법은 원자층 증착(ALD)법과 CVD법을 혼용하여 박막을 증착하는 방법이다. 사이클릭 CVD법은 원자층 증착법과 같이 주기적으로 반응물들을 공급하고 배출하지만 반응물을 완전히 배출시키지 않고 반응물들 간의 화학반응을 일으켜 증착 속도를 증가시켜 스텝 커버리지를 조절하는 방법이다.
이와 같이 스텝 커버리지가 좋지 않은 증착 공정을 이용하여 상부의 제2 희생막(115, 116, 117)과 그 사이의 층간 절연막(164-2, 165, 166, 167)의 측면 상으로만 스페이서(201)가 형성되도록 할 수 있다. 경우에 따라, 제1 개구부(Ta) 하면에 얇게 증착될 수 있는 스페이서 물질막을 제거하기 위하여 에치백 공정이 추가로 진행될 수도 있다.
또 다른 방법으로, 제1 개구부(Ta)의 하면과 측면, 그리고 최상부의 층간 절연막(167)을 균일하게 덮는 스페이서용 물질막을 형성한 후에, 에치백을 통해 층간 절연막(167)의 상면과 제1 개구부(Ta)의 하면의 물질막을 제거함으로써, 스페이서(201)를 형성할 수도 있다.
도 10d를 참조하면, 선택적 에피택셜 성장을 통해 제1 개구부(Ta)를 통해 노출된 기판(100) 상에 SEG층(132)을 형성한다. SEG층(132)은 도시된 바와 같이 최하부의 희생막(111)보다 높게 형성될 수 있다. 그러나 SEG층(132)의 높이가 이에 한정되는 것은 아니다. 예컨대, 차후에 형성되는 게이트 유전막(140)의 구조나 또는 사용된 최하부 희생막의 재질 등에 기인하여, SEG층(132)은 최하부의 희생막(111)보다 낮게 형성될 수도 있다.
도 10e를 참조하면, SEG층(132) 형성 후, 스페이서(201)를 제거한다. 스페이서(201) 제거를 통해 제2 희생막(115, 116, 117)과 그 사이의 층간 절연막(164-2, 165, 166, 167)의 측면이 제1 개구부(Ta)를 통해 다시 노출될 수 있다.
도 10f를 참조하면, 제1 개구부(Ta)의 내벽 및 하면, 그리고 최상부의 층간 절연막(167)의 상면을 균일하게 덮는 유전막(미도시)을 형성한다. 유전막은 도 2 또는 도 4a에서 전술한 바와 같이 블록킹 절연막, 전하 저장막 및 터널링 절연막을 포함할 수 있다. 따라서, 블록킹 절연막, 전하 저장막 및 터널링 절연막의 순서로 제1 개구부들(Ta) 내부에 적층될 수 있다. 블록킹 절연막, 전하 저장막 및 터널링 절연막은 ALD, CVD 또는 PVD를 이용하여 형성될 수 있다.
이후, 에치백을 통해 제1 개구부(Ta)의 하면, 그리고 최상부의 층간 절연막(167)의 상면에 존재하는 유전막을 제거함으로써, 제1 개구부들(Ta)의 내벽에만 유전막을 유지시켜 게이트 유전막(140)을 형성한다. 한편, 에치백을 통한 제1 개구부(Ta)의 하면의 유전막이 제거됨에 따라 SEG층(132)의 상면이 제1 개구부(Ta)를 통해 다시 노출될 수 있다.
SEG층(132), 게이트 유전막(140), 및 최상부의 층간 절연막(167) 상에 채널막(미도시)을 형성한다. 채널막은 폴리실리콘 또는 단결정실리콘과 같은 반도체 물질로 형성될 수 있다. 상기 반도체 물질은 도핑되지 않거나, p-형 또는 n-형 불순물을 포함할 수 있다. 채널막은 ALD 또는 CVD를 이용하여 균일한 두께로 형성될 수 있다.
이후, 채널막 형성 후, 남은 제1 개구부(Ta)를 절연막(미도시)으로 매립한다. 선택적으로, 절연막을 형성하기 전에, 채널막이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 을 수행할 수 있다. 상기 수소 어닐링 단계에 의하여 채널막 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다.
다음으로, 최상부 층간 절연막(167)의 상면을 덮고 있는 채널막 및 절연막을 제거하기 위해 최상부의 층간 절연막(167)이 노출될 때까지 평탄화 공정, 예컨대, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 및/또는 에치백(etch-back) 공정을 수행할 수 있다. 이에 따라, 제1 개구부(Ta) 내에 채널 영역(130)과 매립 절연막(175)이 형성될 수 있다.
한편, 채널막이 제1 개구부(Ta)를 완전히 매립하는 경우에는 절연막이 별도로 형성되지 않고, 그에 따라 매립 절연막이 제1 개구부(Ta) 내에 형성되지 않을 수 있다.
도 10g를 참조하면, 제1 개구부(Ta) 사이의 층간 절연막(160) 및 희생막(110)을 이방성 식각하여 기판(100)을 노출시키는 다수의 제2 개구부(Tb)를 형성한다. 제2 개구부(Tb)는 y 방향(도 2 참조)으로 연장되는 라인 형태로 형성될 수 있다. 제2 개구부(Tb)는 수직 채널 구조체들(S) 사이에 형성될 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 수직 채널 구조체(S)에 대한 제2 개구부(Tb)의 배치 위치나 개수 등은 달라질 수 있다.
도시된 바와 같이, 상기 이방성 식각에서 과도 식각에 의해 기판(100)에 소정의 깊이의 리세스(R2)가 형성될 수 있다. 제2 개구부들(Tb)의 형성에 따라 층간 절연막(160) 및 희생막(110)의 측면이 노출되고 기판(100)의 상면(Tbs)이 노출될 수 있다. 여기서, 기판(100)의 상면(Tbs)은 리세스(R2)의 바닥면을 의미할 수 있다.
도 10h를 참조하면, 제2 개구부들(Tb)을 통해 노출된 제1 희생막(111, 113, 114)을 제1 식각 공정에 의해 제거하여, 층간 절연막(160) 사이에 정의되는 복수의 제1 측면 개구부(T1)를 형성한다. 제1 측면 개구부(T1) 통해 게이트 유전막(140)의 일부 측면들이 노출될 수 있다.
제1 측면 개구부(T1)는 층간 절연막들(160) 및 제2 희생막(115, 116, 117)에 대해 식각 선택비가 높은 에천트를 사용하여 제1 희생막(111, 113, 114)을 수평적으로 식각하여 형성할 수 있다. 예컨대, 제1 희생막(111, 113, 114)이 실리콘 질화막이고, 제2 희생막(115, 116, 117)이 폴리실리콘막이며, 층간 절연막(160)이 실리콘산화막인 경우, 상기 제1 식각 공정은 인산을 포함하는 에천트를 사용하여 수행될 수 있다. 이러한 제1 식각 공정은 습식 식각 또는 CDE(chemical dry etch)를 포함하는 등방성 식각 공정일 수 있다.
한편, 제1 희생막(111, 113, 114)은 제2 희생막(115, 116, 117)과 비교하여 층간 절연막(160)에 대한 식각 선택비가 크게 높지 않을 수 있다. 그에 따라, 제1 희생막(111, 113, 114) 식각 시에 층간 절연막(160)의 일부가 제거될 수 있다. 그에 따라, 제1 희생막(111, 113, 114)이 제거된 후에, 최하부 층간 절연막(161)과 그 상부의 층간 절연막(162) 간의 거리(D6)가 최하부의 희생막(111) 최초 두께(도 10a의 D6')보다 더 클 수 있다.
도 10i를 참조하면, 제2 개구부들(Tb)을 통해 노출된 제2 희생막(115, 116, 117)을 제2 식각 공정에 통해 제거하여, 다수의 제2 측면 개구부(T2)를 형성한다. 제2 측면 개구부(T2)는 층간 절연막(160)에 대해 식각 선택비가 높은 에천트를 사용하여 제2 희생막(115, 116, 117)을 수평적으로 식각하여 형성할 수 있다.
예컨대, 제2 희생막(115, 116, 117)이 폴리실리콘막이고, 기판(100)이 <100> 결정 방향의 실리콘 기판이며, 층간 절연막들(160)이 실리콘산화막인 경우, 상기 제2 식각 공정은 할로겐 함유 반응 가스를 포함하는 에천트를 사용하여 기상 식각(Gas Phase Etching) 또는 CDE(chemical dry etch)으로 수행될 수 있다. 할로겐 함유 반응 가스는 Cl2, NF3, ClF3, 및 F2 가스 중 어느 하나일 수 있다. 이러한 제2 식각 공정은 등방성 식각 공정일 수 있다.
또한, 제2 식각 공정은 플라즈마 없는(plasmaless) 열 식각(thermal etch) 공정을 통해 수행될 수 있다. 제2 식각 공정의 열 식각 공정은 500℃ 이하로 진행될 수 있다. 이러한 온도 조건의 열 식각 공정을 통해 기판(100) 및 층간 절연막들(160)에 대한 제2 희생막(115, 116, 117)의 식각 선택비를 극대화할 수 있다. 참고로, 열 식각 공정과 관련하여, 할로겐 함유 반응 가스 중 Cl2, NF3, 및 ClF3의 반응 가스는 500℃ 이하의 조건에서 이용될 수 있고, F2 반응 가스는 200℃ 이하의 조건에서 이용될 수 있다.
한편, 차후의 메탈실리사이드로 게이트 전극을 형성하기 위해 제2 희생막(115, 116, 117) 전부를 제거하지 않고 일부가 남도록 제2 식각 공정이 진행될 수 있고, 그에 따라, 기판(100)이나 SEG층(132)의 식각이 보다 억제될 수 있다.
한편, 제2 희생막(115, 116, 117)은 층간 절연막(160)에 대한 매우 높은 식각 선택비를 가질 수 있다. 그에 따라, 제2 희생막(115, 116, 117) 식각 시에 층간 절연막(160)은 거의 식각되지 않을 수 있다. 그에 따라, 제2 희생막(115, 116, 117)이 제거된 후에, 최상부 층간 절연막(167)과 그 하부의 층간 절연막(166) 간의 거리(D6")가 최상부의 희생막(117) 최초 두께(도 10a의 D6')와 거의 동일할 수 있다.
도 10j를 참조하면, 제2 개구부(Tb) 및 측면 개구부(T1, T2)를 도전 물질로 매립한다. 상기 도전 물질은 메탈, 예컨대 텅스텐일 수 있다. 도전 물질에 의한 매립에 의해 측면 개구부(T1, T2)들이 완전히 채워질 수 있다. 한편, 제2 개구부(Tb)는 도시된 바와 같이 하면과 측면 일부만 매립되는 구조로 채워질 수 있다. 경우에 따라, 도전 물질 매립 공정에서 제2 개구부(Tb) 전체가 매립되도록 할 수도 있다.
도 10k를 참조하면, 도전 물질로 매립 후, 제2 개구부들(Tb)에 대응하는 부분을 다시 이방성 식각하여 측면 개구부(T1, T2) 내에만 도전 물질이 매립되게 함으로써, 접지 선택 트랜지스터(GST), 메모리 셀(MC1, MC2, MCn-1, MCn), 및 스트링 선택 트랜지스터(SST) 각각의 게이트 전극들(151 ~ 156: 150)을 형성한다.
본 실시예의 비휘발성 메모리 소자(1000) 제조 공정에서, 게이트 전극(150)은 텅스텐과 같은 메탈로 형성될 수 있다. 물론, 폴리실리콘막으로 형성할 수도 있고, 도 9c 및 도 9d에서 설명한 바와 같이 메탈실리사이드 또는 메탈/메탈실리사이드로 게이트 전극을 형성할 수도 있다. 게이트 전극(150)이 메탈 및/또는 메탈실리사이드로 형성됨으로써, 게이트 전극의 저항을 낮추는데 기여할 수 있다.
참고로, 10h 내지 10j의 공정은 희생막(110)을 메탈로 대체하는 공정이다. 그에 따라, 일반적으로 10h 내지 10j의 공정을 메탈 대체(metal replacement) 공정이라 부른다.
이후, 재형성된 개구부(Tb)를 통해 불순물을 기판(100)에 주입함으로써 불순물 영역(105)을 형성한다. 불순물 영역(105)은 소스 영역일 수 있다. 다음, 불순물 영역 상에 공통 소스 라인(106, CSL)을 형성한다. 공통 소스 라인(106)은 메탈실리사이드, 예컨대, 코발트실리사이드(CoSix)로 형성될 수 있다. 또한, 공통 소스 라인(106)은 메탈실리사이드와 메탈실리사이드 상에 형성된 메탈막을 포함할 수 있다. 여기서, 메탈막은 게이트 전극(150)과 이격된 형태일 수 있다. 메탈막은 W, Al, 또는 Cu 등으로 형성될 수 있다.
다음, 공통 소스 라인(106) 상의 개구부(Tb)를 매립하는 분리 절연막(170)을 형성한다. 분리 절연막(170)은 층간 절연막들(160)과 동일한 물질로 형성될 수 있다. 분리 절연막(170)은 절연 물질의 증착 및 평탄화 공정을 통해 형성될 수 있다.
다음으로, 기판 결과물 전면으로 배선 절연막(192)을 형성하고, 포토리소그라피 공정 및 식각 공정을 통해 배선 절연막(192)을 관통하여, 채널 영역(130)에 콘택하는 비트 라인 콘택 플러그(195)를 형성한다. 이후, x 방향으로 배열된 비트 라인 콘택 플러그(195)들을 연결하는 비트 라인(193)을 배선 절연막(192) 상에 형성한다.
한편, 10f의 공정에서, 수직 채널 구조체(S) 및 최상부 층간 절연막(167) 상에 배선 절연막(192)이 미리 형성될 수도 있다. 그러한 경우에, 도 10g 이하의 공정은 배선 절연막(192)을 층간 절연막(160)으로 취급하여 수행될 수 있고, 분리 절연막(170) 형성 후, 배선 절연막(192) 내에 비트 라인 콘택 플러그(195)가 형성되고, 배선 절연막(192) 및 분리 절연막(170) 상에 비트 라인(193)이 형성될 수 있다.
도 11a 내지 도 11f는 본 발명의 일 실시예에 따른 도 8의 비휘발성 메모리 소자의 제조 과정을 보여주는 단면도들이다.
도 11a를 참조하면, 도 10a에서와 같이 기판(100) 상에 층간 절연막(160) 및 희생막(110)을 교대로 적층한다. 그러나, 도 10a와 달리 희생막(110)은 모두 폴리실리콘막으로 형성될 수 있다. 이후, 도 10b에서와 같이 층간 절연막(160) 및 희생막(110)을 관통하여 기판(100)의 일부를 노출시키는 다수의 제1 개구부(Ta)를 형성한다.
제1 개구부(Ta) 형성 후, 도시된 바와 같이 제1 개구부(Ta) 측벽을 덮은 스페이서(201a)를 형성한다. 도 10c에서는 상부 희생막(115, 116, 117)과 그 사이의 층간 절연막(164-2, 165, 166, 167) 측면에만 스페이서(201)가 형성되었지만, 본 실시예에서는 희생막(110)과 층간 절연막(160) 모든 측면으로 스페이서(201a)가 형성될 수 있다. 이는 희생막(110)이 모두 폴리실리콘막으로 형성되기 때문에, 차후 SEG층(132) 형성 과정에서 영향을 받지 않도록 하기 위함이다.
스페이서(201a)는 제1 개구부(Ta)의 하면과 측면, 그리고 최상부의 층간 절연막(167)을 균일하게 덮는 스페이서용 물질막을 형성한 후에, 에치백을 통해 층간 절연막(167)의 상면과 제1 개구부(Ta)의 하면의 스페이서용 물질막을 제거함으로써, 형성할 수 있다. 이러한 스페이서(201a)는 도 10c에서의 스페이서(201)와 같이 산화막 또는 질화막으로 형성될 수 있다.
도 11b를 참조하면, 선택적 에피택셜 성장을 통해 제1 개구부(Ta)내에 노출된 기판(100) 상에 SEG층(132b)을 형성한다. SEG층(132b)은 도시된 바와 같이 최하부의 희생막(111)보다 낮게 형성될 수 있다. 예컨대, SEG층(132b)은 액티브인 기판(100) 내에만 유지되도록 형성될 수 있다. 이와 같이 기판(100) 내에만 SEG층을 형성하는 것을 일반(Normal) SEG 공정에 대비하여 Just-Active SEG 공정이라고 부른다.
도 11c를 참조하면, SEG층(132b) 형성 후, SEG층(132b) 상부의 스페이서(201a)를 제거한다. 스페이서(201a) 제거를 통해 희생막(110) 및 층간 절연막(160)의 측면이 제1 개구부(Ta)를 통해 다시 노출될 수 있다. 앞서, 만약, SEG층(132b)이 최하부의 희생막(111)보다 높게 형성되는 경우, 스페이서 제거 공정에서, 최하부의 희생막(111)의 측면 부분의 스페이서가 제거되지 않을 수 있다. 그에 따라, 차후의 게이트 유전막(140)의 형성 공정에 지장을 초래할 수 있다.
도 11d를 참조하면, 스페이서(201a) 제거 후, 도 10f에서와 같이, 게이트 유전막(140), 채널 영역(130) 및 매립 절연막(175)을 형성하여 수직 채널 구조체(S)를 형성한다. 수직 채널 구조체(S) 형성에 대해서는 도 10f 부분에서 상세히 설명하였으므로 여기에서는 생략한다.
도 11e를 참조하면, 제1 개구부(Ta) 사이의 층간 절연막(160) 및 희생막(110)을 이방성 식각하여 기판(100)을 노출시키는 다수의 제2 개구부(Tb)를 형성한다. 제2 개구부(Tb)는 y 방향(도 2 참조)으로 연장되는 라인 형태로 형성될 수 있다. 제2 개구부(Tb)는 수직 채널 구조체들(S) 사이에 형성될 수 있다.
본 실시예의 제2 개구부(Tb) 형성 공정에서도 과도 식각을 통해 기판(100)에 소정의 깊이의 리세스(R2)가 형성될 수 있다. 제2 개구부(Tb)를 통해 층간 절연막(160) 및 희생막(110)의 측면이 노출되고, 기판(100)에 형성된 리세스(R2)의 바닥면이 노출될 수 있다.
도 11f를 참조하면, 제2 개구부들(Tb)을 통해 노출된 희생막(110)을 식각 공정에 통해 제거하여, 다수의 제3 측면 개구부(T3)를 형성한다. 제3 측면 개구부(T3)는 층간 절연막(160)에 대해 식각 선택비가 높은 에천트를 사용하여 희생막(110)을 수평적으로 식각하여 형성할 수 있다. 식각 공정은 도 10i에서 설명한 제2 식각 공정과 동일한 공정 조건으로 진행될 수 있다.
즉, 본 실시예에서, 희생막(110)은 모두 폴리실리콘막으로 형성되므로, 도 10i에서 폴리실리콘막의 제2 희생막(115, 116, 117)을 제거하는 공정과 동일한 공정 조건으로 진행할 수 있다. 또한, 도 10i 부분에서 설명한 대부분의 내용이 본 실시예의 과정에 동일하게 적용될 수 있다.
한편, 폴리실리콘막의 희생막(110)은 층간 절연막(160)에 대한 매우 높은 식각 선택비를 가질 수 있다. 그에 따라, 희생막(110) 식각 시에 층간 절연막(160)은 거의 식각되지 않을 수 있다. 그 결과, 희생막(110)이 제거된 후에, 층간 절연막(160) 사이의 간격은 처음 희생막(110)의 두께와 거의 동일할 수 있다.
이후, 도 10j 및 10k에서와 같이 게이트 전극, 불순물 영역, 공통 소스 라인, 분리 절연막, 배선 절연막, 비트 라인 콘택 플러그, 비트 라인 등을 형성하여, 도 8의 비휘발성 메모리 소자(1000a)를 제조할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 개략적으로 보여주는 블록 구조도이다.
도 12를 참조하면, 비휘발성 메모리 소자(700)에서 NAND 셀 어레이(750)는 코어 회로 유니트(770)와 결합될 수 있다. 예를 들면, NAND 셀 어레이(750)는 도 2, 도 3c, 도 5 내지 도 9d에 따른 수직 구조의 비휘발성 메모리 소자를 포함할 수 있다. 코어 회로 유니트(770)는 제어 로직(771), 로우 디코더(772), 칼럼 디코더(773), 감지 증폭기(774) 및 페이지 버퍼(775)를 포함할 수 있다.
제어 로직(771)은 로우 디코더(772), 칼럼 디코더(773) 및 페이지 버퍼(775)와 통신할 수 있다. 로우 디코더(772)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 및 복수의 접지 선택 라인(GSL)을 통해 NAND 셀 어레이(750)와 통신할 수 있다. 칼럼 디코더(773)는 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(750)와 통신할 수 있다. 감지 증폭기(774)는 NAND 셀 어레이(750)로부터 신호가 출력될 때 칼럼 디코더(773)와 연결되고, NAND 셀 어레이(750)로 신호가 전달될 때는 칼럼 디코더(773)와 연결되지 않을 수 있다.
예를 들면, 제어 로직(771)은 로우 어드레스 신호를 로우 디코더(772)에 전달하고, 로우 디코더(772)는 이러한 신호를 디코딩하여 스트링 선택 라인(SSL), 워드 라인(WL) 및 접지 선택 라인(GSL)을 통해서 NAND 셀 어레이(750)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(771)은 칼럼 어드레스 신호를 칼럼 디코더(773) 또는 페이지 버퍼(775)에 전달하고, 칼럼 디코더(773)는 이 신호를 디코딩하여 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(750)에 칼럼 어드레스 신호를 전달할 수 있다. NAND 셀 어레이(750)의 신호는 칼럼 디코더(773)를 통해서 감지 증폭기(774)에 전달되고, 여기에서 증폭되어 페이지 버퍼(775)를 거쳐서 제어 로직(771)에 전달될 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록 구조도이다.
도 13을 참조하면, 메모리 시스템(800)은 하우징(830)에 내장된 제어기(810) 및 메모리(820)를 포함할 수 있다. 상기 제어기(810) 및 메모리(820)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(810)의 명령에 따라서 메모리(820) 및 제어기(810)는 데이터를 주고 받을 수 있다. 이에 따라, 메모리 시스템(800)은 메모리(820)에 데이터를 저장하거나 또는 메모리(820)로부터 데이터를 외부로 출력할 수 있다.
예를 들면, 메모리(820)는 도 2, 도 3c, 도 5 내지 도 9d에 따른 수직 구조의 비휘발성 메모리 소자를 포함할 수 있다. 이러한 메모리 시스템(800)은 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 시스템(800)은 멀티미디어 카드 (multi media card: MMC), 보안 디지털 카드 (secure digital card: SD), 또는 고상 디스크(solid state disk: SSD)를 포함할 수 있다.
도 14는 본 발명의 일 실시예에 따른 전자 시스템을 개략적으로 보여주는 블록 구조도이다.
도 14를 참조하면, 전자 시스템(900)은 프로세서(910), 입/출력 장치(930) 및 메모리 칩(920)을 포함할 수 있고, 이들은 버스(940)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(910)는 프로그램을 실행하고, 전자 시스템(900)을 제어하는 역할을 할 수 있다. 입/출력 장치(930)는 전자 시스템(900)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(900)은 입/출력 장치(930)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리 칩(920)은 프로세서(910)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들면, 메모리 칩(920)은 도 2, 도 3c, 도 5 내지 도 9d에 따른 수직 구조의 비휘발성 메모리 소자 중 어느 하나의 비휘발성 메모리 소자를 포함할 수 있다.
상기 전자 시스템(900)은 메모리 칩(920)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 고상 디스크 (solid state disk: SSD), 가전 제품 (household appliances) 등에 이용될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 기판 105: 소스 영역 106: 공통 소스 라인
110: 희생막 130: 채널 영역 132, 132a, 132b: SEG층
140: 게이트 유전막 142: 터널링 절연막 144: 전하 저장막,
146: 블록킹 절연막 145: 상부 절연막 152-1, 153-1: 배리어 메탈
150: 게이트 전극 160: 층간 절연막 170: 분리 절연막
175: 매립 절연막 192: 배선 절연막 193: 비트 라인
195: 비트 라인 콘택 플러그

Claims (10)

  1. 블록 단위로 셀 영역이 정의된 기판;
    상기 셀 영역 내의 상기 기판 상으로 수직 신장하여 형성되고 서로 이격되어 있는 복수의 수직 채널 구조; 및
    상기 셀 영역 내의 상기 기판 상으로 상기 수직 채널 구조의 측벽을 따라서 교대로 적층되되, 메탈막 및 메탈 실리사이드막 중 적어도 하나를 구비한 복수의 게이트 전극 및 복수의 층간 절연막;을 포함하고,
    상기 셀 영역은 메모리 셀들이 배치된 소자 영역, 상기 기판에 대해 수평 방향으로 상기 셀 영역의 외곽 부분에 배치되고 계단 구조를 가지며 상기 복수의 게이트 전극이 상기 기판에 대해 수평으로 연장되어 수직 콘택을 통해 워드 라인으로 연결되는 연결 영역, 및 상기 기판에 대해 수평 방향으로 상기 셀 영역의 외곽 부분에 배치되고 상기 수직 채널 구조들이 배치되는 더미 영역을 구비하고,
    상기 더미 영역의 상기 수직 채널 구조들 중 적어도 하나의 측벽 상에 상기 복수의 게이트 전극 중 적어도 하나에 대응하여 폴리실리콘막이 형성되어 있고,
    상기 수직 콘택은 상기 계단 구조 부분에 배치되고 높이가 서로 다른, 수직형 비휘발성 메모리 소자.
  2. 제1 항에 있어서,
    상기 더미 영역은 질화막 또는 산화막의 희생막과 상기 층간 절연막을 포함하고,
    상기 더미 영역에서, 상기 기판에서 제1 높이까지는 상기 층간 절연막과 희생막이 교대로 적층되고, 상기 제1 높이 이후부터 상기 층간 절연막과 상기 폴리실리콘막이 교대로 적층되는 수직형 비휘발성 메모리 소자.
  3. 제2 항에 있어서,
    상기 제1 높이까지 상기 더미 영역의 일부의 상기 층간 절연막의 두께는 상기 게이트 전극 사이의 상기 층간 절연막보다 두껍고,
    상기 제1 높이 이후에 상기 더미 영역의 상기 층간 절연막의 두께는 상기 게이트 전극 사이의 상기 층간 절연막의 두께와 실질적으로 동일한 수직형 비휘발성 메모리 소자.
  4. 제1 항에 있어서,
    상기 게이트 전극의 두께는 실질적으로 모두 동일하거나, 또는 일부의 상기 게이트 전극의 두께가 나머지 일부의 상기 게이트 전극의 두께와 다른 수직형 비휘발성 메모리 소자.
  5. 제1 항에 있어서,
    상기 셀 영역은 상기 게이트 전극이 연장하는 방향으로 연장되고 상기 게이트 전극들을 서로 분리하는 복수의 분리 절연막을 포함하고,
    상기 복수의 게이트 전극 및 복수의 층간 절연막은 상기 분리 절연막의 측벽을 따라 교대로 적층되며,
    상기 게이트 전극은 상기 수직 채널 구조와 상기 분리 절연막 사이에서 균일한 두께를 갖는 수직형 비휘발성 메모리 소자.
  6. 제1 항에 있어서,
    상기 더미 영역은 상기 층간 절연막을 포함하고,
    상기 더미 영역에서, 상기 층간 절연막과 상기 폴리실리콘막이 교대로 적층된 수직형 비휘발성 메모리 소자.
  7. 제6 항에 있어서,
    상기 게이트 전극의 두께가 실질적으로 모두 동일한 수직형 비휘발성 메모리 소자.
  8. 제1 항에 있어서,
    상기 수직 채널 구조는 외측에서 내측으로 순차적으로 적층된 제1 산화막, 질화막, 제2 산화막, 및 실리콘막을 포함하고,
    상기 게이트 전극과 제1 산화막 사이에는 알루미늄산화막이 배치되고,
    상기 더미 영역에서, 상기 폴리실리콘막은 상기 제1 산화막 상에 배치된 수직형 비휘발성 메모리 소자.
  9. 기판;
    상기 기판 상으로 수직 신장하여 형성되고 서로 이격되어 있는 복수의 셀 스트링 어레이; 및
    상기 기판 상으로 수직 신장하여 형성되고 상기 셀 스트링 어레이를 서로 분리하는 복수의 분리 절연막;을 포함하고,
    상기 셀 스트링 어레이는, 상기 기판 상으로 수직 신장하여 형성된 수직 채널 구조와 상기 수직 채널 구조의 측벽을 따라서 교대로 적층된 복수의 게이트 전극을 구비한 복수 개의 셀 스트링을 구비하고,
    상기 복수의 셀 스트링 어레이 중 외곽에 배치된 상기 셀 스트링 어레이 내의 적어도 하나의 상기 수직 채널 구조의 측벽 상에 상기 복수의 게이트 전극 중 적어도 하나에 대응하여 상기 복수의 게이트 전극과 다른 도전막이 형성되어 있고,
    상기 게이트 전극은 상기 기판에 대해 수평 방향으로 연장되어 계단 구조를 갖는 연결 영역에서 수직 콘택을 통해 워드 라인에 연결되고, 상기 수직 콘택은 상기 계단 구조 부분에 배치되어 높이가 서로 다른, 수직형 비휘발성 메모리 소자.
  10. 제9 항에 있어서,
    상기 다른 도전막은 폴리실리콘막이고,
    상기 외곽에 배치된 상기 셀 스트링 어레이는 더미 영역을 구성하며,
    상기 더미 영역은, 상기 폴리실리콘막이 계단 구조로 형성된 영역을 포함하는 수직형 비휘발성 메모리 소자.

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