KR102246877B1 - 집적도를 향상시킨 3차원 플래시 메모리 및 그 제조 방법 - Google Patents

집적도를 향상시킨 3차원 플래시 메모리 및 그 제조 방법 Download PDF

Info

Publication number
KR102246877B1
KR102246877B1 KR1020190022149A KR20190022149A KR102246877B1 KR 102246877 B1 KR102246877 B1 KR 102246877B1 KR 1020190022149 A KR1020190022149 A KR 1020190022149A KR 20190022149 A KR20190022149 A KR 20190022149A KR 102246877 B1 KR102246877 B1 KR 102246877B1
Authority
KR
South Korea
Prior art keywords
substrate
flash memory
source line
manufacturing
vertical string
Prior art date
Application number
KR1020190022149A
Other languages
English (en)
Other versions
KR20200103942A (ko
Inventor
송윤흡
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020190022149A priority Critical patent/KR102246877B1/ko
Priority to US17/432,473 priority patent/US20220139953A1/en
Priority to CN202080015493.XA priority patent/CN113474891A/zh
Priority to PCT/KR2020/001274 priority patent/WO2020175805A1/ko
Publication of KR20200103942A publication Critical patent/KR20200103942A/ko
Application granted granted Critical
Publication of KR102246877B1 publication Critical patent/KR102246877B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H01L27/11582—
    • H01L27/1122—
    • H01L27/1157—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

집적도를 향상시킨 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상에 일 방향으로 연장 형성되는 적어도 하나의 수직 스트링-상기 적어도 하나의 수직 스트링은, 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 둘러싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-; 상기 적어도 하나의 수직 스트링에 대해 수직적으로 연결되도록 적층되는 복수의 전극층들; 및 상기 기판에 매몰되며 형성되는 소스 라인을 포함한다.

Description

집적도를 향상시킨 3차원 플래시 메모리 및 그 제조 방법{THREE DIMENSIONAL FLASH MEMORY WITH IMPROVED DEGREE OF INTEGRATION AND MANUFACTURING METHOD THEREOF}
아래의 실시예들은 3차원 플래시 메모리 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 3차원 플래시 메모리의 집적도를 향상시키는 기술에 관한 것이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 전극 구조체(215)의 사이에 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(240)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(240)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(240) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 공통 소스 라인들(CSL이 제1 방향으로 연장될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(240)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(240)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(240)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(240)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(240)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(240)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250)는 나머지 수평 구조체들(240)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(240)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는 공통 소스 라인(CSL)이 기판 상부에서 일정 공간을 차지하며 형성되는 구조를 갖기 때문에, 수평 집적도를 개선하는데 한계를 가지고 있다.
이에, 기존의 3차원 플래시 메모리가 갖는 한계를 극복할 수 있는 기술이 제안될 필요가 있다.
일 실시예들은 3차원 플래시 메모리의 집적도를 향상시킨 기술을 제안하고자 한다.
보다 상세하게, 일 실시예들은 소스 라인을 기판에 매몰시켜 형성함으로써, 집적도를 향상시킨 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상에 일 방향으로 연장 형성되는 적어도 하나의 수직 스트링-상기 적어도 하나의 수직 스트링은, 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 둘러싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-; 상기 적어도 하나의 수직 스트링에 대해 수직적으로 연결되도록 적층되는 복수의 전극층들; 및 상기 기판에 매몰되며 형성되는 소스 라인을 포함한다.
일측에 따르면, 3차원 플래시 메모리는, 상기 소스 라인의 상부에 상기 기판에 매몰되며 형성되는 N+ 도핑된 폴리실리콘층을 더 포함하는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 소스 라인은, 상기 적어도 하나의 수직 스트링에 의해 공통되며 사용 가능하도록 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 소스 라인은, 상기 적어도 하나의 수직 스트링에 의해 공통되며 사용 가능하도록 상기 기판 내 상기 적어도 하나의 수직 스트링에 대응하는 영역에 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 소스 라인은, 상기 적어도 하나의 수직 스트링에 의해 공통되며 사용 가능하도록 상기 기판 내 임의의 영역에 상기 적어도 하나의 수직 스트링과 전기적으로 연결되며 형성되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판의 일부분을 식각하는 단계; 상기 기판의 일부분이 식각된 공간에 희생막을 생성하는 단계; 상기 희생막을 포함하는 기판 상에 일 방향으로 적어도 하나의 수직 스트링을 연장 형성하고, 상기 적어도 하나의 수직 스트링에 대해 수직적으로 연결되도록 적층되는 복수의 전극층들을 생성하는 단계; 및 상기 희생막을 제거하여 상기 희생막이 제거된 공간에 상기 기판에 매몰되도록 소스 라인을 형성하는 단계를 포함한다.
일측에 따르면, 상기 희생막을 생성하는 단계는, 상기 희생막의 상부에 상기 기판에 매몰되도록 N+ 도핑된 폴리실리콘층을 형성하는 단계를 더 포함할 수 있다.
다른 일측에 따르면, 상기 기판의 일부분을 식각하는 단계는, 상기 기판의 일부분이 식각된 공간에 형성될 소스 라인이 상기 적어도 하나의 수직 스트링에 의해 공통되며 사용 가능하도록 상기 기판의 일부분을 식각하는 단계인 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판의 일부분을 식각하는 단계; 상기 기판의 일부분이 식각된 공간에 희생막을 생성하는 단계; 상기 희생막을 포함하는 기판 상에 일 방향으로 적어도 하나의 수직 스트링을 연장 형성하고, 상기 적어도 하나의 수직 스트링에 대해 수직적으로 연결되도록 적층되는 복수의 희생층들을 생성하는 단계; 상기 복수의 희생층들을 제거하여 상기 복수의 희생층들이 제거된 공간들에 복수의 전극층들을 형성하는 단계; 및 상기 희생막을 제거하여 상기 희생막이 제거된 공간에 상기 기판에 매몰되도록 소스 라인을 형성하는 단계를 포함한다.
일측에 따르면, 상기 복수의 전극층들을 형성하는 단계 및 상기 소스 라인을 형성하는 단계는, 동시에 수행되는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 희생막을 생성하는 단계는, 상기 희생막의 상부에 상기 기판에 매몰되도록 N+ 도핑된 폴리실리콘층을 형성하는 단계를 더 포함할 수 있다.
또 다른 일측에 따르면, 상기 기판의 일부분을 식각하는 단계는, 상기 기판의 일부분이 식각된 공간에 형성될 소스 라인이 상기 적어도 하나의 수직 스트링에 의해 공통되며 사용 가능하도록 상기 기판의 일부분을 식각하는 단계인 것을 특징으로 할 수 있다.
일 실시예들은 3차원 플래시 메모리의 집적도를 향상시킨 기술을 제안할 수 있다.
보다 상세하게, 일 실시예들은 소스 라인을 기판에 매몰시켜 형성함으로써, 집적도를 향상시킨 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이다.
도 4 내지 6은 도 3을 참조하여 설명된 3차원 플래시 메모리의 다양한 구현 예시를 나타낸 도면이다.
도 7은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 8 내지 11은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 도면이다.
도 12는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 13 내지 16은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 도면이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이고, 도 4 내지 6은 도 3을 참조하여 설명된 3차원 플래시 메모리의 다양한 구현 예시를 나타낸 도면이다.
도 3 내지 6을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는, 적어도 하나의 수직 스트링(310), 복수의 전극층들(320) 및 소스 라인(330)을 포함한다.
적어도 하나의 수직 스트링(310)은, 기판(340) 상 일 방향(예컨대, 도 2에서의 z축 방향)으로 연장 형성되며, 일 방향으로 연장 형성되는 채널층(311) 및 채널층(311)을 둘러싸도록 일 방향으로 연장 형성되는 전하 저장층(312)을 포함한다. 채널층(311)은 단결정질의 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 형성될 수 있으며, 기판(340)을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있다. 전하 저장층(312)은, 복수의 전극층들(320)을 통해 유입되는 전류로부터 전하를 저장하는 구성요소로서, 일례로, ONO(Oxide-Nitride-Oxide)의 구조로도 형성될 수 있다. 이하, 전하 저장층(312)이 기판(340)에 대해 직교하는 일 방향으로 연장 형성되는 수직 요소만을 포함하는 것으로 설명되나, 이에 제한되거나 한정되지 않고 복수의 전극층들(320)과 평행하며 접촉되는 수평 요소도 더 포함할 수 있다.
또한, 도면에는 도시되지 않았지만, 적어도 하나의 수직 스트링(310)의 상부에는 드레인 라인(미도시)이 연결될 수 있다.
복수의 전극층들(320)은 적어도 하나의 수직 스트링(310)에 대해 수직적으로 연결되도록 적층되며, 제1 방향과 직교하는 제2 방향(예컨대, 도 2에서의 y축 방향)으로 연장 형성된다. 복수의 전극층들(320)의 구성 물질로는 텅스텐, 티타늄, 탄탈륨 등의 도전성 물질이 사용될 수 있다.
소스 라인(330)은 기판(340)에 매몰되며 텅스텐, 티타늄, 탄탈륨 등의 도전성 물질로 형성된다. 이처럼 소스 라인(330)이 기판(340)에 매몰되며 형성되기 때문에, 일 실시예에 따른 3차원 플래시 메모리(300)는 소스 라인(330)이 기판(340) 상부에서 일정 공간을 차지하며 형성되는 구조보다 현저한 집적도 향상을 도모할 수 있다. 이와 같은 소스 라인(330)은 기판(340) 자체에 형성될 뿐만 아니라, 도 4와 같이 기판(340) 내 N+ Junction 영역(341)에 매몰되도록 형성될 수도 있다.
이 때, 소스 라인(330)은 적어도 하나의 수직 스트링(310)에 의해 공통되며 사용 가능하도록 형성되는 것을 특징으로 한다. 예를 들어, 소스 라인(330)은 도 3과 같이 적어도 하나의 수직 스트링(310)에 의해 공통되며 사용 가능하도록 기판(340) 내 적어도 하나의 수직 스트링(310)에 대응하는 영역에 형성될 수 있다. 다른 예를 들면, 소스 라인(330)은 도 5와 같이 적어도 하나의 수직 스트링(310)에 의해 공통되며 사용 가능하도록 기판(310) 내 임의의 영역에 적어도 하나의 수직 스트링(310)과 전기적으로 연결되며 형성될 수도 있다.
또한, 소스 라인(330)의 상부에는 기판(340)에 매몰되며 형성되는 N+ 도핑된 폴리실리콘층(350)이 배치될 수 있으나, 이에 제한되거나 한정되지 않고 N+ 도핑된 폴리실리콘층(350)은 적응적으로 생략 가능하다.
이상 설명된 기판(340)에 매몰되도록 형성되는 소스 라인(330)의 다양한 구현 예시는 도 4 내지 도 6과 같다.
도 7은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 8 내지 11은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 도면이다.
이하, 3차원 플래시 메모리의 제조 방법에 의해 제조된 3차원 플래시 메모리는 도 3을 참조하여 상술된 구조를 갖게 된다. 또한, 이하, 3차원 플래시 메모리의 제조 방법을 수행하는 주체로는, 자동화 및 기계화된 제조 시스템이 사용될 수 있다.
도 7 내지 11을 참조하면, 일 실시예에 따른 제조 시스템은, 단계(S710)에서 도 8과 같이 기판(810)의 일부분(811)을 식각한다. 특히, 단계(S710)에서 제조 시스템은, 기판(810)의 일부분(811)이 식각된 공간(812)에 형성될 소스 라인(1110)이 적어도 하나의 수직 스트링(1010)에 의해 공통되며 사용 가능하도록 기판(810)의 일부분(811)을 식각할 수 있다. 예를 들어, 제조 시스템은 소스 라인(1110)이 적어도 하나의 수직 스트링(1010)에 의해 공통되며 사용 가능하도록 기판(810) 내 적어도 하나의 수직 스트링(1010)에 대응하는 영역인 일부분(811)을 식각할 수 있다. 다른 예를 들면, 제조 시스템은 소스 라인(1110)이 적어도 하나의 수직 스트링(1010)에 의해 공통되며 기판(810) 내 임의의 영역에서 적어도 하나의 수직 스트링(1010)과 전기적으로 연결되도록 상기 임의의 영역인 일부분(811)을 식각할 수 있다.
이 때, 단계(S710)에서 제조 시스템은 다양한 물리적, 화학적 식각 방식을 활용할 수 있다.
이어서, 제조 시스템은 단계(S720)에서 도 9와 같이 기판(810)의 일부분(811)이 식각된 공간(812)에 희생막(910)을 생성한다. 이 때, 단계(S720)에서 제조 시스템은 희생막(910)을 생성하는 과정에서, 희생막(910)의 상부에 기판(810)에 매몰되도록 N+ 도핑된 폴리실리콘층(920)을 형성할 수 있다. N+ 도핑된 폴리실리콘층(920)은 적응적으로 생략 가능하다.
그 다음, 제조 시스템은 단계(S730)에서 도 10과 같이 희생막(910)을 포함하는 기판(810) 상에 일 방향으로 적어도 하나의 수직 스트링(1010)을 연장 형성하고, 적어도 하나의 수직 스트링(1010)에 대해 수직적으로 연결되도록 적층되는 복수의 전극층들(1020)을 생성한다. 보다 상세하게, 제조 시스템은 채널층(1011)과 채널층(1011)을 둘러싸는 전하 저장층(1012)으로 구성되는 적어도 하나의 수직 스트링(1010)을 기판(810) 상 일 방향으로 연장 형성할 수 있다. 이 때, 채널층(1011)은 기판(810)을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등을 통해 단결정질의 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 형성될 수 있으며, 전하 저장층(1012)은 복수의 전극층들(1020)을 통해 유입되는 전류로부터 전하를 저장하도록 예컨대, ONO(Oxide-Nitride-Oxide)의 구조로 형성될 수 있다.
단계(S730)에서 적어도 하나의 수직 스트링(1010)과 복수의 전극층들(1020)이 동시에 형성되는 것으로 설명되었으나, 실질적으로는 복수의 전극층들(1020)과 복수의 절연층들(미도시)이 교번하며 적층된 몰드 구조체가 기판(810) 상에 배치된 뒤, 몰드 구조체를 일 방향으로 관통하도록 적어도 하나의 수직 홀이 형성되고, 적어도 하나의 수직 홀에 적어도 하나의 수직 스트링(1010)이 형성될 수 있다.
그 후, 제조 시스템은 단계(S740)에서 도 11과 같이 희생막(910)을 제거하여 희생막(910)에 제거된 공간에 기판(810)에 매몰되도록 소스 라인(1110)을 형성한다. 여기서, 단계(S740)에서 제조 시스템은, 텅스텐, 티타늄, 탄탈륨 등의 도전성 물질로 소스 라인(1110)을 형성할 수 있다.
이처럼 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은, 소스 라인(1110)을 형성함에 있어 희생막(910)을 이용함으로써, 공정 복잡도를 현저히 낮추는 기술 효과를 도모할 수 있다.
또한, 제조 시스템은 복수의 전극층들(1020)을 형성하는 과정에서도 희생층을 활용할 수 있다. 이에 대한 상세한 설명은 아래에서 기재하기로 한다.
도 12는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 13 내지 16은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 도면이다.
이하, 3차원 플래시 메모리의 제조 방법에 의해 제조된 3차원 플래시 메모리는 도 3을 참조하여 상술된 구조를 갖게 된다. 또한, 이하, 3차원 플래시 메모리의 제조 방법을 수행하는 주체로는, 자동화 및 기계화된 제조 시스템이 사용될 수 있다.
도 12 내지 16을 참조하면, 다른 일 실시예에 따른 제조 시스템은, 단계(S1210)에서 도 13과 같이 기판(1310)의 일부분(1311)을 식각한다. 특히, 단계(S1210)에서 제조 시스템은, 기판(1310)의 일부분(1311)이 식각된 공간(1312)에 형성될 소스 라인(1640)이 적어도 하나의 수직 스트링(1510)에 의해 공통되며 사용 가능하도록 기판(1310)의 일부분(811)을 식각할 수 있다. 예를 들어, 제조 시스템은 소스 라인(1640)이 적어도 하나의 수직 스트링(1510)에 의해 공통되며 사용 가능하도록 기판(1310) 내 적어도 하나의 수직 스트링(1510)에 대응하는 영역인 일부분(1311)을 식각할 수 있다. 다른 예를 들면, 제조 시스템은 소스 라인(1640)이 적어도 하나의 수직 스트링(1510)에 의해 공통되며 기판(1310) 내 임의의 영역에서 적어도 하나의 수직 스트링(1510)과 전기적으로 연결되도록 상기 임의의 영역인 일부분(1311)을 식각할 수 있다.
이 때, 단계(S1210)에서 제조 시스템은 다양한 물리적, 화학적 식각 방식을 활용할 수 있다.
이어서, 제조 시스템은 단계(S1220)에서 도 14와 같이 기판(1310)의 일부분(1311)이 식각된 공간(1312)에 희생막(1410)을 생성한다. 이 때, 단계(S1220)에서 제조 시스템은 희생막(1410)을 생성하는 과정에서, 희생막(1410)의 상부에 기판(1310)에 매몰되도록 N+ 도핑된 폴리실리콘층(1420)을 형성할 수 있다. N+ 도핑된 폴리실리콘층(1420)은 적응적으로 생략 가능하다.
그 다음, 제조 시스템은 단계(S1230)에서 도 15와 같이 희생막(1410)을 포함하는 기판(1310) 상에 일 방향으로 적어도 하나의 수직 스트링(1510)을 연장 형성하고, 적어도 하나의 수직 스트링(1510)에 대해 수직적으로 연결되도록 적층되는 복수의 희생층들(1520)을 생성한다.
보다 상세하게, 제조 시스템은 채널층(1511)과 채널층을 둘러싸는 전하 저장층(1512)으로 구성되는 적어도 하나의 수직 스트링(1010)을 기판(1310) 상 일 방향으로 연장 형성할 수 있다. 이 때, 채널층(1511)은 기판(1310)을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등을 통해 단결정질의 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 형성될 수 있으며, 전하 저장층(1512)은 복수의 전극층들(1610)을 통해 유입되는 전류로부터 전하를 저장하도록 예컨대, ONO(Oxide-Nitride-Oxide)의 구조로 형성될 수 있다.
단계(S1230)에서 적어도 하나의 수직 스트링(1510)과 복수의 희생층들(1520)이 동시에 형성되는 것으로 설명되었으나, 실질적으로는 복수의 희생층들(1520)과 복수의 절연층들(미도시)이 교번하며 적층된 몰드 구조체가 기판(1310) 상에 배치된 뒤, 몰드 구조체를 일 방향으로 관통하도록 적어도 하나의 수직 홀이 형성되고, 적어도 하나의 수직 홀에 적어도 하나의 수직 스트링(1510)이 형성될 수 있다.
그 다음, 제조 시스템은 단계(S1240)에서 도 16과 같이 복수의 희생층들(1520)을 제거하여 복수의 희생층들(1520)이 제거된 공간들에 복수의 전극층들(1610)을 형성한다.
그 후, 제조 시스템은 단계(S1250)에서 도 16과 같이 희생막(1410)을 제거하여 희생막(1410)에 제거된 공간에 기판(1310)에 매몰되도록 소스 라인(1620)을 형성한다. 여기서, 단계(S1250)에서 제조 시스템은, 텅스텐, 티타늄, 탄탈륨 등의 도전성 물질로 소스 라인(1620)을 형성할 수 있다.
특히, 단계들(S1240 및 S1250)은 동시에 수행되는 것을 특징으로 한다. 즉, 복수의 희생층들(1520)과 희생막(1410)이 동시에 제거된 뒤, 증착 공정을 통해 복수의 전극층들(1610) 및 소스 라인(1620)이 동시에 형성될 수 있다.
이처럼 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은, 복수의 전극층들(1610)과 소스 라인(1620)을 동시에 형성함으로써, 공정을 단순화하는 기술 효과를 도모할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (12)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 기판의 일부분을 식각하는 단계;
    상기 기판의 일부분이 식각된 공간에 희생막을 생성하는 단계;
    상기 희생막을 포함하는 기판 상에 일 방향으로 적어도 하나의 수직 스트링을 연장 형성하고, 상기 적어도 하나의 수직 스트링에 대해 수직적으로 연결되도록 적층되는 복수의 전극층들을 생성하는 단계; 및
    상기 희생막을 제거하여 상기 희생막이 제거된 공간에 상기 기판에 매몰되도록 소스 라인을 형성하는 단계
    를 포함하는 3차원 플래시 메모리의 제조 방법.
  7. 제6항에 있어서,
    상기 희생막을 생성하는 단계는,
    상기 희생막의 상부에 상기 기판에 매몰되도록 N+ 도핑된 폴리실리콘층을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  8. 제6항에 있어서,
    상기 기판의 일부분을 식각하는 단계는,
    상기 기판의 일부분이 식각된 공간에 형성될 소스 라인이 상기 적어도 하나의 수직 스트링에 의해 공통되며 사용 가능하도록 상기 기판의 일부분을 식각하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  9. 기판의 일부분을 식각하는 단계;
    상기 기판의 일부분이 식각된 공간에 희생막을 생성하는 단계;
    상기 희생막을 포함하는 기판 상에 일 방향으로 적어도 하나의 수직 스트링을 연장 형성하고, 상기 적어도 하나의 수직 스트링에 대해 수직적으로 연결되도록 적층되는 복수의 희생층들을 생성하는 단계;
    상기 복수의 희생층들을 제거하여 상기 복수의 희생층들이 제거된 공간들에 복수의 전극층들을 형성하는 단계; 및
    상기 희생막을 제거하여 상기 희생막이 제거된 공간에 상기 기판에 매몰되도록 소스 라인을 형성하는 단계
    를 포함하는 3차원 플래시 메모리의 제조 방법.
  10. 제9항에 있어서,
    상기 복수의 전극층들을 형성하는 단계 및 상기 소스 라인을 형성하는 단계는,
    동시에 수행되는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  11. 제9항에 있어서,
    상기 희생막을 생성하는 단계는,
    상기 희생막의 상부에 상기 기판에 매몰되도록 N+ 도핑된 폴리실리콘층을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  12. 제9항에 있어서,
    상기 기판의 일부분을 식각하는 단계는,
    상기 기판의 일부분이 식각된 공간에 형성될 소스 라인이 상기 적어도 하나의 수직 스트링에 의해 공통되며 사용 가능하도록 상기 기판의 일부분을 식각하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
KR1020190022149A 2019-02-26 2019-02-26 집적도를 향상시킨 3차원 플래시 메모리 및 그 제조 방법 KR102246877B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190022149A KR102246877B1 (ko) 2019-02-26 2019-02-26 집적도를 향상시킨 3차원 플래시 메모리 및 그 제조 방법
US17/432,473 US20220139953A1 (en) 2019-02-26 2020-01-28 Three-dimensional flash memory having improved degree of integration, and manufacturing method therefor
CN202080015493.XA CN113474891A (zh) 2019-02-26 2020-01-28 具有提高的集成度的三维闪存及其制造方法
PCT/KR2020/001274 WO2020175805A1 (ko) 2019-02-26 2020-01-28 집적도를 향상시킨 3차원 플래시 메모리 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190022149A KR102246877B1 (ko) 2019-02-26 2019-02-26 집적도를 향상시킨 3차원 플래시 메모리 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20200103942A KR20200103942A (ko) 2020-09-03
KR102246877B1 true KR102246877B1 (ko) 2021-04-30

Family

ID=72450128

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190022149A KR102246877B1 (ko) 2019-02-26 2019-02-26 집적도를 향상시킨 3차원 플래시 메모리 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR102246877B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100258947A1 (en) 2009-04-10 2010-10-14 Samsung Electronics Co., Ltd. Nonvolatile memory devices
US20150115348A1 (en) 2013-10-28 2015-04-30 Phil-ouk Nam Vertical-type nonvolatile memory device and method of manufacturing the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101489458B1 (ko) * 2009-02-02 2015-02-06 삼성전자주식회사 3차원 반도체 소자
KR102298605B1 (ko) * 2015-01-14 2021-09-06 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
KR102629970B1 (ko) * 2017-02-21 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 동작 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100258947A1 (en) 2009-04-10 2010-10-14 Samsung Electronics Co., Ltd. Nonvolatile memory devices
US20150115348A1 (en) 2013-10-28 2015-04-30 Phil-ouk Nam Vertical-type nonvolatile memory device and method of manufacturing the same

Also Published As

Publication number Publication date
KR20200103942A (ko) 2020-09-03

Similar Documents

Publication Publication Date Title
KR20190040880A (ko) 중간 배선층을 갖는 3차원 플래시 메모리 소자 및 그 제조 방법
KR102159255B1 (ko) 에어 갭을 갖는 3차원 플래시 메모리 및 그 제조 방법
KR102056401B1 (ko) 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자 및 그 제조 방법
KR102578436B1 (ko) Igzo 채널층의 컨택트 저항을 개선하는 3차원 플래시 메모리
KR20200055302A (ko) 필드 소거 방식을 지원하는 3차원 플래시 메모리 및 그 제조 방법
KR102101843B1 (ko) 다기능 중간 배선층을 포함하는 3차원 플래시 메모리 및 그 제조 방법
US11844215B2 (en) Three-dimensional flash memory device supporting bulk erase operation and manufacturing method therefor
KR102246877B1 (ko) 집적도를 향상시킨 3차원 플래시 메모리 및 그 제조 방법
KR102143519B1 (ko) 후단 공정을 이용한 3차원 플래시 메모리 제조 방법
KR102298606B1 (ko) 단순화된 제조 공정을 통해 집적화를 도모하는 3차원 플래시 메모리 및 그 동작 방법
KR101872108B1 (ko) 셀 전류를 증가시키는 3차원 플래시 메모리 및 그 제조 방법
US20220139953A1 (en) Three-dimensional flash memory having improved degree of integration, and manufacturing method therefor
KR102396928B1 (ko) 산화물 반도체 채널 물질 기반 3차원 플래시 메모리
KR102099250B1 (ko) 공유 비트 라인 구조를 갖는 3차원 플래시 메모리 소자 및 그 제조 방법
KR102059147B1 (ko) 배선 길이를 감소시키는 3차원 플래시 메모리 및 그 제조 방법
KR102556380B1 (ko) 메모리 셀 영역을 넓힌 구조의 3차원 플래시 메모리
KR102211752B1 (ko) 서로 다른 단면적을 갖는 복수의 수직 스트링들을 포함하는 3차원 플래시 메모리 및 그 제조 방법
KR102578439B1 (ko) 플로팅 디바이스를 포함하는 3차원 플래시 메모리 및 그 제조 방법
KR102059148B1 (ko) 매몰형 중간 배선층을 포함하는 3차원 플래시 메모리 및 그 제조 방법
KR102537271B1 (ko) Gidl 기반 소거 동작 시 홀 발생 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법
KR102316539B1 (ko) 드레인 및 소스로 구성되는 중간 배선들을 포함하는 3차원 플래시 메모리
KR102493067B1 (ko) 프로그램 동작 시 메모리 셀들 사이의 간섭을 방지하는 3차원 플래시 메모리 및 그 동작 방법
KR102603209B1 (ko) 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리 및 그 제조 방법
KR102578390B1 (ko) 에어 갭을 포함하는 3차원 플래시 메모리 및 그 제조 방법
KR20220057049A (ko) 집적도를 향상시킨 3차원 플래시 메모리 및 그 동작 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant