KR102537271B1 - Gidl 기반 소거 동작 시 홀 발생 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법 - Google Patents
Gidl 기반 소거 동작 시 홀 발생 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법 Download PDFInfo
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Abstract
GIDL(Gate Induced Drain Leakage) 기반 소거 동작 시 홀 발생 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 기판; 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링; 및 상기 적어도 하나의 스트링이 연장 형성되는 수직 방향으로 중간 지점에 배치된 채 GIDL(Gate Induced Drain Leakage) 기반 소거 동작 시 홀(Hole) 발생 용도로 사용되는 적어도 하나의 트랜지스터-상기 적어도 하나의 트랜지스터는 상기 중간 지점에 형성된 채 홀 공급원으로 사용되는 N형 반도체 영역 및 상기 N형 반도체 영역과 연결된 채 상기 N형 반도체 영역에 전압 인가를 위해 사용되는 P형 플레이트(Plate)를 포함함-를 포함할 수 있다.
Description
아래의 실시예들은 3차원 플래시 메모리 및 그 제조 방법에 관한 것으로, 보다 상세하게는 GIDL(Gate Induced Drain Leakage) 기반 소거 동작 시 홀 발생 구조를 갖는 3차원 플래시 메모리에 대한 기술이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다. 이하, 스트링 선택 라인(SSL)은 상부 선택 라인(Upper Selection Line; USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인(Lower Selection Line; LSL)으로 표현될 수 있다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리에서는 소거 동작 방식으로 드레인 및 소스를 통해 홀이 발생 및 주입되는 GIDL 기반 소거 동작 방식을 적용할 수 있다.
그러나 최근 수직적으로 적층되는 메모리 셀의 단수가 증가됨에 따라 드레인 및 소스만을 통해 홀이 발생 및 주입되는 기존 구조는, 홀의 이동 거리가 늘어나 소거 동작 속도 및 효율이 저하되는 문제를 갖는다.
이에, 아래의 실시예들은 설명된 문제를 해결하기 위한 기술이 제안될 필요가 있다.
일 실시예들은 GIDL 기반 소거 동작에서 소거 동작 속도 및 효율을 향상시키고자, 홀 발생 용도로 사용되는 적어도 하나의 트랜지스터를 적어도 하나의 스트링이 연장 형성되는 방향으로 중간 지점에 배치하는 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판; 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링; 및 상기 적어도 하나의 스트링이 연장 형성되는 수직 방향으로 중간 지점에 배치된 채 GIDL(Gate Induced Drain Leakage) 기반 소거 동작 시 홀(Hole) 발생 용도로 사용되는 적어도 하나의 트랜지스터-상기 적어도 하나의 트랜지스터는 상기 중간 지점에 형성된 채 홀 공급원으로 사용되는 N형 반도체 영역 및 상기 N형 반도체 영역과 연결된 채 상기 N형 반도체 영역에 전압 인가를 위해 사용되는 P형 플레이트(Plate)를 포함함-를 포함할 수 있다.
일 측면에 따르면, 상기 N형 반도체 영역은, 상기 적어도 하나의 스트링에 포함되는 채널층과 직접적으로 맞닿는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 N형 반도체 영역은, 상기 채널층이 상기 N형 반도체 영역에 의해 상부 채널층 및 하부 채널층으로 분리되도록 상기 채널층을 관통하며 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 P형 플레이트는, 상기 N형 반도체 영역의 측면을 감싸도록 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 P형 플레이트는, 상기 N형 반도체 영역이 상기 P형 플레이트에 의해 상부 N형 반도체 영역 및 하부 N형 반도체 영역으로 분리되도록 상기 N형 반도체 영역을 관통하며 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 적어도 하나의 트랜지스터가 복수 개 구비되는 경우, 상기 복수의 트랜지스터들은, 상기 적어도 하나의 스트링이 연장 형성되는 수직 방향으로 일정 거리 이상 이격되며 각각 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 적어도 하나의 트랜지스터는, 상기 적어도 하나의 스트링의 드레인 및 소스와 함께 상기 GIDL 기반 소거 동작 시 상기 홀 발생 용도로 사용되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 하부 스트링을 포함하는 하부 반도체 구조체를 준비하는 단계; 상기 적어도 하나의 하부 스트링의 상부에 GIDL 기반 소거 동작 시 홀 발생 용도로 사용되는 적어도 하나의 트랜지스터-상기 적어도 하나의 트랜지스터는 상기 적어도 하나의 하부 스트링의 상단에 형성된 채 홀 공급원으로 사용되는 N형 반도체 영역 및 상기 N형 반도체 영역과 연결된 채 상기 N형 반도체 영역에 전압 인가를 위해 사용되는 P형 플레이트(Plate)를 포함함-를 형성하는 단계; 상기 하부 반도체 구조체의 상부에 상기 수직 방향으로 연장 형성되는 적어도 하나의 상부 스트링을 포함하는 상부 반도체 구조체를 적층하는 단계; 및 상기 N형 반도체 영역을 상기 적어도 하나의 상부 스트링의 하단 일부분까지 확산시키는 단계를 포함할 수 있다.
일 측면에 따르면, 상기 형성하는 단계는, 상기 N형 반도체 영역이 상기 적어도 하나의 하부 스트링에 포함되는 채널층과 직접적으로 맞닿도록 상기 N형 반도체 영역을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 N형 반도체 영역을 형성하는 단계는, 상기 적어도 하나의 하부 스트링에 포함되는 상기 채널층 및 상기 적어도 하나의 상부 스트링에 포함되는 채널층이 상기 N형 반도체 영역에 의해 분리되도록 상기 적어도 하나의 하부 스트링에 포함되는 상기 채널층의 상단을 덮는 상기 N형 반도체 영역을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 하부 스트링을 포함하는 하부 반도체 구조체를 준비하는 단계; 상기 적어도 하나의 하부 스트링의 상부에 GIDL 기반 소거 동작 시 홀 발생 용도로 사용되는 적어도 하나의 트랜지스터-상기 적어도 하나의 트랜지스터는 상기 적어도 하나의 하부 스트링의 상단에 형성된 채 홀 공급원으로 사용되는 N형 반도체 영역 및 상기 N형 반도체 영역과 연결된 채 상기 N형 반도체 영역에 전압 인가를 위해 사용되는 P형 플레이트를 포함함-를 형성하는 단계; 및 상기 하부 반도체 구조체의 상부에 상기 수직 방향으로 연장 형성되는 적어도 하나의 상부 스트링을 포함하는 상부 반도체 구조체-상기 적어도 하나의 상부 스트링의 하단에는 상기 N형 반도체 영역이 형성됨-를 적층하는 단계를 포함할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 3차원 플래시 메모리의 제조 방법은, 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링을 포함하는 반도체 구조체-상기 반도체 구조체는 상기 적어도 하나의 스트링이 연장 형성되는 수직 방향으로 중간 지점에 배치된 채 상기 적어도 하나의 스트링과 연결되며 GIDL 기반 소거 동작 시 홀 발생을 위한 전압 인가 용도로 사용되는 P형 플레이트를 포함함-를 준비하는 단계; 및 상기 적어도 하나의 스트링에 포함되는 채널층 중 상기 P형 플레이트와 맞닿는 부분을 홀 공급원으로 사용되는 N형 반도체 영역으로 변화시켜, 상기 N형 반도체 영역 및 상기 P형 플레이트로 구성되는 적어도 하나의 트랜지스터를 형성하는 단계를 포함할 수 있다.
일 실시예들은 홀 발생 용도로 사용되는 적어도 하나의 트랜지스터를 적어도 하나의 스트링이 연장 형성되는 방향으로 중간 지점에 배치하는 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법을 제안함으로써, GIDL 기반 소거 동작에서 소거 동작 속도 및 효율을 향상시킬 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
도 4는 도 3에 도시된 3차원 플래시 메모리의 일 실시예에 따른 적어도 하나의 트랜지스터 구조를 설명하기 위한 X-Y 단면도이다.
도 5는 도 3에 도시된 3차원 플래시 메모리의 다른 일 실시예에 따른 적어도 하나의 트랜지스터 구조를 설명하기 위한 X-Y 단면도이다.
도 6은 도 3에 도시된 3차원 플래시 메모리의 또 다른 일 실시예에 따른 적어도 하나의 트랜지스터 구조를 설명하기 위한 X-Y 단면도이다.
도 7은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 8a 내지 8d는 도 7에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위한 Y-Z 단면도이다.
도 9는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 10a 내지 10c는 도 9에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위한 Y-Z 단면도이다.
도 11은 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 12a 내지 12b는 도 11에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위한 Y-Z 단면도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
도 4는 도 3에 도시된 3차원 플래시 메모리의 일 실시예에 따른 적어도 하나의 트랜지스터 구조를 설명하기 위한 X-Y 단면도이다.
도 5는 도 3에 도시된 3차원 플래시 메모리의 다른 일 실시예에 따른 적어도 하나의 트랜지스터 구조를 설명하기 위한 X-Y 단면도이다.
도 6은 도 3에 도시된 3차원 플래시 메모리의 또 다른 일 실시예에 따른 적어도 하나의 트랜지스터 구조를 설명하기 위한 X-Y 단면도이다.
도 7은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 8a 내지 8d는 도 7에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위한 Y-Z 단면도이다.
도 9는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 10a 내지 10c는 도 9에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위한 Y-Z 단면도이다.
도 11은 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 12a 내지 12b는 도 11에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위한 Y-Z 단면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이고, 도 4는 도 3에 도시된 3차원 플래시 메모리의 일 실시예에 따른 적어도 하나의 트랜지스터 구조를 설명하기 위한 X-Y 단면도이며, 도 5는 도 3에 도시된 3차원 플래시 메모리의 다른 일 실시예에 따른 적어도 하나의 트랜지스터 구조를 설명하기 위한 X-Y 단면도이고, 도 6은 도 3에 도시된 3차원 플래시 메모리의 또 다른 일 실시예에 따른 적어도 하나의 트랜지스터 구조를 설명하기 위한 X-Y 단면도이다.
도 3 내지 6을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는 기판(310), 기판(310) 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링(320) 및 적어도 하나의 스트링(320)이 연장 형성되는 수직 방향으로 중간 지점에 배치되는 적어도 하나의 트랜지스터(330)를 포함한다.
이하, 3차원 플래시 메모리(300)는 기판(310), 적어도 하나의 스트링(320) 및 적어도 하나의 트랜지스터(330) 이외에도, 기판(310) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드라인들(340), 복수의 워드라인들(340) 사이에 개재되는 복수의 절연층들(350), 적어도 하나의 스트링(320)의 상부에 배치되는 상부 배선층(미도시) 및 하부에 배치되는 하부 배선층(미도시) 등을 더 포함할 수 있다.
여기서, 복수의 워드라인들(340)은 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 형성되어, 각각에 대응하는 메모리 셀들로 전압을 인가하여 프로그램 동작 및 소거 동작을 수행할 수 있다.
마찬가지로, 상부 배선층 및 하부 배선층은 적어도 하나의 스트링(320)의 드레인(360) 및 소스(370)와 각각 연결된 채 드레인(360) 및 소스(370)로 전압을 인가하도록 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 형성될 수 있다. 드레인(360) 및 소스(370)는 후술되는 N형 반도체 영역(331)과 동일하게 채널층(321) 상에 N형 반도체 물질로 구성될 수 있으며, 이온 주입 공정을 통해 형성될 수 있다.
적어도 하나의 스트링(320)은 수직 방향으로 연장 형성되는 채널층(321) 및 채널층(321)을 감싸도록 형성되는 전하 저장층(322)을 포함한다.
전하 저장층(322)은 복수의 워드라인들(340)을 통해 인가되는 전압에 의한 전하 또는 홀(Hole)을 트랩하거나 전하들의 상태(예컨대, 전하들의 분극 상태)를 유지하는 구성요소로서, 3차원 플래시 메모리(300)에서 데이터 저장소의 역할을 하며, 일례로 ONO(Oxide-Nitride-Oxide) 또는 강유전체층이 사용될 수 있다.
채널층(321)은 단결정질의 실리콘 또는 폴리 실리콘으로 형성되며, 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(321)의 내부를 채우는 매립막(미도시)이 더 배치될 수 있다.
이에, 적어도 하나의 스트링(320)은 채널층(321) 및 전하 저장층(322)으로서, 수직 방향으로 연결되는 복수의 워드라인들(340) 각각에 대응하는 메모리 셀들을 구성할 수 있다.
적어도 하나의 트랜지스터(330)는 GIDL(Gate Induced Drain Leakage) 기반 소거 동작 시 홀(Hole) 발생 용도로 사용되도록 N형 반도체 영역(331) 및 P형 플레이트(Plate)(332)를 포함할 수 있다.
N형 반도체 영역(331)은 적어도 하나의 스트링(320)이 연장 형성되는 수직 방향으로 중간 지점에 형성된 채 홀 공급원으로 사용될 수 있다. 이하, N형 반도체 영역(331)이 홀 공급원으로 사용된다는 것은 N형 반도체 영역(331)이 적어도 하나의 스트링(320)에 포함되는 채널층(321)에 홀을 공급하는 용도로 사용되는 것을 의미하며, N형 반도체 영역(331)이 채널층(321)에 홀을 공급하는 것은 GIDL(Gate Induced Drain Leakage) 기반의 소거 동작 시 수행될 수 있다.
이처럼 채널층(321)에 홀을 공급하기 위하여 N형 반도체 영역(331)은, 채널층(321)에 직접적으로 맞닿는 것을 특징으로 할 수 있다.
예를 들어, N형 반도체 영역(331)은 도 4, 5, 6과 같이 채널층(321)이 N형 반도체 영역(331)에 의해 상부 채널층(채널층(321) 중 N형 반도체 영역(331)의 상부에 위치하게 되는 영역) 및 하부 채널층(채널층(321) 중 N형 반도체 영역(331)의 하부에 위치하게 되는 영역)으로 분리되도록 채널층(321)을 관통하며 형성됨으로써(채널층(321) 상에 형성됨으로써), 채널층(321)에 직접적으로 맞닿을 수 있다. 예컨대, N형 반도체 영역(331)은 채널층(321)에서 적어도 하나의 스트링(320)이 연장 형성되는 수직 방향으로 중간 지점에 대응하는 영역에 이온이 주입되어 형성될 수 있다.
이러한 경우, 채널층(321)이 N형 반도체 영역(331)에 의해 상부 채널층 및 하부 채널층으로 분리되기 때문에, 적어도 하나의 스트링(320)은 적어도 하나의 상부 스트링 및 적어도 하나의 하부 스트링으로 구분된 채 3차원 플래시 메모리(300)의 메모리 동작 시 각기 개별적으로 동작하게 될 수 있다.
P형 플레이트(332)는 N형 반도체 영역(331)과 연결된 채 N형 반도체 영역(331)에 전압 인가를 위해 사용될 수 있다.
이 때, P형 플레이트(332)는 N형 반도체 영역(331)과 함께 PN 다이오드를 형성하기 위해, N형 반도체 영역(331)과 맞닿도록 형성될 수 있다.
예를 들어, P형 플레이트(332)는 도 4 및 5와 같이 N형 반도체 영역(331)의 측면을 감싸도록 형성됨으로써, N형 반도체 영역(331)에 맞닿을 수 있다. 여기서, P형 플레이트(332)는 도 4와 같이 N형 반도체 영역(331)과 직접적으로 맞닿거나, 도 5와 같이 전하 저장층(322)을 통하여 N형 반도체 영역(331)과 간접적으로 맞닿을 수도 있다.
다른 예를 들면, P형 플레이트(332) 도 6과 같이 N형 반도체 영역(331)이 P형 플레이트(332)에 의해 상부 N형 반도체 영역(N형 반도체 영역(331) 중 P형 플레이트(332)의 상부에 위치하게 되는 영역) 및 하부 N형 반도체 영역(N형 반도체 영역(331) 중 P형 플레이트(332)의 하부에 위치하게 되는 영역)으로 분리되도록 N형 반도체 영역(331)을 관통하며 형성됨으로써, N형 반도체 영역(331)에 직접적으로 맞닿을 수 있다.
이와 같은 P형 플레이트(332)는 도전성 물질로 형성될 수 있으며, 특히, 제조 공정 Cost를 감소시키기 위해 비금속의 도전성 물질로 형성될 수 있다.
이상 설명된 P형 플레이트(332)는 복수의 워드라인들(340)처럼 메모리 셀 용도로 사용되는 대신에, GIDL 기반 소거 동작 시 홀 발생을 위한 전압 인가의 용도로 사용됨을 특징으로 한다.
이처럼 일 실시예에 따른 3차원 플래시 메모리(300)는, N형 반도체 영역(331) 및 P형 플레이트(332)로 구성되는 적어도 하나의 트랜지스터(330)를 포함하는 구조를 통해 GIDL 기반 소거 동작 시 드레인(360), 소스(370)로부터 채널층(321)에 홀을 주입 및 공급함에 더해, 적어도 하나의 트랜지스터(330)를 통해서도 채널층(321)에 홀을 주입 및 공급할 수 있다.
즉, 3차원 플래시 메모리(300)는, 적어도 하나의 스트링(320)의 드레인(360) 및 소스(370)와 함께 적어도 하나의 트랜지스터(330)를 GIDL 기반 소거 동작 시 홀 발생 용도로 사용할 수 있다.
따라서, GIDL 기반 소거 동작 시 홀이 주입되는 곳이 기존 구조보다 많아지고, 홀이 이동하는 경로가 짧아져 소거 동작 속도 및 효율이 향상될 수 있다.
이상, 적어도 하나의 트랜지스터(330)가 적어도 하나의 스트링(320) 내에 하나 하나 포함되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 복수 개 구비될 수 있다. 이러한 경우, 복수의 트랜지스터들은 적어도 하나의 스트링(320)이 연장 형성되는 수직 방향으로 일정 거리 이상 이격되며 각각 형성될 수 있다. 즉, 복수의 트랜지스터들은 하나의 스트링 내에 수직 방향으로 여러 개의 층을 이루며 각각 이격된 채 형성될 수 있다.
도 7은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 8a 내지 8d는 도 7에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위한 Y-Z 단면도이다.
이하, 도 7을 참조하여 설명되는 3차원 플래시 메모리의 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 도 3 내지 6을 참조하여 상술된 3차원 플래시 메모리(300)를 제조하는 방법을 의미한다.
우선, 제조 시스템은 단계(S710)에서, 도 8a와 같이 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 하부 스트링(811)을 포함하는 하부 반도체 구조체(810)를 준비할 수 있다. 여기서, 적어도 하나의 하부 스트링(811)은 하부 채널층(811-1) 및 하부 채널층(811-1)을 감싸도록 형성된 하부 전하 저장층(811-2)을 포함할 수 있으며, 적어도 하나의 하부 스트링(811)의 하단에는 소스(811-3)가 형성되어 있을 수 있다. 또한, 하부 반도체 구조체(810)에는 적어도 하나의 하부 스트링(811) 이외에도 복수의 워드라인들(812), 복수의 절연층들(813)이 더 포함될 수 있다.
이어서, 제조 시스템은 단계(S720)에서, 도 8b와 같이 적어도 하나의 하부 스트링(811)의 상부에 GIDL 기반 소거 동작 시 홀 발생 용도로 사용되는 적어도 하나의 트랜지스터(820)를 형성할 수 있다.
보다 상세하게, 제조 시스템은 단계(S720)에서, 적어도 하나의 하부 스트링(811)의 상단에 형성된 채 홀 공급원으로 사용되는 N형 반도체 영역(821) 및 N형 반도체 영역(821)과 연결된 채 N형 반도체 영역(821)에 전압 인가를 위해 사용되는 P형 플레이트(822)를 포함하는 적어도 하나의 트랜지스터(820)를 형성할 수 있다. 이하, N형 반도체 영역(821)의 형성 공정은 이온 주입 공정을 기반으로 할 수 있으며, P형 플레이트(822)의 형성 공정은 도전성 물질의 증착 공정을 기반으로 할 수 있다.
특히, 제조 시스템은 N형 반도체 영역(821)이 적어도 하나의 하부 스트링(811)의 채널층(811-1)과 직접적으로 맞닿도록 N형 반도체 영역(821)을 형성할 수 있다.
예를 들어, 제조 시스템은 N형 반도체 영역(821)이 도 4, 5, 6과 같은 구조로 구현될 수 있게, 적어도 하나의 하부 스트링(811)에 포함되는 채널층(811-1) 및 적어도 하나의 상부 스트링(831)에 포함되는 채널층(831-1)이 N형 반도체 영역(821)에 의해 분리되도록 적어도 하나의 하부 스트링(811)에 포함되는 채널층(811-1)의 상단을 덮는 N형 반도체 영역(821)을 형성할 수 있다. 보다 구체적인 예를 들면, 제조 시스템은 적어도 하나의 하부 스트링(811)에 포함되는 채널층(811-1)의 상단을 덮도록 N형 반도체 영역(821)을 형성하는 가운데, 도 5와 같이 N형 반도체 영역(821)의 측면을 직접적으로 감싸도록 P형 플레이트(822)를 형성하거나 도 5와 같이 N형 반도체 영역(821)의 측면을 전하 저장층(811-2)을 통하여 감싸도록 P형 플레이트(822)를 형성하거나 도 6과 같이 N형 반도체 영역(821)이 P형 플레이트(822)에 의해 상부 N형 반도체 영역 및 하부 N형 반도체 영역으로 분리되도록 N형 반도체 영역(821)의 상단을 덮는 P형 플레이트(822)를 형성할 수 있다.
그 다음, 제조 시스템은 단계(S730)에서, 도 8c와 같이 하부 반도체 구조체(810)의 상부에 수직 방향으로 연장 형성되는 적어도 하나의 상부 스트링(831)을 포함하는 상부 반도체 구조체(830)를 적층할 수 있다. 여기서, 적어도 하나의 상부 스트링(831)은 상부 채널층(831-1) 및 상부 채널층(831-1)을 감싸도록 형성된 상부 전하 저장층(831-2)을 포함할 수 있으며, 적어도 하나의 상부 스트링(831)의 상단에는 드레인(831-3)이 형성되어 있을 수 있다. 또한, 상부 반도체 구조체(830)에는 적어도 하나의 상부 스트링(831) 이외에도 복수의 워드라인들(832), 복수의 절연층들(833)이 더 포함될 수 있다.
그 후, 제조 시스템은 단계(S740)에서, 도 8d와 같이 N형 반도체 영역(821)을 적어도 하나의 상부 스트링(831)의 하단 일부분까지 확산시킬 수 있다. N형 반도체 영역(821)의 확산 공정 역시 이온 주입 공정을 기반으로 할 수 있다.
도 9는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 10a 내지 10c는 도 9에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위한 Y-Z 단면도이다.
이하, 도 9를 참조하여 설명되는 3차원 플래시 메모리의 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 도 3 내지 6을 참조하여 상술된 3차원 플래시 메모리(300)를 제조하는 방법을 의미한다.
우선, 제조 시스템은 단계(S910)에서, 도 10a와 같이 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 하부 스트링(1011)을 포함하는 하부 반도체 구조체(1010)를 준비할 수 있다. 여기서, 적어도 하나의 하부 스트링(1011)은 하부 채널층(1011-1) 및 하부 채널층(1011-1)을 감싸도록 형성된 하부 전하 저장층(1011-2)을 포함할 수 있으며, 적어도 하나의 하부 스트링(1011)의 하단에는 소스(1011-3)가 형성되어 있을 수 있다. 또한, 하부 반도체 구조체(1010)에는 적어도 하나의 하부 스트링(1011) 이외에도 복수의 워드라인들(1012), 복수의 절연층들(1013)이 더 포함될 수 있다.
이어서, 제조 시스템은 단계(S920)에서, 도 10b와 같이 적어도 하나의 하부 스트링(1011)의 상부에 GIDL 기반 소거 동작 시 홀 발생 용도로 사용되는 적어도 하나의 트랜지스터(1020)를 형성할 수 있다.
보다 상세하게, 제조 시스템은 단계(S920)에서, 적어도 하나의 하부 스트링(1011)의 상단에 형성된 채 홀 공급원으로 사용되는 N형 반도체 영역(1021) 및 N형 반도체 영역(1021)과 연결된 채 N형 반도체 영역(1021)에 전압 인가를 위해 사용되는 P형 플레이트(1022)를 포함하는 적어도 하나의 트랜지스터(1020)를 형성할 수 있다. 이하, N형 반도체 영역(1021)의 형성 공정은 이온 주입 공정을 기반으로 할 수 있으며, P형 플레이트(1022)의 형성 공정은 도전성 물질의 증착 공정을 기반으로 할 수 있다.
특히, 제조 시스템은 N형 반도체 영역(1021)이 적어도 하나의 하부 스트링(1011)의 채널층(1011-1)과 직접적으로 맞닿도록 N형 반도체 영역(1021)을 형성할 수 있다.
예를 들어, 제조 시스템은 N형 반도체 영역(1021)이 도 4, 5, 6과 같은 구조로 구현될 수 있게, 적어도 하나의 하부 스트링(1011)에 포함되는 채널층(1011-1) 및 적어도 하나의 상부 스트링(1031)에 포함되는 채널층(1031-1)이 N형 반도체 영역(1021)에 의해 분리되도록 적어도 하나의 하부 스트링(1011)에 포함되는 채널층(1011-1)의 상단을 덮는 N형 반도체 영역(1021)을 형성할 수 있다. 보다 구체적인 예를 들면, 제조 시스템은 적어도 하나의 하부 스트링(1011)에 포함되는 채널층(1011-1)의 상단을 덮도록 N형 반도체 영역(1021)을 형성하는 가운데, 도 4와 같이 N형 반도체 영역(1021)의 측면을 직접적으로 감싸도록 P형 플레이트(1022)를 형성하거나 도 5와 같이 N형 반도체 영역(1021)의 측면을 전하 저장층(1011-2)을 통하여 감싸도록 P형 플레이트(1022)를 형성하거나 도 6과 같이 N형 반도체 영역(1021)이 P형 플레이트(1022)에 의해 상부 N형 반도체 영역 및 하부 N형 반도체 영역으로 분리되도록 N형 반도체 영역(1021)의 상단을 덮는 P형 플레이트(1022)를 형성할 수 있다.
그 후, 제조 시스템은 단계(S930)에서, 도 10c와 같이 하부 반도체 구조체(1010)의 상부에 수직 방향으로 연장 형성되는 적어도 하나의 상부 스트링(1031)을 포함하는 상부 반도체 구조체(1030)를 적층할 수 있다. 여기서, 적어도 하나의 상부 스트링(1031)은 상부 채널층(1031-1) 및 상부 채널층(1031-1)을 감싸도록 형성된 상부 전하 저장층(1031-2)을 포함할 수 있으며, 적어도 하나의 상부 스트링(1031)의 상단에는 드레인(1031-3)이 형성되어 있을 수 있다. 또한, 상부 반도체 구조체(1030)에는 적어도 하나의 상부 스트링(1031) 이외에도 복수의 워드라인들(1032), 복수의 절연층들(1033)이 더 포함될 수 있다. 특히, 적어도 하나의 상부 스트링(1031)의 하단에는 N형 반도체 영역(1021)이 형성되어 있음이 특징일 수 있다.
도 11은 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 12a 내지 12b는 도 11에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위한 Y-Z 단면도이다.
이하, 도 11을 참조하여 설명되는 3차원 플래시 메모리의 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 도 3 내지 6을 참조하여 상술된 3차원 플래시 메모리(300)를 제조하는 방법을 의미한다.
우선, 제조 시스템은 단계(S1110)에서, 도 12a와 같이 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링(1211) 및 적어도 하나의 스트링(1211)이 연장 형성되는 수직 방향으로 중간 지점에 배치된 채 적어도 하나의 스트링(1211)과 연결되며 GIDL 기반 소거 동작 시 홀 발생을 위한 전압 인가 용도로 사용되는 P형 플레이트(1221)를 포함하는 반도체 구조체(1210)를 준비할 수 있다.
여기서, 적어도 하나의 스트링(1211)은 채널층(1211-1) 및 채널층(1211-1)을 감싸도록 형성된 전하 저장층(1211-2)을 포함할 수 있으며, 적어도 하나의 스트링(1211)의 하단에는 소스(1211-3)가 형성되고 상단에는 드레인(1211-4)이 형성되어 있을 수 있다. 또한, 반도체 구조체(1210)에는 적어도 하나의 스트링(1211) 이외에도 복수의 워드라인들(1212), 복수의 절연층들(1213)이 더 포함될 수 있다.
그 후, 제조 시스템은 단계(S1120)에서, 도 12b와 같이 적어도 하나의 스트링(1211)에 포함되는 채널층(1211-1) 중 P형 플레이트(1221)와 맞닿는 부분을 홀 공급원으로 사용되는 N형 반도체 영역(1222)으로 변화시켜, N형 반도체영역(1222) 및 P형 플레이트(1221)로 구성되는 적어도 하나의 트랜지스터(1220)를 형성할 수 있다. 이 때, N형 반도체 영역(1222)의 형성 공정은 이온 주입 공정을 기반으로 할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Claims (12)
- 기판;
상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링; 및
상기 적어도 하나의 스트링이 연장 형성되는 수직 방향으로 중간 지점에 배치된 채 GIDL(Gate Induced Drain Leakage) 기반 소거 동작 시 홀(Hole) 발생 용도로 사용되는 적어도 하나의 트랜지스터-상기 적어도 하나의 트랜지스터는 PN 다이오드를 형성하기 위해, 상기 중간 지점에 형성된 채 홀 공급원으로 사용되는 N형 반도체 영역 및 상기 N형 반도체 영역과 연결된 채 상기 N형 반도체 영역에 전압 인가를 위해 사용되는 P형 플레이트(Plate)를 포함함-
를 포함하는 3차원 플래시 메모리. - 제1항에 있어서,
상기 N형 반도체 영역은,
상기 적어도 하나의 스트링에 포함되는 채널층과 직접적으로 맞닿는 것을 특징으로 하는 3차원 플래시 메모리. - 제2항에 있어서,
상기 N형 반도체 영역은,
상기 채널층이 상기 N형 반도체 영역에 의해 상부 채널층 및 하부 채널층으로 분리되도록 상기 채널층을 관통하며 형성되는 것을 특징으로 하는 3차원 플래시 메모리. - 제3항에 있어서,
상기 P형 플레이트는,
상기 N형 반도체 영역의 측면을 감싸도록 형성되는 것을 특징으로 하는 3차원 플래시 메모리. - 제3항에 있어서,
상기 P형 플레이트는,
상기 N형 반도체 영역이 상기 P형 플레이트에 의해 상부 N형 반도체 영역 및 하부 N형 반도체 영역으로 분리되도록 상기 N형 반도체 영역을 관통하며 형성되는 것을 특징으로 하는 3차원 플래시 메모리. - 제1항에 있어서,
상기 적어도 하나의 트랜지스터가 복수 개 구비되는 경우,
상기 복수의 트랜지스터들은,
상기 적어도 하나의 스트링이 연장 형성되는 수직 방향으로 일정 거리 이상 이격되며 각각 형성되는 것을 특징으로 하는 3차원 플래시 메모리. - 제1항에 있어서,
상기 적어도 하나의 트랜지스터는,
상기 적어도 하나의 스트링의 드레인 및 소스와 함께 상기 GIDL 기반 소거 동작 시 상기 홀 발생 용도로 사용되는 것을 특징으로 하는 3차원 플래시 메모리. - 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 하부 스트링을 포함하는 하부 반도체 구조체를 준비하는 단계;
상기 적어도 하나의 하부 스트링의 상부에 GIDL 기반 소거 동작 시 홀 발생 용도로 사용되는 적어도 하나의 트랜지스터-상기 적어도 하나의 트랜지스터는 PN 다이오드를 형성하기 위해, 상기 적어도 하나의 하부 스트링의 상단에 형성된 채 홀 공급원으로 사용되는 N형 반도체 영역 및 상기 N형 반도체 영역과 연결된 채 상기 N형 반도체 영역에 전압 인가를 위해 사용되는 P형 플레이트(Plate)를 포함함-를 형성하는 단계;
상기 하부 반도체 구조체의 상부에 상기 수직 방향으로 연장 형성되는 적어도 하나의 상부 스트링을 포함하는 상부 반도체 구조체를 적층하는 단계; 및
상기 N형 반도체 영역을 상기 적어도 하나의 상부 스트링의 하단 일부분까지 확산시키는 단계
를 포함하는 3차원 플래시 메모리의 제조 방법. - 제8항에 있어서,
상기 형성하는 단계는,
상기 N형 반도체 영역이 상기 적어도 하나의 하부 스트링에 포함되는 채널층과 직접적으로 맞닿도록 상기 N형 반도체 영역을 형성하는 단계
를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법. - 제9항에 있어서,
상기 N형 반도체 영역을 형성하는 단계는,
상기 적어도 하나의 하부 스트링에 포함되는 상기 채널층 및 상기 적어도 하나의 상부 스트링에 포함되는 채널층이 상기 N형 반도체 영역에 의해 분리되도록 상기 적어도 하나의 하부 스트링에 포함되는 상기 채널층의 상단을 덮는 상기 N형 반도체 영역을 형성하는 단계
를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법. - 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 하부 스트링을 포함하는 하부 반도체 구조체를 준비하는 단계;
상기 적어도 하나의 하부 스트링의 상부에 GIDL 기반 소거 동작 시 홀 발생 용도로 사용되는 적어도 하나의 트랜지스터-상기 적어도 하나의 트랜지스터는 PN 다이오드를 형성하기 위해, 상기 적어도 하나의 하부 스트링의 상단에 형성된 채 홀 공급원으로 사용되는 N형 반도체 영역 및 상기 N형 반도체 영역과 연결된 채 상기 N형 반도체 영역에 전압 인가를 위해 사용되는 P형 플레이트를 포함함-를 형성하는 단계; 및
상기 하부 반도체 구조체의 상부에 상기 수직 방향으로 연장 형성되는 적어도 하나의 상부 스트링을 포함하는 상부 반도체 구조체-상기 적어도 하나의 상부 스트링의 하단에는 상기 N형 반도체 영역이 형성됨-를 적층하는 단계
를 포함하는 3차원 플래시 메모리의 제조 방법. - 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링을 포함하는 반도체 구조체-상기 반도체 구조체는 상기 적어도 하나의 스트링이 연장 형성되는 수직 방향으로 중간 지점에 배치된 채 상기 적어도 하나의 스트링과 연결되며 GIDL 기반 소거 동작 시 홀 발생을 위한 전압 인가 용도로 사용되는 P형 플레이트를 포함함-를 준비하는 단계; 및
상기 적어도 하나의 스트링에 포함되는 채널층 중 상기 P형 플레이트와 맞닿는 부분을 홀 공급원으로 사용되는 N형 반도체 영역으로 변화시켜, 상기 N형 반도체 영역 및 상기 P형 플레이트로 구성되어 PN 다이오드를 형성하는 적어도 하나의 트랜지스터를 형성하는 단계
를 포함하는 3차원 플래시 메모리의 제조 방법.
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| KR1020200164050A KR102537271B1 (ko) | 2020-11-30 | 2020-11-30 | Gidl 기반 소거 동작 시 홀 발생 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법 |
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