KR20140026148A - 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 장치, 이의 동작 방법 및 이의 제조 방법에 관한 것으로, P형 반도체로 이루어진 활성영역을 포함하는 반도체 기판과, 상기 활성영역 상부에 배치되며, 상기 반도체 기판에 대해 수직으로 연장된 채널 및 상기 채널을 따라 적층된 복수의 메모리 셀을 포함하는 제1 및 제2 수직 스트링을 포함하며, 상기 활성 영역은 상기 제1 및 제2 수직 스트링의 상기 채널과 직접적으로 연결된비휘발성 메모리 장치, 이의 동작 방법 및 이의 제조 방법에 관한 것이다.

Description

비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법{Nonvolatile memory device, method for operating the same and method for fabricating the same}
본 발명은 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법에 관한 것으로, 보다 상세하게는 기판으로부터 수직으로 적층된 복수의 메모리 셀을 포함하는 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 낸드형 플래쉬 메모리 등이 널리 이용되고 있다.
최근 실리콘 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀을 적층하는 3차원 비휘발성 메모리 장치가 다양하게 제안되고 있다.
2009년 6월 16-18일자에 개시된 논문 "Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices", VLSI Technology, 2009 symposium, ISBN 978-4-86348-009-4, pp. 136-137에는, 일명 PBiCS 구조라 불리는 플래시 메모리가 개시되어 있다. 이 구조는 적층된 메모리 셀의 상부 및 하부에 각각 비트라인 및 소스라인이 배치되는 일반적인 3차원 비휘발성 메모리 장치와 달리, 비트라인과 소스라인이 모두 적층된 메모리 셀 상부에 배치되는 구조이다. 따라서, 한 층의 선택 게이트만이 요구되므로 집적도 측면에서 유리하고, 금속 소스라인 형성이 가능하여 소스라인의 저항이 감소하는 효과가 있다.
그러나, PBiCS 구조에서는 채널이 기판 바디와 분리되어 있어서, 종래와 같이 기판 바디에 고전압을 인가하여 메모리 셀의 플로팅 게이트에 정공을 주입하는 F-N 터널링 방식의 소거 동작이 불가능하다. 대신, 선택 게이트에 고전압을 인가하여 GIDL(Gate Induced Drain Leakage) 전류를 발생시킴으로써 생성되는 정공을 채널에 주입하는 방식으로 데이터를 소거한다. 그러나, GIDL 전류 발생을 이용한 소거 방식은 제어가 어렵고 소거 효율이 떨어지는 단점이 있다.
한편, 동일자에 개시된 논문 "Vertical Cell Array using TCAT(Terabit Cell Array Transistor) Technology for Ultra High Density NAND Flash Memory", VLSI Technology, 2009 symposium, ISBN 978-4-86348-009-4, pp. 192-193에는, 일명 TCAT 구조라 불리는 플래시 메모리가 개시되어 있다. 이 구조는 채널이 기판 바디와 직접 접하고 있기 때문에 종래와 같은 방식의 데이터 소거가 가능하다. 나아가, 슬릿을 이용한 희생막의 제거 및 텅스텐 매립 과정으로 워드라인을 형성하기 때문에 워드라인 저항이 감소하는 장점이 있다.
그러나, TCAT 구조에서는 좁은 슬릿을 통한 이온주입 공정으로 기판 내에 소스라인이 형성되기 때문에, 소스라인의 저항이 매우 커지는 문제가 있다.
따라서, 위와 같은 문제들을 해결할 수 있는 새로운 구조의 3차원 비휘발성 메모리 장치를 구현하는 것이 요구된다.
본 발명이 해결하고자 하는 과제는, 메모리 셀을 수직으로 적층하여 집적도를 증가시키면서도 소거 동작을 용이하고 효율적으로 수행할 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 일실시 예에 따른 비휘발성 메모리 장치는 P형 반도체로 이루어진 활성영역을 포함하는 반도체 기판과, 상기 활성영역 상부에 배치되며, 상기 반도체 기판에 대해 수직으로 연장된 채널 및 상기 채널을 따라 적층된 복수의 메모리 셀을 포함하는 제1 및 제2 수직 스트링을 포함하며, 상기 활성 영역은 상기 제1 및 제2 수직 스트링의 상기 채널과 직접적으로 연결된다.
본 발명의 다른 실시 예에 따른 비휘발성 메모리 장치는 반도체 기판 상에 형성된 소거 전압 인가용 도전막, 상기 소거 전압 인가용 도전막상에 형성되며, 상기 반도체 기판에 대해 수직으로 연장된 채널 및 상기 채널을 따라 적층된 복수의 메모리 셀을 포함하는 제1 및 제2 수직 스트링을 포함하며, 상기 소거 전압 인가용 도전막은 상기 제1 및 제2 수직 스트링의 상기 채널과 직접적으로 연결된다.
본 발명에 일실시 예에 따른 비휘발성 메모리 장치의 동작 방법은 P형 반도체로 이루어진 활성영역을 포함하는 반도체 기판, 상기 활성영역 상부에 배치되며, 상기 반도체 기판에 대해 수직으로 연장된 채널 및 상기 채널을 따라 적층된 복수의 메모리 셀을 포함하는 제1 및 제2 수직 스트링, 및 상기 활성영역 내에 형성된 이온 주입 영역을 포함하는 비휘발성 메모리 장치가 제공되는 단계, 프로그램 및 리드 동작시 상기 이온 주입 영역에 의해 상기 제1 및 제2 수직 스트링의 상기 채널을 서로 연결하는 단계, 및 소거 동작 시 상기 활성영역에 소거 전압을 인가하여 상기 활성영역과 전기적으로 연결된 상기 제1 및 제2 수직 스트링의 채널에 소거 전압을 인가하는 단계를 포함한다.
본 발명에 다른 실시 예에 따른 비휘발성 메모리 장치의 동작 방법은 반도체 기판 상에 형성된 소거 전압 인가용 도전막, 상기 소거 전압 인가용 도전막상에 성되며, 상기 반도체 기판에 대해 수직으로 연장된 채널 및 상기 채널을 따라 적층된 복수의 메모리 셀을 포함하는 제1 및 제2 수직 스트링, 및 상기 소거 전압 인가용 도전막 내에 형성된 이온 주입 영역을 포함하는 비휘발성 메모리 장치가 제공되는 단계, 프로그램 및 리드 동작시 상기 이온 주입 영역에 의해 상기 제1 및 제2 수직 스트링의 상기 채널을 서로 연결하는 단계, 및 소거 동작 시 상기 소거 전압 인가용 도전막에 소거 전압을 인가하여 상기 소거 전압 인가용 도전막과 전기적으로 연결된 상기 제1 및 제2 수직 스트링의 채널에 소거 전압을 인가하는 단계를 포함한다.
본 발명의 일실시 예에 따른 비휘발성 메모리 장치의 제조 방법은 P형 반도체 기판을 선택적으로 식각하여 복수의 활성영역을 정의하는 트렌치를 형성하는 단계, 상기 트렌치에 매립되는 소자 분리막을 형성하는 단계, 상기 활성영역 각각의 상부에 배치되는 제1 및 제2 수직 스트링을 형성하는 단계, 및 상기 활성영역 내에 이온 주입 영역을 형성하되, 상기 제1 및 제2 수직 스트링이 상기 이온 주입 영역과 상기 활성영역의 경계면 상에 배치되도록 이온 주입 공정을 실시하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 비휘발성 메모리 장치의 제조 방법은 반도체 기판 상에 소거 전압 인가용 도전막을 형성하는 단계와, 상기 소거 전압 인가용 도전막 및 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계와, 상기 트렌치에 매립되는 소자 분리막을 형성하는 단계, 상기 소거 전압 인가용 도전막 상부에 배치되는 제1 및 제2 수직 스트링을 형성하는 단계, 및 상기 소거 전압 인가용 도전막 내에 이온 주입 영역을 형성하되, 상기 제1 및 제2 수직 스트링이 상기 이온 주입 영역과 상기 소거 전압 인가용 도전막의 경계면 상에 배치되도록 이온 주입 공정을 실시하는 단계를 포함한다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 메모리 셀을 수직으로 적층하여 집적도를 증가시키면서도 소거 동작을 용이하고 효율적으로 수행할 수 있다.
도 1 은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 2 내지 도 10은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 11은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 12 내지 도 20은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 소자의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1 은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 1을 참조하면, 본 실시예의 비휘발성 메모리 장치는, P형 반도체로 이루어지고 소자분리막(11)에 의해 정의된 복수의 활성영역(10A)을 갖는 반도체 기판(10)과, 활성영역(10A) 각각의 상부에 형성된 한 쌍의 수직 스트링(ST1, ST2)을 포함한다. 또한 활성영역(10A)의 상부 표면에는 한 쌍의 수직 스트링(ST1, ST2)의 일부분이 접촉되는 N형의 이온 주입 영역(J)을 포함하며, 이온 주입 영역(J)에 의해 한 쌍의 수직 스트링(ST1, ST2)이 전기적으로 연결될 수 있다. 한 쌍의 수직 스트링(ST1, ST2)은 이온 주입 영역(J)과 활성영역(10A)의 경계면 상에 형성된다. 즉, 한 쌍의 수직 스트링(ST1, ST2) 각각은 이온 주입 영역(J)과 활성영역(10A)이 모두 연결된 상태이다.
보다 구체적으로, 반도체 기판(10)에 형성된 복수의 활성영역(10A)은 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열된다. 이때, 활성영역(10A) 각각은 제1 방향의 장축 및 제2 방향의 단축을 갖는 바(bar) 타입의 평면 형상을 갖는다. 또한, 활성영역(10A) 각각은 소정 깊이로 형성된 소자분리막(11)에 의해서 서로 분리된다. 반도체 기판(10)이 P형 반도체로 이루어지기 때문에, 활성영역(10A) 또한 P형 반도체로 이루어진다. 활성영역(10A)의 일부분에는 이온 주입 영역(J)이 배치되며, 이온 주입 영역(J)은 N형으로 형성된다.
하나의 활성영역(10A)마다 한 쌍의 수직 스트링(ST1, ST2)이 배치된다. 설명의 편의상 한 쌍의 수직 스트링(ST1, ST2) 중 비트라인(BL)에 연결될 수직 스트링을 제1 수직 스트링(ST1)이라 하고, 소스라인(SL)에 연결될 수직 스트링을 제2 수직 스트링(ST2)이라 하기로 한다. 이때, 제1 수직 스트링(ST1)은 하단이 활성영역(10A)과 이온 주입 영역(J)의 경계면 상부에 접하면서 수직 방향으로 돌출된 채널(CH)과, 채널(CH)을 따라 적층된 복수의 워드라인(WL) 및 드레인 선택 라인(DSL)과, 워드라인(WL)과 채널(CH) 사이에 개재되는 메모리막(미도시됨)과, 드레인 선택 라인(DSL)과 채널(CH) 사이에 개재되는 게이트 절연막(미도시됨)을 포함한다. 또한, 제2 수직 스트링(ST2)은 하단이 활성영역(10A)과 이온 주입 영역(J)의 경계면 상부에 접하면서 수직 방향으로 돌출된 채널(CH)과, 채널(CH)을 따라 적층된 복수의 워드라인(WL) 및 소스 선택 라인(SSL)과, 워드라인(WL)과 채널(CH) 사이에 개재되는 메모리막(미도시됨)과, 소스 선택 라인(SSL)과 채널(CH) 사이에 개재되는 게이트 절연막(미도시됨)을 포함한다.
여기서, 메모리막은 채널(CH)과 워드라인(WL)을 서로 절연시키면서 전하를 저장하는 기능을 수행하는 막을 나타낸다. 메모리막은, 채널(CH)에 가까운 쪽에 배치되고 전하의 터널링을 가능하게 하는 터널 절연막, 워드라인(WL)에 가까운 쪽에 배치되고 전하의 이동을 차단하는 전하 차단막, 및 터널 절연막과 전하 차단막 사이에 개재되고 전하를 저장하는 기능을 갖는 전하 저장막을 포함한다. 예를 들어, 터널 절연막 및 전하 차단막은 산화막일 수 있고, 전하 저장막은 전하 트랩 기능을 갖는 질화막일 수 있다.
워드라인(WL) 사이, 워드라인(WL)과 드레인 선택 라인(DSL) 사이, 및 워드라인(WL)과 소스 선택 라인(SSL) 사이에는 도시되지 않은 층간 절연막이 개재되어 이들을 서로 절연시킨다. 하나의 채널(CH)과 접하는 메모리막 및 하나의 워드라인(WL)이 단위 메모리 셀을 이루고, 하나의 채널(CH)과 접하는 게이트 절연막 및 드레인 선택 라인(DSL)이 하나의 드레인 선택 트랜지스터를 이루고, 하나의 채널(CH)과 접하는 게이트 절연막 및 소스 선택 라인(SSL)이 하나의 소스 선택 트랜지스터를 이룬다. 워드라인(WL), 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)은 제2 방향으로 연장되어 제2 방향으로 배열되는 채널(CH)과 접한다.
비트라인(BL)은 제1 수직 스트링(ST1)의 채널(CH)의 상단과 연결되면서 제1 방향으로 연장된다. 소스라인(SL)은 제2 수직 스트링(ST2)의 채널(CH)의 상단과 연결되면서 제2 방향으로 연장된다. 전술한 드레인 선택 트랜지스터는 비트라인(BL)과 제1 수직 스트링(ST1)의 연결을 제어하고, 소스 선택 트랜지스터는 소스라인(SL)과 제2 수직 스트링(ST2)의 연결을 제어한다.
본 실시예에서는 하나의 블록이 제1 방향에서 2개의 U자형 스트링을 포함하는 경우를 도시하고 있으나, 본 발명이 이에 한정되지는 않으며 하나의 블록에 포함되는 U자형 스트링의 개수는 다양하게 변형될 수 있다.
어느 하나의 U자형 스트링의 제2 수직 스트링(ST2)과 제1 방향에서 인접한 U자형 스트링의 제2 수직 스트링(ST2)은 서로 인접하게 배치되고, 그에 따라 소스라인(SL)을 공유할 수 있다. 또한, 제1 방향으로 배열되는 제1 수직 스트링(ST1)은 하나의 비트라인(BL)을 공유할 수 있다.
이상으로 설명한 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치에 의하면 다음과 같은 효과가 획득될 수 있다.
우선, 비트라인(BL) 및 소스라인(SL)이 모두 제1 및 제2 수직 스트링(ST1, ST2)의 상부에 배치되기 때문에, 비트라인(BL) 및 소스라인(SL)을 금속 등의 저저항 물질로 구현하는 것이 가능하여 라인 저항이 감소한다. 또한, 드레인 선택 트랜지스터와 소스 선택 트랜지스터가 동일한 층에 형성되므로 수직적 측면에서 집적도 향상에 유리하다.
게다가, 제1 및 제2 수직 스트링(ST1, ST2)의 채널(CH)은 P형 반도체로 이루어진 반도체 기판(10)의 활성영역(10A)과 직접 연결되어 있다. 따라서, 반도체 기판(10)에 양의 고전압을 인가하여 채널(CH)에 정공을 주입하는 방식으로 소거 동작을 수행할 수 있으므로, 소거 효율이 우수한 장점이 있다.
이와 같이 제1 및 제2 수직 스트링(ST1, ST2)의 채널(CH)이 활성영역(10A)과 직접 연결되더라도, 활성영역(10A)내에 형성된 이온 주입 영역(J)과도 직접 연결되어 있어 리드 동작이나 프로그램 동작시에는 N형의 이온 주입 영역(J)에 의해 제1 수직 스트링(ST1)과 제2 수직 스트링(ST2)을 연결할 수 있으므로, 동작에 영향을 미치지 않는다.
요약하자면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는 종래의 PBiCS의 구조의 유리한 효과 및 TCAT 구조의 유리한 효과만을 가질 수 있으면서도, 반도체 기판(10)에 양의 고전압을 인가하여 채널(CH)에 정공을 주입하는 방식으로 소거 동작을 수행할 수 있으며, 리드 동작이나 프로그램 동작 시 워드라인에 인가되는 전압에 의해 N형으로 반전된 제1 수직 스트링(ST1)과 제2 수직 스트링(ST2)의 채널(CH)은 N형의 이온 주입 영역(J)에 의해 서로 연결된다.
구체적인 동작 방법에 대해 설명하기로 한다.
먼저, 리드 동작을 설명한다. 우선, 다수의 비트라인들 중 선택된 비트라인에 소정 전압 예컨대, 1V를 인가하여 프리차지하고 나머지 비선택된 비트라인 및 소스 라인(SL)에는 0V를 인가한다.
이어서, 선택된 드레인 선택 라인(DSL) 및 선택된 소스 선택 라인(SSL)에 드레인 선택 트랜지스터 및 소스 선택 트랜지스터를 완전히 턴온시키는 전압 예컨대, 전원전압(Vcc)을 인가하여 선택된 스트링과 비트라인(BL) 및 소스라인(SL)을 연결시킨다. 이때, 나머지 비선택된 드레인 선택 라인(DSL) 및 비선택된 소스 선택 라인(SSL)에는 턴오프 전압 예컨대, 0V를 인가하여 비트라인(BL) 및 소스라인(SL)과의 연결을 차단한다.
이어서, 다수의 워드라인들 중 선택된 워드라인(WL)에 리드 전압(Vread)으로서 예컨대, 0V를 인가하고 나머지 비선택된 워드라인(WL)에 패스 전압(Vread-pass1)으로서 예컨대, 4~5V를 인가한다. 이로 인하여 제1 및 제2 수직 스트링(ST1, ST2)의 채널은 P형에서 N형으로 반전되고, 반도체 기판(10)의 활성 영역(10A) 내에 형성된 N형의 이온 주입 영역(J)에 의해 제1 및 제2 수직 스트링(ST1, ST2)의 채널은 서로 전기적으로 연결된다. 이러한 리드 동작시 반도체 기판(10)은 0V를 인가받거나 또는 플로팅 상태일 수 있다.
위와 같은 방식으로 전압을 인가하여, 선택된 스트링에 전류 흐름이 생성되어 선택된 비트라인(BL)의 전압이 변화하였는지 여부를 감지함으로써, 선택된 메모리 셀에 저장된 데이터를 읽어낸다.
다음으로, 프로그램 동작을 설명한다. 다수의 비트라인들 중 선택된 비트라인(BL)에는 프로그램 전압으로서 예컨대, 0V를 인가하고 비선택된 비트라인(BL)에는 비트라인 프로그램 금지 전압으로서 예컨대, 전원 전압(Vcc)을 인가한다.
이어서, 선택된 드레인 선택 라인(DSL)에 드레인 선택 트랜지스터를 완전히 턴온시키는 전압 예컨대, 전원전압(Vcc)을 인가하여 선택된 스트링과 비트라인(BL)을 연결시킨다. 이때, 비선택된 드레인 선택 라인(DSL)에는 턴오프 전압 예컨대, 0V를 인가하여 비트라인(BL)과의 연결을 차단한다. 또한, 모든 소스 선택 라인(SSL)에는 턴오프 전압 예컨대, 0V를 인가함으로써, 예컨대, 전원 전압(Vcc)이 인가된 소스라인(SL)과의 연결을 차단한다. 즉, 선택된 스트링은 0V가 인가된 선택된 비트라인(sel. BL)에만 연결된 상태가 된다.
이어서, 다수의 워드라인들 중 선택된 워드라인(WL)에 프로그램 전압(Vpgm)으로서 예컨대, 18~20V를 인가하고 나머지 비선택된 워드라인(WL)에 패스 전압(Vpass1)으로서 예컨대, 10V 정도를 인가한다. 이로 인하여 제1 및 제2 수직 스트링(ST1, ST2)의 채널은 P형에서 N형으로 반전되고, 반도체 기판(10)의 활성 영역(10A) 내에 형성된 N형의 이온 주입 영역(J)에 의해 제1 및 제2 수직 스트링(ST1, ST2)의 채널은 서로 전기적으로 연결된다. 이러한 프로그램 동작시 반도체 기판(10)은 0V를 인가받거나 또는 플로팅 상태일 수 있다.
위와 같은 방식으로 전압을 인가하여, 선택된 워드라인(WL)에 연결된 선택된 메모리 셀의 전하 저장막에 전자를 주입함으로써, 선택된 메모리 셀에 데이터를 저장하는 프로그램 동작을 수행할 수 있다.
다음으로, 소거 동작을 설명한다. 소거 동작은 블록 단위로 수행될 수 있다. 소거 대상인 블록의 다수의 워드라인(WL)에는 0V를 인가하고 반도체 기판(10)에 소거 전압(Verase)으로서 예컨대, 18~20V의 양의 고전압을 인가하면, 채널로 정공이 주입되어 데이터가 소거된다. 이때, 비트라인(BL), 소스라인(SL), 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 하부 게이트(BG)는 모두 플로팅 상태에 있다.
반면, 소거 대상이 아닌 블록의 워드라인(WL)은 플로팅 상태이다. 워드라인(WL)이 플로팅 상태인 경우, 반도체 기판(10)에 소거 전압(Verase) 인가시 전위가 부스팅되어 메모리 셀들의 데이터 소거가 방지된다.
도 2 내지 도 10은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, P형 반도체로 이루어지는 반도체 기판(10)을 제공한다. 반도체 기판(10)의 A-A' 방향은 도 1에 도시된 비휘발성 메모리 소자의 제1 방향이며, 반도체 기판(10)의 B-B' 방향은 도 1에 도시된 비휘발성 메모리 소자의 제2 방향이다.
반도체 기판(10)의 소자 분리 영역을 선택적으로 식각하여 소자분리용 트렌치를 형성한 후, 소자분리용 트렌치를 산화막이나 질화막 등의 절연막으로 매립함으로써 소자분리막(11)을 형성한다. 이 소자분리막(11)에 의해 기판(10)의 활성영역(10A)이 정의된다.
도 3을 참조하면, 소자분리막(11)을 포함하는 기판(10) 상에 게이트 절연막(12)을 형성한다. 게이트 절연막(12)은 산화막 또는 질화막일 수 있고 활성영역(10A)과 후속 형성되는 게이트막과의 전기적 분리를 가능하게 하는 두께를 가질 수 있다.
이어서, 게이트 절연막(12) 상에 복수의 제1 희생막(13) 및 복수의 제1 층간 절연막(14)을 교대로 적층한다. 제1 희생막(13)은 후속 공정에서 제거되어 워드라인이 형성될 공간을 제공하는 막으로서 예컨대, 질화막으로 이루어질 수 있다. 제1 층간 절연막(14)은 다층의 워드라인을 서로 분리하기 위한 막으로서 제1 희생막(13)과의 식각 선택비를 갖는 막 예컨대, 산화막으로 이루어질 수 있다.
설명의 편의를 위하여 복수의 제1 희생막(13) 및 복수의 제1 층간 절연막(14)의 교대 적층 구조물을 이하, 초기 셀 게이트 구조물(CGS')이라 한다.
이어서, 초기 셀 게이트 구조물(CGS') 상에 제2 층간 절연막(15), 제2 희생막(16) 및 제2 층간 절연막(15)을 순차적으로 적층한다. 제2 희생막(16)은 후속 공정에서 제거되어 드레인 선택 라인 및 소스 선택 라인이 형성될 공간을 제공하는 막으로서 예컨대, 질화막으로 이루어질 수 있다. 제2 층간 절연막(15)은 선택 라인을 상하부와 분리하기 위한 막으로서 예컨대, 산화막으로 이루어질 수 있다. 설명의 편의를 위하여 제2 층간 절연막(15), 제2 희생막(16) 및 제2 층간 절연막(15)이 순차적으로 적층된 구조물을 이하, 초기 선택 게이트 구조물(SGS')이라 한다.
도 4를 참조하면, 초기 셀 게이트 구조물(CGS') 및 초기 선택 게이트 구조물(SGS'), 및 게이트 절연막(12)을 관통하여 활성영역(10A)을 노출시키는 채널 홀(H)을 형성한다. 이때, 하나의 활성영역(10A)마다 한 쌍의 채널 홀(H)이 형성된다. 한 쌍의 채널 홀(H)은 활성영역(10A)의 장축 방향인 제1 방향으로 나란히 배열된다.
이어서, 채널 홀(H)의 측벽에 메모리막(17)을 형성한다. 메모리막(17)은 터널 절연막, 전하 저장막, 전하 차단막이 적층된 막이다. 터널 절연막은 산화막으로 형성할 수 있으며, 전하 저장막은 질화막으로 형성할 수 있으며, 전하 차단막은 산화막으로 형성할 수 있다.
이 후, 메모리막(17)의 표면 및 노출된 활성영역(10A) 상에 채널막(18)을 형성한다. 채널막(18)은 P형 불순물이 도핑된 폴리 실리콘막으로 형성할 수 있다. 따라서, P형의 채널막(18)은 P형의 반도체 기판(10)과 직접적으로 연결된다.
이 후, 채널막(18)이 형성되고 남은 채널 홀(H)의 공간은 PSZ와 같은 채널 절연막(19)로 채워질 수 있다. 따라서 채널 홀(H)의 내부에는 채널막(18)과 채널 절연막(19)으로 구성된 채널(CH)이 형성되며, 하나의 활성영역(10A)에는 두 개의 채널(CH)이 형성된다.
도 5를 참조하면, 반도체 기판(10)의 제2 방향 가장자리 영역의 초기 셀 게이트 구조물(CGS') 및 초기 선택 게이트 구조물(SGS')을 식각하여 계단 형태로 만든다. 이때, 적층 구조물의 식각은 슬리밍(slimming)이라 불리는 식각 과정을 이용하여 수행되며, 이 과정은 이미 널리 알려져 있으므로 상세한 설명은 생략하기로 한다.
본 공정 결과, 반도체 기판(10)의 가장자리 영역에서 어느 하나의 제1 희생막(13)은 자신의 바로 상부의 제1 희생막(13) 또는 제2 희생막(16)에 비하여 돌출된 단부를 갖는다. 이는 후속 콘택 형성 공정(도 10 참조)을 위한 것이다.
이어서, 식각된 공간을 매립하는 제3 층간 절연막(20)을 형성한다. 제3 층간 절연막(20)은 예컨대 산화막일 수 있다.
도 6을 참조하면, 초기 셀 게이트 구조물(CGS'), 초기 선택 게이트 구조물(SGS') 및 게이트 절연막(12)을 선택적으로 식각하여 반도체 기판(10)의 활성영역(10A)의 일부 및 소자 분리막(11)의 일부가 노출되며 초기 셀 게이트 구조물(CGS') 및 초기 선택 게이트 구조물(SGS')을 관통하는 제1 및 제2 슬릿(S1, S2)을 형성한다.
이때, 제1 슬릿(S1)은 활성영역(10A)마다 형성된 한 쌍의 채널(CH) 사이에 배치되면서 제2 방향으로 연장하고, 제2 슬릿(S2)은 서로 다른 쌍에 속하면서 인접한 채널(CH) 사이에 배치되고 제2 방향으로 연장한다.
이 후, 제1 및 제2 슬릿(S1, S2)에 의해 노출되는 복수의 제1 희생막 및 제2 희생막을 제거한다.
도 7을 참조하면, 제1 및 제2 희생막이 제거된 공간에만 워드라인(21) 및 선택 라인(22)을 형성한다. 워드라인(21) 및 선택 라인(22)은 텅스텐 등의 금속 물질이나 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 워드라인(21) 및 선택 라인(22)은 제1 및 제2 희생막이 제거된 결과물의 전면을 따라 형성한 후, 전면 식각 등의 방식으로 워드라인(21) 및 선택 라인(22)이 제1 및 제2 희생막이 제거된 공간에만 잔류하게 한다.
본 공정 결과, 제1 희생막이 제거된 공간 내에 메모리막(17)과 접촉되는 워드라인(21)이 형성되고, 제2 희생막이 제거된 공간 내에 메모리막(17)과 접촉되는 선택 라인(22)이 형성된다. 메모리막(17)은 채널막(18)과 워드라인(21) 사이에 개재되어 이들을 서로 절연시키면서 전하를 저장하는 역할을 수행한다. 반면, 제2 희생막이 제거된 공간 내에 형성된 선택 라인(22)과 접촉된 메모리막(17)은 본 실시예의 공정 특성상 채널막(18)과 선택 라인(22) 사이에 개재되는 것이고, 게이트 절연막으로서의 역할을 수행한다. 다른 실시예에서 공정을 변형하는 경우 채널막(18)과 선택 라인(22) 사이에는 메모리막(17) 대신 단일의 절연막이 개재될 수도 있다. 한 쌍의 채널(CH) 중 일측 채널(CH)과 접하는 선택 라인(22)이 드레인 선택 라인을 이루는 경우 타측 채널(CH)과 접하는 선택 라인(22)은 소스 선택 라인을 이룬다.
도 8을 참조하면, 제1 슬릿(S1)을 통해 노출된 반도체 기판(10)의 활성 영역(10A)에 이온 주입 공정을 실시하여 이온 주입 영역(J)을 형성한다. 이온 주입 공정은 N타입의 불순물을 주입하여 실시하는 것이 바람직하다. 이 후 이온 주입 영역(J)이 확산되도록 열처리 공정을 실시한다. 이온 주입 영역(J)은 한쌍의 채널(CH)이 각각 이온 주입 영역(J)에 접촉하도록 형성하되, 채널(CH)의 하단부면이 이온 주입 영역(J)과 활성 영역(10A)의 경계면 상에 접촉되도록 형성한다. 즉, 채널(CH) 각각은 N형의 이온 주입 영역(J)과 P형의 활성 영역(10A)에 모두 직접적으로 연결된다.
도 9를 참조하면, 워드라인(21), 및 선택 라인(22)이 형성된 후 잔류하는 공간을 절연막(23)으로 매립한다. 즉, 제1 및 제2 슬릿에 해당하는 공간이 절연막(23)으로 매립된다. 절연막(23)은 예컨대, 산화막일 수 있다.
이 후, 채널(CH) 상단부의 채널 절연막(19)을 제거한 후, 채널 절연막(19)이 제거된 부분에 도전막(24A, 24B)을 형성한다. 도전막(24A)은 드레인 영역이며, 도전막(24B)은 소스 영역이다.
도 10을 참조하면, 도 9의 결과물 상에 도전물질을 증착하고 패터닝하여 서로 다른 쌍에 속하면서 인접한 채널(CH)과 동시에 접하고 제2 방향으로 연장되는 소스라인(SL)을 형성한다. 이때, 도전물질로 금속이나 금속 실리사이드를 이용함으로써 소스라인(SL)의 저항을 감소시킬 수 있다.
이어서, 소스 라인(SL)을 덮는 제4 층간 절연막(25)을 형성한다. 이어서, 제4 층간 절연막(25)을 관통하여 드레인 영역(24B)이 형성된 채널(CH) 각각과 접하는 비트라인 콘택(BLC)을 형성한다. 또한, 제4 층간 절연막(25) 및 제3 층간 절연막(20)을 관통하여 선택 라인(22), 워드라인(21) 및 반도체 기판(10)의 활성 영역(10A)와 연결되는 복수의 콘택(26)을 형성한다.
이어서, 제4 층간 절연막(25) 상에 도전물질을 증착하고 패터닝하여, 비트라인 콘택(BLC)과 연결되면서 제1 방향으로 연장하는 비트라인(BL)과, 복수의 콘택(26) 각각과 연결되는 배선(27)을 형성한다. 이들 배선(27)은 각각 선택 라인(22), 워드라인(21) 및 반도체 기판(10)에 인가되는 소거 전압을 제어하기 위한 것이다.
이로써 도 1의 장치가 제조될 수 있다. 그러나, 도 1의 장치의 제조 방법이 이에 한정되지는 않으며 다양한 변형이 이루어질 수 있음은 물론이다. 예를 들어, 제1 및 제2 희생막(13, 16) 대신 워드라인용 도전막 및 선택 라인용 도전막을 직접 증착하는 방식을 이용할 수도 있다.
도 11은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 11을 참조하면, 본 실시예의 비휘발성 메모리 장치는, P형 반도체 기판(100) 상에 형성된 소거 전압 인가용 도전막(102)과, 소거 전압 인가용 도전막(102)의 상부에 형성된 한 쌍의 수직 스트링(ST1, ST2)을 포함한다. 또한 소거 전압 인가용 도전막(102)의 상부 표면에는 한 쌍의 수직 스트링(ST1, ST2)의 일부분이 접촉되는 N형의 이온 주입 영역(J)을 포함하며, 이온 주입 영역(J)에 의해 한 쌍의 수직 스트링(ST1, ST2)이 전기적으로 연결될 수 있다. 한 쌍의 수직 스트링(ST1, ST2)은 이온 주입 영역(J)과 소거 전압 인가용 도전막(102)의 경계면 상에 형성된다. 즉, 한 쌍의 수직 스트링(ST1, ST2) 각각은 이온 주입 영역(J)과 소거 전압 인가용 도전막(102)이 모두 연결된 상태이다.
보다 구체적으로, 반도체 기판(100) 상에 형성된 복수의 소거 전압 인가용 도전막(102)은 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열된다. 이때, 소거 전압 인가용 도전막(102) 각각은 제1 방향의 장축 및 제2 방향의 단축을 갖는 바(bar) 타입의 평면 형상을 갖는다. 또한, 소거 전압 인가용 도전막(102) 각각은 소정 깊이로 형성된 소자분리막(11)에 의해서 서로 분리된다. 소거 전압 인가용 도전막(102)은 반도체 기판(100)과 동일한 타입의 P형 폴리 실리콘막으로 형성한다. 소거 전압 인가용 도전막(102)의 일부분에는 이온 주입 영역(J)이 배치되며, 이온 주입 영역(J)은 N형으로 형성된다.
하나의 소거 전압 인가용 도전막(102)마다 한 쌍의 수직 스트링(ST1, ST2)이 배치된다. 설명의 편의상 한 쌍의 수직 스트링(ST1, ST2) 중 비트라인(BL)에 연결될 수직 스트링을 제1 수직 스트링(ST1)이라 하고, 소스라인(SL)에 연결될 수직 스트링을 제2 수직 스트링(ST2)이라 하기로 한다. 이때, 제1 수직 스트링(ST1)은 하단이 소거 전압 인가용 도전막(102)과 이온 주입 영역(J)의 경계면 상부에 접하면서 수직 방향으로 돌출된 채널(CH)과, 채널(CH)을 따라 적층된 복수의 워드라인(WL) 및 드레인 선택 라인(DSL)과, 워드라인(WL)과 채널(CH) 사이에 개재되는 메모리막(미도시됨)과, 드레인 선택 라인(DSL)과 채널(CH) 사이에 개재되는 게이트 절연막(미도시됨)을 포함한다. 또한, 제2 수직 스트링(ST2)은 하단이 소거 전압 인가용 도전막(102)과 이온 주입 영역(J)의 경계면 상부에 접하면서 수직 방향으로 돌출된 채널(CH)과, 채널(CH)을 따라 적층된 복수의 워드라인(WL) 및 소스 선택 라인(SSL)과, 워드라인(WL)과 채널(CH) 사이에 개재되는 메모리막(미도시됨)과, 소스 선택 라인(SSL)과 채널(CH) 사이에 개재되는 게이트 절연막(미도시됨)을 포함한다.
여기서, 메모리막은 채널(CH)과 워드라인(WL)을 서로 절연시키면서 전하를 저장하는 기능을 수행하는 막을 나타낸다. 메모리막은, 채널(CH)에 가까운 쪽에 배치되고 전하의 터널링을 가능하게 하는 터널 절연막, 워드라인(WL)에 가까운 쪽에 배치되고 전하의 이동을 차단하는 전하 차단막, 및 터널 절연막과 전하 차단막 사이에 개재되고 전하를 저장하는 기능을 갖는 전하 저장막을 포함한다. 예를 들어, 터널 절연막 및 전하 차단막은 산화막일 수 있고, 전하 저장막은 전하 트랩 기능을 갖는 질화막일 수 있다.
워드라인(WL) 사이, 워드라인(WL)과 드레인 선택 라인(DSL) 사이, 및 워드라인(WL)과 소스 선택 라인(SSL) 사이에는 도시되지 않은 층간 절연막이 개재되어 이들을 서로 절연시킨다. 하나의 채널(CH)과 접하는 메모리막 및 하나의 워드라인(WL)이 단위 메모리 셀을 이루고, 하나의 채널(CH)과 접하는 게이트 절연막 및 드레인 선택 라인(DSL)이 하나의 드레인 선택 트랜지스터를 이루고, 하나의 채널(CH)과 접하는 게이트 절연막 및 소스 선택 라인(SSL)이 하나의 소스 선택 트랜지스터를 이룬다. 워드라인(WL), 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)은 제2 방향으로 연장되어 제2 방향으로 배열되는 채널(CH)과 접한다.
비트라인(BL)은 제1 수직 스트링(ST1)의 채널(CH)의 상단과 연결되면서 제1 방향으로 연장된다. 소스라인(SL)은 제2 수직 스트링(ST2)의 채널(CH)의 상단과 연결되면서 제2 방향으로 연장된다. 전술한 드레인 선택 트랜지스터는 비트라인(BL)과 제1 수직 스트링(ST1)의 연결을 제어하고, 소스 선택 트랜지스터는 소스라인(SL)과 제2 수직 스트링(ST2)의 연결을 제어한다.
본 실시예에서는 하나의 블록이 제1 방향에서 2개의 U자형 스트링을 포함하는 경우를 도시하고 있으나, 본 발명이 이에 한정되지는 않으며 하나의 블록에 포함되는 U자형 스트링의 개수는 다양하게 변형될 수 있다.
어느 하나의 U자형 스트링의 제2 수직 스트링(ST2)과 제1 방향에서 인접한 U자형 스트링의 제2 수직 스트링(ST2)은 서로 인접하게 배치되고, 그에 따라 소스라인(SL)을 공유할 수 있다. 또한, 제1 방향으로 배열되는 제1 수직 스트링(ST1)은 하나의 비트라인(BL)을 공유할 수 있다.
이상으로 설명한 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치에 의하면 다음과 같은 효과가 획득될 수 있다.
우선, 비트라인(BL) 및 소스라인(SL)이 모두 제1 및 제2 수직 스트링(ST1, ST2)의 상부에 배치되기 때문에, 비트라인(BL) 및 소스라인(SL)을 금속 등의 저저항 물질로 구현하는 것이 가능하여 라인 저항이 감소한다. 또한, 드레인 선택 트랜지스터와 소스 선택 트랜지스터가 동일한 층에 형성되므로 수직적 측면에서 집적도 향상에 유리하다.
게다가, 제1 및 제2 수직 스트링(ST1, ST2)의 채널(CH)은 P형 반도체로 이루어진 반도체 기판(100) 상에 형성된 소거 전압 인가용 도전막(102)과 직접 연결되어 있다. 따라서, 소거 전압 인가용 도전막(102)에 양의 고전압을 인가하면 채널(CH)에 정공을 주입하는 방식으로 소거 동작을 수행할 수 있으므로, 소거 효율이 우수한 장점이 있다.
이와 같이 제1 및 제2 수직 스트링(ST1, ST2)의 채널(CH)이 소거 전압 인가용 도전막(102)과 직접 연결되더라도, 소거 전압 인가용 도전막(102)내에 형성된 이온 주입 영역(J)과도 직접 연결되어 있어 리드 동작이나 프로그램 동작시에는 N형의 이온 주입 영역(J)에 의해 제1 수직 스트링(ST1)과 제2 수직 스트링(ST2)을 연결할 수 있으므로, 동작에 영향을 미치지 않는다.
요약하자면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는 종래의 PBiCS의 구조의 유리한 효과 및 TCAT 구조의 유리한 효과만을 가질 수 있으면서도, 반도체 기판(100)에 양의 고전압을 인가하여 채널(CH)에 정공을 주입하는 방식으로 소거 동작을 수행할 수 있으며, 리드 동작이나 프로그램 동작 시 워드라인에 인가되는 전압에 의해 N형으로 반전된 제1 수직 스트링(ST1)과 제2 수직 스트링(ST2)의 채널(CH)은 N형의 이온 주입 영역(J)에 의해 서로 연결된다.
구체적인 동작 방법에 대해 설명하기로 한다.
먼저, 리드 동작을 설명한다. 우선, 다수의 비트라인들 중 선택된 비트라인에 소정 전압 예컨대, 1V를 인가하여 프리차지하고 나머지 비선택된 비트라인 및 소스 라인(SL)에는 0V를 인가한다.
이어서, 선택된 드레인 선택 라인(DSL) 및 선택된 소스 선택 라인(SSL)에 드레인 선택 트랜지스터 및 소스 선택 트랜지스터를 완전히 턴온시키는 전압 예컨대, 전원전압(Vcc)을 인가하여 선택된 스트링과 비트라인(BL) 및 소스라인(SL)을 연결시킨다. 이때, 나머지 비선택된 드레인 선택 라인(DSL) 및 비선택된 소스 선택 라인(SSL)에는 턴오프 전압 예컨대, 0V를 인가하여 비트라인(BL) 및 소스라인(SL)과의 연결을 차단한다.
이어서, 다수의 워드라인들 중 선택된 워드라인(WL)에 리드 전압(Vread)으로서 예컨대, 0V를 인가하고 나머지 비선택된 워드라인(WL)에 패스 전압(Vread-pass1)으로서 예컨대, 4~5V를 인가한다. 이로 인하여 제1 및 제2 수직 스트링(ST1, ST2)의 채널은 P형에서 N형으로 반전되고, 반도체 기판(100)의 소거 전압 인가용 도전막(102) 내에 형성된 N형의 이온 주입 영역(J)에 의해 제1 및 제2 수직 스트링(ST1, ST2)의 채널은 서로 전기적으로 연결된다. 이러한 리드 동작시 소거 전압 인가용 도전막(102)은 0V를 인가받거나 또는 플로팅 상태일 수 있다.
위와 같은 방식으로 전압을 인가하여, 선택된 스트링에 전류 흐름이 생성되어 선택된 비트라인(BL)의 전압이 변화하였는지 여부를 감지함으로써, 선택된 메모리 셀에 저장된 데이터를 읽어낸다.
다음으로, 프로그램 동작을 설명한다. 다수의 비트라인들 중 선택된 비트라인(BL)에는 프로그램 전압으로서 예컨대, 0V를 인가하고 비선택된 비트라인(BL)에는 비트라인 프로그램 금지 전압으로서 예컨대, 전원 전압(Vcc)을 인가한다.
이어서, 선택된 드레인 선택 라인(DSL)에 드레인 선택 트랜지스터를 완전히 턴온시키는 전압 예컨대, 전원전압(Vcc)을 인가하여 선택된 스트링과 비트라인(BL)을 연결시킨다. 이때, 비선택된 드레인 선택 라인(DSL)에는 턴오프 전압 예컨대, 0V를 인가하여 비트라인(BL)과의 연결을 차단한다. 또한, 모든 소스 선택 라인(SSL)에는 턴오프 전압 예컨대, 0V를 인가함으로써, 예컨대, 전원 전압(Vcc)이 인가된 소스라인(SL)과의 연결을 차단한다. 즉, 선택된 스트링은 0V가 인가된 선택된 비트라인(sel. BL)에만 연결된 상태가 된다.
이어서, 다수의 워드라인들 중 선택된 워드라인(WL)에 프로그램 전압(Vpgm)으로서 예컨대, 18~20V를 인가하고 나머지 비선택된 워드라인(WL)에 패스 전압(Vpass1)으로서 예컨대, 10V 정도를 인가한다. 이로 인하여 제1 및 제2 수직 스트링(ST1, ST2)의 채널은 P형에서 N형으로 반전되고, 반도체 기판(100)의 소거 전압 인가용 도전막(102) 내에 형성된 N형의 이온 주입 영역(J)에 의해 제1 및 제2 수직 스트링(ST1, ST2)의 채널은 서로 전기적으로 연결된다. 이러한 프로그램 동작시 소거 전압 인가용 도전막(102)은 0V를 인가받거나 또는 플로팅 상태일 수 있다.
위와 같은 방식으로 전압을 인가하여, 선택된 워드라인(WL)에 연결된 선택된 메모리 셀의 전하 저장막에 전자를 주입함으로써, 선택된 메모리 셀에 데이터를 저장하는 프로그램 동작을 수행할 수 있다.
다음으로, 소거 동작을 설명한다. 소거 동작은 블록 단위로 수행될 수 있다. 소거 대상인 블록의 다수의 워드라인(WL)에는 0V를 인가하고 소거 전압 인가용 도전막(102)에 소거 전압(Verase)으로서 예컨대, 18~20V의 양의 고전압을 인가하면, 채널로 정공이 주입되어 데이터가 소거된다. 이때, 비트라인(BL), 소스라인(SL), 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 하부 게이트(BG)는 모두 플로팅 상태에 있다.
반면, 소거 대상이 아닌 블록의 워드라인(WL)은 플로팅 상태이다. 워드라인(WL)이 플로팅 상태인 경우, 소거 전압 인가용 도전막(102)에 소거 전압(Verase) 인가시 전위가 부스팅되어 메모리 셀들의 데이터 소거가 방지된다.
도 12 내지 도 20은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 12를 참조하면, P형 반도체로 이루어지는 반도체 기판(100)을 제공한다. 반도체 기판(100)의 A-A' 방향은 도 1에 도시된 비휘발성 메모리 소자의 제1 방향이며, 반도체 기판(100)의 B-B' 방향은 도 1에 도시된 비휘발성 메모리 소자의 제2 방향이다.
이 후, 반도체 기판(100) 상에 소거 전압 인가용 도전막(102)을 형성한다. 소거 전압 인가용 도전막(102)은 P형의 폴리실리콘막으로 형성할 수 있다.
이 후, 소거 전압 인가용 도전막(102) 및 반도체 기판(100)의 소자 분리 영역을 선택적으로 식각하여 소자분리용 트렌치를 형성한 후, 소자분리용 트렌치를 산화막이나 질화막 등의 절연막으로 매립함으로써 소자분리막(101)을 형성한다.
도 13을 참조하면, 소자분리막(101)을 포함하는 소거 전압 인가용 도전막(102) 상에 게이트 절연막(103)을 형성한다. 게이트 절연막(1032)은 산화막 또는 질화막일 수 있고 소거 전압 인가용 도전막(102)과 후속 형성되는 게이트막과의 전기적 분리를 가능하게 하는 두께를 가질 수 있다.
이어서, 게이트 절연막(103) 상에 복수의 제1 희생막(104) 및 복수의 제1 층간 절연막(105)을 교대로 적층한다. 제1 희생막(104)은 후속 공정에서 제거되어 워드라인이 형성될 공간을 제공하는 막으로서 예컨대, 질화막으로 이루어질 수 있다. 제1 층간 절연막(105)은 다층의 워드라인을 서로 분리하기 위한 막으로서 제1 희생막(104)과의 식각 선택비를 갖는 막 예컨대, 산화막으로 이루어질 수 있다.
설명의 편의를 위하여 복수의 제1 희생막(104) 및 복수의 제1 층간 절연막(105)의 교대 적층 구조물을 이하, 초기 셀 게이트 구조물(CGS')이라 한다.
이어서, 초기 셀 게이트 구조물(CGS') 상에 제2 층간 절연막(106), 제2 희생막(107) 및 제2 층간 절연막(106)을 순차적으로 적층한다. 제2 희생막(107)은 후속 공정에서 제거되어 드레인 선택 라인 및 소스 선택 라인이 형성될 공간을 제공하는 막으로서 예컨대, 질화막으로 이루어질 수 있다. 제2 층간 절연막(106)은 선택 라인을 상하부와 분리하기 위한 막으로서 예컨대, 산화막으로 이루어질 수 있다. 설명의 편의를 위하여 제2 층간 절연막(106), 제2 희생막(107) 및 제2 층간 절연막(106)이 순차적으로 적층된 구조물을 이하, 초기 선택 게이트 구조물(SGS')이라 한다.
도 14를 참조하면, 초기 셀 게이트 구조물(CGS') 및 초기 선택 게이트 구조물(SGS'), 및 게이트 절연막(12)을 관통하여 소거 전압 인가용 도전막(102)을 노출시키는 채널 홀(H)을 형성한다. 이때, 하나의 소거 전압 인가용 도전막(102)마다 한 쌍의 채널 홀(H)이 형성된다. 한 쌍의 채널 홀(H)은 소거 전압 인가용 도전막(102)의 장축 방향인 제1 방향으로 나란히 배열된다.
이어서, 채널 홀(H)의 측벽에 메모리막(108)을 형성한다. 메모리막(108)은 터널 절연막, 전하 저장막, 전하 차단막이 적층된 막이다. 터널 절연막은 산화막으로 형성할 수 있으며, 전하 저장막은 질화막으로 형성할 수 있으며, 전하 차단막은 산화막으로 형성할 수 있다.
이 후, 메모리막(108)의 표면 및 노출된 소거 전압 인가용 도전막(102) 상에 채널막(109)을 형성한다. 채널막(109)은 P형 불순물이 도핑된 폴리 실리콘막으로 형성할 수 있다. 따라서, P형의 채널막(109)은 P형의 소거 전압 인가용 도전막(102)과 직접적으로 연결된다.
이 후, 채널막(109)이 형성되고 남은 채널 홀(H)의 공간은 PSZ와 같은 채널 절연막(110)로 채워질 수 있다. 따라서 채널 홀(H)의 내부에는 채널막(109)과 채널 절연막(110)으로 구성된 채널(CH)이 형성되며, 하나의 소거 전압 인가용 도전막(102)에는 두 개의 채널(CH)이 형성된다.
도 15를 참조하면, 반도체 기판(100)의 제2 방향 가장자리 영역의 초기 셀 게이트 구조물(CGS') 및 초기 선택 게이트 구조물(SGS')을 식각하여 계단 형태로 만든다. 이때, 적층 구조물의 식각은 슬리밍(slimming)이라 불리는 식각 과정을 이용하여 수행되며, 이 과정은 이미 널리 알려져 있으므로 상세한 설명은 생략하기로 한다.
본 공정 결과, 반도체 기판(100)의 가장자리 영역에서 어느 하나의 제1 희생막(104)은 자신의 바로 상부의 제1 희생막(104) 또는 제2 희생막(107)에 비하여 돌출된 단부를 갖는다. 이는 후속 콘택 형성 공정(도 20 참조)을 위한 것이다.
이어서, 식각된 공간을 매립하는 제3 층간 절연막(111)을 형성한다. 제3 층간 절연막(111)은 예컨대 산화막일 수 있다.
도 16을 참조하면, 초기 셀 게이트 구조물(CGS'), 초기 선택 게이트 구조물(SGS') 및 게이트 절연막(103)을 선택적으로 식각하여 소거 전압 인가용 도전막(102)의 일부 및 소자 분리막(101)의 일부가 노출되며 초기 셀 게이트 구조물(CGS') 및 초기 선택 게이트 구조물(SGS')을 관통하는 제1 및 제2 슬릿(S1, S2)을 형성한다.
이때, 제1 슬릿(S1)은 소거 전압 인가용 도전막(102)마다 형성된 한 쌍의 채널(CH) 사이에 배치되면서 제2 방향으로 연장하고, 제2 슬릿(S2)은 서로 다른 쌍에 속하면서 인접한 채널(CH) 사이에 배치되고 제2 방향으로 연장한다.
이 후, 제1 및 제2 슬릿(S1, S2)에 의해 노출되는 복수의 제1 희생막 및 제2 희생막을 제거한다.
도 17을 참조하면, 제1 및 제2 희생막이 제거된 공간에만 워드라인(112) 및 선택 라인(113)을 형성한다. 워드라인(112) 및 선택 라인(113)은 텅스텐 등의 금속 물질이나 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 워드라인(112) 및 선택 라인(113)은 제1 및 제2 희생막이 제거된 결과물의 전면을 따라 형성한 후, 전면 식각 등의 방식으로 워드라인(112) 및 선택 라인(113)이 제1 및 제2 희생막이 제거된 공간에만 잔류하게 한다.
본 공정 결과, 제1 희생막이 제거된 공간 내에 메모리막(108)과 접촉되는 워드라인(112)이 형성되고, 제2 희생막이 제거된 공간 내에 메모리막(108)과 접촉되는 선택 라인(113)이 형성된다. 메모리막(108)은 채널막(109)과 워드라인(112) 사이에 개재되어 이들을 서로 절연시키면서 전하를 저장하는 역할을 수행한다. 반면, 제2 희생막이 제거된 공간 내에 형성된 선택 라인(113)과 접촉된 메모리막(108)은 본 실시예의 공정 특성상 채널막(109)과 선택 라인(113) 사이에 개재되는 것이고, 게이트 절연막으로서의 역할을 수행한다. 다른 실시예에서 공정을 변형하는 경우 채널막(109)과 선택 라인(113) 사이에는 메모리막(108) 대신 단일의 절연막이 개재될 수도 있다. 한 쌍의 채널(CH) 중 일측 채널(CH)과 접하는 선택 라인(113)이 드레인 선택 라인을 이루는 경우 타측 채널(CH)과 접하는 선택 라인(113)은 소스 선택 라인을 이룬다.
도 18을 참조하면, 제1 슬릿(S1)을 통해 노출된 소거 전압 인가용 도전막(102)에 이온 주입 공정을 실시하여 이온 주입 영역(J)을 형성한다. 이온 주입 공정은 N타입의 불순물을 주입하여 실시하는 것이 바람직하다. 이 후 이온 주입 영역(J)이 확산되도록 열처리 공정을 실시한다. 이온 주입 영역(J)은 한쌍의 채널(CH)이 각각 이온 주입 영역(J)에 접촉하도록 형성하되, 채널(CH)의 하단부면이 이온 주입 영역(J)과 소거 전압 인가용 도전막(102)의 경계면 상에 접촉되도록 형성한다. 즉, 채널(CH) 각각은 N형의 이온 주입 영역(J)과 P형의 소거 전압 인가용 도전막(102)에 모두 직접적으로 연결된다.
도 19를 참조하면, 워드라인(112), 및 선택 라인(113)이 형성된 후 잔류하는 공간을 절연막(114)으로 매립한다. 즉, 제1 및 제2 슬릿에 해당하는 공간이 절연막(114)으로 매립된다. 절연막(114)은 예컨대, 산화막일 수 있다.
이 후, 채널(CH) 상단부의 채널 절연막(110)을 제거한 후, 채널 절연막(110)이 제거된 부분에 도전막(115A, 115B)을 형성한다. 도전막(115A)은 드레인 영역이며, 도전막(115B)은 소스 영역이다.
도 20을 참조하면, 도 19의 결과물 상에 도전물질을 증착하고 패터닝하여 서로 다른 쌍에 속하면서 인접한 채널(CH)과 동시에 접하고 제2 방향으로 연장되는 소스라인(SL)을 형성한다. 이때, 도전물질로 금속이나 금속 실리사이드를 이용함으로써 소스라인(SL)의 저항을 감소시킬 수 있다.
이어서, 소스 라인(SL)을 덮는 제4 층간 절연막(116)을 형성한다. 이어서, 제4 층간 절연막(116)을 관통하여 드레인 영역(115B)이 형성된 채널(CH) 각각과 접하는 비트라인 콘택(BLC)을 형성한다. 또한, 제4 층간 절연막(116) 및 제3 층간 절연막(111)을 관통하여 선택 라인(113), 워드라인(112) 및 소거 전압 인가용 도전막(102)과 연결되는 복수의 콘택(117)을 형성한다.
이어서, 제4 층간 절연막(116) 상에 도전물질을 증착하고 패터닝하여, 비트라인 콘택(BLC)과 연결되면서 제1 방향으로 연장하는 비트라인(BL)과, 복수의 콘택(117) 각각과 연결되는 배선(118)을 형성한다. 이들 배선(118)은 각각 선택 라인(113), 워드라인(112) 및 소거 전압 인가용 도전막(102)에 인가되는 소거 전압을 제어하기 위한 것이다.
이로써 도 11의 장치가 제조될 수 있다. 그러나, 도 11의 장치의 제조 방법이 이에 한정되지는 않으며 다양한 변형이 이루어질 수 있음은 물론이다. 예를 들어, 제1 및 제2 희생막(114, 117) 대신 워드라인용 도전막 및 선택 라인용 도전막을 직접 증착하는 방식을 이용할 수도 있다.
10 : 반도체 기판 11 : 소자 분리막
12 : 게이트 절연막 13 : 제1 희생막
14 : 제1 층간 절연막 15 : 제2 층간 절연막
16 : 제2 희생막 17 : 메모리막
18 : 채널막 19 : 채널 절연막
20 : 제3 층간 절연막 21 : 워드라인
22 : 선택라인 23 : 절연막
24A, 24B : 도전막 25 : 제4 층간 절연막
26 : 콘택 27 : 배선

Claims (25)

  1. P형 반도체로 이루어진 활성영역을 포함하는 반도체 기판; 및
    상기 활성영역 상부에 배치되며, 상기 반도체 기판에 대해 수직으로 연장된 채널 및 상기 채널을 따라 적층된 복수의 메모리 셀을 포함하는 제1 및 제2 수직 스트링을 포함하며,
    상기 활성 영역은 상기 제1 및 제2 수직 스트링의 상기 채널과 직접적으로 연결된 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 활성영역 내에 형성된 이온 주입 영역을 더 포함하며, 상기 이온 주입 영역은 상기 제1 및 제2 수직 스트링의 상기 채널을 서로 연결하는 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 수직 스트링의 상기 채널은 상기 활성 영역과 상기 이온 주입 영역의 경계면 상에 형성되어 상기 활성 영역과 상기 이온 주입 영역이 모두 직접적으로 연결된 비휘발성 메모리 장치.
  4. 제 2 항에 있어서,
    프로그램 및 리드 동작시 상기 제1 및 제2 수직 스트링의 상기 채널은 상기 이온 주입 영역을 통해 서로 전기적으로 연결되는 비휘발성 메모리 장치.
  5. 반도체 기판 상에 형성된 소거 전압 인가용 도전막; 및
    상기 소거 전압 인가용 도전막상에 형성되며, 상기 반도체 기판에 대해 수직으로 연장된 채널 및 상기 채널을 따라 적층된 복수의 메모리 셀을 포함하는 제1 및 제2 수직 스트링을 포함하며,
    상기 소거 전압 인가용 도전막은 상기 제1 및 제2 수직 스트링의 상기 채널과 직접적으로 연결된 비휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 소거 전압 인가용 도전막 내에 형성된 이온 주입 영역을 더 포함하며, 상기 이온 주입 영역은 상기 제1 및 제2 수직 스트링의 상기 채널을 서로 연결하는 비휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제1 및 제2 수직 스트링의 상기 채널은 상기 소거 전압 인가용 도전막과 상기 이온 주입 영역의 경계면 상에 형성되어 상기 소거 전압 인가용 도전막과 상기 이온 주입 영역이 모두 직접적으로 연결된 비휘발성 메모리 장치.
  8. 제 6 항에 있어서,
    프로그램 및 리드 동작시 상기 제1 및 제2 수직 스트링의 상기 채널은 상기 이온 주입 영역을 통해 서로 전기적으로 연결되는 비휘발성 메모리 장치.
  9. P형 반도체로 이루어진 활성영역을 포함하는 반도체 기판, 상기 활성영역 상부에 배치되며, 상기 반도체 기판에 대해 수직으로 연장된 채널 및 상기 채널을 따라 적층된 복수의 메모리 셀을 포함하는 제1 및 제2 수직 스트링, 및 상기 활성영역 내에 형성된 이온 주입 영역을 포함하는 비휘발성 메모리 장치가 제공되는 단계;
    프로그램 및 리드 동작시 상기 이온 주입 영역에 의해 상기 제1 및 제2 수직 스트링의 상기 채널을 서로 연결하는 단계; 및
    소거 동작 시 상기 활성영역에 소거 전압을 인가하여 상기 활성영역과 전기적으로 연결된 상기 제1 및 제2 수직 스트링의 채널에 소거 전압을 인가하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  10. 반도체 기판 상에 형성된 소거 전압 인가용 도전막, 상기 소거 전압 인가용 도전막상에 성되며, 상기 반도체 기판에 대해 수직으로 연장된 채널 및 상기 채널을 따라 적층된 복수의 메모리 셀을 포함하는 제1 및 제2 수직 스트링, 및 상기 소거 전압 인가용 도전막 내에 형성된 이온 주입 영역을 포함하는 비휘발성 메모리 장치가 제공되는 단계;
    프로그램 및 리드 동작시 상기 이온 주입 영역에 의해 상기 제1 및 제2 수직 스트링의 상기 채널을 서로 연결하는 단계; 및
    소거 동작 시 상기 소거 전압 인가용 도전막에 소거 전압을 인가하여 상기 소거 전압 인가용 도전막과 전기적으로 연결된 상기 제1 및 제2 수직 스트링의 채널에 소거 전압을 인가하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  11. P형 반도체 기판을 선택적으로 식각하여 복수의 활성영역을 정의하는 트렌치를 형성하는 단계;
    상기 트렌치에 매립되는 소자 분리막을 형성하는 단계;
    상기 활성영역 각각의 상부에 배치되는 제1 및 제2 수직 스트링을 형성하는 단계; 및
    상기 활성영역 내에 이온 주입 영역을 형성하되, 상기 제1 및 제2 수직 스트링이 상기 이온 주입 영역과 상기 활성영역의 경계면 상에 배치되도록 이온 주입 공정을 실시하는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제1 및 제2 수직 스트링 각각은, 상기 활성영역 및 상기 이온 주입 영역과 하단이 접하면서 상기 기판에 대해 수직으로 연장된 채널 및 상기 채널을 따라 적층된 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치의 제조 방법.
  13. 제 11 항에 있어서,
    상기 제1 및 제2 수직 스트링 형성 단계 전에,
    상기 활성영역 및 상기 소자분리막 상에 게이트 절연막을 형성하는 단계를 더 포함하며,
    상기 채널은 상기 게이트 절연막을 관통하여 상기 활성영역과 접촉되는 비휘발성 메모리 장치의 제조 방법.
  14. 제 11 항에 있어서,
    상기 제1 및 제2 수직 스트링을 형성하는 단계는
    상기 활성영역 상에 복수의 희생막 및 복수의 층간 절연막을 교대로 적층하는 단계;
    상기 복수의 희생막 및 복수의 층간 절연막을 관통하여 상기 활성영역이 노출되는 제1 및 제2 채널홀을 형성하는 단계;
    상기 제1 및 제2 채널홀의 측벽에 메모리막 및 채널막을 형성하는 단계;
    상기 제1 및 제2 채널홀 사이의 상기 복수의 희생막 및 복수의 층간 절연막을 식각하여 상기 제1 및 제2 채널홀 사이의 상기 활성영역을 노출시키는 단계;
    상기 희생막을 제거하는 단계;
    상기 희생막이 제거된 공간에 도전막을 채워 워드라인을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 활성영역 내에 상기 이온 주입 영역을 형성하는 단계는
    상기 노출되는 활성영역에 상기 이온 주입 공정을 실시하여 상기 이온 주입 영역을 형성하는 단계; 및
    열처리 공정을 실시하여 상기 이온 주입 영역을 확산시키되, 상기 이온 주입 영역이 상기 제1 및 제2 수직 스트링의 상기 채널막과 접촉되도록 상기 이온 주입 영역을 확산시키는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법.
  16. 제 11 항에 있어서,
    상기 이온 주입 영역은 N형 불순물을 주입하여 형성하는 비휘발성 메모리 장치의 제조 방법.
  17. 제 11 항에 있어서,
    상기 활성영역 내에 상기 이온 주입 영역을 형성하는 단계 후에,
    상기 제1 수직 스트링의 상기 채널 상단에 연결되는 비트라인을 형성하는 단계; 및
    상기 제2 수직 스트링의 상기 채널 상단에 연결되는 소스라인을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법.
  18. 반도체 기판 상에 소거 전압 인가용 도전막을 형성하는 단계;
    상기 소거 전압 인가용 도전막 및 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치에 매립되는 소자 분리막을 형성하는 단계;
    상기 소거 전압 인가용 도전막 상부에 배치되는 제1 및 제2 수직 스트링을 형성하는 단계; 및
    상기 소거 전압 인가용 도전막 내에 이온 주입 영역을 형성하되, 상기 제1 및 제2 수직 스트링이 상기 이온 주입 영역과 상기 소거 전압 인가용 도전막의 경계면 상에 배치되도록 이온 주입 공정을 실시하는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 소거 전압 인가용 도전막은 P형의 폴리 실리콘막으로 형성하는 비휘발성 메모리 장치의 제조 방법.
  20. 제 18 항에 있어서,
    상기 제1 및 제2 수직 스트링 각각은, 상기 소거 전압 인가용 도전막 및 상기 이온 주입 영역과 하단이 접하면서 상기 기판에 대해 수직으로 연장된 채널 및 상기 채널을 따라 적층된 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치의 제조 방법.
  21. 제 18 항에 있어서,
    상기 제1 및 제2 수직 스트링 형성 단계 전에,
    상기 소거 전압 인가용 도전막 및 상기 소자분리막 상에 게이트 절연막을 형성하는 단계를 더 포함하며,
    상기 채널은 상기 게이트 절연막을 관통하여 상기 소거 전압 인가용 도전막과 접촉되는 비휘발성 메모리 장치의 제조 방법.
  22. 제 18 항에 있어서,
    상기 제1 및 제2 수직 스트링을 형성하는 단계는
    상기 소거 전압 인가용 도전막 상에 복수의 희생막 및 복수의 층간 절연막을 교대로 적층하는 단계;
    상기 복수의 희생막 및 복수의 층간 절연막을 관통하여 상기 소거 전압 인가용 도전막이 노출되는 제1 및 제2 채널홀을 형성하는 단계;
    상기 제1 및 제2 채널홀의 측벽에 메모리막 및 채널막을 형성하는 단계;
    상기 제1 및 제2 채널홀 사이의 상기 복수의 희생막 및 복수의 층간 절연막을 식각하여 상기 제1 및 제2 채널홀 사이의 상기 소거 전압 인가용 도전막을 노출시키는 단계;
    상기 희생막을 제거하는 단계;
    상기 희생막이 제거된 공간에 도전막을 채워 워드라인을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법.
  23. 제 22 항에 있어서,
    상기 소거 전압 인가용 도전막 내에 상기 이온 주입 영역을 형성하는 단계는
    상기 노출되는 소거 전압 인가용 도전막에 상기 이온 주입 공정을 실시하여 상기 이온 주입 영역을 형성하는 단계; 및
    열처리 공정을 실시하여 상기 이온 주입 영역을 확산시키되, 상기 이온 주입 영역이 상기 제1 및 제2 수직 스트링의 상기 채널막과 접촉되도록 상기 이온 주입 영역을 확산시키는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법.
  24. 제 18 항에 있어서,
    상기 이온 주입 영역은 N형 불순물을 주입하여 형성하는 비휘발성 메모리 장치의 제조 방법.
  25. 제 18 항에 있어서,
    상기 소거 전압 인가용 도전막 내에 상기 이온 주입 영역을 형성하는 단계 후에,
    상기 제1 수직 스트링의 상기 채널 상단에 연결되는 비트라인을 형성하는 단계; 및
    상기 제2 수직 스트링의 상기 채널 상단에 연결되는 소스라인을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법.








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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190040880A (ko) * 2017-10-11 2019-04-19 한양대학교 산학협력단 중간 배선층을 갖는 3차원 플래시 메모리 소자 및 그 제조 방법
US10396095B2 (en) 2017-10-13 2019-08-27 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR20200067349A (ko) * 2018-12-04 2020-06-12 한양대학교 산학협력단 후단 공정을 이용한 3차원 플래시 메모리 제조 방법
US11955177B2 (en) 2018-09-05 2024-04-09 Samsung Electronics Co., Ltd. Three-dimensional flash memory including middle metallization layer and manufacturing method thereof

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5814867B2 (ja) * 2012-06-27 2015-11-17 株式会社東芝 半導体記憶装置
KR102650995B1 (ko) 2016-11-03 2024-03-25 삼성전자주식회사 수직형 메모리 장치
KR102239596B1 (ko) * 2017-06-13 2021-04-12 에스케이하이닉스 주식회사 비휘발성 메모리 장치
US10580783B2 (en) 2018-03-01 2020-03-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing differential etch rate field oxides and method of making the same
KR102634709B1 (ko) * 2018-10-15 2024-02-08 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US11164885B2 (en) * 2018-12-27 2021-11-02 SK Hynix Inc. Nonvolatile memory device having multiple numbers of channel layers
KR102649536B1 (ko) * 2019-01-23 2024-03-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20200131050A (ko) 2019-05-13 2020-11-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US20220254799A1 (en) * 2021-02-05 2022-08-11 Macronix International Co., Ltd. Semiconductor device and operation method thereof

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100777348B1 (ko) * 2006-07-11 2007-11-20 삼성전자주식회사 비휘발성 기억 장치의 셀 어레이 구조 및 그 형성방법
US7932551B2 (en) * 2006-12-28 2011-04-26 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of fabricating the same comprising a dual fin structure
DE102009030689B4 (de) 2008-06-28 2022-08-25 Gühring KG Mehrschneidiges Bohrwerkzeug
JP2011040706A (ja) 2009-07-15 2011-02-24 Toshiba Corp 不揮発性半導体記憶装置
KR101692432B1 (ko) * 2010-12-23 2017-01-17 삼성전자주식회사 불 휘발성 메모리 장치

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190040880A (ko) * 2017-10-11 2019-04-19 한양대학교 산학협력단 중간 배선층을 갖는 3차원 플래시 메모리 소자 및 그 제조 방법
US10396095B2 (en) 2017-10-13 2019-08-27 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US11955177B2 (en) 2018-09-05 2024-04-09 Samsung Electronics Co., Ltd. Three-dimensional flash memory including middle metallization layer and manufacturing method thereof
KR20200067349A (ko) * 2018-12-04 2020-06-12 한양대학교 산학협력단 후단 공정을 이용한 3차원 플래시 메모리 제조 방법

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