KR102649536B1 - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 57
- 239000010410 layer Substances 0.000 claims abstract description 145
- 230000000903 blocking effect Effects 0.000 claims abstract description 140
- 239000000463 material Substances 0.000 claims abstract description 104
- 230000008569 process Effects 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 238000003860 storage Methods 0.000 claims abstract description 40
- 239000011229 interlayer Substances 0.000 claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 claims abstract description 25
- 230000003647 oxidation Effects 0.000 claims abstract description 18
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 17
- 238000009966 trimming Methods 0.000 claims abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 239000004020 conductor Substances 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 230000004044 response Effects 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 230000015654 memory Effects 0.000 description 88
- 230000006870 function Effects 0.000 description 16
- 239000004065 semiconductor Substances 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 101000934888 Homo sapiens Succinate dehydrogenase cytochrome b560 subunit, mitochondrial Proteins 0.000 description 1
- 102100025393 Succinate dehydrogenase cytochrome b560 subunit, mitochondrial Human genes 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
Abstract
비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 층간 절연막 및 산화시 절연 특성을 갖는 제1 물질막이 교대로 적층된 적층 구조물을 형성하는 단계; 상기 적층 구조물을 선택적으로 식각하여 상기 기판의 일부를 노출시키는 채널 홀을 형성하는 단계; 상기 채널 홀을 따라 산화시 절연 특성을 갖는 제2 물질막을 형성하는 단계; 상기 제2 물질막의 표면을 트리밍하여 상기 제2 물질막의 두께를 감소시키는 단계; 상기 트리밍된 제2 물질막의 전부가 산화될 때까지 산화 공정을 수행하여 적어도 상기 산화된 제2 물질막을 포함하는 전하 차단막을 형성하는 단계; 상기 전하 차단막 상에 전하 저장막 및 터널 절연막을 형성하는 단계; 상기 전하 저장막 및 상기 터널 절연막이 형성된 상기 채널 홀을 매립하는 채널 기둥을 형성하는 단계를 포함할 수 있다.
Description
본 특허 문헌은 비휘발성 메모리 장치에 관한 것으로, 보다 상세하게는 기판으로부터 수직 방향으로 연장하는 채널을 따라 복수의 메모리 셀이 적층된 구조를 갖는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
데이터를 저장할 수 있으며 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 비휘발성 메모리 장치로서 예컨대, 낸드 형 플래시 등이 개발되어 왔다.
최근 반도체 기판 상에 단층으로 메모리 셀을 형성하는 2차원 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 반도체 기판 상에 다층으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 장치가 다양하게 제안되고 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 메모리 셀 특성을 개선하고 균일성을 확보할 수 있고, 집적도 증가가 가능한 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 층간 절연막 및 산화시 절연 특성을 갖는 제1 물질막이 교대로 적층된 적층 구조물을 형성하는 단계; 상기 적층 구조물을 선택적으로 식각하여 상기 기판의 일부를 노출시키는 채널 홀을 형성하는 단계; 상기 채널 홀을 따라 산화시 절연 특성을 갖는 제2 물질막을 형성하는 단계; 상기 제2 물질막의 표면을 트리밍하여 상기 제2 물질막의 두께를 감소시키는 단계; 상기 트리밍된 제2 물질막의 전부가 산화될 때까지 산화 공정을 수행하여 적어도 상기 산화된 제2 물질막을 포함하는 전하 차단막을 형성하는 단계; 상기 전하 차단막 상에 전하 저장막 및 터널 절연막을 형성하는 단계; 상기 전하 저장막 및 상기 터널 절연막이 형성된 상기 채널 홀을 매립하는 채널 기둥을 형성하는 단계를 포함할 수 있다.
위 제조 방법에 있어서, 상기 트리밍된 상기 제2 물질막은 상대적으로 두께가 두꺼운 제1 부분 및 상대적으로 두께가 얇은 제2 부분을 포함하고, 상기 산화 공정시 상기 제1 부분의 전부가 산화되는 동안 상기 제2 부분과 접하는 상기 제1 물질막의 일부가 산화되고, 상기 산화된 상기 제1 물질막의 일부가 상기 산화된 제2 물질막과 함께 상기 전하 차단막을 형성할 수 있다. 상기 제1 물질막 및 상기 제2 물질막은 각각 실리콘 함유 물질을 포함할 수 있다. 상기 제1 물질막 및 상기 제2 물질막은 각각 실리콘 질화물을 포함할 수 있다. 상기 제1 물질막과 상기 제2 물질막은 서로 동일한 물질로 형성되고, 상기 산화된 상기 제1 물질막의 일부와 상기 산화된 제2 물질막은 서로 동일한 물질로 형성될 수 있다. 상기 제1 물질막과 상기 제2 물질막은 서로 상이한 물질로 형성되고, 상기 산화된 상기 제1 물질막의 일부와 상기 산화된 제2 물질막은 서로 동일한 물질로 형성될 수 있다. 상기 제1 물질막과 상기 제2 물질막은 서로 상이한 물질로 형성되고, 상기 산화된 상기 제1 물질막의 일부와 상기 산화된 제2 물질막은 서로 상이한 물질로 형성될 수 있다. 상기 제2 물질막의 표면의 적어도 일부는 각이 지고, 상기 트리밍은 상기 제2 물질막의 표면의 상기 각진 일부가 제거되도록 수행될 수 있다. 상기 트리밍은, 습식 케미컬을 이용하여 수행될 수 있다. 상기 채널 홀은, 소정 높이에서 평면상 각진 부분을 갖고, 상기 제2 물질막은, 상기 채널 홀을 따라 형성되어 상기 소정 높이에서 상기 채널 홀의 상기 각진 부분과 대응하는 부분에서 각이 질 수 있다. 상기 채널 기둥 형성 단계 후에, 상기 적층 구조물을 선택적으로 식각하여 슬릿을 형성하는 단계; 상기 슬릿에 의하여 노출되는 상기 제1 물질막을 제거하는 단계; 및 상기 제1 물질막이 제거된 공간을 게이트 전극 형성을 위한 도전 물질로 매립하는 단계를 포함할 수 있다. 상기 제1 물질막은, 게이트 전극 형성을 위한 도전 물질을 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 형성되고 층간 절연막 및 게이트 전극막이 교대로 적층된 적층 구조물; 상기 적층 구조물을 관통하는 채널 기둥; 상기 채널 기둥과 상기 적층 구조물 사이에 개재되고, 상기 채널 기둥과 가까운 쪽부터 배열되는 터널 절연막, 전하 저장막 및 제1 전하 차단막 - 여기서, 상기 제1 전하 차단막은 상대적으로 두께가 두꺼운 제1 부분 및 상대적으로 두께가 얇은 제2 부분을 포함함. - ; 및 상기 제2 부분과 인접하여 상기 제1 전하 차단막과 상기 게이트 전극막 사이에 개재되는 제2 전하 차단막을 포함할 수 있다.
위 장치에 있어서, 상기 제1 부분과 상기 게이트 전극막 사이에는 상기 제2 전하 차단막이 부존재할 수 있다. 상기 제1 전하 차단막은, 상기 적층 구조물과 대향하는 외측벽 및 상기 외측벽과 반대편에 위치하는 내측벽을 포함하고, 상기 외측벽은 각이 진 부분을 포함하고, 상기 내측벽은 각이 진 부분을 포함하지 않을 수 있다. 상기 제1 전하 차단막과 상기 제2 전하 차단막의 두께의 합은 일정할 수 있다. 상기 제1 전하 차단막과 상기 제2 전하 차단막은 각각 절연성의 산화물을 포함할 수 있다. 상기 제1 전하 차단막과 상기 제2 전하 차단막은 서로 동일한 물질을 포함할 수 있다. 상기 제1 전하 차단막과 상기 제2 전하 차단막은 서로 상이한 물질을 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 시스템은, 데이터를 저장하는 메모리 장치; 상기 메모리 장치에 저장된 데이터에 액세스하는 호스트; 및 상기 호스트와 상기 메모리 장치의 사이에서 상기 호스트의 요청에 응답하여 상기 메모리 장치를 제어하는 컨트롤러를 포함하고, 상기 메모리 장치는, 기판 상에 형성되고 층간 절연막 및 게이트 전극막이 교대로 적층된 적층 구조물; 상기 적층 구조물을 관통하는 채널 기둥; 상기 채널 기둥과 상기 적층 구조물 사이에 개재되고, 상기 채널 기둥과 가까운 쪽부터 배열되는 터널 절연막, 전하 저장막 및 제1 전하 차단막 - 여기서, 상기 제1 전하 차단막은 상대적으로 두께가 두꺼운 제1 부분 및 상대적으로 두께가 얇은 제2 부분을 포함함. - ; 및 상기 제2 부분과 인접하여 상기 제1 전하 차단막과 상기 게이트 전극막 사이에 개재되는 제2 전하 차단막을 포함할 수 있다.
본 발명의 실시예들의 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 메모리 셀 특성을 개선하고 균일성을 확보할 수 있고, 집적도 증가가 가능할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 회로도이고, 도 1b는 도 1a의 비휘발성 메모리 장치를 나타내는 사시도이고, 도 1c는 도 1b의 A 부분을 확대한 도면이다.
도 2는 비휘발성 메모리 장치의 제조시 발생할 수 있는 문제점을 설명하기 위한 도면이다.
도 3a 내지 도 10b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 처리 시스템의 구성도의 일 예이다.
도 2는 비휘발성 메모리 장치의 제조시 발생할 수 있는 문제점을 설명하기 위한 도면이다.
도 3a 내지 도 10b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 처리 시스템의 구성도의 일 예이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 회로도이고, 도 1b는 도 1a의 비휘발성 메모리 장치를 나타내는 사시도이고, 도 1c는 도 1b의 A 부분을 확대한 도면이다.
도 1a를 참조하면, 본 실시예의 비휘발성 메모리 장치는, 복수의 스트링(ST), 복수의 비트라인(BL), 복수의 워드라인(WL), 복수의 드레인 선택 라인(DSL), 복수의 소스 선택 라인(SSL) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 스트링(ST)의 개수, 비트라인(BL)의 개수, 워드라인(WL)의 개수, 드레인 선택 라인(DSL)의 개수 및 소스 선택 라인(SSL)의 개수는, 도시된 것에 한정되지 않으며, 필요에 따라 다양하게 변형될 수 있다.
스트링(ST)은 비트라인(BL)과 공통 소스 라인(CSL) 사이에 연결될 수 있다. 본 실시예에서는 비트라인(BL) 각각에 3개의 스트링(ST)이 연결되는 경우가 도시되어 있으나, 비트라인(BL) 각각에 연결되는 스트링(ST)의 개수는 다양하게 변형될 수 있다. 스트링(ST) 각각은 직렬로 연결되는 소스 선택 트랜지스터(SST), 복수의 메모리 셀(MC) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 본 실시예에서는, 하나의 소스 선택 트랜지스터(SST)와 하나의 드레인 선택 트랜지스터(DST) 사이에 8개의 메모리 셀(MC)이 직렬 연결된 경우가 도시되어 있으나, 소스 선택 트랜지스터(SST)의 개수, 드레인 선택 트랜지스터(DST)의 개수 및 이들 사이에 연결되는 메모리 셀(MC)의 개수는 다양하게 변형될 수 있다. 본 실시예에서, 메모리 셀(MC) 및 스트링(ST)은 낸드(NAND) 플래시 메모리 셀 및 낸드 스트링일 수 있다.
소스 선택 트랜지스터(SST)의 양 접합은 공통 소스 라인(CSL) 및 인접한 메모리 셀(MC)의 일 접합에 각각 연결되고, 게이트는 대응하는 소스 선택 라인(SSL)에 연결될 수 있다. 메모리 셀(MC)의 양 접합은 인접한 메모리 셀(MC), 인접한 소스 선택 트랜지스터(SST) 또는 인접한 드레인 선택 트랜지스터(DST)의 일 접합에 각각 연결되고, 게이트는 대응하는 워드라인(WL)에 연결될 수 있다. 드레인 선택 트랜지스터(DST)의 양 접합은 대응하는 비트라인(BL) 및 인접한 메모리 셀(MC)의 일 접합에 각각 연결되고, 게이트는 대응하는 드레인 선택 라인(DSL)에 연결될 수 있다.
이상으로 설명한 비휘발성 메모리 장치에서, 선택된 메모리 셀(MC)에 연결되는 워드라인(WL), 선택된 메모리 셀(MC)이 포함된 스트링(ST)의 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)에 각각 연결된 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL), 및 선택된 메모리 셀(MC)이 포함된 스트링(ST)에 연결된 비트라인(BL)에 인가되는 바이어스를 조절함으로써, 선택된 메모리 셀(MC)에 대한 쓰기, 읽기 등의 동작을 수행할 수 있다. 메모리 셀(MC) 각각은 하나 또는 그 이상의 비트들을 저장할 수 있다. 예컨대, 메모리 셀(MC) 각각은 싱글 레벨 셀 (Single Level Cell, SLC), 멀티 레벨 셀(Multi Level Cell, MLC) 또는 트리플 레벨 셀(Triple Level Cell)로 이용될 수 있다.
도 1b를 참조하면, 도 1a의 비휘발성 메모리 장치는 기판(SUB)에 대해 수직 방향으로 메모리 셀(MC)이 배열 및/또는 적층되는 3차원 구조의 메모리 장치일 수 있다.
기판(SUB)은 소정 도전형 예컨대, p 타입의 불순물을 함유하는 실리콘 등의 반도체 물질을 포함할 수 있다. 기판(SUB) 내에는 기판(SUB)과 상이한 도전형 예컨대, n 타입의 불순물이 도핑된 공통 소스 라인(CSL)이 제공될 수 있다. 공통 소스 라인(CSL)은 X 방향으로 연장할 수 있고, Y 방향으로 서로 이격하여 배열될 수 있다.
기판(SUB) 상에는 인접한 공통 소스 라인(CSL) 사이에 위치하면서 X 방향을 따라 연장하고, 복수의 게이트 전극막(GE)과 복수의 층간 절연막(ILD)이 교대로 적층된 적층 구조물이 제공될 수 있다. 이 적층 구조물은 Y 방향을 따라 서로 이격하여 배열될 수 있다. 복수의 게이트 전극막(GE)은 소스 선택 라인(SSL), 워드라인(WL) 또는 드레인 선택 라인(DSL)으로 기능할 수 있다. 예컨대, 본 실시예에서 가장 아래에 위치하는 게이트 전극막(GE)은 소스 선택 라인(SSL)으로 기능하고, 가장 위에 위치하는 게이트 전극막(GE)은 드레인 선택 라인(DSL)으로 기능하고, 나머지 게이트 전극막(GE)은 워드라인(WL)으로 기능할 수 있다.
또한, 기판(SUB) 상에는 게이트 전극막(GE) 및 층간 절연막(ILD)의 교대 적층 구조물을 관통하여 기판(SUB)과 접속하는 채널 기둥(CP)이 제공될 수 있다. 채널 기둥(CP)은 인접한 공통 소스 라인(CSL) 사이에 위치하면서, X 방향 및 Y 방향을 따라 매트릭스 형태로 배열될 수 있다. 채널 기둥(CP) 각각은 Z 방향을 따라 연장하는 기둥 형상을 가질 수 있고, 실리콘 등과 같은 반도체 물질을 포함할 수 있다.
채널 기둥(CP)과, 게이트 전극막(GE) 및 층간 절연막(ILD)의 교대 적층 구조물 사이에는 메모리막(ML)이 제공될 수 있다. 메모리막(ML)은 채널 기둥(CP)으로부터 순차적으로 배열되는 터널 절연막(Tox), 전하 저장막(CTN) 및 전하 차단막(Box)의 삼중막을 포함할 수 있다(도 1c 참조). 본 실시예에서는 메모리막(ML)이 채널 기둥(CP)의 측면을 둘러싸면서 Z 방향으로 연장하는 원통 형상을 가지나, 도시된 것에 한정되지 않으며, 메모리막(ML)이 워드라인(WL)으로 기능하는 게이트 전극막(GE)과 채널 기둥(CP) 사이에 위치하지만 하면 그 형상은 다양하게 변형될 수 있다. 드레인 선택 라인(DSL)으로 기능하는 게이트 전극막(GE)과 채널 기둥(CP) 사이 및/또는 소스 선택 라인(SSL)으로 기능하는 게이트 전극막(GE)과 채널 기둥(CP) 사이에는 메모리막(ML)과 상이한 게이트 절연막이 형성될 수도 있다.
하나의 채널 기둥(CP)을 둘러싸는 하나의 워드라인(WL) 및 이들 사이의 메모리막(ML)이 하나의 메모리 셀(MC)을 형성할 수 있고, 하나의 채널 기둥(CP)을 둘러싸는 하나의 소스 선택 라인(SSL) 및 이들 사이의 메모리막(ML)(혹은 도시되지 않은 게이트 절연막)이 하나의 소스 선택 트랜지스터(SST)를 형성할 수 있고, 하나의 채널 기둥(CP)을 둘러싸는 한 층의 드레인 선택 라인(DSL) 및 이들 사이의 메모리막(ML)(혹은 도시되지 않은 게이트 절연막)이 하나의 드레인 선택 트랜지스터(DST)를 형성할 수 있다. 또한, 하나의 채널 기둥(CP)을 따라 적층된 소스 선택 트랜지스터(SST), 메모리 셀(MC) 및 드레인 선택 트랜지스터(DST)가 스트링(ST)을 형성할 수 있다.
채널 기둥(CP) 각각의 상부에는 드레인 컨택(DC)이 제공될 수 있다. 드레인 컨택(DC)은 소정 도전형 예컨대, n 타입의 불순물이 도핑된 실리콘 등의 반도체 물질을 포함할 수 있다.
드레인 컨택(DC) 상에는 Y 방향으로 연장하면서 X 방향을 따라 서로 이격하여 배열되는 비트라인(BL)이 제공될 수 있다.
이로써, 도 1A의 비휘발성 메모리 장치가 도 1B에 도시된 것과 같이 기판(SUB) 상에 3차원으로 구현될 수 있다.
한편, 최근 반도체 메모리 장치의 집적도가 증가함에 따라, 위와 같은 비휘발성 메모리 장치에 있어서 Z 방향으로 적층되는 메모리 셀(MC)의 개수가 증가하여 다양한 공정 불량이 발생할 수 있다. 일례로서, 채널 기둥(CP) 형성을 위하여 게이트 전극막(GE)과 층간 절연막(ILD)의 교대 적층 구조물(또는, 게이트 전극막(GE) 대신 게이트 전극막(GE)이 형성될 공간을 제공하는 희생막(미도시됨)과 층간 절연막(ILD)의 교대 적층 구조물)을 기판(SUB)이 노출되는 깊이로 식각하여 채널홀(CH)을 형성하는 공정이 필요한데, 이러한 적층 구조물의 높이 증가로 식각 부담이 매우 커지면서 정상적인 식각이 이루어지기 어려운 문제가 발생할 수 있다. 특히, 채널홀(CH)의 평면 형상이 원형이 아닌 각진 형상으로 형성되어 그로 인한 문제가 발생할 수 있다. 이에 대하여는, 도 2를 참조하여 더 상세히 설명하기로 한다.
도 2는 비휘발성 메모리 장치의 제조시 발생할 수 있는 문제점을 설명하기 위한 도면이다.
도 2를 참조하면, 채널홀(CH) 형성을 위하여 평면상 원형의 개구부를 갖는 마스크를 이용하여 적층 구조물을 식각하더라도, 채널홀(CH)의 적어도 일부는 복수의 각진 부분(E 참조)을 갖는 다각형(polygonal)의 평면 형상을 가질 수 있다. 그에 따라, 채널홀(CH) 내에 메모리막(ML) 예컨대, 전하 차단막(Box), 전하 저장막(CTN) 및 터널 절연막(Tox)을 순차적으로 증착하는 경우, 이 메모리막(ML)이 채널홀(CH)을 따라 증착되어 채널홀(CH)과 동일 또는 유사한 평면 형상을 가질 수 있다. 즉, 전하 차단막(Box), 전하 저장막(CTN) 및 터널 절연막(Tox)의 외측면 및 내측면에도 각진 부분이 발생할 수 있다. 이러한 경우, 메모리 셀(MC)의 동작을 위한 바이어스 인가시 이러한 각진 부분들에 전계가 집중되기 때문에, 메모리 셀(MC)의 특성이 열화되는 문제가 발생할 수 있다.
게다가, 높이에 따라 채널홀(CH)의 각진 정도에도 차이가 발생할 수 있다. 즉, 어떤 높이에서는 채널홀(CH)에 각진 부분이 다수 발생하나, 다른 높이에서는 채널홀(CH)에 각진 부분이 적게 발생하거나 또는 발생하지 않을 수도 있다. 그에 따라 메모리 셀(MC)의 특성 열화에도 차이가 발생하여, 메모리 셀(MC)의 특성의 균일성이 저하될 수 있다.
본 특허 문헌에서는 이러한 문제를 해결할 수 있는 비휘발성 메모리 장치의 제조 방법 및 그에 따라 제조된 비휘발성 메모리 장치를 제안하고자 한다. 참고로, 설명의 편의를 위하여, 위 도 2에서는 채널홀(CH)이 소정 높이에서 평면상 육각형 형상을 갖는 경우를 도시하였으나, 채널홀(CH)이 소정 높이에서 각진 부분을 갖기만 하면 예컨대, 육각형 외에 다각형 형상을 갖거나, 별 모양과 유사한 형상을 갖는 등 다양한 경우에, 본 특허 문헌에서 제안하는 실시예들이 적용될 수 있다.
도 3a 내지 도 10b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 각 a도는 각 b도의 B-B' 선에 따른 단면도이고, 각 b도는 각 a도의 A-A' 선에 따른 평면도이다.
도 3a 및 도 3b를 참조하면, 기판(100)을 제공할 수 있다. 기판(100)은 실리콘 등의 반도체 물질을 포함할 수 있다. 또한, 기판(100) 내에는 요구되는 소정의 하부 구조물(미도시됨)이 형성될 수 있다. 일례로서, 기판(100)은 소스 영역(미도시됨)을 포함할 수 있다. 또는, 일례로서, 기판(100)은 인접하는 한 쌍의 채널 기둥과 접속하여 이들을 서로 연결시킬 수 있는 연결 부재(미도시됨)를 포함할 수 있다.
이어서, 기판(100) 상에 복수의 층간 절연막(110) 및 복수의 희생막(120)이 교대로 적층된 적층 구조물(SS)을 형성할 수 있다. 희생막(120)은 후속 공정에서 메모리 셀의 게이트 전극으로 대체될 막으로서, 층간 절연막(110)과 상이한 식각율을 갖는 물질로 형성될 수 있다. 이는 후속 희생막(120) 제거 공정시 층간 절연막(110)이 손실되는 것을 방지하기 위함이다. 아울러, 희생막(120)은 산화시 절연 특성을 갖는 물질로 형성될 수 있다. 이는 후속 전하 차단막 형성을 위한 산화 공정시 희생막(120)의 일부가 함께 산화되는 경우에, 산화된 희생막(120)의 일부가 전하 차단막으로 기능하게 하기 위함이다. 일례로서, 희생막(120)은 실리콘 질화물, 실리콘 게르마늄, 폴리실리콘 등의 실리콘 함유 물질을 포함할 수 있다. 층간 절연막(110)은 높이 방향에서 인접한 메모리 셀의 게이트 전극을 서로 절연시키기 위한 것으로서, 절연 물질 예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물 또는 이들의 조합을 포함할 수 있다.
이어서, 적층 구조물(SS)을 선택적으로 식각하여, 적층 구조물(SS)을 관통하여 기판(100)의 일부를 노출시키는 채널 홀(130)을 형성할 수 있다. 채널 홀(130)은 채널 기둥이 형성될 공간을 제공하기 위한 것으로서, 다양한 형태 예컨대, 도시된 바와 같이 B-B' 선과 평행한 제1 방향 및 이와 교차하는 제2 방향을 따라 매트릭스 형태로 배열될 수 있다. 여기서, 적층 구조물(SS)의 선택적 식각은, 채널 홀(130)이 형성될 영역을 노출시키는 개구부(0)를 갖는 마스크 패턴(M)을 이용하여 수행될 수 있고, 개구부(0)는 원 형상을 가질 수 있다(도 3c 참조). 마스크 패턴(M)의 개구부(0)가 원 형상을 갖더라도, 식각 과정에서 높이에 따라 채널 홀(130)의 평면 형상이 변형될 수 있다. 일례로서, 도시된 바와 같이, 도 3a의 A-A' 선 높이에서의 채널 홀(130)은 평면상 육각형 형상을 가질 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 채널 홀(130)은 소정 높이에서 평면상 각진 부분이 존재하는 다양한 형상을 가질 수 있다.
도 4a 및 도 4b를 참조하면, 채널 홀(130)이 형성된 적층 구조물(SS)의 표면을 따라 제1 초기 전하 차단막(142)을 형성할 수 있다. 제1 초기 전하 차단막(142)은 후속 도 5a 및 도 5b의 트리밍 공정 및 도 6a 및 도 6b의 산화 공정을 통하여 최종적으로 전하 차단막 또는 그 일부로 이용될 수 있다. 제1 초기 전하 차단막(142)은 산화시 절연 특성을 갖는 물질로 형성될 수 있다. 일례로서, 제1 초기 전하 차단막(142)은 산화시 실리콘 산화물로 변형될 수 있는 물질 예컨대, 실리콘 질화물, 실리콘 게르마늄, 폴리실리콘 등의 실리콘 함유 물질을 포함할 수 있다. 일례로서, 제1 초기 전하 차단막(142)과 희생막(120)은 서로 동일한 물질 예컨대, 실리콘 질화물로 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니며, 제1 초기 전하 차단막(142)과 희생막(120)은 서로 상이한 물질로 형성될 수도 있다.
여기서, 제1 초기 전하 차단막(142)은 채널 홀(130)의 표면을 따라 형성되기 때문에, 채널 홀(130)의 형상이 제1 초기 전하 차단막(142)에 반영될 수 있다. 그에 따라, 일례로서, 도시된 바와 같이, 제1 초기 전하 차단막(142)의 외측벽 및 내측벽은 평면상 육각형 형상을 가질 수 있다. 참고로, 외측벽은 적층 구조물(SS)과 접하는 측벽을 의미하고, 내측벽은 그 반대편의 측벽을 의미할 수 있다. 채널 홀(130)이 각진 부분을 갖는 다른 형상을 갖는 경우에도, 제1 초기 전하 차단막(142)의 외측벽 및 내측벽은 이 다른 형상과 동일 또는 유사한 평면 형상 즉, 채널 홀(130)의 각진 부분과 대응하는 부분에서 각이 진 평면 형상을 가질 수 있다.
도 5a 및 도 5b를 참조하면, 제1 초기 전하 차단막(142)에 대해 트리밍(trimming) 공정을 수행할 수 있다. 트리밍 공정은 습식 케미컬(wet chemical)을 이용하여 수행될 수 있다. 본 트리밍 공정에 의해, 제1 초기 전하 차단막(142)의 두께가 감소하면서 평면상 제1 초기 전하 차단막(142)의 내측벽에서 각진 부분이 제거될 수 있다. 트리밍된 제1 초기 전하 차단막(142)을 이하, 제1 중기 전하 차단막(142')이라 하기로 한다.
제1 중기 전하 차단막(142')의 내측벽은 각진 부분이 제거되어 원 형상 또는 이와 유사한 둥근 형상을 가질 수 있다. 반면, 제1 중기 전하 차단막(142')의 외측벽은 트리밍 공정 전과 동일한 형상 예컨대, 육각형 형상을 가질 수 있다. 그에 따라, 제1 중기 전하 차단막(142')은 상대적으로 얇은 두께를 갖는 부분(t1 참조)과 상대적으로 두꺼운 두께를 갖는 부분(t2 참조) 을 포함할 수 있다. 즉, 제1 중기 전하 차단막(142')의 두께는 일정하지 않을 수 있다. 그러나, 이러한 두께의 차이는 후속 도 6a 및 도 6b의 산화 공정에서 보상될 수 있다.
도 6a 및 도 6b를 참조하면, 도 5a 및 도 5b의 공정 결과물에 대해 산화 공정을 수행할 수 있다. 산화 공정은 적어도 제1 중기 전하 차단막(142')의 전부가 산화될 때까지 수행될 수 있다. 이때, 제1 중기 전하 차단막(142')은 내측벽과 외측벽의 형상 차이로 인하여 서로 다른 두께를 갖기 때문에, 제1 중기 전하 차단막(142')의 두께가 두꺼운 부분(t2)을 기준으로 산화가 수행되어야 제1 중기 전하 차단막(142')의 전부가 산화될 수 있다. 산화 공정시 제1 중기 전하 차단막(142')의 내측벽으로부터 산화가 진행되는 속도는 상대적으로 일정하므로, 제1 중기 전하 차단막(142')의 두께가 얇은 부분(t1)이 전부 산화되는 시점에서 두께가 두꺼운 부분(t2)의 일부는 산화되진 않고 잔류할 수 있다. 제1 중기 전하 차단막(142')의 두께가 두꺼운 부분(t2)의 위 잔류 부분이 산화되는 동안 제1 중기 전하 차단막(142')의 두께가 얇은 부분(t1)과 인접한 희생막(120)이 더 산화될 수 있다. 산화된 제1 중기 전하 차단막(142')을 이하, 제1 전하 차단막(142”)이라 하고, 희생막(120) 중 산화된 부분도 제1 전하 차단막(142”)과 함께 전하 차단막의 역할을 수행하므로, 이하, 제2 전하 차단막(120”)이라 하기로 한다. 제1 전하 차단막(142”) 및 제2 전하 차단막(120”)를 이하, 전하 차단막(CBL)이라 하기로 한다. 전하 차단막(CBL)은 후술하는 게이트 전극과 전하 저장막 사이의 전하 이동을 차단하는 기능을 수행할 수 있다.
제1 초기 전하 차단막(142)이 산화시 절연 특성을 갖는 물질을 포함하므로, 제1 전하 차단막(142”)은 절연성 산화물을 포함할 수 있다. 일례로서, 제1 초기 전하 차단막(142)이 실리콘 함유 물질을 포함하는 경우, 제1 전하 차단막(142”)은 실리콘 산화물을 포함할 수 있다. 경우에 따라, 제1 전하 차단막(142”)은 질소 또는 게르마늄을 더 포함하는 실리콘 산화물을 포함할 수도 있다. 희생막(120)도 산화시 절연 특성을 갖는 물질을 포함하므로, 제2 전하 차단막(120”)은 절연성 산화물을 포함할 수 있다. 일례로서, 희생막(120)이 실리콘 함유 물질을 포함하는 경우, 제2 전하 차단막(120”)은 실리콘 산화물을 포함할 수 있다. 경우에 따라, 제2 전하 차단막(120”)은 질소 또는 게르마늄을 더 포함하는 실리콘 산화물을 포함할 수도 있다. 일례로서, 제1 전하 차단막(142”)과 제2 전하 차단막(120”)은 동일한 물질 예컨대, 실리콘 산화물 또는 질소, 게르마늄 등을 더 포함하는 실리콘 산화물로 형성될 수 있다. 반면, 다른 일례로서, 제1 전하 차단막(142”)과 제2 전하 차단막(120”)은 상이한 물질로 형성될 수도 있다. 예컨대, 제1 전하 차단막(142”)이 질소 또는 게르마늄을 더 포함하는 실리콘 산화물로 형성되고 제2 전하 차단막(120”)이 실리콘 산화물로 형성되거나, 또는 그 반대일 수도 있다.
희생막(120) 중 산화되지 않고 잔류하는 부분은 희생막 패턴(120')이라 하기로 한다. 희생막 패턴(120')과 층간 절연막(110)의 교대 적층 구조물은 도면부호 SS'로 표시하였다.
한편, 본 산화 공정에서 제1 중기 전하 차단막(142')의 두께가 두꺼운 부분(t2)의 나머지가 산화되는 동안 제1 중기 전하 차단막(142')의 두께가 얇은 부분(t1)과 인접한 층간 절연막(110)도 산화될 수 있다. 그러나, 층간 절연막(110)이 산화물인 경우, 산화 공정에 의해 물질이 변하는 것이 아니고, 설사 층간 절연막(110)이 산화물이 아니어서 물질이 변하더라도 층간 절연막(110)의 산화 부분은 원래의 기능 즉, 층간 절연막(110)의 기능을 유지하므로, 이에 대한 상세한 설명 및 도면의 도시는 생략하기로 한다.
도 7a 및 도 7b를 참조하면, 전하 차단막(CBL)의 표면을 따라 전하 저장막(144) 및 터널 절연막(146)을 순차적으로 형성할 수 있다. 전하 저장막(144)은 전하를 저장할 수 있는 층으로서, 실리콘 질화물 등으로 형성될 수 있다. 터널 절연막(146)은 후술하는 채널 기둥과 전하 저장막(144) 사이의 전하의 터널링을 가능하게 하는 층으로서, 실리콘 산화물 등으로 형성될 수 있다. 전하 저장막(144) 및 터널 절연막(146)은 채널 홀(130)을 매립하지 않는 얇은 두께로 형성될 수 있다.
전하 차단막(CBL), 전하 저장막(144) 및 터널 절연막(146)을 이하, 메모리막(140)이라 하기로 한다. 본 메모리 장치에서는, 후술하는 게이트 전극과 채널 기둥의 사이에서 게이트 전극에 인가되는 바이어스에 따라 전하 저장막(144) 내의 전하를 채널 기둥으로 방출하거나 채널 기둥으로부터 유입된 전하를 전하 저장막(144) 내에 저장하는 방식으로 데이터를 기록할 수 있다.
도 8a 및 도 8b를 참조하면, 채널 홀(130) 저면의 기판(100)을 노출시키기 위하여 메모리막(140)에 대해 전면 식각을 수행할 수 있다. 그 결과, 메모리막(140) 중 채널 홀(130) 저면 및 적층 구조물(SS')의 상면 상에 있는 부분은 제거되고 채널 홀(130) 측벽 상에 있는 부분은 잔류할 수 있다. 채널 홀(130) 측벽의 메모리막(140)을 이하, 메모리막 패턴(140')이라 한다. 메모리막 패턴(140')은 전하 차단막 패턴(CBL'), 전하 저장막 패턴(144') 및 터널 절연막 패턴(146')을 포함할 수 있다.
한편, 본 실시예에서는, 전하 차단막(CBL), 전하 저장막(144) 및 터널 절연막(146)을 모두 형성한 후, 이들을 일괄적으로 전면 식각하여 채널 홀(130) 저면의 기판(100)을 노출시켰으나, 다른 실시예도 가능할 수 있다. 예컨대, 전하 차단막(CBL), 전하 저장막(144) 및 터널 절연막(146) 각각을 형성한 후에, 이들 각각에 대해 전면 식각을 수행할 수도 있다. 구체적으로, 도 4a 및 도 4b의 공정 후에 제1 초기 전하 차단막(142)에 대해 전면 식각을 수행하여 채널 홀(130)의 측벽에만 잔류하게 한 후, 후속 공정들을 수행할 수 있다. 또는, 도 5a 및 도 5b의 공정 후에 제1 중기 전하 차단막(142')에 대해 전면 식각을 수행하여 채널 홀(130)의 측벽에만 잔류하게 할 수도 있다. 또는, 도 6a 및 도 6b의 공정 후에 제1 전하 차단막(142”)에 대해 전면 식각을 수행하여 채널 홀(130)의 측벽에만 잔류하게 할 수도 있다. 이에 더하여, 전하 저장막(144)의 형성 직후 전하 저장막(144)에 대해 전면 식각을 수행하거나, 터널 절연막(146)의 형성 직후 터널 절연막(146)에 대해 전면 식각을 수행하거나, 또는 전하 저장막(144) 및 터널 절연막(146)의 형성 직후 이들 전하 저장막(144) 및 터널 절연막(146)에 대해 전면 식각을 수행할 수도 있다.
이어서, 메모리막 패턴(140')이 형성된 채널 홀(130)을 매립하는 채널 기둥(150)을 형성할 수 있다. 채널 기둥(150)은 기판(100)에 대해 수직 방향으로 연장하는 기둥 형상을 가질 수 있다. 채널 기둥(150)의 형성은, 메모리막 패턴(140')이 형성된 채널 홀(130)을 충분히 매립하는 두께로 실리콘 등의 반도체 물질을 형성한 후, 적층 구조물(SS')의 상면이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing)를 수행하는 방식에 의할 수 있다.
도 9a 및 도 9b를 참조하면, B-B' 선과 교차하는 제2 방향으로 배열되는 채널 기둥(CP)의 열과 인접한 채널 기둥(CP)의 열 사이에 제2 방향으로 연장하는 슬릿(S1)을 형성할 수 있다. 슬릿(S1)의 형성은, 슬릿(S1)이 형성될 영역을 노출시키고 나머지를 덮는 마스크 패턴(미도시됨)을 형성하고, 이 마스크 패턴을 식각 베리어로 희생막 패턴(120') 및 층간 절연막(110)의 적층 구조물(SS')을 식각하는 방식에 의할 수 있다. 슬릿(S1)은 적층 구조물(SS')을 관통하는 깊이로 형성될 수 있다. 하나의 슬릿(S1)에 의하여 B-B' 선과 평행한 제1 방향에서 적층 구조물(SS')이 두 개의 부분으로 서로 분리될 수 있다.
이어서, 슬릿(S1)에 의해 노출되는 희생막 패턴(120')을 제거할 수 있다. 희생막 패턴(120')의 제거는 습식 식각 등과 같은 등방성 식각 방식으로 수행될 수 있다. 희생막 패턴(120')의 제거에 의해 형성되는 공간을 이하, 홈(G)이라 하기로 한다. 홈(G)은 수직 방향에서 상하로 인접한 층간 절연막(110) 사이에 위치하면서 채널 기둥(150)을 둘러싸도록 형성될 수 있다.
도 10a 및 10b를 참조하면, 홈(G) 내에 매립되는 게이트 전극막(160)을 형성할 수 있다. 게이트 전극막(160)은 도 9a 및 도 9b의 공정 결과물을 따라 홈(G)을 충분히 매립하는 두께로 도전 물질을 증착한 후, 도전 물질이 홈(G) 내에만 존재하고 층간 절연막(110) 상하에서 서로 분리되도록 도전 물질을 전면 식각하는 방식으로 형성될 수 있다. 게이트 전극막(160)은 금속, 도전성의 금속 질화물 또는 이들의 조합을 포함할 수 있다.
이어서, 도시하지는 않았으나, 공지의 후속 공정 예컨대, 드레인 콘택 형성 공정, 비트라인 형성 공정 등을 수행할 수 있다.
이상으로 설명한 공정에 의해 도 10a 및 도 10b와 같은 비휘발성 메모리 장치가 제조될 수 있다.
도 10a 및 도 10b를 다시 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판(100) 상에 교대로 적층되는 층간 절연막(110) 및 게이트 전극막(160)의 적층 구조물(SS”)과, 적층 구조물(SS”)을 관통하여 기판(100)에 대해 수직 방향으로 연장하는 채널 기둥(150), 및 채널 기둥(150)과 적층 구조물(SS”) 사이에 개재되는 메모리막 패턴(140')을 포함할 수 있다. 적층 구조물(SS”)은 제1 방향에서 슬릿(S1)에 의하여 분리되고, 제2 방향으로 연장할 수 있다.
여기서, 메모리막 패턴(140')은 적층 구조물(SS”)쪽으로부터 순차적으로 배열되는 전하 차단막 패턴(CBL'), 전하 저장막 패턴(144') 및 터널 절연막 패턴(146')을 포함할 수 있다. 특히, 전하 차단막 패턴(CBL')은 두께가 균일하지 않은 예컨대, 상대적으로 두께가 두꺼운 부분과 상대적으로 두께가 얇은 부분을 갖는 제1 전하 차단막 패턴(142”)과, 제1 전하 차단막 패턴(142”)의 두께가 얇은 부분과 인접하여 제1 전하 차단막 패턴(142”)과 게이트 전극막(160) 사이에 개재되는 제2 전하 차단막 패턴(120”)을 포함할 수 있다. 제1 전하 차단막 패턴(142”)의 두께가 두꺼운 부분과 게이트 전극막(160) 사이에는 제2 전하 차단막 패턴(120”)이 부존재할 수 있다. 이러한 전하 차단막 패턴(CBL')이 획득되는 것은 아래와 같은 이유 때문이다.
채널 홀(130)은 소정 높이에서 평면상 각진 부분을 갖는 형상 예컨대, 도시된 것과 같은 육각형 형상을 가질 수 있다. 그러나, 채널 홀(130)에 가장 먼저 형성되는 전하 차단막 패턴(CBL')의 외측벽 및 내측벽은 각진 부분을 포함하지 않고 실질적으로 균일한 두께를 가질 수 있다. 다시 말하면, 제1 전하 차단막 패턴(142”)과 제2 전하 차단막 패턴(120”)의 두께의 합인 실질적으로 일정할 수 있다. 구체적으로, 제1 전하 차단막 패턴(142''')은 트리밍에 의하여 내측벽이 상대적으로 둥글면서 외측벽은 채널 홀(130)을 따라 각진 부분을 갖는 제1 중기 전하 차단막(142')의 산화에 의하여 획득되므로, 각이 진 외측벽 및 각이 지지 않은 내측벽을 가질 수 있다. 반면, 제2 전하 차단막 패턴(120''')은 제1 중기 전하 차단막(142')의 산화시 제1 중기 전하 차단막(142')의 두께가 얇은 부분과 인접한 희생막(120)의 산화에 의하여 획득되므로, 제1 전하 차단막 패턴(142''')의 각진 외측벽을 보완할 수 있다. 전하 저장막 패턴(144') 및 터널 절연막 패턴(146')은 전하 차단막 패턴(CBL')의 내측벽을 따라 형성되므로 각진 부분을 포함하지 않고 실질적으로 균일한 두께를 가질 수 있다.
제1 전하 차단막 패턴(142”)과 제2 전하 차단막 패턴(120”)은 서로 동일한 절연성의 산화물 예컨대, 실리콘 산화물을 포함할 수 있다. 그러나, 제1 전하 차단막 패턴(142”)과 제2 전하 차단막 패턴(120”)이 절연성의 산화물이기만 하면, 서로 다른 물질을 포함할 수도 있다.
하나의 채널 기둥(150), 이를 둘러싸는 하나의 게이트 전극막(160) 및 이들 사이에 개재되는 메모리막 패턴(140')이 하나의 메모리 셀을 형성할 수 있다. 게이트 전극막(160)에 인가되는 바이어스에 따라 채널 기둥(150)으로부터 전하 저장막 패턴(144')으로 전하가 유입되거나 또는 전하 저장막(144')의 전하가 채널 기둥(150)으로 방출될 수 있고, 그에 따라, 메모리 셀에는 서로 다른 데이터가 저장될 수 있다.
이상으로 설명한 비휘발성 메모리 장치 및 그 제조 방법에 의하면 아래와 같은 장점들이 획득될 수 있다.
우선, 채널 홀(130)이 평면상 각진 부분을 갖더라도, 그 내벽을 따라 형성되는 전하 차단막 패턴(CBL'), 전하 저장막 패턴(144') 및 터널 절연막 패턴(146')에는 각진 부분이 존재하지 않을 수 있고, 이들 각각의 두께가 균일할 수 있다. 따라서, 메모리 셀의 동작 특성이 향상될 수 있다.
또한, 높이에 따라 채널 홀(130)의 평면 형상이 가변되어 제1 초기 전하 차단막(142) 및 제1 중기 전하 차단막(142')의 두께가 높이에 따라 달라질 수 있으나, 후속 산화 공정시 이러한 차이는 보상될 수 있다. 제1 중기 전하 차단막(142')의 두께가 두꺼운 부분이 산화되는 동안 두께가 얇은 부분과 인접한 희생막(120)이 산화되어 산화되는 제1 중기 전하 차단막(142')과 함께 전하 차단막의 기능을 수행할 수 있기 때문이다. 따라서, 메모리 셀의 특성의 균일성이 확보될 수 있다.
나아가, 채널 홀(130)의 형상이 메모리막 패턴(140')에 영향을 주지 않을 수 있으므로, 채널 홀(130) 형성을 위한 식각 깊이가 깊어져도 무방하다. 다시 말하면 기판(100) 상에 수직으로 적층되는 메모리 셀의 개수를 증가시킬 수 있다. 결과적으로 공정 제약 없이 비휘발성 메모리 장치의 집적도를 증가시킬 수 있다.
마지막으로, 트리밍 공정 및 산화 공정이라는 용이한 공정에 의하여 위와 같은 효과들을 달성할 수 있으므로, 공정 난이도가 증가하지 않을 수 있다.
한편, 전술한 실시예의 비휘발성 메모리 장치 및 그 제조 방법은 다양하게 변형될 수 있다.
예컨대, 도 3a 및 도 3b의 적층 구조물(SS) 형성 공정에서 희생막(120) 대신 게이트 전극막(160)이 바로 증착될 수 있다. 이러한 경우, 게이트 전극막(160)은 산화시 절연 특성을 갖도록 변형되는 도전 물질을 포함할 수 있다. 일례로서, 게이트 전극막(160)이 금속을 포함하는 경우, 이 금속의 산화물은 절연 특성을 가질 수 있다. 그에 따라, 후속 도 6a 및 도 6b의 공정으로 형성되는 제2 전하 차단막(120”)은 게이트 전극막(160)의 산화물일 수 있다. 후속 공정은 도 9a 및 도 9b의 공정에서 홈(G) 형성을 생략한다는 것을 제외하고는 전술한 실시예와 실질적으로 동일할 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 11은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 일례를 나타낸다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 처리 시스템의 구성도의 일 예이다.
도 11을 참조하면, 데이터 처리 시스템(1000)은, 호스트(Host)(1200) 및 메모리 시스템(1100)을 포함할 수 있다.
호스트(1200)는, 유무선 전자 장치들 예컨대, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함할 수 있다.
또한, 호스트(1200)는, 적어도 하나의 운영 시스템(OS: operating system)을 포함할 수 있다. 운영 시스템은, 호스트(1200)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(1000) 또는 메모리 시스템(1100)을 사용하는 사용자와 호스트(1200) 간에 상호 동작을 제공할 수 있다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(1200)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운영 시스템으로 구분할 수 있다. 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 예컨대, 윈도우(windows), 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 예컨대, 윈도 서버(windows server), 리눅스(linux), 유닉스(unix) 등을 포함할 수 있다. 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 예컨대, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 호스트(1200)는, 복수의 운영 시스템들을 포함할 수도 있고, 사용자의 요청에 상응한 메모리 시스템(1100)과의 동작 수행을 위해 이들 운영 시스템을 실행할 수 있다.
메모리 시스템(1100)은, 호스트(1200)의 요청에 응답하여 동작하며, 특히 호스트(1200)에 의해서 액세스되는 데이터를 저장할 수 있다. 다시 말해, 메모리 시스템(1100)은, 호스트(1200)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(1100)은 호스트(1200)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들어, 메모리 시스템(1100)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: MultiMedia Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus)저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
메모리 시스템(1100)은, 호스트(1200)에 의해서 액세스되는 데이터를 저장하 부분인 메모리 장치(1400), 및 메모리 장치(1400)로의 데이터 저장을 제어하는 컨트롤러(1300)를 포함할 수 있다.
여기서, 컨트롤러(1300) 및 메모리 장치(1400)는 하나의 반도체 장치로 집적될 수 있다. 예컨대, 컨트롤러(1300) 및 메모리 장치(1400)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(1100)이 SSD로 이용되는 경우, 메모리 시스템(1100)에 연결되는 호스트(1200)의 동작 속도는 보다 개선될 수 있다. 또는, 예컨대, 컨트롤러(1300) 및 메모리 장치(1400)는, 하나의 반도체 장치로 집적되어 메모리 카드 예컨대, PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등을 구성할 수 있다. 또는, 예컨대, 메모리 시스템(1100)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimediaplayer), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital MultimediaBroadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audiorecorder), 디지털 음성 재생기(digital audioplayer), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
메모리 시스템(1100)에서의 메모리 장치(1400)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(1200)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(1200)로 제공할 수 있다. 여기서, 메모리 장치(1400)는, 복수의 메모리(1420, 1440), 1460)를 포함할 수 있다. 여기서, 복수의 메모리(1420, 1440,1460) 각각은 전술한 실시예들의 3차원 비휘발성 메모리 장치를 포함할 수 있다. 예컨대, 복수의 메모리(1420, 1440, 1460) 각각은, <청구항1>. 이로써, 메모리 장치(1400)의 집적도가 증가하면서, 메모리 셀 특성이 개선되고 균일해질 수 있다. 그에 따라, 메모리 시스템(1100)의 데이터 저장 용량이 증가하고 동작 특성이 향상될 수 있다. 결과적으로 데이터 처리 시스템(1000)의 데이터 처리 특성이 향상될 수 있다.
메모리 시스템(1100)에서의 컨트롤러(1300)는, 호스트(1200)로부터의 요청에 응답하여 메모리 장치(1400)를 제어할 수 있다. 예컨대, 컨트롤러(1300)는, 메모리 장치(1400)로부터 리드된 데이터를 호스트(1200)로 제공하고, 호스트(1200)로부터 제공된 데이터를 메모리 장치(1400)에 저장하며, 이를 위해 컨트롤러(1300)는, 메모리 장치(1400)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어할 수 있다.
위와 같은 동작을 위하여 컨트롤러(1300)는 호스트(1200)와의 통신을 위한 인터페이스 유닛, 메모리 장치(1400)와의 통신을 위한 인터페이스 유닛, 컨트롤러(1300) 및/또는 메모리 시스템(1100)의 동작을 위한 데이터를 저장하는 동작 메모리, 컨트롤러(1300) 및/또는 메모리 시스템(1100)의 전반적인 동작을 제어하며 이를 위하여 플래시 변환 계층(FTL: Flash Translation Layer) 등과 같은 펌웨어(firmware)를 포함하고 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현되는 프로세서 등을 포함할 수 있다.
그러나, 전술한 실시예들의 메모리 회로 또는 반도체 장치가 이용될 수 있는 시스템이 도 11의 시스템에 한정되는 것은 아니며, 비휘발성 메모리 장치를 필요로 하는 다양한 시스템에 전술한 실시예들의 메모리 회로 또는 반도체 장치가 이용될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 110: 층간 절연막
120: 희생막 140: 메모리막
150: 채널 기둥 160: 게이트 전극막
120: 희생막 140: 메모리막
150: 채널 기둥 160: 게이트 전극막
Claims (20)
- 기판 상에 층간 절연막 및 산화시 절연 특성을 갖는 제1 물질막이 교대로 적층된 적층 구조물을 형성하는 단계;
상기 적층 구조물을 선택적으로 식각하여 상기 기판의 일부를 노출시키는 채널 홀을 형성하는 단계;
상기 채널 홀을 따라 산화시 절연 특성을 갖는 제2 물질막을 형성하는 단계;
상기 제2 물질막의 표면을 트리밍하여, 제1 두께를 갖는 제1 부분 및 상기 제1 두께보다 작은 제2 두께를 갖는 제2 부분을 포함하는 트리밍된 제2 물질막을 형성하는 단계;
상기 트리밍된 제2 물질막의 상기 제1 부분의 전부가 산화될 때까지 산화 공정을 수행하는 단계 - 여기서, 상기 트리밍된 제2 물질막의 상기 제2 부분의 전부 및 상기 제2 부분과 접촉하는 상기 제1 물질막의 일부도 함께 산화되고, 상기 산화된 제1 부분, 상기 산화된 제2 부분, 및 상기 산화된 상기 제1 물질막의 일부가 전하 차단막을 형성함. -
상기 전하 차단막 상에 전하 저장막 및 터널 절연막을 형성하는 단계;
상기 전하 저장막 및 상기 터널 절연막이 형성된 상기 채널 홀을 매립하는 채널 기둥을 형성하는 단계를 포함하는
비휘발성 메모리 장치의 제조 방법.
- 삭제
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 제1 물질막 및 상기 제2 물질막은 각각 실리콘 함유 물질을 포함하는
비휘발성 메모리 장치의 제조 방법.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제3 항에 있어서,
상기 제1 물질막 및 상기 제2 물질막은 각각 실리콘 질화물을 포함하는
비휘발성 메모리 장치의 제조 방법.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 제1 물질막과 상기 제2 물질막은 서로 동일한 물질로 형성되고,
상기 산화된 상기 제1 물질막의 일부는 상기 산화된 제1 부분 및 상기 산화된 제2 부분과 서로 동일한 물질로 형성되는
비휘발성 메모리 장치의 제조 방법.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 제1 물질막과 상기 제2 물질막은 서로 상이한 물질로 형성되고,
상기 산화된 상기 제1 물질막의 일부는 상기 산화된 제1 부분 및 상기 산화된 제2 부분과 서로 동일한 물질로 형성되는
비휘발성 메모리 장치의 제조 방법.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 제1 물질막과 상기 제2 물질막은 서로 상이한 물질로 형성되고,
상기 산화된 상기 제1 물질막의 일부는 상기 산화된 제1 부분 및 상기 산화된 제2 부분과 서로 상이한 물질로 형성되는
비휘발성 메모리 장치의 제조 방법.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 제2 물질막의 표면의 적어도 일부는 각이 지고,
상기 트리밍은 상기 제2 물질막의 표면의 상기 각진 일부가 제거되도록 수행되는
비휘발성 메모리 장치의 제조 방법.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제8 항에 있어서,
상기 트리밍은, 습식 케미컬을 이용하여 수행되는
비휘발성 메모리 장치의 제조 방법.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제8 항에 있어서,
상기 채널 홀은, 소정 높이에서 평면상 각진 부분을 갖고,
상기 제2 물질막은, 상기 채널 홀을 따라 형성되어 상기 소정 높이에서 상기 채널 홀의 상기 각진 부분과 대응하는 부분에서 각이 진
비휘발성 메모리 장치의 제조 방법.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 채널 기둥 형성 단계 후에,
상기 적층 구조물을 선택적으로 식각하여 슬릿을 형성하는 단계;
상기 슬릿에 의하여 노출되는 상기 제1 물질막을 제거하는 단계; 및
상기 제1 물질막이 제거된 공간을 게이트 전극 형성을 위한 도전 물질로 매립하는 단계를 포함하는
비휘발성 메모리 장치의 제조 방법.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 제1 물질막은, 게이트 전극 형성을 위한 도전 물질을 포함하는
비휘발성 메모리 장치의 제조 방법.
- 기판 상에 형성되고 층간 절연막 및 게이트 전극막이 교대로 적층된 적층 구조물;
상기 적층 구조물을 관통하는 채널 기둥;
상기 채널 기둥과 상기 적층 구조물 사이에 개재되고, 상기 채널 기둥과 가까운 쪽부터 배열되는 터널 절연막, 전하 저장막 및 제1 전하 차단막 - 여기서, 상기 제1 전하 차단막은 상대적으로 두께가 두꺼운 제1 부분 및 상대적으로 두께가 얇은 제2 부분을 포함함. - ; 및
상기 제2 부분과 직접 접촉하여 상기 제1 전하 차단막의 상기 제2 부분과 상기 게이트 전극막 사이에 개재되는 제2 전하 차단막을 포함하는
비휘발성 메모리 장치.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제13 항에 있어서,
상기 제1 부분과 상기 게이트 전극막 사이에는 상기 제2 전하 차단막이 부존재하는
비휘발성 메모리 장치.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제13 항에 있어서,
상기 제1 전하 차단막은, 상기 적층 구조물과 대향하는 외측벽 및 상기 외측벽과 반대편에 위치하는 내측벽을 포함하고,
상기 외측벽은 각이 진 부분을 포함하고, 상기 내측벽은 각이 진 부분을 포함하지 않는
비휘발성 메모리 장치.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제13 항에 있어서,
상기 제1 전하 차단막과 상기 제2 전하 차단막의 두께의 합은 일정한
비휘발성 메모리 장치.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제13 항에 있어서,
상기 제1 전하 차단막과 상기 제2 전하 차단막은 각각 절연성의 산화물을 포함하는
비휘발성 메모리 장치.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제17 항에 있어서,
상기 제1 전하 차단막과 상기 제2 전하 차단막은 서로 동일한 물질을 포함하는
비휘발성 메모리 장치.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제17 항에 있어서,
상기 제1 전하 차단막과 상기 제2 전하 차단막은 서로 상이한 물질을 포함하는
비휘발성 메모리 장치.
- 데이터를 저장하는 메모리 장치;
상기 메모리 장치에 저장된 데이터에 액세스하는 호스트; 및
상기 호스트와 상기 메모리 장치의 사이에서 상기 호스트의 요청에 응답하여 상기 메모리 장치를 제어하는 컨트롤러를 포함하고,
상기 메모리 장치는,
기판 상에 형성되고 층간 절연막 및 게이트 전극막이 교대로 적층된 적층 구조물;
상기 적층 구조물을 관통하는 채널 기둥;
상기 채널 기둥과 상기 적층 구조물 사이에 개재되고, 상기 채널 기둥과 가까운 쪽부터 배열되는 터널 절연막, 전하 저장막 및 제1 전하 차단막 - 여기서, 상기 제1 전하 차단막은 상대적으로 두께가 두꺼운 제1 부분 및 상대적으로 두께가 얇은 제2 부분을 포함함. - ; 및
상기 제2 부분과 직접 접촉하여 상기 제1 전하 차단막의 상기 제2 부분과 상기 게이트 전극막 사이에 개재되는 제2 전하 차단막을 포함하는
시스템.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190008763A KR102649536B1 (ko) | 2019-01-23 | 2019-01-23 | 비휘발성 메모리 장치 및 그 제조 방법 |
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Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200091680A KR20200091680A (ko) | 2020-07-31 |
| KR102649536B1 true KR102649536B1 (ko) | 2024-03-21 |
Family
ID=71609161
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190008763A KR102649536B1 (ko) | 2019-01-23 | 2019-01-23 | 비휘발성 메모리 장치 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10985170B2 (ko) |
| JP (1) | JP7437126B2 (ko) |
| KR (1) | KR102649536B1 (ko) |
| CN (1) | CN111477630B (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220020357A (ko) * | 2019-09-26 | 2022-02-18 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 3차원 메모리 디바이스 및 그 제조 방법 |
| WO2022082348A1 (en) * | 2020-10-19 | 2022-04-28 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional semiconductor device and method of fabrication thereof |
| CN112437984B (zh) * | 2020-10-19 | 2023-04-04 | 长江存储科技有限责任公司 | 半导体器件及其形成方法 |
| TWI805228B (zh) * | 2022-02-17 | 2023-06-11 | 旺宏電子股份有限公司 | 三維and快閃記憶體元件及其製造方法 |
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Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101773044B1 (ko) | 2010-05-24 | 2017-09-01 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 이의 제조 방법과, 이를 포함하는 메모리 모듈 및 시스템 |
| KR101792778B1 (ko) | 2010-10-26 | 2017-11-01 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 형성 방법 |
| US8946808B2 (en) * | 2012-02-09 | 2015-02-03 | SK Hynix Inc. | Semiconductor device and method of manufacturing the same |
| KR20130095499A (ko) * | 2012-02-20 | 2013-08-28 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법 |
| KR20140026148A (ko) * | 2012-08-24 | 2014-03-05 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법 |
| KR20140117211A (ko) * | 2013-03-26 | 2014-10-07 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| JP6274826B2 (ja) * | 2013-11-14 | 2018-02-07 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| KR102157677B1 (ko) * | 2013-11-15 | 2020-09-21 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| US9343358B1 (en) * | 2015-02-23 | 2016-05-17 | Sandisk Technologies Inc. | Three-dimensional memory device with stress compensation layer within a word line stack |
| US9812462B1 (en) * | 2016-06-07 | 2017-11-07 | Sandisk Technologies Llc | Memory hole size variation in a 3D stacked memory |
| TWI660463B (zh) | 2016-09-07 | 2019-05-21 | 日商東芝記憶體股份有限公司 | 記憶裝置及其製造方法 |
| KR20180033369A (ko) * | 2016-09-23 | 2018-04-03 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| US10438964B2 (en) * | 2017-06-26 | 2019-10-08 | Sandisk Technologies Llc | Three-dimensional memory device having direct source contact and metal oxide blocking dielectric and method of making thereof |
-
2019
- 2019-01-23 KR KR1020190008763A patent/KR102649536B1/ko active IP Right Grant
- 2019-08-26 US US16/550,375 patent/US10985170B2/en active Active
- 2019-09-27 JP JP2019177199A patent/JP7437126B2/ja active Active
- 2019-10-18 CN CN201910991281.4A patent/CN111477630B/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20200091680A (ko) | 2020-07-31 |
| US20200235113A1 (en) | 2020-07-23 |
| CN111477630A (zh) | 2020-07-31 |
| US10985170B2 (en) | 2021-04-20 |
| JP7437126B2 (ja) | 2024-02-22 |
| CN111477630B (zh) | 2023-11-07 |
| JP2020120103A (ja) | 2020-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |