JP2020120103A - 不揮発性メモリ装置及びその製造方法 - Google Patents

不揮発性メモリ装置及びその製造方法 Download PDF

Info

Publication number
JP2020120103A
JP2020120103A JP2019177199A JP2019177199A JP2020120103A JP 2020120103 A JP2020120103 A JP 2020120103A JP 2019177199 A JP2019177199 A JP 2019177199A JP 2019177199 A JP2019177199 A JP 2019177199A JP 2020120103 A JP2020120103 A JP 2020120103A
Authority
JP
Japan
Prior art keywords
film
material film
charge blocking
oxidized
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019177199A
Other languages
English (en)
Other versions
JP7437126B2 (ja
Inventor
ジン ホ オ
Jin-Ho Oh
ジン ホ オ
ス ヒョン イ
Suhyoung Lee
ス ヒョン イ
イル ヨン クォン
Il-Young Kwon
イル ヨン クォン
テ ホン クォン
Tae-Hong Gwon
テ ホン クォン
ジン ホ ビン
Jin-Ho Bin
ジン ホ ビン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of JP2020120103A publication Critical patent/JP2020120103A/ja
Application granted granted Critical
Publication of JP7437126B2 publication Critical patent/JP7437126B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】メモリセル特性を改善し、均一性を確保でき、集積度増加が可能な不揮発性メモリ装置及びその製造方法を提供する。【解決手段】不揮発性メモリ装置の製造方法は、層間絶縁膜１１０及び第１の物質膜が交互に積層された積層構造物ＳＳ”を形成するステップと、積層構造物を貫通する少なくとも１つのチャネルホール１３０を形成するステップと、チャネルホールに沿ってメモリ膜パターン１４０’を形成するステップと、メモリ膜パターンの表面をトリミングするステップと、トリミングされたメモリ膜パターンの全部を酸化させて電荷遮断膜の少なくとも一部を形成するステップと、電荷遮断膜パターン１４２’’’に電荷保存膜パターン１４４’及びトンネル絶縁膜パターン１４６’を形成するステップとを含む。【選択図】図１０Ａ

Description

本特許文献は、不揮発性メモリ装置に関し、より詳細には、基板から垂直方向に延びるチャネルに沿って複数のメモリセルが積層された構造を有する不揮発性メモリ装置及びその製造方法に関する。
データを格納することができ、電源供給が遮断されても、格納されたデータがそのまま維持される不揮発性メモリ装置であって、例えば、ＮＡＮＤ型フラッシュなどが開発されてきた。
近年、半導体基板上に断層でメモリセルを形成する２次元メモリ装置の集積度向上が限界に至るようになり、半導体基板上に多層でメモリセルを積層する３次元構造の不揮発性メモリ装置が様々に提案されている。
本発明の実施形態が解決しようとする課題は、メモリセル特性を改善し、均一性を確保でき、集積度増加が可能な不揮発性メモリ装置及びその製造方法を提供することである。
上記課題を解決するための本発明の一実施形態に係る不揮発性メモリ装置の製造方法は、基板上に層間絶縁膜及び酸化時に絶縁特性を有する第１の物質膜が交互に積層された積層構造物を形成するステップと、前記積層構造物を選択的にエッチングして前記基板の一部を露出させるチャネルホールを形成するステップと、前記チャネルホールに沿って酸化時に絶縁特性を有する第２の物質膜を形成するステップと、前記第２の物質膜の表面をトリミングして前記第２の物質膜の厚さを減少させるステップと、前記トリミングされた第２の物質膜の全部が酸化されるまで酸化工程を行い、少なくとも前記酸化された第２の物質膜を含む電荷遮断膜を形成するステップと、前記電荷遮断膜上に電荷保存膜及びトンネル絶縁膜を形成するステップと、前記電荷保存膜及び前記トンネル絶縁膜が形成された前記チャネルホールを埋め込むチャネルピラーを形成するステップとを含むことができる。
上記の製造方法において、前記トリミングされた前記第２の物質膜は、相対的に厚さが厚い第１の部分及び相対的に厚さが薄い第２の部分を含み、前記酸化工程時、前記第１の部分の全部が酸化される間、前記第２の部分と接する前記第１の物質膜の一部が酸化され、前記酸化された前記第１の物質膜の一部が前記酸化された第２の物質膜とともに前記電荷遮断膜を形成できる。前記第１の物質膜及び前記第２の物質膜は、各々シリコン含有物質を含むことができる。前記第１の物質膜及び前記第２の物質膜は、各々シリコン窒化物を含むことができる。前記第１の物質膜と前記第２の物質膜とは、互いに同一の物質で形成され、前記酸化された前記第１の物質膜の一部と前記酸化された第２の物質膜とは、互いに同一の物質で形成されることができる。前記第１の物質膜と前記第２の物質膜とは、互いに相違した物質で形成され、前記酸化された前記第１の物質膜の一部と前記酸化された第２の物質膜とは、互いに同一の物質で形成されることができる。前記第１の物質膜と前記第２の物質膜とは、互いに相違した物質で形成され、前記酸化された前記第１の物質膜の一部と前記酸化された第２の物質膜とは、互いに相違した物質で形成されることができる。前記第２の物質膜の表面の少なくとも一部は角張り、前記トリミングは、前記第２の物質膜の表面の前記角張った一部が除去されるように行われることができる。前記トリミングは、ウェットケミカルを利用して行われることができる。前記チャネルホールは、所定高さで平面状の角張った部分を有し、前記第２の物質膜は、前記チャネルホールに沿って形成されて、前記所定高さで前記チャネルホールの前記角張った部分と対応する部分で角張ることができる。前記チャネルピラー形成ステップ後に、前記積層構造物を選択的にエッチングしてスリットを形成するステップと、前記スリットによって露出される前記第１の物質膜を除去するステップと、前記第１の物質膜が除去された空間をゲート電極形成のための導電物質で埋め込むステップとを含むことができる。前記第１の物質膜は、ゲート電極形成のための導電物質を含むことができる。
また、前記課題を解決するための本発明の他の実施形態に係る不揮発性メモリ装置は、基板上に形成され、層間絶縁膜及びゲート電極膜が交互に積層された積層構造物と、前記積層構造物を貫通するチャネルピラーと、前記チャネルピラーと前記積層構造物との間に介在され、前記チャネルピラーと近い側から配列されるトンネル絶縁膜、電荷保存膜、及び第１の電荷遮断膜（ここで、前記第１の電荷遮断膜は、相対的に厚さが厚い第１の部分及び相対的に厚さが薄い第２の部分を含む。）と、前記第２の部分と隣接して、前記第１の電荷遮断膜と前記ゲート電極膜との間に介在される第２の電荷遮断膜とを備えることができる。
上記の装置において、前記第１の部分と前記ゲート電極膜との間には、前記第２の電荷遮断膜が存在しないことがある。前記第１の電荷遮断膜は、前記積層構造物と対向する外側壁及び前記外側壁と反対側に位置する内側壁を備え、前記外側壁は、角張った部分を含み、前記内側壁は、角張った部分を含まないことがある。前記第１の電荷遮断膜と前記第２の電荷遮断膜との厚さの合計は一定でありうる。前記第１の電荷遮断膜と前記第２の電荷遮断膜とは、各々絶縁性の酸化物を含むことができる。前記第１の電荷遮断膜と前記第２の電荷遮断膜とは、互いに同一の物質を含むことができる。前記第１の電荷遮断膜と前記第２の電荷遮断膜とは、互いに相違した物質を含むことができる。
また、前記課題を解決するための本発明の他の実施形態に係るシステムは、データを格納するメモリ装置と、前記メモリ装置に格納されたデータにアクセスするホストと、前記ホストと前記メモリ装置との間で前記ホストの要請に応答して前記メモリ装置を制御するコントローラとを備え、前記メモリ装置は、基板上に形成され、層間絶縁膜及びゲート電極膜が交互に積層された積層構造物と、前記積層構造物を貫通するチャネルピラーと、前記チャネルピラーと前記積層構造物との間に介在され、前記チャネルピラーと近い側から配列されるトンネル絶縁膜、電荷保存膜、及び第１の電荷遮断膜（ここで、前記第１の電荷遮断膜は、相対的に厚さが厚い第１の部分及び相対的に厚さが薄い第２の部分を含む。）と、前記第２の部分と隣接して、前記第１の電荷遮断膜と前記ゲート電極膜との間に介在される第２の電荷遮断膜とを備えることができる。
本発明の実施形態の不揮発性メモリ装置及びその製造方法によれば、メモリセル特性を改善し、均一性を確保でき、集積度増加が可能でありうる。
図１Ａは、本発明の一実施形態に係る不揮発性メモリ装置を示す回路図である。 図１Ｂは、図１Ａの不揮発性メモリ装置を示す斜視図である。 図１Ｃは、図１ＢのＡ部分を拡大した図である。 不揮発性メモリ装置の製造の際に発生できる問題点を説明するための図である。 本発明の一実施形態に係る不揮発性メモリ装置の製造方法を説明するための図である。 本発明の一実施形態に係る不揮発性メモリ装置の製造方法を説明するための図である。 本発明の一実施形態に係る不揮発性メモリ装置の製造方法を説明するための図である。 本発明の一実施形態に係る不揮発性メモリ装置の製造方法を説明するための図である。 本発明の一実施形態に係る不揮発性メモリ装置の製造方法を説明するための図である。 本発明の一実施形態に係る不揮発性メモリ装置の製造方法を説明するための図である。 本発明の一実施形態に係る不揮発性メモリ装置の製造方法を説明するための図である。 本発明の一実施形態に係る不揮発性メモリ装置の製造方法を説明するための図である。 本発明の一実施形態に係る不揮発性メモリ装置の製造方法を説明するための図である。 本発明の一実施形態に係る不揮発性メモリ装置の製造方法を説明するための図である。 本発明の一実施形態に係る不揮発性メモリ装置の製造方法を説明するための図である。 本発明の一実施形態に係る不揮発性メモリ装置の製造方法を説明するための図である。 本発明の一実施形態に係る不揮発性メモリ装置の製造方法を説明するための図である。 本発明の一実施形態に係る不揮発性メモリ装置の製造方法を説明するための図である。 本発明の一実施形態に係る不揮発性メモリ装置の製造方法を説明するための図である。 本発明の一実施形態に係る不揮発性メモリ装置の製造方法を説明するための図である。 本発明の一実施形態に係る不揮発性メモリ装置の製造方法を説明するための図である。 本発明の一実施形態に係るメモリ装置を実現するデータ処理システムの構成図の一例である。
以下では、本発明の最も好ましい実施形態が説明される。図面において、厚さと間隔は、説明の便宜のために表現されたものであり、実際、物理的厚さに比べて誇張されて図示されることができる。本発明を説明するにあたって、本発明の要旨と関係ない公知の構成は省略されることができる。各図面の構成要素に参照番号を付加するにあたって、同じ構成要素に限っては、例え、他の図面上に表示されてもなるべく同じ番号を有するようにしていることに留意すべきである。
図１Ａは、本発明の一実施形態に係る不揮発性メモリ装置を示す回路図であり、図１Ｂは、図１Ａの不揮発性メモリ装置を示す斜視図であり、図１Ｃは、図１ＢのＡ部分を拡大した図である。
図１Ａに示すように、本実施形態の不揮発性メモリ装置は、複数のストリングＳＴ、複数のビットラインＢＬ、複数のワードラインＷＬ、複数のドレイン選択ラインＤＳＬ、複数のソース選択ラインＳＳＬ及び共通ソースラインＣＳＬを備えることができる。ここで、ストリングＳＴの個数、ビットラインＢＬの個数、ワードラインＷＬの個数、ドレイン選択ラインＤＳＬの個数、及びソース選択ラインＳＳＬの個数は、図示されたものに限定されず、必要に応じて様々に変形されることができる。
ストリングＳＴは、ビットラインＢＬと共通ソースラインＣＳＬとの間に連結されることができる。本実施形態では、ビットラインＢＬの各々に３個のストリングＳＴが連結される場合が図示されているが、ビットラインＢＬの各々に連結されるストリングＳＴの個数は、様々に変形されることができる。ストリングＳＴの各々は、直列に連結されるソース選択トランジスタＳＳＴ、複数のメモリセルＭＣ及びドレイン選択トランジスタＤＳＴを備えることができる。本実施形態では、１つのソース選択トランジスタＳＳＴと１つのドレイン選択トランジスタＤＳＴとの間に８個のメモリセルＭＣが直列連結された場合が図示されているが、ソース選択トランジスタＳＳＴの個数、ドレイン選択トランジスタＤＳＴの個数及びこれらの間に連結されるメモリセルＭＣの個数は、様々に変形されることができる。本実施形態において、メモリセルＭＣ及びストリングＳＴは、ナンド（ＮＡＮＤ）フラッシュメモリセル及びナンドストリングでありうる。
ソース選択トランジスタＳＳＴの両接合は、共通ソースラインＣＳＬ及び隣接したメモリセルＭＣの一接合に各々連結され、ゲートは、対応するソース選択ラインＳＳＬに連結されることができる。メモリセルＭＣの両接合は、隣接したメモリセルＭＣ、隣接したソース選択トランジスタＳＳＴまたは隣接したドレイン選択トランジスタＤＳＴの一接合に各々連結され、ゲートは、対応するワードラインＷＬに連結されることができる。ドレイン選択トランジスタＤＳＴの両接合は、対応するビットラインＢＬ及び隣接したメモリセルＭＣの一接合に各々連結され、ゲートは、対応するドレイン選択ラインＤＳＬに連結されることができる。
以上で説明した不揮発性メモリ装置において、選択されたメモリセルＭＣに連結されるワードラインＷＬ、選択されたメモリセルＭＣが含まれたストリングＳＴのソース選択トランジスタＳＳＴ、及びドレイン選択トランジスタＤＳＴに各々連結されたソース選択ラインＳＳＬ及びドレイン選択ラインＤＳＬ、及び選択されたメモリセルＭＣが含まれたストリングＳＴに連結されたビットラインＢＬに印加されるバイアスを調節することにより、選択されたメモリセルＭＣに対する書き込み、読み出しなどの動作を行うことができる。メモリセルＭＣの各々は、１つまたはそれ以上のビットを格納することができる。例えば、メモリセルＭＣの各々は、シングルレベルセル（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ、ＳＬＣ）、マルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ、ＭＬＣ）、またはトリプルレベルセル（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）として用いられることができる。
図１Ｂに示すように、図１Ａの不揮発性メモリ装置は、基板ＳＵＢに対して垂直方向にメモリセルＭＣが配列及び／又は積層される３次元構造のメモリ装置でありうる。
基板ＳＵＢは、所定の導電型、例えば、ｐタイプの不純物を含有するシリコンなどの半導体物質を含むことができる。基板ＳＵＢ内には、基板ＳＵＢと相違した導電型、例えば、ｎタイプの不純物がドーピングされた共通ソースラインＣＳＬが提供され得る。共通ソースラインＣＳＬは、Ｘ方向に延びることができ、Ｙ方向に互いに離間して配列されることができる。
基板ＳＵＢ上には、隣接した共通ソースラインＣＳＬ間に位置しつつ、Ｘ方向に沿って延び、複数のゲート電極膜ＧＥと複数の層間絶縁膜ＩＬＤが交互に積層された積層構造物が提供され得る。この積層構造物は、Ｙ方向に沿って互いに離間して配列されることができる。複数のゲート電極膜ＧＥは、ソース選択ラインＳＳＬ、ワードラインＷＬまたはドレイン選択ラインＤＳＬとして機能することができる。例えば、本実施形態において最も下に位置するゲート電極膜ＧＥは、ソース選択ラインＳＳＬとして機能し、最も上に位置するゲート電極膜ＧＥは、ドレイン選択ラインＤＳＬとして機能し、残りのゲート電極膜ＧＥは、ワードラインＷＬとして機能することができる。
また、基板ＳＵＢ上には、ゲート電極膜ＧＥ及び層間絶縁膜ＩＬＤの交代積層構造物を貫通して基板ＳＵＢと接続するチャネルピラーＣＰが提供され得る。チャネルピラーＣＰは、隣接した共通ソースラインＣＳＬ間に位置しつつ、Ｘ方向及びＹ方向に沿ってマトリックス形態で配列されることができる。チャネルピラーＣＰの各々は、Ｚ方向に沿って延びる柱状を有することができ、シリコンなどのような半導体物質を含むことができる。
チャネルピラーＣＰと、ゲート電極膜ＧＥ及び層間絶縁膜ＩＬＤの交代積層構造物間には、メモリ膜ＭＬが提供され得る。メモリ膜ＭＬは、チャネルピラーＣＰから順次配列されるトンネル絶縁膜Ｔｏｘ、電荷保存膜ＣＴＮ及び電荷遮断膜Ｂｏｘの三重膜を含むことができる（図１Ｃ参照）。本実施形態では、メモリ膜ＭＬがチャネルピラーＣＰの側面を囲みながらＺ方向に延びる円筒状を有するか、図示されたものに限定されず、メモリ膜ＭＬがワードラインＷＬとして機能するゲート電極膜ＧＥとチャネルピラーＣＰとの間に位置すると、その形状は様々に変形されることができる。ドレイン選択ラインＤＳＬとして機能するゲート電極膜ＧＥとチャネルピラーＣＰとの間及び／又はソース選択ラインＳＳＬとして機能するゲート電極膜ＧＥとチャネルピラーＣＰとの間には、メモリ膜ＭＬと相違したゲート絶縁膜が形成されることもできる。
１つのチャネルピラーＣＰを囲む１つのワードラインＷＬ及びこれらの間のメモリ膜ＭＬが１つのメモリセルＭＣを形成でき、１つのチャネルピラーＣＰを囲む１つのソース選択ラインＳＳＬ及びこれらの間のメモリ膜ＭＬ（あるいは、図示されていないゲート絶縁膜）が１つのソース選択トランジスタＳＳＴを形成でき、１つのチャネルピラーＣＰを囲む一層のドレイン選択ラインＤＳＬ及びこれらの間のメモリ膜ＭＬ（あるいは、図示されていないゲート絶縁膜）が１つのドレイン選択トランジスタＤＳＴを形成できる。また、１つのチャネルピラーＣＰに沿って積層されたソース選択トランジスタＳＳＴ、メモリセルＭＣ及びドレイン選択トランジスタＤＳＴがストリングＳＴを形成できる。
チャネルピラーＣＰのそれぞれの上部には、ドレインコンタクトＤＣが提供され得る。ドレインコンタクトＤＣは、所定の導電型、例えば、ｎタイプの不純物がドーピングされたシリコンなどの半導体物質を含むことができる。
ドレインコンタクトＤＣ上には、Ｙ方向に延びながらＸ方向に沿って互いに離間して配列されるビットラインＢＬが提供され得る。
これにより、図１Ａの不揮発性メモリ装置が図１Ｂに図示されたように、基板ＳＵＢ上に３次元で実現されることができる。
一方、最近、半導体メモリ装置の集積度が増加するにつれて、上記のような不揮発性メモリ装置においてＺ方向に積層されるメモリセルＭＣの個数が増加し、様々な工程不良が発生することがある。一例として、チャネルピラーＣＰの形成のために、ゲート電極膜ＧＥと層間絶縁膜ＩＬＤとの交代積層構造物（または、ゲート電極膜ＧＥの代わりに、ゲート電極膜ＧＥが形成される空間を提供する犠牲膜（図示せず）と層間絶縁膜ＩＬＤとの交代積層構造物）を基板ＳＵＢが露出される深さでエッチングしてチャネルホールＣＨを形成する工程が必要であるが、このような積層構造物の高さの増加のため、エッチングの負担が非常に大きくなりつつ、正常なエッチングがなされ難いという問題が生じる可能性がある。特に、チャネルホールＣＨの平面形状が円形でない角張った形状で形成されて、それによる問題が生じる可能性がある。これについては、図２を参照してより詳細に説明する。
図２は、不揮発性メモリ装置の製造の際に発生できる問題点を説明するための図である。
図２に示すように、チャネルホールＣＨ形成のために、平面状の円形の開口部を有するマスクを用いて積層構造物をエッチングしても、チャネルホールＣＨの少なくとも一部は、複数の角張った部分（Ｅ参照）を有する多角形（ｐｏｌｙｇｏｎａｌ）の平面形状を有することができる。それにより、チャネルホールＣＨ内にメモリ膜ＭＬ、例えば、電荷遮断膜Ｂｏｘ、電荷保存膜ＣＴＮ及びトンネル絶縁膜Ｔｏｘを順次蒸着する場合、このメモリ膜ＭＬがチャネルホールＣＨに沿って蒸着されて、チャネルホールＣＨと同一または類似した平面形状を有することができる。すなわち、電荷遮断膜Ｂｏｘ、電荷保存膜ＣＴＮ、及びトンネル絶縁膜Ｔｏｘの外側面及び内側面にも角張った部分が発生し得る。このような場合、メモリセルＭＣの動作のためのバイアス印加時、このような角張った部分に電界が集中するため、メモリセルＭＣの特性が劣化されるという問題が生じ得る。
さらに、高さによってチャネルホールＣＨの角張った程度にも差異が発生し得る。すなわち、ある高さでは、チャネルホールＣＨに角張った部分が多数発生するが、他の高さでは、チャネルホールＣＨに角張った部分が少なく発生したり、または発生しないこともある。それにより、メモリセルＭＣの特性劣化にも差異が発生し、メモリセルＭＣの特性の均一性が低下し得る。
本特許文献では、このような問題を解決できる不揮発性メモリ装置の製造方法及びそれにより製造された不揮発性メモリ装置を提案しようとする。参考として、説明の便宜のために、上記の図２では、チャネルホールＣＨが所定高さで平面状の六角形状を有する場合を図示したが、チャネルホールＣＨが所定高さで角張った部分を有しさえすれば、例えば、六角形の他に、多角形状を有するか、星状と類似した形状を有するなど、様々な場合に、本特許文献において提案する実施形態が適用され得る。
図３Ａから図１０Ｂは、本発明の一実施形態に係る不揮発性メモリ装置の製造方法を説明するための図であって、各Ａ図は各Ｂ図のＢ−Ｂ’線に沿う断面図であり、各Ｂ図は、各Ａ図のＡ−Ａ’線に沿う平面図である。
図３Ａ及び図３Ｂに示すように、基板１００を提供できる。基板１００は、シリコンなどの半導体物質を含むことができる。また、基板１００内には、要求される所定の下部構造物（図示せず）が形成され得る。一例として、基板１００は、ソース領域（図示せず）を備えることができる。または、一例として、基板１００は、隣接する一対のチャネルピラーと接続して、これらを互いに連結させることができる連結部材（図示せず）を備えることができる。
次いで、基板１００上に複数の層間絶縁膜１１０及び複数の犠牲膜１２０が交互に積層された積層構造物ＳＳを形成できる。犠牲膜１２０は、後続工程においてメモリセルのゲート電極に代替される膜であって、層間絶縁膜１１０と相違したエッチング率を有する物質で形成されることができる。これは、後続犠牲膜１２０の除去工程の際、層間絶縁膜１１０が損失されることを防止するためである。なお、犠牲膜１２０は、酸化の際、絶縁特性を有する物質で形成されることができる。これは、後続の電荷遮断膜形成のための酸化工程の際、犠牲膜１２０の一部が共に酸化される場合に、酸化された犠牲膜１２０の一部を電荷遮断膜として機能させるためである。一例として、犠牲膜１２０は、シリコン窒化物、シリコンゲルマニウム、ポリシリコンなどのシリコン含有物質を含むことができる。層間絶縁膜１１０は、高さ方向で隣接したメモリセルのゲート電極を互いに絶縁させるためのものであって、絶縁物質、例えば、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物、またはこれらの組み合わせを含むことができる。
次いで、積層構造物ＳＳを選択的にエッチングして、積層構造物ＳＳを貫通して基板１００の一部を露出させるチャネルホール１３０を形成できる。チャネルホール１３０は、チャネルピラーが形成される空間を提供するためのものであって、様々な形態、例えば、図示されたように、Ｂ−Ｂ’線と平行な第１の方向及びこれと交差する第２の方向に沿ってマトリックス形態で配列されることができる。ここで、積層構造物ＳＳの選択的エッチングは、チャネルホール１３０が形成される領域を露出させる開口部０を有するマスクパターンＭを用いて行われることができ、開口部０は、円形状を有することができる（図３Ｃ参照）。マスクパターンＭの開口部０が円形状を有しても、エッチング過程で高さによってチャネルホール１３０の平面形状が変形され得る。一例として、図示されたように、図３ＡのＡ−Ａ’線の高さでのチャネルホール１３０は、平面状の六角形状を有することができる。しかし、本実施形態がこれに限定されるものではなく、チャネルホール１３０は、所定高さで平面状の角張った部分が存在する様々な形状を有することができる。
図４Ａ及び図４Ｂに示すように、チャネルホール１３０が形成された積層構造物ＳＳの表面に沿って第１の初期電荷遮断膜１４２を形成できる。第１の初期電荷遮断膜１４２は、後続の図５Ａ及び図５Ｂのトリミング工程及び図６Ａ及び図６Ｂの酸化工程を介して最終的に電荷遮断膜またはその一部として用いられることができる。第１の初期電荷遮断膜１４２は、酸化時に絶縁特性を有する物質で形成されることができる。一例として、第１の初期電荷遮断膜１４２は、酸化時にシリコン酸化物に変形され得る物質、例えば、シリコン窒化物、シリコンゲルマニウム、ポリシリコンなどのシリコン含有物質を含むことができる。一例として、第１の初期電荷遮断膜１４２と犠牲膜１２０とは、互いに同一の物質、例えば、シリコン窒化物で形成されることができる。しかし、本実施形態がこれに限定されるものではなく、第１の初期電荷遮断膜１４２と犠牲膜１２０とは、互いに相違した物質で形成されることもできる。
ここで、第１の初期電荷遮断膜１４２は、チャネルホール１３０の表面に沿って形成されるので、チャネルホール１３０の形状が第１の初期電荷遮断膜１４２に反映されることができる。それにより、一例として、図示されたように、第１の初期電荷遮断膜１４２の外側壁及び内側壁は、平面状の六角形状を有することができる。参考として、外側壁は、積層構造物ＳＳと接する側壁を意味し、内側壁は、その反対側の側壁を意味することができる。チャネルホール１３０が角張った部分を有する他の形状を有する場合にも、第１の初期電荷遮断膜１４２の外側壁及び内側壁は、この他の形状と同一または類似した平面形状、すなわち、チャネルホール１３０の角張った部分と対応する部分で角張った平面形状を有することができる。
図５Ａ及び図５Ｂに示すように、第１の初期電荷遮断膜１４２に対してトリミング（ｔｒｉｍｍｉｎｇ）工程を行うことができる。トリミング工程は、ウェットケミカル（ｗｅｔ ｃｈｅｍｉｃａｌ）を利用して行われることができる。本トリミング工程により、第１の初期電荷遮断膜１４２の厚さが減少しつつ、平面状の第１の初期電荷遮断膜１４２の内側壁で角張った部分が除去され得る。トリミングされた第１の初期電荷遮断膜１４２を以下において第１の中期電荷遮断膜１４２’ということにする。
第１の中期電荷遮断膜１４２’の内側壁は、角張った部分が除去されて円形状またはこれと類似した丸い形状を有することができる。それに対し、第１の中期電荷遮断膜１４２’の外側壁は、トリミング工程前と同じ形状、例えば、六角形状を有することができる。それにより、第１の中期電荷遮断膜１４２’は、相対的に薄い厚さを有する部分（ｔ１参照）と相対的に厚い厚さを有する部分（ｔ２参照）とを含むことができる。すなわち、第１の中期電荷遮断膜１４２’の厚さは、一定でないことがある。しかし、このような厚さの差異は、後続の図６Ａ及び図６Ｂの酸化工程で補償されることができる。
図６Ａ及び図６Ｂに示すように、図５Ａ及び図５Ｂの工程結果に対して酸化工程を行うことができる。酸化工程は、少なくとも第１の中期電荷遮断膜１４２’の全部が酸化されるまで行われることができる。このとき、第１の中期電荷遮断膜１４２’は、内側壁と外側壁の形状差によって互いに異なる厚さを有するので、第１の中期電荷遮断膜１４２’の厚さが厚い部分ｔ２を基準に酸化が行われてはじめて、第１の中期電荷遮断膜１４２’の全部が酸化され得る。酸化工程の際、第１の中期電荷遮断膜１４２’の内側壁から酸化が進行される速度は相対的に一定なので、第１の中期電荷遮断膜１４２’の厚さが薄い部分ｔ１が全部酸化される時点で厚さが厚い部分ｔ２の一部は酸化されずに残留することができる。第１の中期電荷遮断膜１４２’の厚さが厚い部分ｔ２の上の残留部分が酸化される間、第１の中期電荷遮断膜１４２’の厚さが薄い部分ｔ１と隣接した犠牲膜１２０がさらに酸化されることができる。酸化された第１の中期電荷遮断膜１４２’を以下において第１の電荷遮断膜１４２”といい、犠牲膜１２０のうち、酸化された部分も第１の電荷遮断膜１４２”とともに電荷遮断膜の役割を果たすので、以下、第２の電荷遮断膜１２０”ということにする。第１の電荷遮断膜１４２”及び第２の電荷遮断膜１２０”を以下において電荷遮断膜ＣＢＬということにする。電荷遮断膜ＣＢＬは、後述するゲート電極と電荷保存膜との間の電荷移動を遮断する機能を果たすことができる。
第１の初期電荷遮断膜１４２が酸化時に絶縁特性を有する物質を含むので、第１の電荷遮断膜１４２”は、絶縁性酸化物を含むことができる。一例として、第１の初期電荷遮断膜１４２がシリコン含有物質を含む場合、第１の電荷遮断膜１４２”は、シリコン酸化物を含むことができる。場合によって、第１の電荷遮断膜１４２”は、窒素またはゲルマニウムをさらに含むシリコン酸化物を含むこともできる。犠牲膜１２０も酸化時に絶縁特性を有する物質を含むので、第２の電荷遮断膜１２０”は、絶縁性酸化物を含むことができる。一例として、犠牲膜１２０がシリコン含有物質を含む場合、第２の電荷遮断膜１２０”は、シリコン酸化物を含むことができる。場合によって、第２の電荷遮断膜１２０”は、窒素またはゲルマニウムをさらに含むシリコン酸化物を含むこともできる。一例として、第１の電荷遮断膜１４２”と第２の電荷遮断膜１２０”とは、同じ物質、例えば、シリコン酸化物または窒素、ゲルマニウムなどをさらに含むシリコン酸化物で形成されることができる。それに対し、他の一例として、第１の電荷遮断膜１４２”と第２の電荷遮断膜１２０”とは、相違した物質で形成されることができる。例えば、第１の電荷遮断膜１４２”が窒素またはゲルマニウムをさらに含むシリコン酸化物で形成され、第２の電荷遮断膜１２０”がシリコン酸化物で形成されるか、またはその反対でありうる。
犠牲膜１２０のうち、酸化されずに残留する部分は、犠牲膜パターン１２０’ということにする。犠牲膜パターン１２０’と層間絶縁膜１１０との交代積層構造物は、図面符号ＳＳ’と表示した。
一方、本酸化工程において、第１の中期電荷遮断膜１４２’の厚さが厚い部分ｔ２の残りが酸化される間、第１の中期電荷遮断膜１４２’の厚さが薄い部分ｔ１と隣接した層間絶縁膜１１０も酸化されることができる。しかし、層間絶縁膜１１０が酸化物である場合、酸化工程によって物質が変わることではなく、例え、層間絶縁膜１１０が酸化物でなく、物質が変わっても、層間絶縁膜１１０の酸化部分は、元々の機能、すなわち、層間絶縁膜１１０の機能を維持するので、これについての詳細な説明及び図面の図示は省略する。
図７Ａ及び図７Ｂに示すように、電荷遮断膜ＣＢＬの表面に沿って電荷保存膜１４４及びトンネル絶縁膜１４６を順次形成できる。電荷保存膜１４４は、電荷を保存できる層であって、シリコン窒化物などで形成されることができる。トンネル絶縁膜１４６は、後述するチャネルピラーと電荷保存膜１４４との間の電荷のトンネリングを可能なようにする層であって、シリコン酸化物などで形成されることができる。電荷保存膜１４４及びトンネル絶縁膜１４６は、チャネルホール１３０を埋め込まない薄い厚さで形成されることができる。
電荷遮断膜ＣＢＬ、電荷保存膜１４４及びトンネル絶縁膜１４６を以下においてメモリ膜１４０ということにする。本メモリ装置では、後述するゲート電極とチャネルピラーとの間でゲート電極に印加されるバイアスによって電荷保存膜１４４内の電荷をチャネルピラーに放出したり、チャネルピラーから流入した電荷を電荷保存膜１４４内に保存する方式でデータを記録できる。
図８Ａ及び図８Ｂに示すように、チャネルホール１３０底面の基板１００を露出させるために、メモリ膜１４０に対して全面エッチングを行うことができる。その結果、メモリ膜１４０のうち、チャネルホール１３０底面及び積層構造物ＳＳ’の上面上にある部分は除去され、チャネルホール１３０側壁上にある部分は残留することができる。チャネルホール１３０側壁のメモリ膜１４０を以下においてメモリ膜パターン１４０’という。メモリ膜パターン１４０’は、電荷遮断膜パターンＣＢＬ’、電荷保存膜パターン１４４’、及びトンネル絶縁膜パターン１４６’を含むことができる。電荷遮断膜パターンＣＢＬ’は、第１の電荷遮断膜パターン１４２’’’及び第２の電荷遮断膜パターン１２０’’’を含むことができる。
一方、本実施形態では、電荷遮断膜ＣＢＬ、電荷保存膜１４４及びトンネル絶縁膜１４６を全て形成した後、これらを一括的に全面エッチングしてチャネルホール１３０底面の基板１００を露出させたが、他の実施形態も可能でありうる。例えば、電荷遮断膜ＣＢＬ、電荷保存膜１４４及びトンネル絶縁膜１４６の各々を形成した後に、これらの各々に対して全面エッチングを行うこともできる。具体的に、図４Ａ及び図４Ｂの工程後に、第１の初期電荷遮断膜１４２に対して全面エッチングを行い、チャネルホール１３０の側壁にのみ残留させた後、後続工程を行うことができる。または、図５Ａ及び図５Ｂの工程後に、第１の中期電荷遮断膜１４２’に対して全面エッチングを行い、チャネルホール１３０の側壁にのみ残留させることもできる。または、図６Ａ及び図６Ｂの工程後に、第１の電荷遮断膜１４２”に対して全面エッチングを行い、チャネルホール１３０の側壁にのみ残留させることができる。これに加えて、電荷保存膜１４４の形成直後に、電荷保存膜１４４に対して全面エッチングを行うか、トンネル絶縁膜１４６の形成直後に、トンネル絶縁膜１４６に対して全面エッチングを行うか、または電荷保存膜１４４及びトンネル絶縁膜１４６の形成直後に、これらの電荷保存膜１４４及びトンネル絶縁膜１４６に対して全面エッチングを行うこともできる。
次いで、メモリ膜パターン１４０’が形成されたチャネルホール１３０を埋め込むチャネルピラー１５０を形成できる。チャネルピラー１５０は、基板１００に対して垂直方向に延びる柱状を有することができる。チャネルピラー１５０の形成は、メモリ膜パターン１４０’が形成されたチャネルホール１３０を十分に埋め込む厚さでシリコンなどの半導体物質を形成した後、積層構造物ＳＳ’の上面が露出するまで平坦化工程、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行う方式によることができる。
図９Ａ及び図９Ｂに示すように、Ｂ−Ｂ’線と交差する第２の方向に配列されるチャネルピラーＣＰの列と隣接したチャネルピラーＣＰの列間に第２の方向に延びるスリットＳ１を形成できる。スリットＳ１の形成は、スリットＳ１が形成される領域を露出させ、残りを覆うマスクパターン（図示せず）を形成し、このマスクパターンをエッチングバリアで犠牲膜パターン１２０’及び層間絶縁膜１１０の積層構造物ＳＳ’をエッチングする方式によることができる。スリットＳ１は、積層構造物ＳＳ’を貫通する深さで形成されることができる。１つのスリットＳ１によってＢ−Ｂ’線と平行な第１の方向で積層構造物ＳＳ’が２つの部分に互いに分離されることができる。
次いで、スリットＳ１により露出される犠牲膜パターン１２０’を除去できる。犠牲膜パターン１２０’の除去は、ウェットエッチングなどのような等方性エッチング方式で行われることができる。犠牲膜パターン１２０’の除去により形成される空間を以下において溝Ｇということにする。溝Ｇは、垂直方向で上下に隣接した層間絶縁膜１１０間に位置しつつ、チャネルピラー１５０を囲むように形成されることができる。
図１０Ａ及び１０Ｂに示すように、溝Ｇ内に埋め込まれるゲート電極膜１６０を形成できる。ゲート電極膜１６０は、図９Ａ及び図９Ｂの工程結果物に沿って溝Ｇを十分に埋め込む厚さで導電物質を蒸着した後、導電物質が溝Ｇ内にのみ存在し、層間絶縁膜１１０の上下で互いに分離されるように導電物質を全面エッチングする方式で形成されることができる。ゲート電極膜１６０は、金属、導電性の金属窒化物、またはこれらの組み合わせを含むことができる。
次いで、図示してはいないが、公知の後続工程、例えば、ドレインコンタクト形成工程、ビットライン形成工程などを行うことができる。
以上で説明した工程により図１０Ａ及び図１０Ｂのような不揮発性メモリ装置が製造され得る。
図１０Ａ及び図１０Ｂを再度参照すれば、本発明の一実施形態に係る不揮発性メモリ装置は、基板１００上に交互に積層される層間絶縁膜１１０及びゲート電極膜１６０の積層構造物ＳＳ”と、積層構造物ＳＳ”を貫通して基板１００に対して垂直方向に延びるチャネルピラー１５０、及びチャネルピラー１５０と積層構造物ＳＳ”との間に介在されるメモリ膜パターン１４０’を含むことができる。積層構造物ＳＳ”は、第１の方向でスリットＳ１により分離され、第２の方向に延びることができる。
ここで、メモリ膜パターン１４０’は、積層構造物ＳＳ”側から順次配列される電荷遮断膜パターンＣＢＬ’、電荷保存膜パターン１４４’及びトンネル絶縁膜パターン１４６’を含むことができる。特に、電荷遮断膜パターンＣＢＬ’は、厚さが均一でない、例えば、相対的に厚さが厚い部分と相対的に厚さが薄い部分とを有する第１の電荷遮断膜パターン１４２’’’と、第１の電荷遮断膜パターン１４２’’’の厚さが薄い部分と隣接して第１の電荷遮断膜パターン１４２’’’とゲート電極膜１６０との間に介在される第２の電荷遮断膜パターン１２０’’’とを含むことができる。第１の電荷遮断膜パターン１４２’’’の厚さが厚い部分とゲート電極膜１６０との間には、第２の電荷遮断膜パターン１２０’’’が存在しないことがある。このような電荷遮断膜パターンＣＢＬ’が取得されることは、下記のような理由のためである。
チャネルホール１３０は、所定高さで平面状の角張った部分を有する形状、例えば、図示されたような六角形状を有することができる。しかし、チャネルホール１３０に最も先に形成される電荷遮断膜パターンＣＢＬ’の外側壁及び内側壁は、角張った部分を含まずに実質的に均一な厚さを有することができる。言い替えれば、第１の電荷遮断膜パターン１４２’’’と第２の電荷遮断膜パターン１２０’’’との厚さの合計が実質的に一定でありうる。具体的に、第１の電荷遮断膜パターン１４２’’’は、トリミングによって内側壁が相対的に丸いながら、外側壁はチャネルホール１３０に沿って角張った部分を有する第１の中期電荷遮断膜１４２’の酸化によって取得されるので、角張った外側壁及び角張っていない内側壁を有することができる。それに対し、第２の電荷遮断膜パターン１２０’’’は、第１の中期電荷遮断膜１４２’の酸化時、第１の中期電荷遮断膜１４２’の厚さが薄い部分と隣接した犠牲膜１２０の酸化によって取得されるので、第１の電荷遮断膜パターン１４２’’’の角張った外側壁を補完できる。電荷保存膜パターン１４４’及びトンネル絶縁膜パターン１４６’は、電荷遮断膜パターンＣＢＬ’の内側壁に沿って形成されるので、角張った部分を含まずに実質的に均一な厚さを有することができる。
第１の電荷遮断膜パターン１４２’’’と第２の電荷遮断膜パターン１２０’’’とは、互いに同一の絶縁性の酸化物、例えば、シリコン酸化物を含むことができる。しかし、第１の電荷遮断膜パターン１４２’’’と第２の電荷遮断膜パターン１２０’’’とが絶縁性の酸化物であるなら、互いに異なる物質を含むこともできる。
１つのチャネルピラー１５０、これを囲む１つのゲート電極膜１６０、及びこれらの間に介在されるメモリ膜パターン１４０’が１つのメモリセルを形成できる。ゲート電極膜１６０に印加されるバイアスによってチャネルピラー１５０から電荷保存膜パターン１４４’に電荷が流入したり、または電荷保存膜１４４’の電荷がチャネルピラー１５０に放出されることができ、それにより、メモリセルには、互いに異なるデータが格納され得る。
以上で説明した不揮発性メモリ装置及びその製造方法によれば、次のような長所が取得され得る。
まず、チャネルホール１３０が平面状の角張った部分を有しても、その内壁に沿って形成される電荷遮断膜パターンＣＢＬ’、電荷保存膜パターン１４４’及びトンネル絶縁膜パターン１４６’には、角張った部分が存在しないことがあり、これらのそれぞれの厚さが均一でありうる。したがって、メモリセルの動作特性が向上し得る。
また、高さによってチャネルホール１３０の平面形状が可変されて、第１の初期電荷遮断膜１４２及び第１の中期電荷遮断膜１４２’の厚さが高さによって変わることができるが、後続の酸化工程の際にこのような差異は補償されることができる。第１の中期電荷遮断膜１４２’の厚さが厚い部分が酸化される間、厚さが薄い部分と隣接した犠牲膜１２０が酸化されて、酸化される第１の中期電荷遮断膜１４２’とともに電荷遮断膜の機能を果たすことができるためである。したがって、メモリセルの特性の均一性が確保され得る。
さらに、チャネルホール１３０の形状がメモリ膜パターン１４０’に影響を与えないことができるので、チャネルホール１３０形成のためのエッチング深さが深くなっても構わない。言い替えれば、基板１００上に垂直に積層されるメモリセルの個数を増加させることができる。結果として、工程制約なしに不揮発性メモリ装置の集積度を増加させることができる。
最後に、トリミング工程及び酸化工程という容易な工程により、上記のような効果を達成できるので、工程難易度が増加しないことができる。
一方、前述した実施形態の不揮発性メモリ装置及びその製造方法は、様々に変形されることができる。
例えば、図３Ａ及び図３Ｂの積層構造物ＳＳ形成工程において犠牲膜１２０の代わりにゲート電極膜１６０が直ちに蒸着されることができる。このような場合、ゲート電極膜１６０は、酸化時に絶縁特性を有するように変形される導電物質を含むことができる。一例として、ゲート電極膜１６０が金属を含む場合、この金属の酸化物は絶縁特性を有することができる。それにより、後続の図６Ａ及び図６Ｂの工程で形成される第２の電荷遮断膜１２０”は、ゲート電極膜１６０の酸化物でありうる。後続工程は、図９Ａ及び図９Ｂの工程で溝Ｇ形成を省略するということを除いては、前述した実施形態と実質的に同様でありうる。
前述した実施形態のメモリ回路または半導体装置は、様々な装置またはシステムに利用されることができる。図１１は、前述した実施形態のメモリ回路または半導体装置を実現できる装置またはシステムの一例を示す。
図１１は、本発明の一実施形態に係るメモリ装置を実現するデータ処理システムの構成図の一例である。
図１１に示すように、データ処理システム１０００は、ホスト（Ｈｏｓｔ）１２００及びメモリシステム１１００を備えることができる。
ホスト１２００は、有無線電子装置、例えば、携帯電話、ＭＰ３プレーヤ、ラップトップコンピュータなどのような携帯用電子装置、またはデスクトップコンピュータ、ゲーム機、ＴＶ、プロジェクタなどのような電子装置を含むことができる。
また、ホスト１２００は、少なくとも１つのオペレーティングシステム（ＯＳ：ｏｐｅｒａｔｉｎｇ ｓｙｓｔｅｍ）を含むことができる。オペレーティングシステムは、ホスト１２００の機能及び動作を全般的に管理及び制御し、データ処理システム１０００またはメモリシステム１１００を使用するユーザとホスト１２００との間に相互動作を提供できる。ここで、オペレーティングシステムは、ユーザの使用目的及び用途に相応した機能及び動作を支援し、例えば、ホスト１２００の移動性（ｍｏｂｉｌｉｔｙ）によって一般オペレーティングシステムとモバイルオペレーティングシステムとに区分することができる。一般オペレーティングシステムは、ユーザの使用環境に応じて個人用オペレーティングシステムと企業用オペレーティングシステムとに区分することができ、個人用オペレーティングシステムは、一般ユーザのためのサービス提供機能を支援するように特性化されたシステムであり、例えば、ウィンドウズ（登録商標）（ｗｉｎｄｏｗｓ）、クロム（登録商標）（ｃｈｒｏｍｅ）などを含み、企業用オペレーティングシステムは、高性能を確保及び支援するように特性化されたシステムであり、例えば、ウィンドウズサーバ（ｗｉｎｄｏｗｓ ｓｅｒｖｅｒ）、リナックス（登録商標）（ｌｉｎｕｘ）、ユニックス（登録商標）（ｕｎｉｘ）などを含むことができる。モバイルオペレーティングシステムは、ユーザらに移動性サービス提供機能及びシステムの節電機能を支援するように特性化されたシステムであり、例えば、アンドロイド（登録商標）（ａｎｄｒｏｉｄ）、ｉＯＳ、ウィンドウズモバイル（ｗｉｎｄｏｗｓ ｍｏｂｉｌｅ）などを含むことができる。ホスト１２００は、複数のオペレーティングシステムを含むことができ、ユーザの要請に相応したメモリシステム１１００との動作実行のために、これらのオペレーティングシステムを実行することができる。
メモリシステム１１００は、ホスト１２００の要請に応答して動作し、特に、ホスト１２００によりアクセスされるデータを格納することができる。言い替えれば、メモリシステム１１００は、ホスト１２００の主記憶装置または補助記憶装置として使用されることができる。ここで、メモリシステム１１００は、ホスト１２００と連結されるホストインターフェースプロトコルによって、様々な種類の格納装置のうち、いずれか１つで実現されることができる。例えば、メモリシステム１１００は、ソリッドステートドライブ（ＳＳＤ：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、ＭＭＣ、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ ＭＭＣ）、ＲＳ−ＭＭＣ（Ｒｅｄｕｃｅｄ Ｓｉｚｅ ＭＭＣ）、ｍｉｃｒｏ−ＭＭＣ形態のマルチメディアカード（ＭＭＣ：ＭｕｌｔｉＭｅｄｉａ Ｃａｒｄ）、ＳＤ、ｍｉｎｉ−ＳＤ、ｍｉｃｒｏ−ＳＤ形態のセキュアデジタル（ＳＤ：Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）カード、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｔｏｒａｇｅ Ｂｕｓ）格納装置、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）装置、ＣＦ（コンパクトフラッシュ（登録商標））カード、スマートメディア（Ｓｍａｒｔ Ｍｅｄｉａ（登録商標））カード、メモリースティック（Ｍｅｍｏｒｙ Ｓｔｉｃｋ）（登録商標）などのような様々な種類の格納装置のうち、いずれか１つで実現されることができる。
メモリシステム１１００は、ホスト１２００によってアクセスされるデータを格納する部分であるメモリ装置１４００、及びメモリ装置１４００へのデータ格納を制御するコントローラ１３００を備えることができる。
ここで、コントローラ１３００及びメモリ装置１４００は、１つの半導体装置に集積されることができる。例えば、コントローラ１３００及びメモリ装置１４００は、１つの半導体装置に集積されてＳＳＤを構成できる。メモリシステム１１００がＳＳＤとして利用される場合、メモリシステム１１００に連結されるホスト１２００の動作速度は、より改善されることができる。または、例えば、コントローラ１３００及びメモリ装置１４００は、１つの半導体装置に集積されて、メモリカード、例えば、ＰＣカード（ＰＣＭＣＩＡ：Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュカード（ＣＦ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリースティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーザルフラッシュ記憶装置（ＵＦＳ）などを構成できる。または、例えば、メモリシステム１１００は、コンピュータ、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、タブレットコンピュータ（ｔａｂｌｅｔ ｃｏｍｐｕｔｅｒ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ｅ−ブック（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、ＤＭＢ（Ｄｉｇｉｔａｌ ＭｕｌｔｉｍｅｄｉａＢｒｏａｄｃａｓｔｉｎｇ）再生機、３次元ＴＶ（３−ｄｉｍｅｎｓｉｏｎａｌ ｔｅｌｅｖｉｓｉｏｎ）、スマートＴＶ（ｓｍａｒｔ ｔｅｌｅｖｉｓｉｏｎ）、デジタル音声録音機（ｄｉｇｉｔａｌ ａｕｄｉｏｒｅｃｏｒｄｅｒ）、デジタル音声再生機（ｄｉｇｉｔａｌ ａｕｄｉｏｐｌａｙｅｒ）、デジタル映像録画機（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル映像再生機（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタル動画録画機（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタル動画再生機（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）、データセンタを構成するストレージ、情報を無線環境で送受信できる装置、ホームネットワークを構成する様々な電子装置のうちの１つ、コンピュータネットワークを構成する様々な電子装置のうちの１つ、テレマティクスネットワークを構成する様々な電子装置のうちの１つ、ＲＦＩＤ（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）装置、またはコンピューティングシステムを構成する様々な構成要素のうちの１つなどを構成できる。
メモリシステム１１００におけるメモリ装置１４００は、電源が供給されなくても格納されたデータを維持でき、特に、書き込み（ｗｒｉｔｅ）動作を介してホスト１２００から提供されたデータを格納し、読み出し（ｒｅａｄ）動作を介して格納されたデータをホスト１２００に提供することができる。ここで、メモリ装置１４００は、複数のメモリ１４２０、１４４０、１４６０を備えることができる。ここで、複数のメモリ１４２０、１４４０、１４６０の各々は、前述した実施形態の３次元不揮発性メモリ装置を含むことができる。例えば、複数のメモリ１４２０、１４４０、１４６０の各々は、層間絶縁膜及び第１の物質膜が交互に積層された積層構造物を形成するステップと、前記積層構造物を貫通する少なくとも１つのチャネルホールを形成するステップと、前記チャネルホールに沿って第２の物質膜を形成するステップと、前記第２の物質膜の表面をトリミングするステップと、前記トリミングされた第２の物質膜の全部を酸化させて電荷遮断膜の少なくとも一部を形成するステップと、前記電荷遮断膜上に電荷保存膜及びトンネル絶縁膜を形成するステップとを含むことを特徴とする。これにより、メモリ装置１４００の集積度が増加しながら、メモリセル特性が改善され、均一になることができる。それにより、メモリシステム１１００のデータ格納容量が増加し、動作特性が向上し得る。結果として、データ処理システム１０００のデータ処理特性が向上し得る。
メモリシステム１１００におけるコントローラ１３００は、ホスト１２００からの要請に応答してメモリ装置１４００を制御できる。例えば、コントローラ１３００は、メモリ装置１４００から読み出されたデータをホスト１２００に提供し、ホスト１２００から提供されたデータをメモリ装置１４００に格納し、このために、コントローラ１３００は、メモリ装置１４００の読み出し、書き込み、プログラム（ｐｒｏｇｒａｍ）、イレース（ｅｒａｓｅ）などの動作を制御できる。
上記のような動作のために、コントローラ１３００は、ホスト１２００との通信のためのインタフェースユニット、メモリ装置１４００との通信のためのインタフェースユニット、コントローラ１３００及び／又はメモリシステム１１００の動作のためのデータを格納する動作メモリ、コントローラ１３００及び／又はメモリシステム１１００の全般的な動作を制御し、このために、フラッシュ変換階層（ＦＴＬ：Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ）などのようなファームウェア（ｆｉｒｍｗａｒｅ）を含み、マイクロプロセッサまたは中央処理装置（ＣＰＵ）などで実現されるプロセッサなどを備えることができる。
しかし、前述した実施形態のメモリ回路または半導体装置が利用され得るシステムが図１１のシステムに限定されるものではなく、不揮発性メモリ装置を必要とする様々なシステムに前述した実施形態のメモリ回路または半導体装置が利用され得る。
本発明の技術思想は、上記望ましい実施形態によって具体的に記録されたが、上記した実施形態は、その説明のためのものであり、その制限のためのものでないことに注意すべきである。また、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内で様々な実施形態が可能であることが理解できるであろう。
１００ 基板
１１０ 層間絶縁膜
１２０ 犠牲膜
１４０ メモリ膜
１５０ チャネルピラー
１６０ ゲート電極膜

Claims (14)

  1. 層間絶縁膜及び第１の物質膜が交互に積層された積層構造物を形成するステップと、
    前記積層構造物を貫通する少なくとも１つのチャネルホールを形成するステップと、
    前記チャネルホールに沿って第２の物質膜を形成するステップと、
    前記第２の物質膜の表面をトリミングするステップと、
    前記トリミングされた第２の物質膜の全部を酸化させて電荷遮断膜の少なくとも一部を形成するステップと、
    前記電荷遮断膜上に電荷保存膜及びトンネル絶縁膜を形成するステップと、
    を含む不揮発性メモリ装置の製造方法。
  2. 前記トリミングされた第２の物質膜は、互いに異なる厚さを有する少なくとも１つの第１の部分及び少なくとも１つの第２の部分を含み、
    前記トリミングされた第２の物質膜の前記酸化工程時、前記第１の物質膜の一部が酸化され、
    前記酸化された第１の物質膜の一部が前記酸化された第２の物質膜とともに前記電荷遮断膜を形成する請求項１に記載の不揮発性メモリ装置の製造方法。
  3. 前記第１の物質膜及び前記第２の物質膜は、各々シリコン含有物質を含む請求項１に記載の不揮発性メモリ装置の製造方法。
  4. 前記第１の物質膜及び前記第２の物質膜は、各々シリコン窒化物を含む請求項１に記載の不揮発性メモリ装置の製造方法。
  5. 前記第１の物質膜と前記第２の物質膜とは、互いに同一の物質で形成され、
    前記酸化された第１の物質膜の一部と前記酸化された第２の物質膜とは、互いに同一の物質で形成される請求項２に記載の不揮発性メモリ装置の製造方法。
  6. 前記第１の物質膜と前記第２の物質膜とは、互いに相違した物質で形成され、
    前記酸化された第１の物質膜の一部と前記酸化された第２の物質膜とは、互いに同一の物質で形成される請求項２に記載の不揮発性メモリ装置の製造方法。
  7. 前記第１の物質膜と前記第２の物質膜とは、互いに相違した物質で形成され、
    前記酸化された第１の物質膜の一部と前記酸化された第２の物質膜とは、互いに相違した物質で形成される請求項２に記載の不揮発性メモリ装置の製造方法。
  8. 前記第２の物質膜の表面の少なくとも一部は角張り、
    前記トリミングは、前記第２の物質膜の表面の前記角張った一部が除去されるように行われる請求項１に記載の不揮発性メモリ装置の製造方法。
  9. 前記トリミングは、ウェットケミカルを利用して行われる請求項８に記載の不揮発性メモリ装置の製造方法。
  10. 前記チャネルホールは、所定高さで平面状の角張った部分を有し、
    前記第２の物質膜は、前記チャネルホールに沿って形成されて、前記所定高さで前記チャネルホールの前記角張った部分と対応する部分で角張った請求項１に記載の不揮発性メモリ装置の製造方法。
  11. 前記電荷保存膜及び前記トンネル絶縁膜が形成された前記チャネルホール内にチャネルピラーを形成するステップと、
    前記積層構造物を選択的にエッチングしてスリットを形成するステップと、
    前記スリットによって露出される前記第１の物質膜を除去するステップと、
    前記第１の物質膜が除去された空間をゲート電極形成のための導電物質で埋め込むステップと、
    を含む請求項１に記載の不揮発性メモリ装置の製造方法。
  12. 前記第１の物質膜は、ゲート電極形成のための導電物質を含む請求項１に記載の不揮発性メモリ装置の製造方法。
  13. 前記第１の物質膜の酸化物は絶縁特性を有し、
    前記第２の物質膜の酸化物は絶縁特性を有する請求項１に記載の不揮発性メモリ装置の製造方法。
  14. 層間絶縁膜及び第１の物質膜が交互に積層された積層構造物を形成するステップと、
    前記積層構造物を貫通する少なくとも１つのチャネルホールを形成するステップと、
    前記チャネルホールの内側壁に沿って第２の物質膜を形成するステップと、
    前記第２の物質膜の表面をトリミングして互いに異なる厚さを有する第１の部分及び第２の部分を形成するステップと、
    前記トリミングされた第２の物質膜を酸化させて電荷遮断膜を形成するステップと、
    を含み、
    ここで、前記電荷遮断膜は、前記トリミング及び酸化された第２の物質膜と、前記トリミングされた第２の物質膜が酸化される間、酸化される第１の物質膜の一部を含む不揮発性メモリ装置の製造方法。
JP2019177199A 2019-01-23 2019-09-27 不揮発性メモリ装置及びその製造方法 Active JP7437126B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190008763A KR102649536B1 (ko) 2019-01-23 2019-01-23 비휘발성 메모리 장치 및 그 제조 방법
KR10-2019-0008763 2019-01-23

Publications (2)

Publication Number Publication Date
JP2020120103A true JP2020120103A (ja) 2020-08-06
JP7437126B2 JP7437126B2 (ja) 2024-02-22

Family

ID=71609161

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019177199A Active JP7437126B2 (ja) 2019-01-23 2019-09-27 不揮発性メモリ装置及びその製造方法

Country Status (4)

Country Link
US (1) US10985170B2 (ja)
JP (1) JP7437126B2 (ja)
KR (1) KR102649536B1 (ja)
CN (1) CN111477630B (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220020357A (ko) * 2019-09-26 2022-02-18 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스 및 그 제조 방법
WO2022082348A1 (en) * 2020-10-19 2022-04-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional semiconductor device and method of fabrication thereof
CN112437984B (zh) 2020-10-19 2023-04-04 长江存储科技有限责任公司 半导体器件及其形成方法
TWI805228B (zh) * 2022-02-17 2023-06-11 旺宏電子股份有限公司 三維and快閃記憶體元件及其製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100090286A1 (en) * 2008-10-09 2010-04-15 Seung-Jun Lee Vertical-type semiconductor device and method of manufacturing the same
JP2011249803A (ja) * 2010-05-24 2011-12-08 Samsung Electronics Co Ltd 不揮発性メモリ素子及びその製造方法、並びにそれを含むメモリ・モジュール及びシステム
US20170047340A1 (en) * 2014-04-24 2017-02-16 Institute of Microelectronics, Chinese Academy of Sciences 3 - d semiconductor device and method for manufacturing the same
US20170077136A1 (en) * 2015-09-10 2017-03-16 Jung Ho Kim Semiconductor device
US20180069050A1 (en) * 2016-09-07 2018-03-08 Toshiba Memory Corporation Memory device and method for manufacturing same
US20180083027A1 (en) * 2016-09-20 2018-03-22 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7005350B2 (en) * 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
KR20110120661A (ko) * 2010-04-29 2011-11-04 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그의 제조 방법
KR101792778B1 (ko) 2010-10-26 2017-11-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
US8946808B2 (en) * 2012-02-09 2015-02-03 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR20130095499A (ko) * 2012-02-20 2013-08-28 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법
KR20140026148A (ko) * 2012-08-24 2014-03-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법
KR20140117211A (ko) * 2013-03-26 2014-10-07 에스케이하이닉스 주식회사 반도체 장치
JP6274826B2 (ja) * 2013-11-14 2018-02-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102157677B1 (ko) * 2013-11-15 2020-09-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9343358B1 (en) * 2015-02-23 2016-05-17 Sandisk Technologies Inc. Three-dimensional memory device with stress compensation layer within a word line stack
US9812462B1 (en) * 2016-06-07 2017-11-07 Sandisk Technologies Llc Memory hole size variation in a 3D stacked memory
KR20180033369A (ko) * 2016-09-23 2018-04-03 삼성전자주식회사 반도체 장치의 제조 방법
US10438964B2 (en) * 2017-06-26 2019-10-08 Sandisk Technologies Llc Three-dimensional memory device having direct source contact and metal oxide blocking dielectric and method of making thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100090286A1 (en) * 2008-10-09 2010-04-15 Seung-Jun Lee Vertical-type semiconductor device and method of manufacturing the same
JP2011249803A (ja) * 2010-05-24 2011-12-08 Samsung Electronics Co Ltd 不揮発性メモリ素子及びその製造方法、並びにそれを含むメモリ・モジュール及びシステム
US20170047340A1 (en) * 2014-04-24 2017-02-16 Institute of Microelectronics, Chinese Academy of Sciences 3 - d semiconductor device and method for manufacturing the same
US20170077136A1 (en) * 2015-09-10 2017-03-16 Jung Ho Kim Semiconductor device
US20180069050A1 (en) * 2016-09-07 2018-03-08 Toshiba Memory Corporation Memory device and method for manufacturing same
US20180083027A1 (en) * 2016-09-20 2018-03-22 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same

Also Published As

Publication number Publication date
US20200235113A1 (en) 2020-07-23
CN111477630B (zh) 2023-11-07
CN111477630A (zh) 2020-07-31
US10985170B2 (en) 2021-04-20
KR20200091680A (ko) 2020-07-31
JP7437126B2 (ja) 2024-02-22
KR102649536B1 (ko) 2024-03-21

Similar Documents

Publication Publication Date Title
US10868038B2 (en) Memory devices
KR102492979B1 (ko) 수직형 메모리 장치
CN107017264B (zh) 存储器件
US10049743B2 (en) Semiconductor device and method of manufacturing the same
KR102649536B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
US9853048B2 (en) Memory device and method of manufacturing the same
US7820516B2 (en) Methods of manufacturing non-volatile memory devices having a vertical channel
KR102649568B1 (ko) 반도체 장치 및 그 제조 방법과, 상기 반도체 장치를 포함하는 메모리 장치 및 시스템
KR20180098922A (ko) 반도체 장치 및 그 제조 방법
US10192881B2 (en) Semiconductor device
US9502332B2 (en) Nonvolatile memory device and a method for fabricating the same
US9853045B2 (en) Semiconductor device having channel holes
US8470704B2 (en) Nonvolatile memory device and method of forming the nonvolatile memory device including giving an upper portion of an insulating layer an etching selectivity with respect to a lower portion
US12100651B2 (en) Semiconductor memory device and manufacturing method thereof
JP2008010868A (ja) 垂直チャンネルを有する不揮発性メモリ装置およびその製造方法
KR102427647B1 (ko) 반도체 장치 및 그 제조 방법
US8836074B2 (en) Semiconductor memory device
KR20200141841A (ko) 반도체 장치 및 그 제조방법
KR20230064240A (ko) 3차원 반도체 메모리 장치 및 이를 제조하는 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220831

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230801

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231023

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240123

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240209

R150 Certificate of patent or registration of utility model

Ref document number: 7437126

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150