KR20200141841A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 반도체 장치 및 그 제조방법을 포함하며, 상기 반도체 장치는 채널구조, 상기 채널구조를 감싸고 서로 이격되어 적층된 절연구조들, 및 상기 층간 절연막들 사이로부터 상기 절연구조들 사이로 연장되고 상기 채널구조를 감싸는 게이트 전극을 포함한다. 상기 절연구조들은 상기 게이트 전극과 상기 채널구조 사이의 프린징 용량 및 프린징 필드를 줄일 수 있도록 형성된다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 다양한 구조로 배치된 메모리 셀들을 포함할 수 있다. 반도체 장치의 집적도 향상을 위하여, 3차원으로 배열된 메모리 셀들을 포함하는 3차원 반도체 장치가 제안된 바 있다.
3차원 반도체 장치는 다양한 원인에 의해 신뢰성이 저하될 수 있다. 이에 따라, 3차원 반도체 장치의 신뢰성 개선을 위한 기술이 요구된다.
본 발명의 실시 예들은 신뢰성이 향상된 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는 채널구조, 상기 채널구조를 감싸고 서로 이격되어 적층된 절연구조들, 상기 절연구조들을 각각 감싸는 층간 절연막들, 및 상기 층간 절연막들 사이로부터 상기 절연구조들 사이로 연장되고 상기 채널구조를 감싸는 게이트 전극을 포함할 수 있다. 상기 절연구조들은 상기 채널구조를 향하는 상기 층간 절연막들의 모서리들을 덮도록 연장된 돌출부들을 포함하고, 상기 게이트 전극은 서로 이웃한 상기 돌출부들 사이로 연장될 수 있다.
상기 절연구조들은 상기 층간 절연막들을 향하는 측벽들을 포함할 수 있다. 상기 층간 절연막들은 상기 절연구조들의 측벽들 및 상기 돌출부들에 의해 정의된 홈들에 각각 삽입될 수 있다.
일 실시 예로서, 상기 절연구조들은, 상기 층간 절연막들 각각과 상기 채널구조 사이에 배치된 제1 물질패턴, 및 상기 층간 절연막들의 상기 모서리들 각각을 덮고, 상기 제1 물질패턴의 산화물로 구성된 제2 물질패턴을 포함할 수 있다.
일 실시 예로서, 상기 절연구조들은, 상기 층간 절연막들 각각과 상기 채널구조 사이에 배치된 제1 물질패턴, 상기 층간 절연막들의 상기 모서리들 각각을 덮는 제2 물질패턴, 및 상기 제1 물질패턴과 상기 제2 물질패턴 사이에 배치된 보이드를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 채널구조, 상기 채널구조의 측벽을 감싸는 터널 절연막, 상기 터널 절연막의 측벽을 감싸는 데이터 저장막, 상기 데이터 저장막의 측벽을 감싸는 블로킹 절연막을 포함하는 메모리막, 상기 메모리막을 감싸고 서로 이격되어 적층된 제1 물질패턴들, 상기 제1 물질패턴들을 각각 감싸는 층간 절연막들, 서로 이웃한 상기 층간 절연막들 사이로부터 서로 이웃한 상기 제1 물질패턴들 사이로 연장된 게이트 전극, 및 상기 제1 물질패턴들과 상기 게이트 전극 사이에 배치된 제2 물질패턴들을 포함할 수 있다.
일 실시 예로서, 상기 제2 물질패턴들은 상기 제1 물질패턴들의 산화물로 구성될 수 있다.
일 실시 예로서, 상기 제2 물질패턴들은 다공성 절연물을 포함할 수 있다.
상기 반도체 장치는 서로 이웃한 상기 제1 및 제2 물질패턴들 사이에 형성된 보이드를 더 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 층간 절연막들 및 희생막들이 교대로 적층된 적층체를 형성하는 단계, 상기 적층체를 관통하는 홀을 형성하는 단계, 상기 홀의 내벽 상에 제1 물질막을 형성하는 단계, 상기 제1 물질막에 의해 개구된 상기 홀의 중심영역에 채널구조를 형성하는 단계, 상기 적층체의 희생막들을 제거하여 상기 제1 물질막을 노출하는 개구부들을 형성하는 단계, 상기 제1 물질막이 제1 물질패턴들로 분리되도록 상기 개구부들을 통해 상기 제1 물질막의 노출된 영역들을 제거하는 단계, 상기 제1 물질패턴들 각각의 식각면으로부터 상기 제1 물질패턴들을 일부 두께 산화시킴으로써 제2 물질패턴들을 형성하는 단계, 및 상기 개구부들을 채우고 상기 제2 물질패턴들 사이로 연장된 게이트 전극들을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 층간 절연막들 및 희생막들이 교대로 적층된 적층체를 형성하는 단계, 상기 적층체를 관통하는 홀을 형성하는 단계, 상기 홀의 내벽 상에 제1 물질막을 형성하는 단계, 상기 제1 물질막 상에 메모리막을 형성하는 단계, 상기 메모리막에 의해 개구된 상기 홀의 중심영역에 채널구조를 형성하는 단계, 상기 적층체의 희생막들을 제거하여 상기 제1 물질막을 노출하는 제1 개구부들을 형성하는 단계, 상기 층간 절연막들과 상기 메모리막 사이에 제2 개구부들이 정의되도록 상기 제1 개구부들을 통해 상기 제1 물질막을 식각하는 단계, 상기 제2 개구부들 내에 제2 물질패턴들을 형성하는 단계, 및 상기 제1 개구부들을 채우고 상기 제2 물질패턴들 사이로 연장된 게이트 전극들을 형성하는 단계를 포함할 수 있다.
일 실시 예로서, 상기 제2 물질패턴들은 상기 제2 개구부들을 채우는 다공성 절연물을 포함할 수 있다.
일 실시 예로서, 상기 제2 물질패턴들을 형성하는 단계는, 상기 제2 개구부들 각각의 내부에 보이드가 형성되도록 상기 층간 절연막들의 표면들을 따라 제2 물질막을 형성하는 단계, 및 상기 채널구조를 향하는 상기 층간 절연막들의 모서리들 상에 상기 제2 물질패턴들이 잔류하도록 상기 제2 물질막을 식각하는 단계를 포함할 수 있다.
본 기술의 실시 예는 층간 절연막과 채널구조 사이에 배치된 절연구조를 이용하여 게이트 전극과 채널구조 사이의 프린징 용량(fringing capacitance) 및 프린징 필드(fringing field)를 줄일 수 있다.
본 기술의 실시 예는 게이트 전극과 채널구조 사이의 프린징 용량을 줄임으로써 소거 동작 동안 불필요한 영역에 축적되는 홀의 농도를 감소시킬 수 있다. 이로써, 본 기술의 실시 예들은 게이트 전극과 채널구조 사이에 저장된 전자가 확산되는 현상을 개선하여 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 본 기술의 실시 예들은 게이트 전극과 채널구조 사이의 프린징 필드를 줄임으로써, 게이트 전극의 모서리에 전계가 집중되는 현상을 개선할 수 있다. 이에 따라, 게이트 전극의 모서리에 집중되는 전계에 의한 메모리막의 손상을 줄일 수 있다. 이로써, 본 기술의 실시 예들은 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치의 일부를 나타내는 사시도이다.
도 2a 내지 도 2c는 도 1에 도시된 절연구조들을 확대하여 나타낸 도면들이다.
도 3a 및 도 3b는 본 발명의 일 실시 예에 따른 절연구조들을 나타낸 도면들이다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 절연구조들을 나타낸 도면들이다.
도 5a 내지 도 5f는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타낸 단면도들이다.
도 6a 내지 도 6c는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타낸 단면도들이다.
도 7a 및 도 7b는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타낸 단면도들이다.
도 8a 내지 도 8e는 본 발명의 실시 예들에 따른 반도체 장치들의 메모리 스트링들을 개략적으로 나타내는 사시도들이다.
도 9a 내지 도 9e는 도 8a 내지 도 8e에 도시된 메모리 스트링들의 일부 영역들을 확대하여 나타낸 도면들이다.
도 10은 도 8c에 도시된 K영역을 확대한 도면이다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 발명의 실시 예에서, "구성 1 또는 구성 2 중 적어도 하나"라는 기재는 "구성 1", "구성 2" 또는 "구성 1과 구성 2"로 이해되어야 할 것이다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치의 일부를 나타내는 사시도이다.
도 1을 참조하면, 반도체 장치는 슬릿(SI)에 의해 서로 분리된 게이트 적층체들(GST), 게이트 적층체들(GST) 각각을 관통하는 채널구조(CH), 채널구조(CH)의 측벽을 감싸는 메모리막(ML) 및 메모리막(ML)을 감싸며 서로 이격되어 적층된 절연구조들(IA)을 포함할 수 있다.
슬릿(SI)은 수직구조(VS)로 채워질 수 있다. 일 실시 예로서, 수직구조(VS)는 절연물을 포함할 수 있다. 일 실시 예로서, 수직구조(VS)는 게이트 적층체들(GST)의 측벽들 상에 형성된 스페이서 절연막들 및 스페이서 절연막들 사이에서 상기 슬릿(SI)을 채우는 도전물을 포함할 수 있다.
게이트 적층체들(GST) 각각은 일방향으로 교대로 적층된 층간 절연막들(ILD) 및 게이트 전극들(GA)을 포함할 수 있다. 이하, 층간 절연막들(ILD) 및 게이트 전극들(GA)이 교대로 적층되는 방향을 적층방향으로 명명한다.
절연구조들(IA)은 채널구조(CH)를 감싸고, 상기 적층방향으로 서로 이격될 수 있다. 절연구조들(IA)은 층간 절연막들(ILD)로 각각 둘러싸일 수 있다. 다시 말해, 절연구조들(IA) 각각은 채널구조(CH)와 그에 대응하는 층간 절연막(ILD) 사이에 배치될 수 있다. 절연구조들(IA) 각각은 그에 대응하는 층간 절연막(ILD)을 향하는 측벽을 포함할 수 있다. 절연구조들(IA) 각각의 상기 측벽에 그에 대응하는 층간 절연막(ILD)이 삽입되는 홈(R)이 정의될 수 있다.
층간 절연막들(ILD) 각각은 그에 대응하는 홈(R) 내부로부터 수직구조(VS)를 향하여 홈(R) 외부로 돌출될 수 있다. 층간 절연막들(ILD)은 실리콘 산화막을 포함할 수 있다.
게이트 전극들(GA)은 도프트 반도체, 금속, 금속 실리사이드 또는 금속 질화막 중 적어도 어느 하나를 포함할 수 있다. 게이트 전극들(GA)은 메모리 셀의 게이트 전극 또는 셀렉트 트랜지스터의 게이트 전극으로 이용될 수 있다.
채널구조(CH)는 상기 적층방향으로 연장되고, 게이트 전극들(GA)로 둘러싸일 수 있다. 채널구조(CH)의 측벽은 메모리막(ML)으로 둘러싸일 수 있다.
메모리막(ML)은 절연구조들(IA)과 채널구조(CH) 사이와 게이트 전극들(GA)과 채널구조(CH) 사이로 연장될 수 있다.
도 2a 내지 도 2c는 도 1에 도시된 절연구조들(IA)을 확대하여 나타낸 도면들이다. 도 2a는 절연구조들(IA) 중 하나를 나타낸 사시도이고, 도 2b는 도 1에 도시된 X영역을 확대하여 나타낸 도면이고, 도 2c는 도 2b에 도시된 Y영역을 확대하여 나타낸 도면이다.
도 2a를 참조하면, 절연구조(IA)는 중심영역에 홀(H)이 정의되도록 홀(H) 주위를 감쌀 수 있다. 절연구조(IA)의 홀(H)은 도 1를 참조하여 상술한 메모리막(ML) 및 채널구조(CH)로 채워질 수 있다. 절연구조(IA)는 도 1을 참조하여 상술한 홈(R)을 포함할 수 있다. 홈(R)은 절연구조(IA)의 상단 및 하단에 각각 형성된 돌출부들(PP) 사이에 정의될 수 있다.
도 2b를 참조하면, 상기 적층방향으로 서로 이웃한 층간 절연막들(ILD) 사이에 게이트 전극(GA)이 배치될 수 있다. 게이트 전극(GA)은 층간 절연막들(ILD) 사이로부터 상기 적층방향으로 서로 이웃한 절연구조들(IA) 사이로 연장될 수 있다. 절연구조들(IA)은 도 2a를 참조하여 상술한 바와 같이 돌출부들(PP)을 포함할 수 있다. 게이트 전극(GA)은 상기 적층방향으로 서로 이웃한 돌출부들(PP)사이로 연장될 수 있다. 게이트 전극(GA)은 돌출부들(PP)에 대응하는 형상으로 움푹한 부분들을 포함할 수 있다.
층간 절연막들(ILD)은 채널구조(CH)를 향하는 채널측-모서리들을 포함할 수 있다. 절연구조들(IA)의 돌출부들(PP)은 층간 절연막들(ILD)의 채널측-모서리들을 덮도록 연장될 수 있다.
절연구조들(IA) 각각은 서로 상이한 제1 물질패턴(M1A) 및 제2 물질패턴(M2A)을 포함할 수 있다. 제1 물질패턴(M1A)은 그에 대응하는 층간 절연막(ILD)과 채널구조(CH) 사이에 배치될 수 있다. 예를 들어, 제1 물질패턴(M1A)은 실리콘산질화막(SiON), 실리콘질화막(SiN) 또는 실리콘(Si) 중 적어도 어느 하나를 포함할 수 있다. 제2 물질패턴(M2A)은 제1 물질패턴(M1A)의 산화물로 구성될 수 있다.
메모리막(ML)은 채널구조(CH)의 측벽 상에 적층된 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI)을 포함할 수 있다. 터널 절연막(TI)은 채널구조(CH)의 측벽을 감싸고, 데이터 저장막(DS)은 터널 절연막(TI)의 측벽을 감싸고, 블로킹 절연막(BI)은 데이터 저장막(DS)의 측벽을 감쌀 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다. 데이터 저장막(DS)은 전하 트랩막으로 형성되거나, 도전성 나노닷을 포함하는 물질막으로 형성되거나, 상변화 물질막으로 형성될 수 있다. 데이터 저장막(DS)은 파울러 노드 하임 터널링(Fowler-Nordheim tunneling)을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(DS)은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다. 데이터 저장막(DS)은 파울러 노드 하임 터널링이 아닌 다른 동작 원리에 기초하여 데이터를 저장할 수 있다. 예를 들어, 데이터 저장막(DS)은 상변화 물질막으로 형성되고, 상변화에 따른 데이터를 저장할 수 있다. 블로킹 절연막(BI)은 전하 차단이 가능한 산화막을 포함할 수 있다.
채널구조(CH)는 메모리막(ML)으로 둘러싸인 반도체막(SE)를 포함할 수 있다. 반도체막(SE)은 실리콘을 포함할 수 있다. 일 실시 예로서, 반도체막(SE)은 도 2a에 도시된 홀(H)의 중심영역을 채우도록 형성될 수 있다. 다른 실시 예로서, 반도체막(SE)은 도 2a에 도시된 홀(H)의 중심영역을 채우는 코어 절연막(CO)을 감싸도록 형성될 수 있다.
도 2c를 참조하면, 제2 물질패턴(M2A)은 수직부(VP) 및 돌출부(PP)를 포함할 수 있다. 수직부(VP)는 제1 물질패턴(M1A)으로부터 게이트 전극(GA)을 향하여 연장되고, 그에 대응하는 층간 절연막(ILD)과 메모리막(ML) 사이에 배치될 수 있다. 돌출부(PP)는 그에 대응하는 층간 절연막(ILD)의 채널측-모서리를 덮도록 수직부(VP)로부터 연장될 수 있다.
도 2a 내지 도 2c에 도시된 바와 같이, 절연구조들(IA) 각각의 돌출부(PP)는 그에 대응하는 게이트 전극(GA)의 모서리에서 절연막의 두께를 국부적으로 증가시킬 수 있다. 이로써, 게이트 전극(GA)과 채널구조(CH) 사이의 프린징 용량(fringing capacitance) 및 프린징 필드(fringing field)는 돌출부(PP)에 의해 감소될 수 있다. 데이터 저장막(DS)은 층간 절연막들(ILD)로 에워싸인 스페이서 영역들 및 게이트 전극(GA)으로 에워싸인 셀 영역을 포함할 수 있다. 프린징 용량 및 프린징 필드가 감소되면, 반도체 장치의 소거 동작 동안 데이터 저장막(DS)의 스페이스 영역들에 축적되는 홀의 농도를 감소시킬 수 있다. 또한, 데이터 저장막(DS)의 셀 영역에 저장된 전자가 스페이스 영역들로 확산되는 현상을 줄일 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시 예에 따른 절연구조들을 나타낸 도면들이다. 도 3a에 도시된 Z영역을 확대한 도면이다.
도 3a 및 도 3b를 참조하면, 절연구조들(IB)은 층간 절연막들(ILD) 및 게이트 전극(GB)의 적층방향으로 서로 이격되어 배치될 수 있다. 층간 절연막들(ILD) 및 게이트 전극(GB)은 도 1을 참조하여 상술한 게이트 적층체(GST)를 구성할 수 있다. 층간 절연막들(ILD)은 도 1을 참조하여 상술한 층간 절연막들(ILD)과 동일한 물질로 형성될 수 있다. 게이트 전극(GB)은 도 1을 참조하여 상술한 게이트 전극(GA)과 동일한 물질로 형성될 수 있다.
게이트 전극(GB)은 상기 적층방향으로 서로 이웃한 층간 절연막들(ILD) 사이에 배치될 수 있다. 게이트 전극(GB)은 상기 적층방향으로 서로 이웃한 절연구조들(IB) 사이로 연장되고 메모리막(ML)을 감쌀 수 있다.
메모리막(ML)은 도 1을 참조하여 상술한 바와 동일한 구조와 동일한 물질막들로 구성될 수 있다. 예를 들어, 메모리막(ML)은 채널구조(CH)의 측벽을 감쌀 수 있다. 메모리막(ML)은 도 2b를 참조하여 상술한 바와 같이 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI)을 포함할 수 있다. 채널구조(CH)는 도 2b를 참조하여 상술한 바와 동일한 구조 및 동일한 물질막들로 형성될 수 있다. 예를 들어 채널구조(CH)는 반도체막(SE)으로 구성되거나, 코어 절연막(CO) 및 코어 절연막(CO)을 감싸는 반도체막(SE)으로 구성될 수 있다.
절연구조들(IB)은 제1 물질패턴들(M1B) 및 제2 물질패턴들(M2B)을 포함할 수 있다. 절연구조들(IB)의 제1 물질패턴들(M1B)은 메모리막(ML)을 감싸고 상기 적층방향으로 서로 이격될 수 있다.
층간 절연막들(ILD)은 제1 물질패턴들(M1B)을 각각 감싸도록 형성될 수 있다. 층간 절연막들(ILD) 각각은 그에 대응하는 제1 물질패턴(M1B)보다 게이트 전극(GB)을 향해 돌출될 수 있다.
절연구조들(IB)의 제2 물질패턴들(M2B)은 게이트 전극(GB)과 게이트 전극(GB)에 이웃한 제1 물질패턴들(M1B) 사이에 배치될 수 있다. 제2 물질패턴들(M2B)은 제1 물질패턴들(M1B)과 다른 절연물로 구성될 수 있다. 일 실시 예로서, 제1 물질패턴들(M1B)은 실리콘산질화막(SiON)을 포함하고, 제2 물질패턴들(M2B)은 다공성 절연물을 포함할 수 있다. 즉, 제2 물질패턴들(M2B)은 제1 물질패턴들(M1B) 및 블로킹 절연막(BI)에 비해 많은 기공(porus)을 포함하므로, 제1 물질패턴들(M1B) 및 블로킹 절연막(BI)에 비해 낮은 유전율을 가질 수 있다.
제2 물질패턴들(M2B)은 층간 절연막들(ILD) 각각과 메모리막(ML) 사이로 연장될 수 있다. 제2 물질패턴들(M2B) 각각은 그에 대응하는 제1 물질패턴(M1B)으로부터 게이트 전극(GB)을 향하여 연장될 수 있다.
도 3a 및 도 3b에 도시된 바와 같이, 절연구조들(IB) 각각의 제2 물질패턴(M2B)은 그에 대응하는 게이트 전극(GB)의 모서리에서 유전율을 국부적으로 낮출 수 있다. 이로써, 게이트 전극(GB)과 채널구조(CH) 사이의 프린징 용량 및 프린징 필드는 제2 물질패턴(M2B)에 의해 감소될 수 있다. 그 결과, 소거 동작 동안 데이터 저장막(DS)의 스페이스 영역들에 축적되는 홀의 농도를 감소시킬 수 있다. 또한, 데이터 저장막(DS)의 셀 영역에 저장된 전자가 스페이스 영역들로 확산되는 현상을 줄일 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 절연구조들을 나타낸 도면들이다. 도 4b는 도 4a에 도시된 W영역을 확대한 도면이다.
도 4a 및 도 4b를 참조하면, 절연구조들(IC)은 층간 절연막들(ILD) 및 게이트 전극(GC)의 적층방향으로 서로 이격되어 배치될 수 있다. 층간 절연막들(ILD) 및 게이트 전극(GC)은 도 1을 참조하여 상술한 게이트 적층체(GST)를 구성할 수 있다. 층간 절연막들(ILD)은 도 1을 참조하여 상술한 층간 절연막들(ILD)과 동일한 물질로 형성될 수 있다. 게이트 전극(GC)은 도 1을 참조하여 상술한 게이트 전극(GA)과 동일한 물질로 형성될 수 있다.
게이트 전극(GC)은 상기 적층방향으로 서로 이웃한 층간 절연막들(ILD) 사이에 배치될 수 있다. 게이트 전극(GC)은 상기 적층방향으로 서로 이웃한 절연구조들(IC) 사이로 연장되고 메모리막(ML)을 감쌀 수 있다.
메모리막(ML)은 도 1을 참조하여 상술한 바와 동일한 구조와 동일한 물질막들로 구성될 수 있다. 예를 들어, 메모리막(ML)은 채널구조(CH)의 측벽을 감쌀 수 있다. 메모리막(ML)은 도 2b를 참조하여 상술한 바와 같이 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI)을 포함할 수 있다. 채널구조(CH)는 도 2b를 참조하여 상술한 바와 동일한 구조 및 동일한 물질막들로 형성될 수 있다. 예를 들어 채널구조(CH)는 반도체막(SE)으로 구성되거나, 코어 절연막(CO) 및 코어 절연막(CO)을 감싸는 반도체막(SE)으로 구성될 수 있다.
절연구조들(IC)은 제1 물질패턴들(M1C) 및 제2 물질패턴들(M2C)을 포함할 수 있다. 절연구조들(IC)의 제1 물질패턴들(M1C)은 메모리막(ML)을 감싸고 상기 적층방향으로 서로 이격될 수 있다.
층간 절연막들(ILD)은 제1 물질패턴들(M1C)을 각각 감싸도록 형성될 수 있다. 층간 절연막들(ILD) 각각은 그에 대응하는 제1 물질패턴(M1C)보다 게이트 전극(GC)을 향해 돌출될 수 있다.
절연구조들(IC)의 제2 물질패턴들(M2C)은 게이트 전극(GC)과 게이트 전극(GC)에 이웃한 제1 물질패턴들(M1C) 사이에 배치될 수 있다. 제2 물질패턴들(M2C)은 채널구조(CH)를 향하는 층간 절연막들(ILD)의 채널측 모서리들을 덮도록 게이트 전극(GC)과 층간 절연막들(ILD) 사이로 연장된 돌출부들(PP')을 포함할 수 있다. 돌출부들(PP') 각각은 게이트 전극(GC)과 메모리막(ML) 사이에 배치될 수 있다.
제2 물질패턴들(M2C)은 절연물로 구성될 수 있다. 제2 물질패턴들(M2C)은 제1 물질패턴들(M1C)로부터 이격될 수 있고, 서로 이웃한 제1 물질패턴(M1C)과 제2 물질패턴(M2C) 사이에 보이드(V)가 형성될 수 있다. 보이드(V)는 층간 절연막들(ILD) 각각과 메모리막(ML) 사이에 배치될 수 있다. 보이드(V)는 층간 절연막들(ILD)에 접촉된 제2 물질패턴들(M2C)에 의해 게이트 전극(GC)으로부터 이격될 수 있다.
도 4a 및 도 4b에 도시된 바와 같이, 게이트 전극(GC)의 모서리에서 절연구조들(IC)의 유전율은 보이드(V)를 통해 국부적으로 낮게 형성될 수 있다. 이에 따라, 게이트 전극(GC)과 채널구조(CH) 사이의 프린징 용량 및 프린징 필드는 보이드(V)에 의해 감소될 수 있다. 그 결과, 소거 동작 동안 데이터 저장막(DS)의 스페이스 영역들에 축적되는 홀의 농도를 감소시킬 수 있다. 또한, 데이터 저장막(DS)의 셀 영역에 저장된 전자가 스페이스 영역들로 확산되는 현상을 줄일 수 있다.
도 5a 내지 도 5f는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타낸 단면도들이다. 예를 들어, 도 5a 내지 도 5f는 도 2a 내지 도 2c에 도시된 절연구조들을 포함하는 반도체 장치의 제조방법을 나타낸 단면도들이다.
도 5a를 참조하면, 층간 절연막들(101) 및 희생막들(103)이 교대로 적층된 적층체(ST)를 형성할 수 있다. 적층체(ST)는 주변회로를 포함하는 기판(미도시) 상에 형성될 수 있다.
희생막들(103)은 층간 절연막들(101)과 다른 물질로 형성될 수 있다. 예를 들어, 층간 절연막들(101)은 실리콘 산화막등의 산화물로 형성될 수 있다. 희생막들(103)은 층간 절연막들(101)과 식각률이 다른 물질로 형성될 수 있다. 예를 들어, 희생막들(103)은 실리콘 질화막등의 질화물로 형성될 수 있다.
이어서, 적층체(ST)를 관통하는 홀(111)을 형성하는 단계, 홀(111)의 내벽 상에 제1 물질막(121)을 형성하는 단계, 제1 물질막(121) 상에 메모리막(130)을 형성하는 단계 및 메모리막(130)에 의해 개구된 홀(111)의 중심영역에 채널구조(140)를 형성하는 단계를 순차로 수행할 수 있다.
제1 물질막(121)은 실리콘산질화막(SiON), 실리콘 질화막(SiN), 또는 실리콘막(Si) 중 적어도 어느 하나를 포함할 수 있다.
메모리막(130)은 홀(111)의 중심영역을 향하여 제1 물질막(121) 상에 순차로 적층된 블로킹 절연막(131), 데이터 저장막(133) 및 터널 절연막(135)을 포함할 수 있다. 블로킹 절연막(131)은 전하 차단이 가능한 산화막을 포함할 수 있다. 데이터 저장막(133)은 전하 트랩막으로 형성되거나, 도전성 나노닷을 포함하는 물질막으로 형성되거나, 상변화 물질막으로 형성될 수 있다. 예를 들어, 데이터 저장막(133)은 파울러 노드 하임 터널링(Fowler-Nordheim tunneling)을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(133)은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다. 터널 절연막(135)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
채널구조(140)는 메모리막(130) 상에 형성된 반도체막(141)을 포함할 수 있다. 반도체막(141)은 실리콘을 포함할 수 있다. 홀(111)의 중심 영역이 반도체막(141)에 의해 개구된 경우, 홀(111)의 중심영역을 코어 절연막(143)으로 채울 수 있다.
도 5b를 참조하면, 적층체(ST)를 관통하는 슬릿(151)을 형성할 수 있다. 슬릿(151)에 의해 희생막들(103)이 노출될 수 있다.
도 5c를 참조하면, 슬릿(151)을 통해 도 5b에 도시된 희생막들(103)을 제거할 수 있다. 이로써, 제1 물질막(121)의 측부를 노출하는 제1 개구부들(153)이 형성될 수 있다. 제1 개구부들(153)은 층간 절연막들(101) 사이에 정의될 수 있다.
도 5d를 참조하면, 제1 개구부들(153)을 통해 제1 물질막의 노출된 영역들을 식각하여 제1 개구부들(153)에 각각 연결된 제2 개구부들(155)을 형성할 수 있다. 층간 절연막들(101)으로 에워싸인 제1 물질막의 일부 영역들은 제1 물질패턴들(121A)로서 잔류할 수 있다. 제1 물질패턴들(121A)은 제2 개구부들(155)에 의해 서로 분리될 수 있다.
도 5e를 참조하면, 도 5d를 참조하여 상술한 제2 개구부들(155)을 통해 도 5d에 도시된 제1 물질패턴들(121A) 각각의 식각면으로부터 제1 물질패턴들(121A)을 일부 두께 산화시킬 수 있다. 이로써, 제1 물질막의 산화물로 구성된 제2 물질패턴들(121AB)이 형성될 수 있다. 산화되지 않은 제1 물질패턴들(121AA)은 층간 절연막들(101) 각각과 메모리막(130) 사이에 잔류될 수 있다.
일 실시 예로서, 산화 공정은 열산화 방식으로 실시될 수 있다. 제2 물질패턴들(121AB)은 열산화 방식 이외에 증착방식으로 형성된 산화물을 포함할 수 있다.
제2 물질패턴들(121AB)은 채널구조(140)를 향하는 층간 절연막들(101)의 채널측-모서리들을 덮도록 연장될 수 있다.
도 5f를 참조하면, 도 5e에 도시된 제1 개구부들(153)을 게이트 전극들(161A)로 채울 수 있다. 게이트 전극들(161A)을 형성하는 단계는 제1 개구부들(153)을 채우도록 도전물을 증착하는 단계 및 슬릿(151)에 의해 도전물이 게이트 전극들(161A)로 분리되도록 슬릿(151) 내부의 도전물을 제거하는 단계를 포함할 수 있다.
게이트 전극들(161A)은 게이트 전극들(161A) 및 층간 절연막들(101)이 적층된 방향으로 서로 이웃한 제2 물질패턴들(121AB) 사이를 채우도록 연장될 수 있다. 이로써, 게이트 전극들(161A)은 제2 물질패턴들(121AB)에 대응하는 형상으로 움푹 패인 부분들을 포함할 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타낸 단면도들이다. 예를 들어, 도 6a 내지 도 6c는 도 3a 및 도 3b에 도시된 절연구조들을 포함하는 반도체 장치의 제조방법을 나타낸 단면도들이다.
도 6a에 도시된 공정을 실시하기 전, 도 5a 내지 도 5c를 참조하여 상술한 공정들과 동일한 공정들을 실시할 수 있다.
도 6a를 참조하면, 도 5c에 도시된 제1 개구부들(153)을 통해 제1 물질막의 노출된 영역들을 식각하여 제1 개구부들(153)에 각각 연결된 제2 개구부들(155')을 형성할 수 있다. 제2 개구부들(155')에 의해 제1 물질막이 제1 물질패턴들(121B)로 분리될 수 있다.
제1 물질패턴들(121B)은 실리콘산질화막(SiON)을 포함할 수 있다. 제1 물질패턴들(121B)은 층간 절연막들(101)과 메모리막(130) 사이에 잔류될 수 있다. 제2 개구부들(155')은 채널막(140)을 향하는 층간 절연막들(101)의 채널측-모서리들을 노출하도록, 메모리막(130)과 층간 절연막들(101) 사이로 연장될 수 있다.
도 6b를 참조하면, 도 6a를 참조하여 상술한 제2 개구부들(155') 내에 제2 물질패턴들(157)을 형성할 수 있다. 제2 물질패턴들(157)은 제1 물질패턴들(121B)과 다른 절연물로 형성될 수 있다. 일 실시 예로서, 제2 물질패턴들(157)은 제1 물질패턴들(121B)보다 유전율이 낮은 절연물을 포함할 수 있다. 예를 들어, 제2 물질패턴들(157)은 다공성 절연물로 포함할 수 있다.
제2 물질패턴들(157)을 형성하는 단계는 도 6a에 도시된 제2 개구부들(155')이 채워지도록 제1 개구부들(153) 상에 제2 물질막을 형성하는 단계 및 제2 물질막이 제2 물질패턴들(157)로 분리되도록 제2 물질막을 식각하는 단계를 포함할 수 있다. 제2 물질막은 열산화 방식 또는 증착방식 중 적어도 어느 하나를 이용하여 형성될 수 있다. 메모리막(130)의 일부 영역들은 제2 물질패턴들(157) 사이에서 노출될 수 있다.
도 6c를 참조하면, 도 6b에 도시된 제1 개구부들(153)을 게이트 전극들(161B)로 채울 수 있다. 게이트 전극들(161B)을 형성하는 단계는 도 5f를 참조하여 상술한 바와 동일하다.
게이트 전극들(161B)은 게이트 전극들(161B) 및 층간 절연막들(101)이 적층된 방향으로 서로 이웃한 제2 물질패턴들(157) 사이를 채우도록 연장될 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타낸 단면도들이다. 예를 들어, 도 7a 및 도 7b는 도 4a 및 도 4b에 도시된 절연구조들을 포함하는 반도체 장치의 제조방법을 나타낸 단면도들이다.
도 7a에 도시된 공정을 실시하기 전, 도 5a 내지 도 5c를 참조하여 상술한 공정들과 동일한 공정들을 실시할 수 있다. 이어서, 도 6a를 참조하여 상술한 공정들과 동일한 공정들을 실시할 수 있다.
도 7a를 참조하면, 도 6a에 도시된 제2 개구부들(155') 내에 보이드(160)가 형성될 수 있도록 제1 개구부들(153) 및 슬릿(151)을 통해 노출된 층간 절연막들(101)의 표면들을 따라 제2 물질막(159)을 증착할 수 있다. 제2 물질막(159)은 층간 절연막들(101)과 메모리막(130) 사이에 보이드(160)가 형성될 수 있도록 단차 피복성(step coverage)이 낮은 증착방식을 이용하여 형성될 수 있다. 예를 들어, 제2 물질막(159)은 화학기상증착(Chemical Vapor deposition) 방식을 이용하여 형성되거나, 물리적기상증착(Physical Vapor deposition) 방식을 이용하여 형성될 수 있다. 제2 물질막(159)은 산화막을 포함할 수 있다.
도 7b를 참조하면, 채널구조(140)를 향하는 층간 절연막들(101)의 채널측-모서리들 상에 제2 물질패턴들(159A)이 잔류하도록 도 7a에 도시된 제2 물질막(159)을 식각할 수 있다. 이어서, 도 7a에 도시된 제1 개구부들(153)을 게이트 전극들(161C)로 채울 수 있다. 게이트 전극들(161C)을 형성하는 단계는 도 5f를 참조하여 상술한 바와 동일하다. 게이트 전극들(161C)은 층간 절연막들(101)의 채널측-모서리들 상에 잔류된 제2 물질패턴들(159A)에 의해 보이드(160)로부터 이격될 수 있다.
도 8a 내지 도 8e는 본 발명의 실시 예들에 따른 반도체 장치들의 메모리 스트링들을 개략적으로 나타내는 사시도들이다. 인식의 편의를 위해, 도 8a 내지 도 8e에서 층간 절연막들은 도시하지 않았다. 도 8a 내지 도 8e에 도시된 제1 방향(I)은 도 1, 도 2a 내지 도 2c, 도 3a 및 도 3b, 그리고 도 4a 및 도 4b를 참조하여 상술한 적층방향으로 정의된다. 도 8a 내지 도 8e에 도시된 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)은 제1 방향(I)에 수직교차되는 평면에서 서로 교차되는 방향들로 정의된다.
도 8a 내지 도 8e를 참조하면, 메모리 스트링들(CST) 각각은 비트라인들(BL) 아래에 배치된 게이트 전극들(CP1 내지 CPn; n은 자연수) 및 게이트 전극들(CP1 내지 CPn)중 적어도 몇몇을 관통하는 채널구조(CH)를 포함할 수 있다. 게이트 전극들(CP1 내지 CPn)은 제1 슬릿(SI1)에 의해 관통될 수 있다. 비트라인들(BL)은 제2 방향(Ⅱ)으로 연장되고, 제3 방향(Ⅲ)으로 서로 이격될 수 있다.
채널구조(CH)의 일단은 비트라인콘택플러그(BCT)를 경유하여 그에 대응하는 비트라인에 연결될 수 있다. 게이트 전극들(CP1 내지 CPn)은 도 1, 도 2a 내지 도 2c, 도 3a 및 도 3b, 그리고 도 4a 및 도 4b를 참조하여 상술한 게이트 전극들(GA, GB, GC) 중 적어도 어느 하나를 포함할 수 있다.
게이트 전극들(CP1 내지 CPn)은 채널구조(CH)의 연장방향을 따라 서로 이격될 수 있다. 예를 들어, 게이트 전극들(CP1 내지 CPn)은 제1 방향(I)으로 순차로 배열되고 서로 이격된 첫번째층으로부터 n번째층에 각각 배치될 수 있다. 첫번째층은 게이트 전극들(CP1 내지 CPn) 중 비트라인들(BL)로부터 가장 멀리 배치된 층으로 정의하고, n번째층은 게이트 전극들 중 비트라인들(BL)에 가장 가깝게 배치된 층으로 정의한다. 게이트 전극들(CP1 내지 CPn) 각각은 제3 방향(Ⅲ)으로 연장될 수 있다.
도 8a 내지 도 8d를 참조하면, 게이트 전극들(CP1 내지 CPn) 중 적어도 n번째층에 배치된 제n 패턴들(CPn)은 드레인 셀렉트 라인들(DSL)로 이용될 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, n번째 층에 배치된 제n 패턴들(CPn)이 드레인 셀렉트 라인들(DSL)로 이용될 뿐 아니라, n-1번째 층에 배치된 제n-1 패턴들(CPn-1)이 다른 드레인 셀렉트 라인들(DSL)로 이용될 수 있다.
게이트 전극들(CP1 내지 CPn) 중 적어도 첫번째층에 배치된 제1 패턴(CP1)은 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, 첫번째 층에 배치된 제1 패턴(CP1) 및 두번째 층에 배치된 제2 패턴(CP2)이 소스 셀렉트 라인(SSL)으로 이용될 수 있다.
드레인 셀렉트 라인들(DSL)과 소스 셀렉트 라인들(SSL) 사이에 배치된 게이트 전극들(예를 들어 CP3 내지 CPn-2)은 워드라인들(WL)로 이용될 수 있다.
동일층에 배치된 드레인 셀렉트 라인들(DSL)은 워드라인들(WL)에 중첩된 제2 슬릿(SI2)에 의해 서로 분리될 수 있다.
다른 예로서, 도 8e를 참조하면, 게이트 전극들(CP1 내지 CPn)은 슬릿(SI1)에 의해 소스측 적층체(CP_S) 및 드레인측 적층체(CP_D)로 분리될 수 있다.
게이트 전극들(CP1 내지 CPn) 중 적어도 n번째층에 배치된 제n 패턴들(CPn)은 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, n번째 층에 배치된 제n 패턴들(CPn)이 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)으로 이용될 뿐 아니라, n-1번째 층에 배치된 제n-1 패턴들(CPn-1)이 다른 드레인 셀렉트 라인(DSL) 및 다른 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 소스 셀렉트 라인들(SSL)은 소스측 적층체(CP_S)에 포함되고, 드레인 셀렉트 라인들(DSL)은 드레인측 적층체(CP_D)에 포함된다.
드레인측 적층체(CP_D)에 포함되고, 드레인 셀렉트 라인들(DSL) 아래에 배치된 게이트 전극들(예를 들어, CP1 내지 CPn-2)은, 드레인측 워드라인들(WL_D)로 이용될 수 있다. 소스측 적층체(CP_S)에 포함되고, 소스 셀렉트 라인들(SSL) 아래에 배치된 게이트 전극들(예를 들어, CP1 내지 CPn-2)은, 소스측 워드라인들(WL_S)로 이용될 수 있다.
도 8a 내지 도 8e를 다시 참조하면, 소스 셀렉트 라인들(SSL)은 소스 셀렉트 트랜지스터들의 게이트들로 이용될 수 있다. 워드라인들(WL), 드레인측 워드라인들(WL_D) 및 소스측 워드라인들(WL_S)은 메모리 셀들의 게이트들로 이용될 수 있다. 드레인 셀렉트 라인들(DSL)은 드레인 셀렉트 트랜지스터들의 게이트들로 이용될 수 있다.
메모리 스트링들(CST) 각각은 적어도 하나의 소스 셀렉트 트랜지스터, 소스 셀렉트 트랜지스터에 직렬로 연결된 메모리 셀들, 및 메모리 셀들에 직렬로 연결된 적어도 하나의 드레인 셀렉트 트랜지스터를 포함할 수 있다. 채널구조(CH)는 메모리 셀들을 직렬로 연결하도록 다양한 구조로 형성될 수 있다.
도 9a 내지 도 9e는 도 8a 내지 도 8e에 도시된 메모리 스트링들의 일부 영역들을 확대하여 나타낸 도면들이다.
도 9a는 도 8a에 도시된 A영역을 확대한 도면이다.
도 8a 및 도 9a를 참조하면, 채널구조(CH)는 드레인 셀렉트 라인들(DSL), 워드 라인들(WL) 및 소스 셀렉트 라인들(SSL)을 관통하고, 게이트 전극들(CP1 내지 CPn) 아래에 배치된 소스막(SL)에 직접 연결될 수 있다.
소스막(SL)은 채널구조(CH)의 바닥면에 접촉될 수 있다. 소스막(SL)은 소스 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 소스 도펀트는 n형 불순물을 포함할 수 있다. 예를 들어, 소스막(SL)은 n형 도프트 실리콘을 포함할 수 있다.
채널구조(CH)의 측벽은 메모리막(ML)으로 둘러싸일 수 있다. 메모리막(ML)은 채널구조(CH)의 상면 및 바닥면을 개구하도록 채널구조(CH)의 측벽을 따라 연장될 수 있다.
게이트 전극들(CP1 내지 CPn) 각각은 메모리막(ML)을 향하는 모서리들을 포함할 수 있다. 상기 모서리들 각각은 절연구조의 물질막(M2)으로 덮일 수 있다. 절연구조의 물질막(M2)은 도 2a 내지 도 2c를 참조하여 상술한 절연구조(IA)의 제2 물질패턴(M2A)이거나, 도 3a 및 도 3b를 참조하여 상술한 절연구조(IB)의 제2 물질패턴(M2B)이거나, 도 4a 및 도 4b를 참조하여 상술한 절연구조(IC)의 제2 물질패턴(M2C)일 수 있다.
도 9b는 도 8b에 도시된 B영역을 확대한 도면이다.
도 8b 및 도 9b를 참조하면, 채널구조(CH)는 드레인 셀렉트 라인들(DSL), 워드 라인들(WL) 및 소스 셀렉트 라인들(SSL)을 관통하고, 게이트 전극들(CP1 내지 CPn) 아래에 배치된 소스막(SL) 내부로 연장될 수 있다.
소스막(SL)은 제1 소스막(SL1), 콘택 소스막(CTS), 및 제2 소스막(SL2)을 포함할 수 있다. 채널구조(CH)는 제2 소스막(SL2) 및 콘택 소스막(CTS)을 관통하고, 제1 소스막(SL1) 내부로 연장될 수 있다.
제1 소스막(SL1)은 채널구조(CH)의 하단을 감쌀 수 있다. 제1 소스막(SL1)은 소스 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 소스 도펀트는 n형 불순물을 포함할 수 있다. 예를 들어, 제1 소스막(SL1)은 n형 도프트 실리콘을 포함할 수 있다..
콘택 소스막(CTS)은 제1 소스막(SL1) 상에 배치되고, 제1 소스막(SL1)의 상면에 접촉될 수 있다. 콘택 소스막(CTS)은 제1 소스막(SL1) 및 제2 소스막(SL2) 보다 채널구조(CH)를 향해 측부로 더 돌출될 수 있고, 채널구조(CH)의 측벽에 직접 접촉될 수 있다. 콘택 소스막(CTS)은 채널구조(CH)를 감싼다.
제2 소스막(SL2)은 콘택 소스막(CTS)과 소스 셀렉트 라인들(SSL) 사이에 배치될 수 있다. 제2 소스막(SL2)은 경우에 따라 생략될 수 있다.
콘택 소스막(CTS) 및 제2 소스막(SL2) 각각은 소스 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 소스 도펀트는 n형 불순물을 포함할 수 있다. 예를 들어, 콘택 소스막(CTS) 및 제2 소스막(SL2) 각각은 n형 도프트 실리콘을 포함할 수 있다.
콘택 소스막(CTS)보다 비트라인(BL)을 향해 돌출된 채널구조(CH)의 상단 측벽은 제1 메모리막(ML1)으로 둘러싸일 수 있다. 채널구조(CH)와 제1 소스막(SL1) 사이에 제2 메모리막(ML2)이 배치될 수 있다. 제1 메모리막(ML1) 및 제2 메모리막(ML2)은 콘택 소스막(CTS)에 의해 서로 분리될 수 있다.
제1 소스막(SL1)과 제2 메모리막(ML2) 사이와, 제2 소스막(SL2)과 제1 메모리막(ML1) 사이에 절연구조의 제1 물질패턴(M1)이 배치될 수 있다. 게이트 전극들(CP1 내지 CPn)은 제1 메모리막(ML1)을 향하는 모서리들을 포함할 수 있다. 상기 모서리들 각각은 절연구조의 제2 물질패턴(M2)으로 덮일 수 있다. 제1 물질패턴(M1)은 도 2a 내지 도 2c를 참조하여 상술한 절연구조(IA)의 제1 물질패턴(M1A)과 동일한 물질이거나, 도 3a 및 도 3b를 참조하여 상술한 절연구조(IB)의 제1 물질패턴(M1B)과 동일한 물질이거나, 도 4a 및 도 4b를 참조하여 상술한 절연구조(IC)의 제1 물질패턴(M1C)과 동일한 물질일 수 있다. 제2 물질패턴(M2)은 도 2a 내지 도 2c를 참조하여 상술한 절연구조(IA)의 제2 물질패턴(M2A)이거나, 도 3a 및 도 3b를 참조하여 상술한 절연구조(IB)의 제2 물질패턴(M2B)이거나, 도 4a 및 도 4b를 참조하여 상술한 절연구조(IC)의 제2 물질패턴(M2C)일 수 있다.
도 8c를 참조하면, 채널구조(CH)는 드레인 셀렉트 라인들(DSL) 및 워드 라인들(WL)을 관통할 수 있다. 채널구조(CH)는 소스 셀렉트 라인들(SSL)을 관통하는 하부 채널구조(LPC)에 연결될 수 있다.
도 9c는 도 8c에 도시된 C영역을 확대한 도면이다. 도 10은 도 8c에 도시된 K영역을 확대한 도면이다.
도 8c, 도 9c 및 도 10을 참조하면, 하부 채널구조(LPC)는 그에 대응하는 채널구조(CH) 아래에 연결된다. 하부 채널구조(LPC)는 도프트 반도체막을 포함할 수 있다. 예를 들어, 하부 채널구조(LPC)는 n형 도프트 실리콘을 포함할 수 있다. 채널구조(CH)는 메모리막(ML)으로 둘러싸일 수 있다. 메모리막(ML)은 채널구조(CH)의 상면 및 바닥면을 개구하도록 채널구조(CH)의 측벽을 따라 연장될 수 있다. 하부 채널구조(LPC)의 측벽은 게이트 절연막(GI)으로 둘러싸일 수 있다. 게이트 절연막(GI)은 하부 채널구조(LPC)의 상면 및 바닥면을 개구하도록 하부 채널구조(LPC)의 측벽을 따라 연장될 수 있다.
소스막(SL)은 하부 채널구조(LPC)의 바닥면에 직접 접촉될 수 있다. 소스막(SL)은 도 8a를 참조하여 설명한 소스막(SL)과 동일한 물질로 형성될 수 있다. 채널구조(CH)는 하부 채널구조(LPC)를 경유하여 소스막(SL)에 연결될 수 있다.
채널구조(CH)에 의해 관통되는 드레인 셀렉트 라인들(DSL) 및 워드 라인들(WL) 각각은 메모리막(ML)을 향하는 모서리들을 포함할 수 있다. 상기 모서리들 각각은 절연구조의 물질막(M2)으로 덮일 수 있다. 절연구조의 물질막(M2)은 도 2a 내지 도 2c를 참조하여 상술한 절연구조(IA)의 제2 물질패턴(M2A)이거나, 도 3a 및 도 3b를 참조하여 상술한 절연구조(IB)의 제2 물질패턴(M2B)이거나, 도 4a 및 도 4b를 참조하여 상술한 절연구조(IC)의 제2 물질패턴(M2C)일 수 있다.
도 9d는 도 8d에 도시된 D영역을 확대한 도면이다.
도 8d 및 도 9d를 참조하면, 채널구조(CH)는 게이트 전극들(CP1 내지 CPn)을 관통하는 기둥부들(PL)과 기둥부들(PL)로부터 수평방향으로 연장된 수평부(HP)를 포함할 수 있다. 채널구조(CH)의 수평부(HP)는 제1 패턴(CP1)의 하부면에 나란하게 연장될 수 있다. 수평부(HP)는 도프트 영역(DA)과 제1 패턴(CP1) 사이에 배치될 수 있다. 수평부(HP)는 제1 슬릿(SI1)에 연결된 슬릿 연장부(SIE)에 의해 다른 수평부로부터 이격될 수 있다.
도프트 영역(DA)은 웰 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 웰 도펀트는 p형 불순물을 포함할 수 있다. 예를 들어, 도프트 영역(DA)은 p형 도프트 실리콘을 포함할 수 있다.
기둥부들(PL) 각각의 측벽은 메모리막(ML)으로 둘러싸일 수 있다. 메모리막(ML)은 그에 대응하는 수평부(HP)와 제1 패턴(CP1) 사이로 연장될 수 있다. 메모리막(ML)은 그에 대응하는 수평부(HP)와 도프트 영역(DA) 사이로 연장될 수 있다.
도프트 영역(DA)과 수평부(HP) 사이에 절연구조의 제1 물질패턴(M1)이 배치될 수 있다. 게이트 전극들(CP1 내지 CPn)은 기둥부들(PL)을 향하는 모서리들을 포함할 수 있다. 상기 모서리들 각각은 절연구조의 제2 물질패턴(M2)으로 덮일 수 있다. 제1 물질패턴(M1)은 도 2a 내지 도 2c를 참조하여 상술한 절연구조(IA)의 제1 물질패턴(M1A)과 동일한 물질이거나, 도 3a 및 도 3b를 참조하여 상술한 절연구조(IB)의 제1 물질패턴(M1B)과 동일한 물질이거나, 도 4a 및 도 4b를 참조하여 상술한 절연구조(IC)의 제1 물질패턴(M1C)과 동일한 물질일 수 있다. 제2 물질패턴(M2)은 도 2a 내지 도 2c를 참조하여 상술한 절연구조(IA)의 제2 물질패턴(M2A)이거나, 도 3a 및 도 3b를 참조하여 상술한 절연구조(IB)의 제2 물질패턴(M2B)이거나, 도 4a 및 도 4b를 참조하여 상술한 절연구조(IC)의 제2 물질패턴(M2C)일 수 있다.
도 9e는 도 8e에 도시된 드레인측 워드라인들(WL_D) 중 일부와 그 하부의 구조를 확대한 도면이다.
도 8e 및 도 9e를 참조하면, 채널구조(CH)는 소스측 기둥(S_PL), 드레인측 기둥(D_PL) 및 수평부(HP)를 포함할 수 있다. 드레인측 기둥(D_PL)은 비트라인(BL)에 전기적으로 연결될 수 있다. 드레인측 기둥(D_PL)은 드레인측 적층체(CP_D)을 관통하고 수평부(HP)에 연결된다. 소스측 기둥(S_PL)은 비트라인(BL)과 소스측 적층체(CP_S) 사이에 배치된 공통 소스 라인(CSL)에 전기적으로 연결될 수 있다. 소스측 기둥(S_PL)은 소스측 적층체(CP_S)를 관통하고 수평부(HP)에 연결된다. 수평부(HP)는 파이프 게이트(PG) 내부에 매립될 수 있다. 파이프 게이트(PG)는 소스측 적층체(CP_S) 및 드레인측 적층체(CP_D) 아래에 배치되고, 수평부(HP)를 감싸도록 형성될 수 있다. 파이프 게이트(PG)는 파이프 트랜지스터의 게이트로 이용될 수 있다. 파이프 트랜지스터는 파이프 게이트(PG)에 전송되는 신호에 따라 소스측 기둥(S_PL) 및 드레인측 기둥(D_PL)을 수평부(HP)를 통해 전기적으로 연결할 수 있다.
채널구조(CH)의 외벽은 메모리막(ML)으로 둘러싸일 수 있다. 메모리막(ML)은 드레인측 기둥(D_PL)의 상면 및 소스측 기둥(S_PL)의 상면을 개구하도록 채널구조(CH)의 외벽을 따라 연장될 수 있다.
파이프 게이트(PG)와 채널구조(CH) 사이에 절연구조의 제1 물질패턴(M1)이 배치될 수 있다. 게이트 전극들(CP1 내지 CPn)은 소스측 기둥(S_PL) 및 드레인측 기둥(D_PL)을 향하는 모서리들을 포함할 수 있다. 상기 모서리들 각각은 절연구조의 제2 물질패턴(M2)으로 덮일 수 있다. 제1 물질패턴(M1)은 도 2a 내지 도 2c를 참조하여 상술한 절연구조(IA)의 제1 물질패턴(M1A)과 동일한 물질이거나, 도 3a 및 도 3b를 참조하여 상술한 절연구조(IB)의 제1 물질패턴(M1B)과 동일한 물질이거나, 도 4a 및 도 4b를 참조하여 상술한 절연구조(IC)의 제1 물질패턴(M1C)과 동일한 물질일 수 있다. 제2 물질패턴(M2)은 도 2a 내지 도 2c를 참조하여 상술한 절연구조(IA)의 제2 물질패턴(M2A)이거나, 도 3a 및 도 3b를 참조하여 상술한 절연구조(IB)의 제2 물질패턴(M2B)이거나, 도 4a 및 도 4b를 참조하여 상술한 절연구조(IC)의 제2 물질패턴(M2C)일 수 있다.
도 8a 내지 도 8e를 참조하여 상술한 다양한 구조의 메모리 스트링들에 도 2a 내지 도 2c를 참조하여 상술한 절연구조(IA), 도 3a 및 도 3b를 참조하여 상술한 절연구조(IB), 및 도 4a 및 도 4b를 참조하여 상술한 절연구조(IC)를 적용함으로써, 메모리 셀 스트링들의 동작 신뢰성을 개선할 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 11을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 소자(1120)는 도 2a 내지 도 2c를 참조하여 상술한 절연구조(IA), 도 3a 및 도 3b를 참조하여 상술한 절연구조(IB), 및 도 4a 및 도 4b를 참조하여 상술한 절연구조(IC) 중 어느 하나를 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 12는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
CH, 140: 채널구조 IA, IB, IC: 절연구조
ILD, 101: 층간 절연막 ML, 130: 메모리막
GA, GB, GC, 161A, 161B, 161C, CP1 내지 CPn: 게이트 전극
PP, PP': 돌출부 R: 홈
M1A, M1B, M1C, 121A, 121AA, 121B, M1: 제1 물질패턴
121: 제1 물질막 159: 제2 물질막
M2A, M2B, M2C, 121AB, 157, 159A, M2: 제2 물질패턴
BI, 131: 블로킹 절연막 DS, 133: 데이터 저장막
TI, 135: 터널 절연막 V, 160: 보이드
103: 희생막 ST: 적층체
H, 111: 홀 151: 슬릿
153: 제1 개구부 155, 155': 제2 개구부

Claims (28)

  1. 채널구조;
    상기 채널구조를 감싸고, 서로 이격되어 적층된 절연구조들;
    상기 절연구조들을 각각 감싸는 층간 절연막들; 및
    상기 층간 절연막들 사이로부터 상기 절연구조들 사이로 연장되고, 상기 채널구조를 감싸는 게이트 전극을 포함하고,
    상기 절연구조들은 상기 채널구조를 향하는 상기 층간 절연막들의 모서리들을 덮도록 연장된 돌출부들을 포함하고,
    상기 게이트 전극은 서로 이웃한 상기 돌출부들 사이로 연장된 반도체 장치.
  2. 제 1 항에 있어서,
    상기 절연구조들은 상기 층간 절연막들을 향하는 측벽들을 포함하고,
    상기 층간 절연막들은 상기 절연구조들의 측벽들 및 상기 돌출부들에 의해 정의된 홈들에 각각 삽입되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 절연구조들은,
    상기 층간 절연막들 각각과 상기 채널구조 사이에 배치된 제1 물질패턴; 및
    상기 층간 절연막들의 상기 모서리들 각각을 덮고, 상기 제1 물질패턴의 산화물로 구성된 제2 물질패턴을 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제1 물질패턴은 실리콘산질화막(SiON), 실리콘질화막(SiN), 또는 실리콘(Si) 중 적어도 어느 하나를 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 게이트 전극은 상기 돌출부들에 대응하는 형상으로 움푹한 부분들을 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 절연구조들은,
    상기 층간 절연막들 각각과 상기 채널구조 사이에 배치된 제1 물질패턴;
    상기 층간 절연막들의 상기 모서리들 각각을 덮는 제2 물질패턴; 및
    상기 제1 물질패턴과 상기 제2 물질패턴 사이에 배치된 보이드를 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 채널구조의 측벽을 감싸도록, 상기 절연구조들과 상기 채널구조 사이와 상기 게이트 전극과 상기 채널구조 사이로 연장된 메모리막을 더 포함하고,
    상기 메모리막은,
    상기 채널구조의 측벽 상에 적층된 터널 절연막, 데이터 저장막, 및 블로킹 절연막을 포함하는 반도체 장치.
  8. 채널구조;
    상기 채널구조의 측벽을 감싸는 터널 절연막, 상기 터널 절연막의 측벽을 감싸는 데이터 저장막, 상기 데이터 저장막의 측벽을 감싸는 블로킹 절연막을 포함하는 메모리막;
    상기 메모리막을 감싸고, 서로 이격되어 적층된 제1 물질패턴들;
    상기 제1 물질패턴들을 각각 감싸는 층간 절연막들;
    서로 이웃한 상기 층간 절연막들 사이로부터 서로 이웃한 상기 제1 물질패턴들 사이로 연장된 게이트 전극; 및
    상기 제1 물질패턴들과 상기 게이트 전극 사이에 배치된 제2 물질패턴들을 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제1 물질패턴들은 실리콘산질화막(SiON), 실리콘질화막(SiN), 또는 실리콘(Si) 중 적어도 어느 하나를 포함하는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 제2 물질패턴들은 상기 제1 물질패턴들의 산화물로 구성된 반도체 장치.
  11. 제 8 항에 있어서,
    상기 제2 물질패턴들은,
    상기 채널구조를 향하는 상기 층간 절연막들의 모서리들을 덮도록 상기 게이트 전극과 상기 층간 절연막들 사이로 연장된 돌출부들을 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 돌출부들은,
    상기 메모리막의 상부로부터 상기 층간 절연막들과 상기 게이트 전극 사이로연장된 반도체 장치.
  13. 제 11 항에 있어서,
    상기 게이트 전극은 상기 돌출부들에 대응하는 형상으로 움푹한 부분들을 포함하는 반도체 장치.
  14. 제 8 항에 있어서,
    상기 제2 물질패턴들은 다공성 절연물을 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 다공성 절연물은,
    상기 층간 절연막들 각각과 상기 메모리막 사이로 연장된 반도체 장치.
  16. 제 8 항에 있어서,
    서로 이웃한 상기 제1 및 제2 물질패턴들 사이에 형성된 보이드를 더 포함하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 보이드는,
    상기 층간 절연막들에 접촉된 상기 제2 물질패턴들에 의해 상기 게이트 전극으로부터 이격되도록 상기 층간 절연막들 각각과 상기 메모리막 사이에 배치된 반도체 장치.
  18. 층간 절연막들 및 희생막들이 교대로 적층된 적층체를 형성하는 단계;
    상기 적층체를 관통하는 홀을 형성하는 단계;
    상기 홀의 내벽 상에 제1 물질막을 형성하는 단계;
    상기 제1 물질막에 의해 개구된 상기 홀의 중심영역에 채널구조를 형성하는 단계;
    상기 적층체의 희생막들을 제거하여 상기 제1 물질막을 노출하는 개구부들을 형성하는 단계;
    상기 제1 물질막이 제1 물질패턴들로 분리되도록 상기 개구부들을 통해 상기 제1 물질막의 노출된 영역들을 제거하는 단계;
    상기 제1 물질패턴들 각각의 식각면으로부터 상기 제1 물질패턴들을 일부 두께 산화킴으로써 제2 물질패턴들을 형성하는 단계; 및
    상기 개구부들을 채우고 상기 제2 물질패턴들 사이로 연장된 게이트 전극들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 제2 물질패턴들은 상기 채널구조를 향하는 상기 층간 절연막들의 모서리들을 덮도록 연장된 반도체 장치의 제조방법.
  20. 제 18 항에 있어서,
    상기 게이트 전극들은, 상기 채널구조를 향하는 상기 층간 절연막들의 모서리들을 덮도록 연장된 상기 제2 물질패턴들에 대응하는 형상으로 움푹한 부분들을 포함하는 반도체 장치의 제조방법.
  21. 제 18 항에 있어서,
    상기 제1 물질막은 실리콘산질화막(SiON), 실리콘질화막(SiN), 또는 실리콘(Si) 중 적어도 어느 하나를 포함하는 반도체 장치의 제조방법.
  22. 제 18 항에 있어서,
    상기 제1 물질막 상에 블로킹 절연막을 형성하는 단계;
    상기 블로킹 절연막 상에 데이터 저장막을 형성하는 단계; 및
    상기 데이터 저장막 상에 터널 절연막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  23. 층간 절연막들 및 희생막들이 교대로 적층된 적층체를 형성하는 단계;
    상기 적층체를 관통하는 홀을 형성하는 단계;
    상기 홀의 내벽 상에 제1 물질막을 형성하는 단계;
    상기 제1 물질막 상에 메모리막을 형성하는 단계;
    상기 메모리막에 의해 개구된 상기 홀의 중심영역에 채널구조를 형성하는 단계;
    상기 적층체의 희생막들을 제거하여 상기 제1 물질막을 노출하는 제1 개구부들을 형성하는 단계;
    상기 층간 절연막들과 상기 메모리막 사이에 제2 개구부들이 정의되도록 상기 제1 개구부들을 통해 상기 제1 물질막을 식각하는 단계;
    상기 제2 개구부들 내에 제2 물질패턴들을 형성하는 단계; 및
    상기 제1 개구부들을 채우고 상기 제2 물질패턴들 사이로 연장된 게이트 전극들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  24. 제 23 항에 있어서,
    상기 메모리막은 상기 제1 물질막 상에 형성된 블로킹 절연막, 상기 블로킹 절연막 상에 형성된 데이터 저장막 및 상기 데이터 저장막 상에 형성된 터널 절연막을 포함하는 반도체 장치의 제조방법.
  25. 제 23 항에 있어서,
    상기 제1 물질막은 실리콘산질화막(SiON)을 포함하는 반도체 장치의 제조방법.
  26. 제 23 항에 있어서,
    상기 제2 물질패턴들은 상기 제2 개구부들을 채우는 다공성 절연물을 포함하는 반도체 장치의 제조방법.
  27. 제 23 항에 있어서,
    상기 제2 물질패턴들을 형성하는 단계는,
    상기 제2 개구부들 각각의 내부에 보이드가 형성되도록 상기 층간 절연막들의 표면들을 따라 제2 물질막을 형성하는 단계; 및
    상기 채널구조를 향하는 상기 층간 절연막들의 모서리들 상에 상기 제2 물질패턴들이 잔류하도록 상기 제2 물질막을 식각하는 단계를 포함하는 반도체 장치의 제조방법.
  28. 제 27 항에 있어서,
    상기 게이트 전극들은 상기 층간 절연막들에 접촉된 상기 제2 물질패턴들에 의해 상기 보이드로부터 이격된 반도체 장치의 제조방법.
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