KR20190019672A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시 예는 서로 다른 반도체 물질로 형성된 제1 반도체 영역과 제2 반도체 영역이 중첩된 영역을 감싸는 셀렉트 게이트를 이용하여, 반도체 장치의 소거 특성을 개선할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 트랜지스터를 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터 저장이 가능하도록 구성된 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 메모리 셀 트랜지스터 및 셀렉트 트랜지스터를 포함할 수 있다. 메모리 셀 트랜지스터는 데이터를 저장할 수 있다. 프로그램 동작, 소거 동작 및 독출 동작 등을 실시함에 있어서, 셀렉트 트랜지스터는 채널과 신호 라인간 연결 여부를 결정할 수 있다.
예를 들어, 낸드 플래시 메모리 소자의 메모리 셀 어레이는 메모리 스트링을 포함한다. 메모리 스트링은 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터, 및 소스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀 트랜지스터들을 포함할 수 있다. 소스 셀렉트 트랜지스터는 소스 라인과 메모리 스트링의 채널 간 연결여부를 결정하고, 드레인 셀렉트 트랜지스터는 비트 라인과 메모리 스트링의 채널 간 연결여부를 결정할 수 있다.
상술한 메모리 셀 어레이를 구성하는 셀렉트 트랜지스터들 및 메모리 셀 트랜지스터들은 반도체 장치의 고집적화를 위해, 3차원으로 배열될 수 있다. 3차원 반도체 장치의 소거 동작은 홀을 생성하여 메모리 스트링의 채널에 공급함으로써 수행될 수 있다. 홀은 셀렉트 트랜지스터를 이용하여 GIDL(Gate Induced Drain Leakage) 전류를 발생시키는 메커니즘을 이용하여 생성될 수 있다. 소거 동작 개선을 위해, 홀이 충분히 생성되어야 한다.
본 발명의 실시 예들은 반도체 장치의 소거 동작 특성을 개선할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 제1 도전형의 불순물이 도핑된 도프트 반도체막; 상기 도프트 반도체막의 측벽을 감싸는 제1 반도체영역, 상기 제1 반도체영역과 상기 도프트 반도체막 사이에 배치되고 상기 제1 반도체영역과 다른 반도체물질로 구성된 제2 반도체영역을 포함하는 채널패턴; 및 상기 제1 반도체영역 및 상기 제2 반도체영역이 중첩되는 제1 영역을 감싸는 제1 셀렉트 게이트를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 제1 적층체를 형성하는 단계; 교대로 적층된 제3 물질막 및 제4 물질막을 적어도 한 쌍 포함하는 제2 적층체를 상기 제1 적층체 상에 형성하는 단계; 상기 제1 적층체 및 상기 제2 적층체를 관통하는 홀을 형성하는 단계; 상기 제1 적층체 및 상기 제2 적층체에 중첩되는 제1 반도체영역이 정의되도록, 상기 홀의 측벽을 따라 적어도 하나의 제1 반도체막을 형성하는 단계; 상기 제2 적층체에 중첩되는 제2 반도체영역이 정의되도록, 상기 제2 적층체를 관통하는 상기 홀의 일부 내부에서 상기 제1 반도체막 상에 상기 제1 반도체막과 다른 반도체물질인 제2 반도체막을 형성하는 단계; 및 상기 제2 적층체를 관통하는 상기 홀의 일부 내부를 채우도록, 상기 제2 반도체막 상에 제1 도전형의 불순물이 도핑된 도프트 반도체막을 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따르면, 상이한 반도체물질로 형성된 2중의 반도체영역들을 셀렉트 게이트에 중첩시킴으로써 홀 생성 효율을 높여서 반도체 장치의 소거 동작 특성을 향상시킬 수 있다.
본 발명의 실시 예에 따르면, 소거 동작을 위한 바이어스를 증가시키지 않더라도 홀을 충분한 양으로 생성할 수 있으므로, 높은 바이어스에 의한 셀렉트 트랜지스터의 특성 열화를 개선할 수 있다.
도 1은 GIDL(Gate Induced Drain Leakage) 메커니즘을 이용한 3차원 반도체 장치의 소거 동작을 설명하기 위한 메모리 스트링의 단면도이다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 반도체 장치의 단면도들이다.
도 3a 내지 도 3c는 도 2a 및 도 2b에 도시된 실시 예들을 적용할 수 있는 메모리 스트링의 구조를 예시한 사시도들이다.
도 4a 내지 도 4d는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5c는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 블록도이다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 GIDL(Gate Induced Drain Leakage) 메커니즘을 이용한 3차원 반도체 장치의 소거 동작을 설명하기 위한 메모리 스트링의 단면도이다.
도 1을 참조하면, 3차원 반도체 장치는 적층체(STA) 및 적층체(STA)를 관통하는 홀(H) 내부에 배치된 채널패턴(CH), 채널패턴(CH)을 감싸는 다층 메모리 패턴(ML), 및 채널패턴(CH)에 중첩된 도프트 반도체막(DP)을 포함할 수 있다.
적층체(STA)는 제1 방향(I)을 따라 교대로 적층된 도전패턴들(CG, SG) 및 절연막들(IL1, IL2)을 포함할 수 있다.
도전패턴들(CG, SG)은 셀 게이트들(CG) 및 적어도 하나의 셀렉트 게이트(SG)를 포함할 수 있다. 셀 게이트들(CG)은 제1 방향(I)으로 서로 이격되어 적층된다. 셀 게이트들(CG) 각각은 메모리 셀 트랜지스터의 게이트로 이용된다. 셀렉트 게이트(SG)는 셀 게이트들(CG) 상에 배치된다. 셀렉트 게이트(SG)는 셀렉트 트랜지스터의 게이트로 이용된다.
절연막들(IL1, IL2)은 제1 절연막들(IL1) 및 제2 절연막(IL2)으로 구분될 수 있다. 제1 절연막들(IL1)은 도전패턴들(CG, SG) 각각의 상부 또는 하부에 배치될 수 있다. 다시 말해, 제1 절연막들(IL1) 및 도전패턴들(CS, SG)은 제1 방향(I)을 따라 한층씩 교대로 배치될 수 있다. 제2 절연막(IL2)은 제1 절연막들(IL1) 및 도전패턴들(CS, SG)의 교대구조 상에 배치된다.
다층 메모리 패턴(ML)은 데이터를 저장할 수 있는 데이터 저장막을 포함하고, 홀(H)의 측벽 상에 형성될 수 있다. 채널패턴(CH)은 셀렉트 트랜지스터 및 셀 트랜지스터를 포함하는 메모리 스트링의 바디로서, 채널역할을 할 수 있다.
도프트 반도체막(DP)은 소스 영역 또는 드레인 영역으로 이용될 수 있다. 도프트 반도체막(DP)은 셀렉트 게이트(SG)의 일부와 중첩될 수 있다. 채널패턴(CH)에 의해 정의되고, 도프트 반도체막(DP)의 하부에 정의되는 홀(H)의 중심 영역은 코어 절연막(CO)으로 채워질 수 있다.
상술한 3차원 반도체 장치는 셀렉트 게이트(SG)와 채널패턴(CH)의 교차부에 정의되는 셀렉트 트랜지스터(ST)와, 셀 게이트(CG)와 채널패턴(CH)의 교차부에 정의되는 메모리 셀 트랜지스터(MC)를 포함할 수 있다. 소거 동작은 밴드간 터널링 현상을 유도하여 GIDL 전류를 발생시킴으로써 수행될 수 있다. 보다 구체적으로, 소거 동작은 도프트 반도체막(DP)에 고전압을 인가함으로써 실시될 수 있다. 이 때, 도프트 반도체막(DP)에 인접한 셀렉트 게이트(SG)와 도프트 반도체막(DP) 사이의 공핍영역이 형성되고, 공핍 영역에 발생된 고전계에 의해 밴드간 터널링 현상이 발생하여 GIDL 전류가 흐른다. GIDL 전류가 발생되는 영역을 B로서 도시하였다. GIDL에 의해 전자-홀 쌍(electron-hole pair)이 다량생성되고, 생성된 홀을 채널패턴(CH)에 공급함으로써 채널패턴(CH)의 전위를 부스팅시킬 수 있다. 채널패턴(CH)에 공급된 홀은 메모리 셀 트랜지스터(MC)에 트랩되어 있던 전자와 결합함으로써 메모리 셀 트랜지스터(MC)의 소거 동작이 수행될 수 있다.
소거 동작의 효율 증대를 위해, 도프트 반도체막(DP) 및 셀렉트 게이트(SG) 사이에 고전계가 가해질 수 있도록 도프트 반도체막(DP)이 가해지는 전압을 높일 수 있다. 이 경우, 셀렉트 게이트(SG)에 홀이 주입되어 셀렉트 트랜지스터(ST)의 문턱 전압이 변경될 수 있다. 이러한 셀렉트 트랜지스터(ST)의 특성 열화는 소거 동작 및 프로그램 동작의 반복횟수가 증가할수록 심해진다. 셀렉트 트랜지스터(ST)의 문턱 전압 변동은 데이터 교란, 데이터 유지 특성 저하, 배드 블록의 증가 등의 불량을 유발할 수 있다. 따라서, 본 발명의 실시 예는 셀렉트 게이트(SG)에 가해지는 전압을 낮추어 소거 동작의 효율을 증대시키는 방안을 제공한다. 이하의 도면을 참조하여, 본 발명의 실시 예에 대해 보다 구체적으로 설명한다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 반도체 장치의 단면도들이다. 도 2a 및 도 2b는 3차원 메모리 스트링의 단면도들이다.
도 2a 및 도 2b를 참조하면, 반도체 장치는 필라(pillar:PL) 및 필라(PL)를 감싸고 필라(PL)의 연장 방향을 따라 적층된 도전패턴들(CG, SG1, SG2) 및 절연막들(IL1, IL2)을 포함할 수 있다. 필라(PL)의 외벽은 다층 메모리 패턴(ML)으로 둘러싸일 수 있다. 다층 메모리 패턴(ML)은 도전패턴들(CG, SG1, SG2) 각각과 필라(PL) 사이에 배치될 수 있다.
필라(PL)는 소스 또는 드레인으로 이용되는 도프트 반도체막(DP) 및 도프트 반도체막(DP)에 접촉되어 채널로 동작하는 채널패턴(CH)을 포함할 수 있다. 필라(PL)는 코어 절연막(CO)을 더 포함할 수 있다.
도프트 반도체막(DP)은 제1 도전형의 불순물이 도핑된 반도체막일 수 있다. 제1 도전형의 불순물은 n형 도펀트일 수 있다. 도프트 반도체막(DP)은 n형 도프트 실리콘막일 수 있다. 도 3a 내지 도 3c를 참조하여 후술하겠으나, 도프트 반도체막(DP)은 비트라인 또는 소스라인에 전기적으로 연결될 수 있다.
코어 절연막(CO)은 채널패턴(CH)으로 둘러싸이고, 도프트 반도체막(DP) 하부에 배치된다. 코어 절연막(CO)은 산화물을 포함할 수 있다.
채널패턴(CH)은 제1 반도체막들(SE1A, SE1B) 중 적어도 하나와, 제1 반도체막들(SE1A, SE1B)과 다른 반도체물로 형성된 제2 반도체막(SE2)을 포함할 수 있다. 제1 반도체막들(SE1A, SE1B) 각각을 따라 제1 반도체영역이 정의되고, 제2 반도체막(SE2)을 따라 제2 반도체영역이 정의된다. 이러한 구조에 따르면, 본 발명의 실시 예에 따른 채널패턴(CH)은 서로 다른 반도체물질로 구성된 제1 반도체영역 및 제2 반도체영역을 포함할 수 있다. 제2 반도체막(SE2)은 제1 반도체막들(SE1A, SE1B) 중 적어도 하나에 중첩되게 배치된다. 이로써, 서로 다른 제1 반도체영역 및 제2 반도체영역이 중첩된 높이에 제1 영역(P1)이 정의된다.
도프트 반도체막(DP)에 인접한 제1 반도체막들(SE1A, SE1B) 및 제2 반도체막(SE2) 각각의 내부에 도프트 반도체막(DP)으로부터 확산된 제1 도전형의 불순물이 분포될 수 있다. 다시 말해, 도프트 반도체막(DP)에 인접한 제1 반도체영역 및 제2 반도체영역의 내부에 n형 불순물이 분포될 수 있다.
GIDL 전류를 유발하는 터널링은 공핍영역을 구성하는 물질의 에너지 밴드 갭(Eg)이 작을수록 증가된다. 본 발명의 실시 예는 이러한 특성을 이용하여 GIDL 전류를 증가시키기 위해, 제2 반도체막(SE2)을 제1 반도체막들(SE1A, SE1B)과 상이한 에너지 밴드 갭을 갖는 물질로 형성한다. 보다 구체적으로, 제2 반도체영역이 제1 반도체영역에 비해 작은 에너지 밴드 갭을 가질 수 있도록 제1 반도체막들(SE1A, SE1B) 및 제2 반도체막(SE2)을 구성하는 물질을 선택할 수 있다. 예를 들어, 제1 반도체막들(SE1A, SE1B)은 실리콘막으로 형성되고, 제2 반도체막(SE2)은 게르마늄막으로 형성될 수 있다. 게르마늄 막의 에너지 밴드 갭은 0.67eV로서 실리콘막의 에너지 밴드 갭인 1.12eV보다 작다.
상술한 바와 같이 제2 반도체막(SE2)을 제1 반도체막들(SE1A, SE1B) 보다 에너지 밴드 갭이 작은 물질로 형성함으로써, 도프트 반도체막(DP)에 인가되는 전압을 과도하게 상승시키지 않더라도 C 영역에 발생되는 GIDL 전류를 증대시킬 수 있다. 상술한 게르마늄막의 증착을 위해서 실리콘막을 시드층으로 이용할 수 있다. 제1 반도체막들(SE1A, SE1B) 및 제2 반도체막(SE2)은 다양한 형태로 형성될 수 있다.
예를 들어, 제1 반도체 영역을 구성하는 제1 반도체막들은 서로 다른 공정에 의해 증착된 제1 패턴(SE1A) 및 제2 패턴(SE1B)으로 구분될 수 있다.
도 2a를 참조하면, 제1 패턴(SE1A)은 제2 패턴(SE1B) 아래에 배치되고, 코어 절연막(CO)의 측벽을 감쌀 수 있다. 제2 패턴(SE1B)은 도프트 반도체막(DP)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 패턴(SE1B)은 제2 반도체막(SE2)의 시드층 역할을 할 수 있다. 제2 패턴(SE1B)에 의해 제2 반도체막(SE2) 및 도프트 반도체막(DP)이 배치될 공간이 과도하게 좁아지지 않도록, 제2 패턴(SE1B)은 가능한 얇게 형성될 수 있다. 이에 따라, 제1 패턴(SE1A)의 제1 두께(D1)보다 제2 패턴(SE1B)의 제2 두께(D2)가 더 작을 수 있다. 예를 들어, 제2 패턴(SE1B)은 5Å 내지 30Å의 두께로 형성될 수 있다.
제2 반도체막(SE2)은 제2 패턴(SE1B)과 도프트 반도체막(DP) 사이에 배치된다. 즉, 제2 반도체막(SE2)은 도프트 반도체막(DP)의 측벽 및 바닥면을 따라 연장된다. GIDL 영역(C)은 제1 반도체영역을 정의하는 제2 패턴(SE1B) 내부와 제2 반도체영역을 정의하는 제2 반도체막(SE2) 내부에 형성될 수 있다.
도 2b를 참조하면, 제1 패턴(SE1A)은 제2 패턴(SE1B)의 측벽을 따라 제2 반도체막(SE2) 및 도프트 반도체막(DP)의 측벽을 감싸도록 연장될 수 있다.
도 2a 및 도 2b를 참조하면, 제2 반도체막(SE2)의 증착 두께는 반도체 장치의 소거 동작시 형성되는 GIDL 영역(C)의 크기를 고려하여 설정될 수 있다. 예를 들어, 제2 반도체막(SE2)의 증착 두께는 소거 동작에 필요한 GIDL 영역(C)의 면적만큼 형성될 수 있다.
도전패턴들(CG, SG1, SG2)은 필라(PL)에 의해 관통된다. 도전패턴들(CG, SG1, SG2)은 도 2에서 상술한 바와 같이, 셀 게이트들(CG) 및 적어도 하나의 셀렉트 게이트(SG1 및 SG2 중 적어도 하나)를 포함할 수 있다. 도면에는 제1 및 제2 셀렉트 게이트들(SG1, SG2)이 예시되어 있으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 제2 셀렉트 게이트(SG2)의 형성 층이 생략될 수 있다. 다른 예를 들어, 제2 셀렉트 게이트(SG2)와 셀 게이트들(CG) 사이에 제3 셀렉트 게이트(미도시)가 더 배치될 수 있다.
제1 셀렉트 게이트(SG1)는 최상층의 도전패턴으로서, 제1 셀렉트 게이트(SG1)의 적어도 일부가 제1 영역(P1)을 감싸도록 배치된다. 셀 게이트들(CG)은 제1 및 제2 셀렉트 게이트들(SG1, SG2) 하부에 서로 이격되어 적층된다. 제1 셀렉트 게이트(SG1)는 제1 영역(P1)보다 셀 게이트들(CG)을 향하여 돌출될 수 있다.
제2 셀렉트 게이트(SG2)는 제1 셀렉트 게이트(SG1)와 셀 게이트들(CG) 사이에 배치될 수 있다. 제2 셀렉트 게이트(SG2)는 제1 영역(P1) 하부의 제1 반도체영역을 정의하는 제1 패턴(SE1A)의 일부를 감쌀 수 있다.
도전패턴들(CG, SG1, SG2) 각각은 다양한 도전물로 형성될 수 있다. 도전패턴들(CG, SG1, SG2) 각각은 단일의 도전물 또는 2가지 이상의 도전물로 형성될 수 있다. 도전패턴들(CG, SG1, SG2)은 도프트 폴리 실리콘, 금속 실리사이드, 금속막, 베리어 메탈막 중 적어도 어느 하나를 포함할 수 있다. 도전패턴들(CG, SG1, SG2)을 위한 금속막으로서 저저항 금속이 이용될 수 있다. 예를 들어, 저저항 금속은 텅스텐을 포함할 수 있다.
절연막들(IL1, IL2)은 도 1에서 상술한 바와 같이 제1 절연막들(IL1) 및 제2 절연막(IL2)으로 구분될 수 있다. 절연막들(IL1, IL2)은 산화막으로 형성될 수 있다.
다층 메모리 패턴(ML)은 채널패턴(CH)을 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DL), 및 데이터 저장막(DL)을 감싸는 제1 블로킹 절연막(BI1)을 포함할 수 있다. 데이터 저장막(DL)은 셀 게이트들(CG)과 채널패턴(CH) 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(DL)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩이 가능한 질화막으로 형성될 수 있다. 이외에도, 데이터 저장막(DL)은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 제1 블로킹 절연막(BI1)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
상대적으로 에너지 밴드 갭이 큰 제1 반도체막(SE1B)은 상대적으로 에너지 밴드 갭이 작은 제2 반도체막(SE2)에 비해 셀렉트 게이트들(SG1, SG2)에 더 가깝게 배치된다. 소거 동작을 위한 GIDL 전류는 제2 반도체막(SE2)에 의해 증대될 수 있다. 상대적으로 에너지 밴드 갭이 큰 제1 반도체막(SE1B)은 반도체 장치의 프로그램 동작을 실시하는 동안 셀렉트 트랜지스터 측 누설전류를 줄일 수 있다. 에너지 밴드 갭이 큰 제1 반도체막(SE1B)을 이용하여 누설전류를 줄임으로써, 셀 스트링의 부스팅 효율을 개선하고, 디스터브 특성을 개선할 수 있다.
도 2b를 참조하면, 반도체 장치는 제2 블로킹 절연막(BI2)을 더 포함할 수 있다. 제2 블로킹 절연막(BI2)은 제1 블로킹 절연막(BI1)과 다른 물질로 형성될 수 있다. 제2 블로킹 절연막(BI2)은 제1 블로킹 절연막(BI1) 보다 유전상수가 큰 절연물로 형성될 수 있다. 예를 들어, 제1 블로킹 절연막(BI1)은 실리콘 산화막으로 형성되고, 제2 블로킹 절연막(BI2)은 금속 산화물로 형성될 수 있다. 제2 블로킹 절연막(BI2)을 위한 금속 산화물로서 Al2O3가 이용될 수 있다. 제2 블로킹 절연막(BI2)은 제1 절연막들(IL1)과 도전패턴들(CG, SG1, SG2) 사이의 계면들과, 도전패턴들(CG, SG1, SG2)과 다층 메모리 패턴(ML) 사이의 계면을 따라 연장될 수 있다. 제2 블로킹 절연막(BI2)은 도 2a에 도시된 구조물에도 적용될 수 있다.
도 2a 및 도 2b를 참조하면, 본 발명의 실시 예에 따르면, GIDL 영역(C)은 서로 다른 반도체물질로 형성된 제1 반도체막(SE1B)과 제2 반도체막(SE2)을 포함하는 2중의 반도체영역들 내에 정의된다. 특히, 제2 반도체영역을 정의하는 제2 반도체막(SE2)은 제1 반도체막(SE1B)에 비해 에너지 밴드 갭이 작은 반도체물질로 형성된다. 이에 따라, 본 발명의 실시 예는 소거 동작 동안, 제1 셀렉트 게이트(SG1)와 도프트 반도체막(DP) 사이에 낮은 전압이 가해지더라도 에너지 밴드 갭이 작은 제2 반도체막(SE2)을 통해 GIDL 전류를 용이하게 발생시킬 수 있다. 이에 따라, 본 발명의 실시 예는 낮은 바이어스에서도 홀 생성 효율을 높일 수 있으므로 소거 속도를 향상시킬 수 있고, 소거 동작 특성을 향상시킬 수 있다.
본 발명의 실시 예는 낮은 소거 전압에서 메모리 셀 트랜지스터의 소거 효율을 높일 수 있으므로 메모리 셀 트랜지스터의 소거 동작 및 독출 동작 반복에 따른 메모리 셀 트랜지스터의 신뢰성 저하를 줄일 수 있다.
또한, 본 발명의 실시 예는 GIDL 전류를 발생시키기 위한 전압을 낮출 수 있으므로, 소거 동작 동안 셀렉트 트랜지스터에 가해지는 고전압 스트레스를 줄여서 셀렉트 트랜지스터의 특성 열화를 개선할 수 있다. 다시 말해, 본 발명의 실시 예는 도프트 반도체막(DP)과 제1 셀렉트 게이트(SG1) 사이의 전계를 높이지 않더라도 소거 동작에 충분한 양의 홀을 생성할 수 있으므로, 높은 전계에 의해 제1 셀렉트 게이트(SG1)에 홀이 주입되는 현상을 줄일 수 있다. 이에 따라, 본 발명의 실시 예는 셀렉트 트랜지스터의 문턱 전압 변동 현상을 개선할 수 있고, 셀렉트 트랜지스터의 문턱 전압 변동에 따른 데이터 교란, 데이터 유지 특성 저하, 배드 블록의 증가 등의 불량을 줄일 수 있다.
GIDL 영역(C)은 도 2a 및 도 2b에 도시된 영역으로 제한되지 않고, 반도체 장치의 설계에 따라 다양한 범위로 정의될 수 있다. 예를 들어, GIDL 영역(C)의 깊이는 제2 셀렉트 게이트(SG2)를 감싸는 채널패턴(CH)의 일부 영역까지 확장될 수 있다. 또는 GIDL 영역(C)의 깊이는 제2 셀렉트 게이트(SG2)보다 아래에 배치된 채널패턴(CH)의 내부까지 확장될 수 있다. 도면에 도시되진 않았으나, 제2 셀렉트 게이트(SG2)와 셀 게이트(CG) 사이에 제3 셀렉트 게이트가 더 배치될 수 있다. 이 경우, GIDL 영역(C)의 깊이는 제3 셀렉트 게이트(미도시)보다 아래에 배치된 채널패턴(CH)의 내부까지 확장될 수 있다.
도 3a 내지 도 3c는 도 2a 및 도 2b에 도시된 실시 예들을 적용할 수 있는 메모리 스트링의 구조를 예시한 사시도들이다. 단, 본 발명의 실시 예는 도 3a 내지 도 3c에 도시된 실시 예에 제한되지 않고, 다양한 반도체 장치의 구조에 이용될 수 있다. 인식의 편의를 위해 절연막들은 도 3a 내지 도 3c에 도시하지 않았다. 도 3a 내지 도 3c는 필라(PL)의 개략적인 형태를 도시하고 있고, 필라(PL)를 구성하는 제1 반도체막, 제2 반도체막, 도프트 반도체막 및 코어 절연막에 대해 구체적으로 도시하지 않고 있다. 도 3a 내지 도 3c에 도시된 필라(PL)를 구성하는 제1 반도체막, 제2 반도체막, 도프트 반도체막 및 코어 절연막은 도 2a 또는 도 2b에서 상술한 구조로 형성되므로, 구체적인 필라(PL)의 구성에 대해서는 도 2a 또는 도 2b를 참조한다.
도 3a는 3차원 구조의 U자형 메모리 스트링을 나타내는 사시도이다.
도 3a를 참조하면, U자형 메모리 스트링(UCST)은 U자형 필라(PL)를 따라 배열된 메모리 셀 트랜지스터들, 파이프 트랜지스터 및 셀렉트 트랜지스터들을 포함할 수 있다. 메모리 셀 트랜지스터들의 셀 게이트들 및 셀렉트 트랜지스터들의 셀렉트 게이트들은 도전 패턴들(CP1 내지 CPn)에 연결될 수 있다.
필라(PL)는 파이프 게이트(PG) 내부에 매립된 수평부(HP)와, 수평부(HP)로부터 연장된 적어도 한 쌍의 제1 및 제2 수직부들(PP1, PP2)을 포함할 수 있다. 제1 및 제2 수직부들(PP1, PP2) 각각은 도 2a 또는 도 2b에서 상술한 필라(PL)의 구조에 대응된다. 즉, 제1 및 제2 수직부들(PP1, PP2) 각각은 도 2a 또는 도 2b에서 상술한 제1 반도체막, 제2 반도체막, 도프트 반도체막 및 코어 절연막을 포함하는 구조로 형성될 수 있다. 수평부(HP)는 제1 및 제2 수직부들(PP1, PP2) 각각으로부터 파이프 게이트(PG)를 관통하도록 연장된 코어 절연막 및 제1 반도체막을 포함할 수 있다.
상술한 필라(PL)는 소스 라인(SL)과 비트 라인(BL) 사이에 전기적으로 연결될 수 있다. 비트 라인(BL)과 소스 라인(SL)은 서로 다른 층에 배치되며, 서로 이격된다. 예를 들어, 소스 라인(SL)은 비트 라인(BL) 하부에 배치될 수 있다. 소스 라인(SL)은 제1 수직부(PP1)의 상단에 전기적으로 연결될 수 있다. 비트 라인(BL)은 제2 수직부(PP2)의 상단에 전기적으로 연결될 수 있다. 비트 라인(BL)은 소스 라인(SL)과 교차하는 방향을 따라 연장될 수 있다. 소스 라인(SL)과 제1 수직부(PP1) 사이와, 비트 라인(BL)과 제2 수직부(PP2) 사이에 컨택 플러그들(CT)이 배치될 수 있다. 컨택 플러그들(CT)은 필라(PL)의 도프트 반도체막들에 접촉될 수 있다.
도전 패턴들(CP1 내지 CPn)은 비트 라인(BL)과 소스 라인(SL) 하부에 서로 이격된 n개의 층에 배치될 수 있다. 도전 패턴들(CP1 내지 CPn)은 소스측 도전 패턴들(CP_S) 및 드레인측 도전 패턴들(CP_D)을 포함할 수 있다.
소스측 도전 패턴들(CP_S)은 제1 수직부(PP1)를 감싸고, 서로 상에 이격되어 적층될 수 있다. 소스측 도전 패턴들(CP_S)은 소스측 워드 라인들(WL_S) 및 소스 셀렉트 라인(SSL)을 포함할 수 있다. 소스 셀렉트 라인(SSL)은 소스측 워드 라인들(WL_S) 상에 배치될 수 있다. 소스 셀렉트 라인(SSL)은 소스측 워드 라인들(WL_S) 상에 1층 또는 2층 이상으로 배치될 수 있다. 도면에는 소스 셀렉트 라인(SSL)이 소스측 도전 패턴들(CP_S)의 최상층에 배치된 n번째 패턴(CPn) 및 그 하부의 n-1번째 패턴(CPn-1)으로 구성된 경우를 예시하였으나, 본 발명은 이에 제한되지 않는다.
드레인측 도전 패턴들(CP_D)은 제2 수직부(PP2)를 감싸고, 서로 상에 이격되어 적층될 수 있다. 드레인측 도전 패턴들(CP_D)은 드레인측 워드 라인들(WL_D) 및 드레인 셀렉트 라인(DSL)을 포함할 수 있다. 드레인 셀렉트 라인(DSL)은 드레인측 워드 라인들(WL_D) 상에 배치될 수 있다. 드레인 셀렉트 라인(DSL)은 드레인측 워드 라인들(WL_D) 상에 1층 또는 2층 이상으로 배치될 수 있다. 도면에는 드레인 셀렉트 라인(DSL)이 드레인측 도전 패턴들(CP_D)의 최상층에 배치된 n번째 패턴(CPn) 및 그 하부의 n-1번째 패턴(CPn-1)으로 구성된 경우를 예시하였으나, 본 발명은 이에 제한되지 않는다.
소스측 도전 패턴들(CP_S) 및 드레인측 도전 패턴들(CP_D)은 슬릿(SI)을 사이에 두고 분리될 수 있다.
파이프 게이트(PG)는 소스측 도전 패턴들(CP_S) 및 드레인측 도전 패턴들(CP_D) 하부에 배치되고, 수평부(HP)를 감싸도록 형성될 수 있다. 파이프 게이트(PG)는 도전 패턴들(CP1 내지 CPn) 하부에 배치될 수 있다.
필라(PL)의 외벽은 다층 메모리 패턴(ML)으로 둘러싸일 수 있다. 다층 메모리 패턴(ML)은 도 2a 및 도 2b에서 상술한 바와 같이 터널 절연막, 데이터 저장막 및 블로킹 절연막을 포함할 수 있다.
도 2a 또는 도 2b에서 상술한 제1 셀렉트 게이트 및 제2 셀렉트 게이트는 도 3a에 도시된 소스 셀렉트 라인들(SSL) 또는 드레인 셀렉트 라인들(DSL)에 대응되고, 도 2a 또는 도 2b에서 상술한 셀 게이트들은 도 3a에 도시된 소스측 워드 라인들(WL_S) 또는 드레인측 워드 라인들(WL_D)에 대응된다.
소스측 메모리 셀 트랜지스터들은 제1 수직부(PP1)와 소스측 워드 라인들(WL_S)의 교차부들에 형성되고, 드레인측 메모리 셀 트랜지스터들은 제2 수직부(PP2)와 드레인측 워드 라인들(WL_D)의 교차부들에 형성된다. 소스 셀렉트 트랜지스터는 제1 수직부(PP1)와 소스 셀렉트 라인(SSL)의 교차부에 형성되고, 드레인 셀렉트 트랜지스터는 제2 수직부(PP2)와 드레인 셀렉트 라인(DSL)의 교차부에 형성된다. 파이프 트랜지스터는 수평부(HP)와 파이프 게이트(PG)의 교차부에 형성된다. 하나의 필라(PL)를 따라 배열된 소스 셀렉트 트랜지스터, 소스측 메모리 셀 트랜지스터들, 파이프 트랜지스터, 드레인측 메모리 셀 트랜지스터들, 및 드레인 셀렉트 트랜지스터는 필라(PL)의 채널패턴을 구성하는 제1 및 제2 반도체막들을 통해 직렬로 연결될 수 있다. U자형 필라(PL)를 따라 직렬로 연결된 소스 셀렉트 트랜지스터, 소스측 메모리 셀 트랜지스터들, 파이프 트랜지스터, 드레인측 메모리 셀 트랜지스터들, 및 드레인 셀렉트 트랜지스터는 U자형 메모리 스트링(UCST)을 정의할 수 있다.
필라(PL)는 상술한 U자형 이외에도 W자형 등 다양한 형태로 형성될 수 있다. 필라(PL)의 연장 구조에 따라 메모리 스트링 구조가 다양한 형태로 형성될 수 있다.
도 3b 및 도 3c는 3차원 구조의 스트레이트 타입 메모리 스트링을 나타내는 사시도들이다.
도 3b 및 도 3c를 참조하면, 스트레이트 타입의 메모리 스트링(SCST)은 스트레이트 타입의 필라(PL)를 따라 적층된 메모리 셀 트랜지스터들 및 셀렉트 트랜지스터들을 포함할 수 있다. 메모리 셀 트랜지스터들의 셀 게이트들 및 셀렉트 트랜지스터들의 셀렉트 게이트들은 도전 패턴들(CP1 내지 CPn)에 연결될 수 있다.
필라(PL)는 도 2a 또는 도 2b에서 상술한 필라와 동일한 구조를 포함할 수 있다. 즉, 필라(PL)는 도 2a 또는 도 2b에서 상술한 제1 반도체막, 제2 반도체막, 도프트 반도체막 및 코어 절연막을 포함하는 구조로 형성될 수 있다.
필라(PL)의 도프트 반도체막은 비트 라인(BL)에 전기적으로 연결될 수 있다. 이를 위해, 필라(PL)의 도프트 반도체막을 비트 라인(BL)에 직접 접촉시킬 수 있다. 또는 비트 라인(BL)과 필라(PL) 사이에 컨택 플러그(CT)가 더 형성될 수 있다.
필라(PL)의 하단은 소스라인(SL)에 연결될 수 있다. 소스라인(SL)는 다양한 구조로 형성될 수 있다.
도 3b에 도시된 바와 같이, 소스라인(SL)은 필라(PL)의 바닥면에 접촉될 수 있다. 보다 구체적으로, 소스라인(SL)은 필라(PL)의 제1 반도체막 바닥면에 접촉될 수 있다. 소스라인(SL)은 제1 도전형 불순물을 포함하는 도프트 폴리 실리콘막일 수 있다. 필라(PL)는 소스라인(SL)의 상면에 접촉되고, 비트 라인(BL)을 향해 연장될 수 있다.
도 3b에 도시된 필라(PL)의 외벽은 다층 메모리 패턴(ML)으로 둘러싸일 수 있다. 다층 메모리 패턴(ML)은 도 2a 또는 도 2b에서 상술한 바와 같이 터널 절연막, 데이터 저장막, 및 블로킹 절연막을 포함할 수 있다.
도 3c에 도시된 바와 같이, 필라(PL)의 하단 일부는 소스라인(SL)의 내부로 연장될 수 있다. 다시 말해, 필라(PL)의 하단은 소스라인(SL)의 일부를 관통할 수 있다.
보다 구체적으로, 소스라인(SL)은 제1 소스막(SL1) 및 제2 소스막(SL2)의 적층 구조로 형성될 수 있다. 제1 소스막(SL1)은 필라(PL)의 하단을 감쌀 수 있다. 제2 소스막(SL2)은 제1 소스막(SL1) 상부에 배치되고, 제1 소스막(SL1)의 상면 및 필라(PL)의 측벽에 접촉될 수 있다. 제2 소스막(SL2)은 필라(PL)를 감쌀 수 있다.
도 3c에 도시된 필라(PL)의 외벽은 도 2a 또는 도 2b에서 상술한 바와 같이 다층 메모리 패턴(ML)으로 둘러싸일 수 있다. 필라(PL)는 다층 메모리 패턴(ML)보다 소스라인(SL)을 향해 더 돌출될 수 있다. 필라(PL)와 제1 소스막(SL1) 사이에 더미 메모리 패턴(DML)이 잔류되어, 절연막 역할을 할 수 있다. 더미 메모리 패턴(DML)은 다층 메모리 패턴(ML)과 동일한 물질막들로 형성될 수 있다. 다층 메모리 패턴(ML)과 더미 메모리 패턴(DML) 사이의 필라(PL)는 제2 소스막(SL2)에 직접 접촉될 수 있다.
도 3b 및 도 3c를 참조하면, 도전 패턴들(CP1 내지 CPn)은 비트 라인(BL)과 소스라인(SL) 사이에 서로 이격된 n개의 층에 배치될 수 있다. 도전 패턴들(CP1 내지 CPn)은 필라(PL)를 감싸고, 서로 상에 이격되어 적층될 수 있다. 도전 패턴들(CP1 내지 CPn)은 소스 셀렉트 라인(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)을 포함할 수 있다. 소스 셀렉트 라인(SSL)은 소스라인(SL) 상에 배치될 수 있다. 워드 라인들(WL)은 소스 셀렉트 라인(SSL) 상에 배치될 수 있다. 드레인 셀렉트 라인(DSL)은 워드 라인들(WL) 상에 배치될 수 있다. 도전 패턴들(CP1 내지 CPn)은 슬릿(SI)에 의해 다수의 적층 구조체들로 분리될 수 있다.
소스 셀렉트 라인(SSL)은 워드 라인들(WL) 하부에 1층 또는 2층 이상으로 배치될 수 있다. 도면에는 소스 셀렉트 라인(SSL)이 도전 패턴들(CP1 내지 CPn)의 최하층에 배치된 1번째 패턴(CP1) 및 그 상부의 2번째 패턴(CP2)으로 구성된 경우를 예시하였으나, 본 발명은 이에 제한되지 않는다.
드레인 셀렉트 라인(DSL)은 워드 라인들(WL) 상부에 1층 또는 2층 이상으로 배치될 수 있다. 도면에는 드레인 셀렉트 라인(DSL)이 도전 패턴들(CP1 내지 CPn)의 최상층에 배치된 n번째 패턴(CPn) 및 그 하부의 n-1번째 패턴(CPn-1)으로 구성된 경우를 예시하였으나, 본 발명은 이에 제한되지 않는다.
도전 패턴들(CP1 내지 CPn)은 슬릿(SI)에 의해 분리될 수 있다. 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL) 중 어느 하나는 워드 라인들(WL)보다 더 작은 단위로 분리될 수 있다. 예를 들어, 워드 라인들(WL) 각각이 공통으로 감싸는 필라들(PL)은 제1 그룹과 제2 그룹으로 구분될 수 있으며, 제1 그룹의 필라들을 감싸는 드레인 셀렉트 라인은 제2 그룹의 필라들을 감싸는 드레인 셀렉트 라인으로부터 드레인 분리 슬릿(DSI)에 의해 분리될 수 있다.
도 3b 및 도 3c에서 상술한 구조에 따르면, 메모리 셀 트랜지스터들은 필라(PL)와 워드 라인들(WL)의 교차부들에 형성되고, 드레인 셀렉트 트랜지스터는 필라(PL)와 드레인 셀렉트 라인(DSL)의 교차부에 형성되고, 소스 셀렉트 트랜지스터는 필라(PL)와 소스 셀렉트 라인(SSL)의 교차부에 형성된다. 하나의 필라(PL)를 따라 일렬로 배열된 소스 셀렉트 트랜지스터, 메모리 셀 트랜지스터들, 및 드레인 셀렉트 트랜지스터는 필라(PL)를 통해 직렬로 연결되어 스트레이트 타입의 메모리 스트링(SCST)을 정의한다. 워드 라인들(WL)은 도 2a 또는 도 2b에서 상술한 셀 게이트들에 대응되고, 드레인 셀렉트 라인(DSL)은 도 2a 또는 도 2b에서 상술한 셀렉트 게이트에 대응된다.
도 4a 내지 도 4d는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 보다 구체적으로 도 4a 내지 도 4d는 도 2a에 도시된 반도체 장치의 제조방법 일례를 설명하기 위한 단면도들이다.
도 4a를 참조하면, 기판(미도시) 상에 제1 적층체(STA1) 및 제2 적층체(STA2)를 순차로 형성한다. 도면에 도시하진 않았으나, 제1 적층체(STA1)는 구동회로가 형성된 기판 상부에 형성될 수 있다. 기판은 도 3a에서 상술한 파이프 게이트를 더 포함할 수 있다. 이 경우, 제1 적층체(STA1)는 도 3a에서 상술한 수평부가 배치되는 공간을 정의하는 파이프 트렌치가 내부에 형성된 파이프 게이트 상에 형성될 수 있다. 또는 기판은 도 3b에서 상술한 소스 라인을 더 포함할 수 있다. 이 경우, 제1 적층체(STA1)는 도 3b에서 상술한 소스 셀렉트 라인을 소스 라인 상에 형성한 후, 소스 셀렉트 라인 상에 형성될 수 있다. 또는 기판은 도 3c에서 상술한 제1 소스막을 더 포함할 수 있다. 이 경우, 제1 적층체(STA1)는 제1 소스막 상에 희생 소스막을 형성한 후, 희생 소스막 상에 형성될 수 있다.
제1 적층체(STA1)는 제1 물질막들(101) 및 제2 물질막들(103)을 한 층씩 교대로 적층하여 형성될 수 있다. 제1 물질막(101)은 절연막들이 배치되는 영역들을 정의하고, 제2 물질막들(103)은 셀 게이트들이 배치되는 영역들을 정의한다.
제1 물질막(101)은 제2 물질막(103)과 다른 물질로 형성된다. 제1의 경우, 제1 물질막(101)은 셀 게이트들 사이를 절연하는 절연물로 형성되고, 제2 물질막(103)은 제1 물질막(101)과 식각률이 다른 희생용 절연물로 형성될 수 있다. 보다 구체적으로, 제1 물질막(101)은 실리콘 산화막으로 형성되고, 제2 물질막(103)은 실리콘 질화막으로 형성될 수 있다. 제2의 경우, 제1 물질막(101)은 셀 게이트들 사이를 절연하는 절연물로 형성되고, 제2 물질막(103)은 셀 게이트를 위한 도전물로 될 수 있다. 보다 구체적으로, 제2 물질막(103)은 도프트 실리콘막, 금속 실리사이드막, 금속막, 베리어 메탈막 중 적어도 어느 하나를 포함하고, 제1 물질막(101)은 실리콘 산화막으로 형성될 수 있다. 제3의 경우, 제2 물질막(103)은 셀 게이트를 위한 도전물로 형성되고, 제1 물질막(101)은 제2 물질막(103)과 다른 식각률을 갖는 희생용 도전물로 형성될 수 있다. 보다 구체적으로, 제2 물질막(103)은 도프트 실리콘막으로 형성되고, 제1 물질막(101)은 언도프트 실리콘막으로 형성될 수 있다. 도 4a 내지 도 4d는 제2의 경우를 예시하고 있으나, 본 발명의 실시 예는 이에 제한되지 않는다.
제2 적층체(STA2)는 적어도 한 층의 제3 물질막(105) 및 적어도 한 층의 제4 물질막(107)을 포함할 수 있다. 즉, 제2 적층체(STA2)는 제3 물질막(103) 및 제4 물질막(107)을 적어도 한 쌍 포함할 수 있다. 제3 물질막(105)은 절연막이 배치되는 영역을 정의하고, 제4 물질막(107)은 셀렉트 게이트가 배치되는 영역을 정의한다. 도 2a에 예시된 바와 같이, 제1 및 제2 셀렉트 게이트들을 포함하는 반도체 장치를 형성하고자 하는 경우, 제2 적층체(STA2)는 서로 이격된 3개 층의 제3 물질막들(105)과, 서로 이격된 2개 층의 제4 물질막들(107)을 포함할 수 있다. 본 발명의 제2 적층체(STA2)의 구조는 이에 한정되지 않으며, 형성하고자 하는 셀렉트 게이트의 적층 개수에 따라 다양하게 변경될 수 있다.
제3 물질막(105)은 제1 물질막(101)과 동일한 물질로 형성되고, 제4 물질막(107)은 제2 물질막(107)과 동일한 물질로 형성될 수 있다.
이어서, 제2 적층체(STA2) 상에 마스크 패턴(111)을 형성할 수 있다. 마스크 패턴(111)은 홀(115)이 배치될 영역을 개구하도록 형성된다.
이 후, 마스크 패턴(111)을 식각 베리어로 이용한 식각 공정으로 제2 적층체(STA2) 및 제1 적층체(STA1)를 식각한다. 이로써, 제2 적층체(STA2) 및 제1 적층체(STA1)를 관통하는 홀(115)이 형성된다.
연이어, 홀(115)의 측벽 상에 제1 블로킹 절연막(121), 데이터 저장막(123), 및 터널 절연막(127)을 순차로 형성한다. 이 후, 터널 절연막(127) 상에 홀(115)의 측벽을 따라 연장된 제1 반도체막(129)을 1차 증착한다. 1차 증착된 제1 반도체막(129)은 증착이 용이한 실리콘막일 수 있다. 이하, 설명의 편의를 위해, 1차 증착된 제1 반도체막(129)을 제1 실리콘막으로 지칭한다. 이어서, 제1 실리콘막(l29)에 의해 정의된 홀(115)의 중심영역을 절연물(131)로 채운다.
도 4b를 참조하면, 절연물을 식각하여 코어 절연막(131P)을 정의한다. 이 후, 코어 절연막(131P)에 의해 개구되는 제1 실리콘막이 식각될 수 있으며, 그 결과 제1 실리콘막이 제1 패턴(129P)으로서 잔류될 수 있다. 절연물과 제1 실리콘막이 제거되어 개구된 홀(115)의 상단 영역을 리세스 영역(135)으로 정의한다.
리세스 영역(135)을 정의하기 위해 제2 적층체(STA2)를 관통하는 절연물의 일부와, 제1 실리콘막의 일부가 습식 식각 공정으로 제거될 수 있다. 리세스 영역(135)은 적어도 일부가 제2 적층체(STA2)의 최상층에 배치된 제4 물질막(107)에 의해 둘러싸일 수 있도록 그 깊이가 조절될 수 있다. 이를 위해, 절연물과 제1 실리콘막의 식각량을 제어할 수 있다.
도 4c를 참조하면, 리세스 영역(135)의 표면 상에 제1 반도체막(141)을 2차 증착한다. 2차 증착된 제1 반도체막(141)은 증착이 용이한 실리콘막일 수 있다. 이하, 설명의 편의를 위해, 2차 증착된 제1 반도체막(141)을 제2 실리콘막으로 지칭한다.
제2 실리콘막(141)은 리세스 영역(135)의 표면을 따라 증착되고, 리세스 영역(135)의 중심영역을 개구할 수 있다. 이 후, 제2 실리콘막(141) 상에 제2 반도체막(143)을 형성한다. 제2 반도체막(143)은 제1 실리콘막으로 형성된 제1 패턴(129P) 및 제2 실리콘막(141)과 다른 반도체물질로서, 제1 및 제2 실리콘막들보다 에너지 밴드 갭이 작은 물질 일 수 있다. 예를 들어, 제2 반도체막(143)은 게르마늄막일 수 있다.
게르마늄막은 제2 실리콘막(141)을 시드층으로 이용하여 형성될 수 있다. 보다 구체적으로, 비정질 상태의 제2 실리콘막 상에 비정질 상태의 게르마늄막을 증착한 후, 제2 실리콘막 및 게르마늄막을 결정화하여 결정화된 제2 실리콘막(141) 및 제2 반도체막(143)을 형성할 수 있다.
제2 실리콘막(141)과 제1 패턴(129P)은 제1 반도체막들로 형성되어 제1 적층체(STA1) 및 제2 적층체(STA2)에 중첩되는 제1 반도체 영역을 정의한다. 제2 반도체막(143)은 제2 실리콘막(141)과 제1 패턴(129P)을 구성하는 제1 반도체막들과 다른 반도체물질로 형성되어, 제2 적층체(STA2)에 중첩되는 제2 반도체 영역을 정의한다.
도 4d를 참조하면, 리세스 영역(135)을 완전히 채우도록 제2 반도체막(143) 상에 도프트 반도체막(145)을 형성한다. 도프트 반도체막(145)은 제1 도전형의 불순물을 포함하는 도프트 실리콘막일 수 있다. 보다 구체적으로 도프트 반도체막(145)은 n형 도프트 실리콘막일 수 있다. 도프트 반도체막(145)의 제1 도전형 불순물은 열공정에 의해 도프트 반도체막(145)에 인접한 제1 반도체막(예를 들어, 141) 및 제2 반도체막(143) 내부로 확산될 수 있다. 도프트 반도체막(145)의 표면은 마스크 패턴(도 5c의 111)이 노출될 때 까지 평탄화 될 수 있다.
이 후, 제1 및 제2 적층체들(STA1, STA2)를 계단형으로 패터닝하는 공정, 마스크 패턴을 제거하는 공정, 계단형 구조를 절연막(151)으로 덮는 공정 등의 후속 공정을 진행할 수 있다.
도 5a 내지 도 5c는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 보다 구체적으로 도 5a 내지 도 5c는 도 2b에 도시된 반도체 장치의 제조방법 일례를 설명하기 위한 단면도들이다.
도 5a를 참조하면, 교대로 적층된 제1 물질막들(201) 및 제2 물질막들(203)을 포함하는 제1 적층체(STA1) 및 교대로 적층된 제3 물질막(205) 및 제4 물질막(207)을 포함하는 제2 적층체(STA2)를 순차로 형성한다. 제1 내지 제4 물질막들(201, 203, 205, 207)은 도 4a에서 예시한 바와 같이 다양한 물질들로 형성될 수 있다. 도 5a 내지 도 5c는 절연막들이 배치되는 영역들을 정의하는 제1 및 제3 물질막들(201, 205)이 절연물로 형성되고, 셀 게이트들이 배치되는 영역을 정의하는 제2 물질막(203) 및 셀렉트 게이트들이 배치되는 영역을 정의하는 제4 물질막(207)이 희생용 절연물로 형성되는 경우를 예시하고 있으나, 본 발명은 이에 제한되지 않는다.
제2 적층체(STA2) 형성 후, 도 4a에서 상술한 바와 동일한 공정으로 홀(215), 제1 블로킹 절연막(221), 데이터 저장막(223), 터널 절연막(227), 제1 실리콘막(229)을 형성한다. 제1 실리콘막(229)은 1차 증착된 제1 반도체막의 일례이다.
이어서, 도 4b에서 상술한 바와 같이, 코어 절연막(231P)을 형성한다. 이 후, 제1 실리콘막(229)이 코어 절연막(231P) 상부의 홀(215) 상단 측벽에 잔류한 상태에서 제2 실리콘막(241)을 형성한다. 제2 실리콘막(241)은 2차 증착된 제1 반도체막의 일례이다. 이와 같이 제1 실리콘막(229)의 일부를 식각하지 않고, 제1 실리콘막(229)에 의해 터널 절연막(227)이 보호된 상태에서 제2 실리콘막(241)을 증착하는 경우, 터널 절연막(227)이 노출되어 손상되지 않는다. 따라서, 터널 절연막(227)의 결함을 줄일 수 있다.
이 후, 제2 실리콘막(241)을 시드층으로 이용하여 제2 반도체막(243)을 형성한다. 제2 실리콘막(241) 및 제2 반도체막(243)은 도 4c에서 상술한 바와 동일한 공정들을 이용하여 형성될 수 있다.
이어서, 도 4d에서 상술한 바와 같이, 도프트 반도체막(245)을 형성하는 공정과, 도프트 반도체막(245)의 불순물을 도프트 반도체막(245)에 인접한 제2 실리콘막(241) 및 제2 반도체막(243)으로 확산시키는 공정을 순차로 실시할 수 있다.
이 후, 제1 및 제2 적층체들(STA1, STA2)을 계단형으로 패터닝하는 공정, 마스크 패턴을 제거하는 공정, 계단형 구조를 절연막(251)으로 덮는 공정, 절연막(251) 및 제1 및 제2 적층체들(STA1, STA2)을 관통하는 슬릿(255)을 형성하는 공정을 진행할 수 있다. 슬릿(255)은 도 3a 내지 도 3c에서 상술한 슬릿에 대응될 수 있다.
도 5b를 참조하면, 슬릿(255)을 통해 희생 절연물들로 형성된 제2 및 제4 물질막들을 제거하여 수평 공간들(261)을 개구한다.
도 5c를 참조하면, 수평 공간들(261) 및 슬릿(255) 표면을 따라 제2 블로킹 절연막(263)을 형성한다. 이 후, 제2 블로킹 절연막(263) 상에 수평 공간들(261) 각각의 내부를 채우는 도전패턴들(265)을 형성할 수 있다. 도전패턴들(265)은 셀렉트 게이트들 및 셀 게이트들로 이용될 수 있다. 특히, 최상층의 도전패턴은 셀렉트 게이트로 이용된다.
제2 블로킹 절연막(263)은 경우에 따라 생략될 수 있다.
상술한 바와 같이, 도 5a 내지 도 5c는 제2 및 제4 물질막들이 도전패턴들(265)로 리플레이스되는 경우를 예로 들었으며, 이러한 리플레이스 공정은 도 4a 내지 도 4d에서 상술한 실시 예에 응용될 수 있다.
또한, 도면에 도시되진 않았으나, 제1 및 제3 물질막들이 희생 도전물로 형성된 경우, 희생 도전물을 절연물로 리플레이스되는 공정을 실시할 수 있다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 블록도이다.
도 6을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 2a 및 도 2b에서 상술한 반도체 메모리 장치를 포함할 수 있다. 보다 구체적으로 메모리 소자(1120)는 서로 다른 반도체 물질로 형성된 제1 반도체 영역과 제2 반도체 영역이 중첩된 영역을 감싸는 셀렉트 게이트를 포함할 수 있다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State DLsk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMeDLa Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDL(Enhanced Small DLsk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타낸 블록도이다.
도 7을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 6을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
DP, 145, 245: 도프트 반도체막
SE1A, SE1B, 129, 141, 229, 241: 제1 반도체막
SE2, 143, 243: 제2 반도체막
SG, SG1, SG2: 셀렉트 게이트 CG: 셀 게이트
P1: 제1 영역 SE1A, 129P: 제1 패턴
SE1B: 제2 패턴 STA, STA1, STA2: 적층체
101, 201: 제1 물질막 103, 203: 제2 물질막
105, 205: 제3 물질막 107, 207: 제4 물질막
115, 215: 홀

Claims (20)

  1. 제1 도전형의 불순물이 도핑된 도프트 반도체막;
    상기 도프트 반도체막의 측벽을 감싸는 제1 반도체영역, 상기 제1 반도체영역과 상기 도프트 반도체막 사이에 배치되고 상기 제1 반도체영역과 다른 반도체물질로 구성된 제2 반도체영역을 포함하는 채널패턴; 및
    상기 제1 반도체영역 및 상기 제2 반도체영역이 중첩되는 제1 영역을 감싸는 제1 셀렉트 게이트를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 도프트 반도체막은 n형 도프트 실리콘막을 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제2 반도체영역은 상기 제1 반도체영역에 비해 에너지 밴드 갭이 작은 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제1 반도체영역은 실리콘막으로 형성되고,
    상기 제2 반도체영역은 게르마늄막으로 형성되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 도프트 반도체막에 인접한 상기 제1 및 제2 반도체 영역들 각각의 내부에 상기 제1 도전형의 불순물이 분포된 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제1 반도체영역은 제1 패턴 및 제2 패턴으로 패터닝된 제1 반도체막들을 따라 정의되고,
    상기 제2 패턴은 도프트 반도체막의 측벽 및 바닥면을 따라 연장되고,
    상기 제1 패턴은 상기 제2 패턴 하부에 배치된 코어 절연막을 감싸는 반도체 장치.
  7. 제 7 항에 있어서,
    상기 제2 패턴은 상기 제1 패턴보다 얇게 형성된 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제1 패턴은 상기 제2 패턴의 측벽을 따라 상기 도프트 반도체막 측벽을 감싸도록 연장된 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제2 반도체영역은 상기 도프트 반도체막의 상기 측벽 및 바닥면을 따라 연장된 제2 반도체막을 따라 정의되는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제1 셀렉트 게이트 하부에 이격되어 적층된 셀 게이트들을 포함하고,
    상기 제1 반도체영역은 상기 제1 셀렉트 게이트 및 셀 게이트들을 관통하는 제1 반도체막을 따라 연장된 반도체 장치.
  11. 제 10 항에 있어서,
    상기 셀 게이트들 및 상기 제1 셀렉트 게이트 사이에서 상기 제1 영역 하부의 상기 제1 반도체영역을 감싸는 제2 셀렉트 게이트를 더 포함하는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 제1 셀렉트 게이트는 상기 제1 영역보다 상기 셀 게이트를 향하여 더 돌출된 반도체 장치.
  13. 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 제1 적층체를 형성하는 단계;
    교대로 적층된 제3 물질막 및 제4 물질막을 적어도 한 쌍 포함하는 제2 적층체를 상기 제1 적층체 상에 형성하는 단계;
    상기 제1 적층체 및 상기 제2 적층체를 관통하는 홀을 형성하는 단계;
    상기 제1 적층체 및 상기 제2 적층체에 중첩되는 제1 반도체영역이 정의되도록, 상기 홀의 측벽을 따라 적어도 하나의 제1 반도체막을 형성하는 단계;
    상기 제2 적층체에 중첩되는 제2 반도체영역이 정의되도록, 상기 제2 적층체를 관통하는 상기 홀의 일부 내부에서 상기 제1 반도체막 상에 상기 제1 반도체막과 다른 반도체물질인 제2 반도체막을 형성하는 단계; 및
    상기 제2 적층체를 관통하는 상기 홀의 일부 내부를 채우도록, 상기 제2 반도체막 상에 제1 도전형의 불순물이 도핑된 도프트 반도체막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 제2 반도체막은 상기 제1 반도체막보다 에너지 밴드 갭이 작은 반도체 장치의 제조방법.
  15. 제 13 항에 있어서,
    상기 제1 반도체막은 실리콘막을 포함하고, 상기 제2 반도체막은 게르마늄막을 포함하는 반도체 장치의 제조방법.
  16. 제 13 항에 있어서,
    상기 제1 반도체영역을 정의하는 단계는
    상기 홀의 측벽을 따라 제1 실리콘막을 형성하는 단계;
    상기 제1 실리콘막에 의해 개구된 상기 홀의 중심 영역을 절연물로 채우는 단계;
    상기 절연물의 일부를 제거하여 상기 제2 적층체를 관통하는 상기 홀의 일부 영역을 개구하는 단계; 및
    개구된 상기 홀의 일부 영역에 의해 정의된 표면을 따라 제2 실리콘막을 형성하는 단계를 포함하고,
    상기 제2 반도체막은 상기 제2 실리콘막 상에 형성되는 반도체 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 제2 실리콘막을 형성하기 전,
    상기 절연물의 제거로 노출된 상기 제1 실리콘막의 일부를 식각하는 단계를 더 포함하는 반도체 장치의 제조방법.
  18. 제 13 항에 있어서,
    상기 제1 도전형의 불순물을 상기 도프트 반도체막에 인접한 상기 제1 반도체막 및 상기 제2 반도체막 내부로 확산시키는 단계를 더 포함하는 반도체 장치의 제조방법.
  19. 제 13 항에 있어서,
    상기 제1 도전형의 불순물은 n형 도펀트인 반도체 장치의 제조방법.
  20. 제 13 항에 있어서,
    상기 제1 및 제3 물질막들은 절연막들이 배치되는 영역들을 정의하고,
    상기 제2 물질막들은 셀 게이트들이 배치되는 영역들을 정의하고,
    상기 제4 물질막은 셀렉트 게이트가 배치되는 영역을 정의하고,
    상기 제1 반도체영역 및 상기 제2 반도체영역이 중첩되는 영역에 배치된 상기 제1 반도체막의 일부와 상기 제2 반도체막의 일부는 적어도 하나의 상기 제4 물질막으로 둘러싸이는 반도체 장치의 제조방법.
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