CN111696997B - 三维存储器的制造方法和通过其制造的三维存储器 - Google Patents

Abstract

本公开涉及三维存储器的制造方法以及通过该制造方法制造的三维存储器。根据本公开的制造方法包括：在衬底上形成的纵向叠层中形成沟道通孔，沟道通孔从纵向叠层的上层延伸到纵向叠层下方的衬底，该纵向叠层用于形成包括上选择晶体管、存储单元串和下选择晶体管的电路结构；在沟道通孔的底部上沉积下选择晶体管的第一沟道层；在沟道通孔的侧壁和第一沟道层上沉积栅极叠层；沿沟道通孔的侧壁上的栅极叠层去除第一沟道层上的栅极叠层和第一沟道层的一部分；在沟道通孔内沉积存储单元串的第二沟道层；以及使用填充材料填充沟道通孔。

Description

三维存储器的制造方法和通过其制造的三维存储器

技术领域

本公开涉及半导体制造的技术领域，更具体地，涉及三维存储器的制造方法以及通过该制造方法制造的三维存储器。根据本公开的制造方法，可以确保三维存储器的沟道通孔中的存储单元串的沟道层与其他部件之间的良好的欧姆接触。

背景技术

随着对高度集成的电子装置的需求持续增加，需要能够以更高的速度和更低的功耗运行并具有更高的器件密度的半导体存储器件。然而，传统的平面型存储器的进一步集成遇到了瓶颈，例如物理尺寸极限、加工设备如光刻机的显影极限、以及存储单元的电子密度极限等。

因此，提出了具有以水平和垂直阵列布置的存储单元的多层存储器结构，即三维存储器结构。三维存储器结构目前被广泛应用于NAND闪速存储器，其通过垂直堆叠多层数据存储单元来解决平面型NAND闪速存储器中存在的限制。

在NAND型结构的三维存储器中，存储单元在位线和地线之间串联排列。具有串联结构的NAND型三维存储器具有较低的读取速度，但是却具有较高的写入速度，从而极为适合于存储数据。

三维存储器支持在更小的空间内容纳更高的存储容量，能够实现存储容量比平面存储器高达数倍的存储装置，进而有效降低成本和功耗。

通常，用于制造三维存储器的制造方法包括：在衬底上在垂直于衬底的方向上沉积用于形成包括上选择晶体管、存储单元串和下选择晶体管的电路结构的纵向叠层，该纵向叠层包括多个牺牲层和多个隔离层。随后，形成从纵向叠层的上层延伸到纵向叠层下方的衬底的沟道通孔，并且在沟道通孔的底部上形成下选择晶体管的沟道层，随后沿沟道通孔的内壁和底部沉积栅极叠层，该栅极叠层通常包括阻挡层、俘获层和隧穿层。最后，在栅极叠层上形成存储单元串的沟道层。

存储单元串的沟道层与上选择晶体管(位线)和下选择晶体管之间的欧姆连接对于三维存储器的整体性能有着极为关键的影响。然而，在三维存储器的现有制造方法中，存在使存储单元串的沟道层与下选择晶体管的沟道层之间的接触电阻以及存储单元串的沟道层与位线接触点之间的接触电阻劣化的各种问题。

具体地，图1A示出了理想状态下的三维存储器的剖面图。图1B和图1C示出了其中存在由于工艺原因引起的、在沟道通孔底部中存储单元串的沟道层与下选择晶体管的沟道层之间的接触不良的三维存储器的剖面图。为了简化起见，图1A至1C中所示的纵向叠层中仅包括用于形成存储单元串和下选择晶体管的层。

由于沟道通孔的关键尺寸(Critical Dimension)和栅极叠层厚度的限制，下选择晶体管的沟道层的暴露面积有限。此外，在沟道通孔的底部存在L型结构，因此存储单元串的沟道层在沟道通孔底部的沉积均匀性较差，可能存在与下选择晶体管的沟道层接触不良。因此，沟道的整体电阻可能变高，甚至会导致导通失败，同时也会影响三维存储器的读写速度等多个参数。

例如，如图1B所示，在沉积工艺期间，下选择晶体管的沟道层中可能出现空洞，从而导致存储单元串的沟道层与下选择晶体管的沟道层之间接触不良。再者，又如图1C所示，在沟道通孔底部的关键尺寸较小的情况下，栅极叠层可能未被完全刻蚀开，从而导致存储单元串的沟道层与下选择晶体管的沟道层之间接触不良。

此外，在三维存储器中，存储单元串的沟道层的上部通过栓塞层(PlugLayer)与位线接触点(Bit Line Contact)连接。在现有工艺流程中，通常使用离子注入工艺通过调节栓塞层的离子注入量和注入深度来提高存储单元串的沟道层与栓塞层的接触电阻。然而，该离子注入工艺对工艺的稳定性要求很高，如果出现工艺参数波动，则容易造成存储单元串的沟道层与位线接触点之间的接触电阻过高或者过低，从而导致整个电路结构的导通电阻变化，影响器件的稳定性。

再者，如图2所示，存储单元串的沟道层在工艺流程中的刻蚀步骤期间会有部分损耗，如果其与栓塞层之间接触不良，则离子注入工艺也难以进一步降低接触电阻。

因此，需要一种用于制造三维存储器的制造方法，其能够克服上述所述的存储单元串的沟道层与其他部件接触不良的问题中的至少之一。

发明内容

在下文中给出了关于本公开的简要概述，以便提供关于本公开的某些方面的基本理解。但是，应当理解，这个概述并不是关于本公开的穷举性概述。它并不是意图用来确定本公开的关键性部分或重要部分，也不是意图用来限定本公开的范围。其目的仅仅是以简化的形式给出关于本公开的某些概念，以此作为稍后给出的更详细描述的前序。

鉴于以上问题，本公开的至少一个实施方式的目的是提供一种用于制造三维存储器的制造方法，其能够改善三维存储器的沟道通孔中的存储单元串的沟道层与下选择晶体管的沟道层之间的接触以及存储单元串的沟道层与栓塞层之间的接触，从而保持三维存储器的稳定的电学性能。

根据本公开的一方面，提供了一种三维存储器的制造方法，其包括：在衬底上形成的纵向叠层中形成沟道通孔，沟道通孔从纵向叠层的上层延伸到纵向叠层下方的衬底，纵向叠层用于形成包括上选择晶体管、存储单元串和下选择晶体管的电路结构；在沟道通孔的底部上沉积下选择晶体管的第一沟道层；在沟道通孔的侧壁和第一沟道层上沉积栅极叠层；沿沟道通孔的侧壁上的栅极叠层去除第一沟道层上的栅极叠层和第一沟道层的一部分；在沟道通孔内沉积存储单元串的第二沟道层；以及使用填充材料填充沟道通孔。

根据本公开的优选实施方式，三维存储器的制造方法进一步包括：在包括沟道通孔的纵向叠层上沉积导电层；在导电层上沉积栓塞层；去除纵向叠层上的栓塞层和导电层，使得栓塞层和导电层仅保留在沟道通孔中。

根据本公开的又一方面，提供了一种三维存储器，其通过根据本公开的上述方面的制造方法来制造。

根据本公开的三维存储器的制造方法，通过改进三维存储器的工艺流程，能够改善三维存储器的沟道通孔中的存储单元串的沟道层与下选择晶体管的沟道层之间的接触以及存储单元串的沟道层与栓塞层之间的接触，从而保证整体三维存储器的稳定的电学性能。

在下面的说明书部分中给出本公开实施方式的其它方面，其中，详细说明用于充分地公开本公开实施方式的优选实施方式，而不对其施加限定。

附图说明

参照下面结合附图对本公开实施方式的说明，会更加容易地理解本公开的以上和其他目的、特点和优点，在附图中：

图1A示出了示出了理想状态下的三维存储器的剖面图；

图1B和图1C示出了存在存储单元串的沟道层与下选择晶体管的沟道层之间的接触不良的三维存储器的剖面图；

图2示出了存在因刻蚀导致的存储单元串的沟道层的部分损耗的三维存储器的剖面图；

图3示出了根据本公开的实施方式的用于制造三维存储器的制造方法的流程图；

图4示出了根据本公开的实施方式的用于制造三维存储器的制造方法的工艺流图；以及

图5A-5I示出了根据本公开的实施方式的用于制造三维存储器的制造方法的各工艺步骤之后的三维存储器的剖面图。

具体实施方式

在下文中，将参照所附的说明性示图详细描述本公开的一些实施方式。在用附图标记指示附图的元件时，尽管相同的元件在不同的附图中示出，但相同的元件将由相同的附图标记表示。此外，在本公开的以下描述中，在有可能使本公开的主题不清楚的情况下，将省略对并入于本文中的已知功能和配置的详细描述。

本文中使用的术语仅用于描述特定实施方式的目的，而非旨在限制本公开。如本文所使用的，除非上下文另外指出，否则单数形式旨在也包括复数形式。还将理解的是，说明书中使用的术语“包括”、“包含”和“具有”旨在具体说明所陈述的特征、实体、操作和/或部件的存在，但是并不排除一个或更多个其他的特征、实体、操作和/或部件的存在或添加。

除非另有定义，否则本文中使用的包括技术术语和科学术语的所有术语具有与本发明构思所属领域技术人员通常理解的含义相同的含义。将进一步理解的是，诸如在常用词典中定义的那些术语应该被解释为具有与其在相关领域的上下文中的含义一致的含义，除非在此明确定义否则不应以理想化或过于正式的意义来解释。

在下面的描述中，阐述了许多具体细节以提供对本公开的全面理解。本公开可以在没有这些具体细节中的一些或所有具体细节的情况下实施。在其他实例中，为了避免因不必要的细节而模糊了本公开，在附图中仅仅示出了与根据本公开的方案密切相关的部件，而省略了与本公开关系不大的其他细节。

在下文中，将参照附图详细描述根据本公开的实施方式的用于制造三维存储器的制造方法以及通过该制造方法制造的三维存储器。

图3示出了根据本公开的实施方式的用于制造三维存储器的制造方法300的流程图。制造方法300主要包括如下步骤：

步骤S310：在衬底上形成的纵向叠层中形成沟道通孔，沟道通孔从纵向叠层的上层延伸到纵向叠层下方的衬底，纵向叠层用于形成包括上选择晶体管、存储单元串和下选择晶体管的电路结构；

步骤S311：在沟道通孔的底部上沉积下选择晶体管的第一沟道层；

步骤S312：在沟道通孔的侧壁和第一沟道层上沉积栅极叠层；

步骤S313：沿沟道通孔的侧壁上的栅极叠层去除第一沟道层上的栅极叠层和第一沟道层的一部分；

步骤S314：在沟道通孔内沉积存储单元串的第二沟道层；以及

步骤S315：使用填充材料填充沟道通孔。

图4示出了根据本公开的实施方式的用于制造三维存储器的制造方法的工艺流图。根据图5A至5I以各工艺步骤之后的三维存储器的剖面图的形式示出了根据本公开的实施方式的用于制造三维存储器的制造方法。

鉴于本公开所要解决的技术问题是实现沟道通孔中的存储单元串的沟道层与其他部件——如下选择晶体管的沟道层和用于连接到位线接触点的栓塞层——之间的良好接触，因此为简洁起见，下面的本公开的实施方式仅描述了与为解决上述技术问题而采用的工艺步骤相关的技术内容，而对于与本公开的技术方案无关的技术细节，这里并未作详细说明。

根据本公开的实施方式，用于制造三维存储器的制造方法300可以包括以下工艺步骤：

步骤S410：在衬底1上沿与衬底1的表面垂直的方向沉积包括多个牺牲层2和多个隔离层3的纵向叠层9，用于形成包括上选择晶体管、存储单元串和下选择晶体管的电路结构。这里，牺牲层2是第一材料层的具体示例，隔离层3是第二材料层的具体示例。

在当前的实施方式中，衬底1可以由单晶硅制成。但是在其他的实施方式中，衬底1也可由其他合适的材料制成。在一些实施方式中，衬底1的材料可以选自硅、锗、绝缘体上硅薄膜(Silicon on insulator，SOI)等。

牺牲层2和隔离层3用于形成上选择晶体管、存储单元串和下选择晶体管的相关的电极。

在一些实施方式中，牺牲层2的材料可以选自氮氧化合物或者含有氮氧化合物的物质，隔离层3的材料可以选自硅氧化合物或者含有硅氧化合物的物质。

在一些实施方式中，沉积纵向叠层的工艺可以选自等离子体增强化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HDPCVD)、超高真空化学气相沉积(UHVCVD)、有机金属化学气相沉积(MOCVD)、分子束外延(MBE)、原子层沉积(ALD)等。

在一些实施方式中，根据所要实现的纵向堆叠的存储单元的数量，纵向叠层9中的牺牲层2和隔离层3的数目可以是20至200。

此外，纵向叠层9还可以包括用于形成下选择晶体管的下栅极氧化层4以及用于形成上选择晶体管的消耗层16和掩模层17。

步骤S411：在衬底1上形成的纵向叠层9中形成从纵向叠层9的上层延伸到纵向叠层9下方的衬底1的沟道通孔。换言之，沟道通孔贯穿整个纵向叠层9，直至衬底1。

步骤S411是图3中的步骤S310的具体示例。

在一些实施方式中，沟道通孔可以具有上宽下窄的剖面，即离衬底1越近，沟道通孔的直径越小。

在一些实施方式中，形成沟道通孔的工艺可以是干法刻蚀等。

步骤S412：在沟道通孔的底部上沉积下选择晶体管的沟道层5。

沟道层5的厚度应使得其顶部不会达到纵向叠层9中的用于形成存储单元串中的第一层存储单元(最靠近衬底1的存储单元层)的牺牲层2的底部。

步骤S412是图3中的步骤S311的具体示例。

在一些实施方式中，下选择晶体管的沟道层5的材料可以选自锗硅，其中锗的浓度可以调整。

在一些实施方式中，沉积下选择晶体管的沟道层5的工艺可以是外延生长等。

步骤S413：在沟道通孔的侧壁和沟道层5上沉积栅极叠层10。换言之，在沟道通孔的整个内壁和底部上沉积栅极叠层10。

步骤S413是图3中的步骤S312的具体示例。

在一些实施方式中，栅极叠层10可以按照从沟道通孔侧壁和底部起的顺序包括阻挡层6、俘获层7和隧穿层8。

在一些实施方式中，阻挡层6的材料可以选自氧化硅、氮化硅、高介电常数绝缘材料，或者多种以上材料的组合。例如，阻挡层6可以是氧化硅层、或者包含氧化硅/氮化硅/氧化硅(ONO)三层的复合层。在一些实施方式中，阻挡层可以进一步包括高K值介电层。

在一些实施方式中，俘获层7可以用于存储操作电荷，存储单元串中的电荷的存储或移除决定半导体沟道的导通状态。俘获层7的材料包括但不限于氮化硅、氮氧化硅、硅、或者以上材料的组合。

在一些实施方式中，隧穿层8可以由绝缘材料构成，其包括但不限于氧化硅、氧化铪、氮化硅、氮氧化硅、或者上述材料的组合。在一些实施方式中，半导体沟道中的电子或空穴可以通过这层隧穿层隧穿至俘获层7中。

在一些实施方式中，依次沉积阻挡层6、俘获层7和隧穿层8以形成栅极叠层10的工艺可以包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、或原子层沉积(ALD)。

在一些实施方式中，阻挡层6、俘获层7和隧穿层8可以按此顺序重复堆叠若干次，例如三次。

步骤S414：在栅极叠层10上沉积保护层11。

在一些实施方式中，保护层10的材料可以选自多晶硅、氮化硅、或者上述材料的组合。在一些实施方式中，沉积保护层10的工艺可以包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、或原子层沉积(ALD)。

图5A示出了执行步骤S414之后的三维存储器的剖面图。

步骤S415：沿沟道通孔的侧壁上的保护层11去除沟道层5上的栅极叠层10和保护层11以及沟道层5的一部分。

在一些实施方式中，实现步骤S415的工艺可以是各向异性刻蚀，如干法刻蚀，即沿保护层11朝向衬底1的方向进行刻蚀。

图5B示出了执行步骤S415之后的三维存储器的剖面图。

步骤S416：去除沟道通孔的侧壁上的保护层11的下侧端面下方的栅极叠层10并且进一步去除沟道层5的又一部分。

在一些实施方式中，实现步骤S416的工艺可以是各向同性刻蚀，如湿法刻蚀。在一些实施方式中，在步骤316中执行的湿法刻蚀中可以使用酸性化学物质。

通过步骤S416中的刻蚀，还可以去除由于步骤S415中执行的刻蚀而残留在沟道通孔中的沟道层5的碎晶。

图5C示出了执行步骤S416之后的三维存储器的剖面图。

步骤S417：去除沟道通孔内剩余的保护层11。

在一些实施方式中，去除保护层11的工艺可以是干法刻蚀或湿法刻蚀。

步骤S414至步骤S417是图3中的步骤S313的具体示例。

图5D示出了执行步骤S417之后的三维存储器的剖面图。

步骤S418：在沟道通孔内沉积用于存储单元串的沟道层12。

步骤S418是图3中的步骤S314的具体示例。

在一些实施方式中，沟道层12的材料可以是多晶硅。在一些实施方式中，可以使用低压化学气相沉积工艺来执行步骤S418。

图5E示出了执行步骤S418之后的三维存储器的剖面图。

通过根据本公开的实施方式的三维存储器的制造方法300的步骤S414至S418，可以实现三维存储器的沟道通孔中的存储单元串的沟道层与下选择晶体管的沟道层之间的良好接触，从而保证整体三维存储器的稳定的电学性能。

步骤S419：在沟道通孔内沉积填充层13。

在一些实施方式中，填充层13可以是氧化硅。在一些实施方式中，可以使用ALD工艺在200至800摄氏度的温度下执行步骤S419。

步骤S420：去除纵向叠层9上的填充层13。

在一些实施方式中，使用例如化学机械研磨工艺来执行步骤S420。

步骤S421：去除沟道通孔上部的填充层13。

在一些实施方式中，使用例如干法刻蚀来执行步骤S421。在步骤S421的执行过程中，对沟道层12会被少量刻蚀，即产生沟道层12的部分损耗。

图5F示出了执行步骤S421之后的三维存储器的剖面图。

步骤S422：使用热处理工艺修复沟道层12的膜层损伤。在一些实施方式中，热处理工艺的温度可以是200至1200摄氏度。

步骤S423：在包括沟道通孔的纵向叠层9上沉积导电层14。

在一些实施方式中，导电层14可以由电阻率较低的材料制成，例如氮化钛、氮化钽、或者包含氮化钛或氮化钽的材料。在一些实施方式中，在不影响器件结构中的其他部件的情况下，也可以使用其他电阻率较低的金属化合物来形成导电层14。

在一些实施方式中，可以使用物理气相淀积或化学气相淀积来实现步骤S423中的工艺。

图5G示出了执行步骤S423之后的三维存储器的剖面图。

步骤S424：在导电层14上沉积栓塞层15。

在一些实施方式中，栓塞层15的材料可以是单晶硅、多晶硅或者包含单晶硅或多晶硅的物质。此外，在一些实施方式中，栓塞层15可以由锗硅材料形成。

在一些实施方式中，可以使用外延生长(EPI)工艺或者LPCVD工艺来执行步骤S424。

根据本公开的实施方式，栓塞层15的沉积厚度应足够填充沟道通孔上部中的凹陷。

图5H示出了执行步骤S424之后的三维存储器的剖面图。

步骤S425：去除纵向叠层9上的栓塞层15和导电层14，使得仅栓塞层15和导电层14保留在沟道通孔中。

在一些实施方式中，可以使用化学机械研磨工艺来执行步骤S425。

步骤S419至步骤S425是图3中的步骤S315的具体示例。

图5I示出了执行步骤S425之后的三维存储器的剖面图。如图5I中所示，用于填充沟道通孔的填充材料包括填充层13、导电层14和栓塞层15。

步骤S426：使用离子注入工艺改善栓塞层导电特性，从而完成沟道通孔结构。

通过根据本公开的实施方式的三维存储器的制造方法300的步骤S421至S424，在三维存储器的沟道通孔中的存储单元串的沟道层与栓塞层之间加入了导电层，能够实现存储单元串的沟道层与栓塞层之间的良好接触，从而保证整体三维存储器的稳定的电学性能。

此外，本公开还提出了一种通过上述用于制造三维存储器的制造方法制造的三维存储器。该三维存储器通过如上文所述的步骤S414至S418的工艺，实现了沟道通孔中的存储单元串的沟道层与下选择晶体管的沟道层之间的良好接触。此外，通过如上文所述的步骤S421至S424的工艺，该三维存储器具有沟道通孔中的存储单元串的沟道层与栓塞层之间的导电层，从而实现了存储单元串的沟道层与栓塞层之间的良好接触。因此，根据本公开的实施方式的三维存储器具有极为稳定的电学性能。

应该强调，术语“包括/包含”在本文使用时指特征、要素、步骤或组件的存在，但并不排除一个或更多个其他特征、要素、步骤或组件的存在或附加。涉及序数的术语“第一”，“第二”等并不表示这些术语所限定的特征、要素、步骤或组件的实施顺序或者重要性程度，而仅仅是为了描述清楚起见而用于在这些特征、要素、步骤或组件之间进行标识。

此外，在描述某个结构元件“连接至”、“耦接至”或“接触”另一结构元件的情况下，应该解释为另一结构元件可以“连接至”、“耦接至”或“接触”结构元件，以及某个结构元件直接连接至另一结构元件或者直接接触另一结构元件。

尽管上面已经通过对本公开的具体实施方式的描述对本公开进行了披露，但是，应该理解，本领域的技术人员可在所附权利要求的精神和范围内设计对本公开的各种修改、改进或者等同物。这些修改、改进或者等同物也应当被认为包括在本公开的保护范围内。

Claims (11)

1.一种三维存储器的制造方法，包括以下步骤：

在衬底上形成的纵向叠层中形成沟道通孔，所述沟道通孔从所述纵向叠层的上层延伸到所述纵向叠层下方的衬底，所述纵向叠层用于形成包括上选择晶体管、存储单元串和下选择晶体管的电路结构；

在所述沟道通孔的底部上沉积所述下选择晶体管的第一沟道层；

在所述沟道通孔的侧壁和所述第一沟道层上沉积栅极叠层；

沿所述沟道通孔的侧壁上的栅极叠层去除所述第一沟道层上的栅极叠层和所述第一沟道层的一部分；

在所述沟道通孔内沉积存储单元串的第二沟道层；以及

使用填充材料填充所述沟道通孔，所述填充材料包括填充层、栓塞层以及介于所述填充层和栓塞层之间的导电层。

2.根据权利要求1所述的三维存储器的制造方法，使用填充材料填充所述沟道通孔的步骤包括：

在包括所述沟道通孔的所述纵向叠层上沉积所述导电层；

在所述导电层上沉积所述栓塞层；

去除所述纵向叠层上的所述栓塞层和所述导电层，使得所述栓塞层和所述导电层仅保留在所述沟道通孔中。

3.根据权利要求1或2所述的三维存储器的制造方法，其中沿所述沟道通孔的侧壁上的栅极叠层去除所述第一沟道层上的栅极叠层和所述第一沟道层的一部分的步骤包括：

在所述沟道通孔的侧壁和所述第一沟道层上沉积所述栅极叠层之后，在所述栅极叠层上形成保护层；

沿所述沟道通孔的侧壁上的保护层去除第一沟道层上的栅极叠层和保护层以及所述第一沟道层的第一部分；

去除所述沟道通孔的侧壁上的保护层下侧端面下方的栅极叠层以及所述第一沟道层的第二部分；以及

去除所述保护层。

4.根据权利要求1至3中任一项所述的三维存储器的制造方法，其中，所述第一沟道层由锗硅形成，所述锗的浓度可调整。

5.根据权利要求1至3中任一项所述的三维存储器的制造方法，其中，所述栅极叠层按照从所述沟道通孔的侧壁和底部起的顺序包括阻挡层、俘获层和隧穿层。

6.根据权利要求5所述的三维存储器的制造方法，其中，所述阻挡层、所述俘获层和所述隧穿层按此顺序重复堆叠。

7.根据权利要求1至3中任一项所述的三维存储器的制造方法，其中，所述纵向叠层包括与所述存储 单元串对应的第一材料层和第二材料层，所述第一材料层和第二材料层的数目分别是20至200。

8.根据权利要求3所述的三维存储器的制造方法，其中，所述保护层由氧化硅、氮化硅、或者包含氧化硅或氮化硅的材料形成。

9.根据权利要求2所述的三维存储器的制造方法，其中，所述导电层由氮化钛、氮化钽、或者包含氮化钛或氮化钽的材料形成。

10.根据权利要求2所述的三维存储器的制造方法，其中，所述栓塞层由单晶硅、多晶硅或者包含单晶硅或多晶硅的材料形成。

11.一种三维存储器，通过根据权利要求1至10中任一项所述的方法制造。

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