CN114121997A - 半导体结构及其制备方法、三维存储器 - Google Patents

半导体结构及其制备方法、三维存储器 Download PDF

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CN114121997A CN202111283313.9A CN202111283313A CN114121997A CN 114121997 A CN114121997 A CN 114121997A CN 202111283313 A CN202111283313 A CN 202111283313A CN 114121997 A CN114121997 A CN 114121997A
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Abstract

本公开提供了一种半导体结构及其制备方法、三维存储器，涉及半导体芯片技术领域，以降低RC延迟，减小功耗。该半导体结构包括衬底，存储堆叠层设置于衬底上，存储堆叠层包括交替设置的多层第一栅导电层和多层电介质层；多层第一栅导电层依次包括至少一层字线层和至少一层顶部选择栅，第一沟道孔贯穿至少一层顶部选择栅，第二栅导电层设置于第一沟道孔内，第一沟道结构设置于第一沟道孔内，第一沟道结构包括覆盖第一沟道孔的侧壁的第二栅导电层、覆盖第二栅导电层的栅介质层和覆盖栅介质层的第一沟道层，第二栅导电层与顶部选择栅连接。上述半导体结构应用于三维存储器中，以实现数据的读取和写入操作。

Description

半导体结构及其制备方法、三维存储器
技术领域
本公开涉及半导体芯片技术领域，尤其涉及一种半导体结构及其制备方法、三维存储器。
背景技术
随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2D或者平面NAND闪存的存储密度接近上限。为克服2D或者平面NAND闪存带来的限制，业界已经研发了具有三维结构的存储器(3D NAND)，通过将存储单元三维地布置在衬底之上来提高存储密度。
在3D NAND中，存储单元三维地布置在衬底之上，栅极分为底层选择栅、中层控制栅以及顶层选择栅(Top Select Gate，简称TSG)三部分，从而将栅极信号分布在三组栅极中，以减小信号之间的串扰。
但是，目前的TSG的材料为掺杂多晶硅，其电阻率高，会产生RC(电阻电容)延迟，增加功耗。
发明内容
本公开的实施例提供一种半导体结构及其制备方法、三维存储器，以降低RC延迟，减小功耗。
为达到上述目的，本公开的实施例采用如下技术方案：
一方面，提供一种半导体结构。所述半导体结构包括衬底、存储堆叠层和第一沟道结构。所述存储堆叠层设置于所述衬底上，所述存储堆叠层包括交替设置的多层第一栅导电层和多层电介质层；沿所述衬底的厚度方向且远离所述衬底，所述多层第一栅导电层依次包括至少一层字线层和至少一层顶部选择栅。所述存储堆叠层具有贯穿所述至少一层顶部选择栅的第一沟道孔。所述第一沟道结构设置于所述第一沟道孔内，所述第一沟道结构包括第二栅导电层、栅介质层和第一沟道层，所述第二栅导电层覆盖所述第一沟道孔的侧壁，且与所述至少一层顶部选择栅连接；所述栅介质层设置于所述第二栅导电层背离所述第一沟道孔的侧壁的一侧，所述第一沟道层设置于所述栅介质层背离所述第二栅导电层的一侧。
本公开的上述实施例提供的半导体结构，第一沟道孔内设有第二栅导电层，且第二栅导电层覆盖第一沟道孔的侧壁，且与顶部选择栅电连接。在这种情况下，第一沟道结构由第二栅导电层、栅介质层和第一沟道层构成。也就是说，由于顶部选择晶体管无需存储功能，顶部选择晶体管可以被构造为简单的管，从而可以避免第一沟道孔内沉积阻挡层、存储层和隧穿层堆叠结构的工艺，降低成本。此外，第一栅导电层与第二栅导电层可以用不同的材料制成，例如，第一栅导电层可以采用电阻较低的材料制成，以降低RC延迟，减小功耗；栅导电层可以采用功函数较大的材料制成，以满足顶部选择晶体管的预设阈值电压。
在一些实施例中，所述第一栅导电层的材料包括金属，所述第二栅导电层的材料的功函数大于4.6eV。
在一些实施例中，所述存储堆叠层还具有贯穿所述至少一层字线层和至少一层底部选择栅的第二沟道孔，所述第二沟道孔与所述第一沟道孔连通。所述半导体结构还包括第二沟道结构，所述第二沟道结构设置于所述第二沟道孔内，所述第二沟道结构包括依次设置的存储功能层和第二沟道层，所述第二沟道层的一端与所述第一沟道层电连接，另一端与所述衬底电连接；所述存储功能层和所述第二沟道层均与所述第二栅导电层电绝缘。
在一些实施例中，所述第二沟道层在所述衬底上的正投影与所述第二栅导电层在所述衬底上的正投影相分离。
在一些实施例中，所述第二沟道结构还包括绝缘垫，所述绝缘垫设置于所述存储功能层远离所述衬底的一侧，所述存储功能层在所述衬底上的正投影，以及所述第二栅导电层在所述衬底上的正投影，均位于所述绝缘垫在所述衬底上的正投影内。
在一些实施例中，所述第二沟道结构还包括第二沟道填充层和第二连接垫。所述第二沟道填充层设置于所述第二沟道层内侧的间隙。所述第二连接垫设置于所述第二沟道填充层远离所述衬底的一侧，所述第二连接垫与所述第二沟道层电连接。
在一些实施例中，沿所述衬底的厚度方向，所述第二沟道填充层的高度小于所述第二沟道层的高度，以形成第二凹槽，所述第二凹槽暴露所述第二沟道层的部分侧壁。所述第二连接垫设置于所述第二凹槽内，且与所述第二沟道层所暴露的侧壁电接触，所述第一沟道层在所述衬底的正投影与所述第二连接垫在所述衬底的正投影重叠。
在一些实施例中，所述第二沟道结构还包括第二沟道填充层，所述第二沟道填充层填充所述第二沟道层内侧的间隙；沿所述衬底的厚度方向，所述第二沟道填充层的高度小于所述第二沟道层的高度，以形成第二凹槽，所述第二凹槽暴露所述第二沟道层的部分侧壁。所述第一沟道层伸入所述第二凹槽，且与所述第二沟道层所暴露的侧壁电接触。
在一些实施例中，所述存储堆叠层还具有贯穿所述至少一层顶部选择栅的切割沟槽，所述切割沟槽在平行于所述衬底的平面上沿第一方向延伸，以将所述至少一层顶部选择栅划分出多个区域；所述切割沟槽沿所述第一方向延伸的侧壁，由所述第二栅导电层暴露于所述切割沟槽的侧面，及所述存储堆叠层中与所述第二栅导电层对应的膜层暴露于所述切割沟槽的侧面共同限定。所述半导体结构还包括切割结构，所述切割结构设置于所述切割沟槽内。所述切割结构与所述第二栅导电层暴露于所述切割沟槽的侧面，及所述存储堆叠层中与所述第二栅导电层对应的膜层暴露于所述切割沟槽的侧面接触。
在一些实施例中，所述第一沟道结构在所述衬底上的正投影，位于所述第二沟道结构在所述衬底上的正投影内。
在一些实施例中，所述第一沟道结构延伸至所述至少一层字线层与所述至少一层顶部选择栅之间的电介质层内。
在一些实施例中，所述至少一层字线层与所述至少一层顶部选择栅之间的电介质层的厚度，大于所述存储堆叠层中其他的电介质层的厚度。
在一些实施例中，所述第一沟道结构还包括第一沟道填充层和第一连接垫。所述第一沟道填充层设置于所述第一沟道层内侧的间隙。所述第一连接垫设置于所述第一沟道填充层远离所述衬底的一侧，所述第一连接垫与所述第一沟道层电连接。
在一些实施例中，沿所述衬底的厚度方向，所述第一沟道填充层的高度小于所述第一沟道层的高度，以形成第一凹槽，所述第一凹槽暴露所述第一沟道层的部分侧壁。所述第一连接垫设置于所述第一凹槽内，且与所述第一沟道层所暴露的侧壁电接触。
另一方面，提供一种半导体结构的制备方法。所述制备方法包括：制备中间半导体结构；所述中间半导体结构包括：衬底；设置于所述衬底上的中间堆叠层；所述中间堆叠层包括交替设置的多层牺牲层和多层电介质层，沿所述衬底的厚度方向且远离所述衬底，所述多层牺牲层依次包括至少一层字线牺牲层和至少一层顶部选择栅牺牲层；所述中间堆叠层具有贯穿所述至少一层顶部选择栅牺牲层的第一沟道孔。在所述第一沟道孔内形成第一沟道结构；所述第一沟道结构包括第二栅导电层、栅介质层和第一沟道层，所述第二栅导电层覆盖所述第一沟道孔的侧壁；所述栅介质层设置于所述第二栅导电层背离所述第一沟道孔的侧壁的一侧，所述第一沟道层设置于所述栅介质层背离所述第二栅导电层的一侧。
在一些实施例中，所述制备方法还包括：使用栅极材料置换所述牺牲层，形成第一栅导电层；其中，置换所述顶部选择栅牺牲层的第一栅导电层为顶部选择栅，所述第二栅导电层与所述顶部选择栅连接。
在一些实施例中，所述制备中间半导体结构，包括：在所述衬底上形成第二子中间堆叠层；所述第二子中间堆叠层包括交替设置的牺牲层和多层电介质层，多层牺牲层包括至少一层字线牺牲层。在所述第二子中间堆叠层远离所述衬底的一侧形成第一子中间堆叠层，所述第一子中间堆叠层包括交替设置的至少一层顶部选择栅牺牲层和至少一层电介质层。形成贯穿所述至少一层顶部选择栅牺牲层的第一沟道孔。
在一些实施例中，在形成所述第二子中间堆叠层和形成所述第一子中间堆叠层之间，所述制备中间半导体结构，还包括：形成贯穿所述第二子中间堆叠层的第二沟道孔，所述第二沟道孔与所述第一沟道孔连通。在所述第二沟道孔内形成所述第二沟道结构；所述第二沟道结构包括依次设置的存储功能层和第二沟道层，所述第二沟道层与所述第一沟道层电连接，所述存储功能层和所述第二沟道层均与所述第二栅导电层电绝缘。
在一些实施例中，在所述第二沟道孔内形成第二沟道结构的过程中，还形成绝缘垫，所述绝缘垫设置于所述存储功能层远离所述衬底的一侧，所述存储功能层在所述衬底上的正投影，以及所述第二栅导电层在所述衬底上的正投影，均位于所述绝缘垫在所述衬底上的正投影内。
在一些实施例中，在所述第二沟道孔内形成第二沟道结构的过程中，还形成第二沟道填充层，所述第二沟道填充层填充所述第二沟道层内侧的间隙。所述制备方法还包括：刻蚀所述第二沟道填充层，形成第二凹槽；所述第二凹槽暴露所述第二沟道层的部分侧壁。在所述第二凹槽内形成第二连接垫；所述第二连接垫与所述第二沟道层所暴露的侧壁电接触，所述第一沟道层在所述衬底的正投影与所述第二连接垫在所述衬底的正投影重叠。
在一些实施例中，在所述使用栅极材料置换所述牺牲层之后，所述方法还包括：形成覆盖所述存储堆叠层的光刻胶层。以所述光刻胶层和所述第二栅导电层为掩膜，刻蚀存储堆叠层，形成切割沟槽；所述切割沟槽沿第一方向延伸，以将所述顶部选择栅划分出多个区域。在所述切割沟槽内填充切割结构；所述切割结构与所述第二栅导电层接触。去除所述光刻胶层。
在一些实施例中，所述切割沟槽沿所述第一方向延伸的侧壁，由所述第二栅导电层暴露于所述切割沟槽的侧面，及所述存储堆叠层中与所述第二栅导电层对应的膜层暴露于所述切割沟槽的侧面共同限定。
在一些实施例中，在所述第一沟道孔内形成第一沟道结构的过程中，还形成第一沟道填充层；所述第一沟道填充层填充所述第一沟道层内侧的间隙。所述制备方法还包括：刻蚀所述第一沟道填充层，形成第一凹槽；所述第一凹槽暴露所述第一沟道层的部分侧壁；在所述第一凹槽内形成第一连接垫；所述第一连接垫与所述第一沟道层所暴露的侧壁电接触。
再一方面，提供一种三维存储器。包括半导体结构，所述半导体结构为上述任一实施例所述的半导体结构或由上述任一实施例所述的半导体结构的制备方法制备。
可以理解地，本公开的上述实施例提供的半导体结构的制备方法及三维存储器，其所能达到的有益效果可参考上文中半导体结构的有益效果，此处不再赘述。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为根据一些实施例的三维存储器的剖面图；
图2为图1所示的三维存储器中一个存储单元串沿剖面线AA的剖面图；
图3为图1所示的三维存储器中一个存储单元串的等效电路图；
图4为根据一些实施例的半导体结构的剖面图；
图5为根据一些实施例的半导体结构的俯视图；
图6为根据一些实施例的半导体结构的制备方法的制备步骤图；
图7为根据一些实施例的半导体结构的制备方法的制备步骤图；
图8为根据一些实施例的半导体结构的制备方法的制备步骤图；
图9为根据一些实施例的半导体结构的制备方法的制备步骤图；
图10为根据一些实施例的半导体结构的制备方法的制备步骤图；
图11为图5所示的半导体结构的沿剖面线AA＇的剖面图；
图12为图5所示的半导体结构的沿剖面线BB＇的剖面图；
图13为根据一些实施例的半导体结构的制备方法的流程图；
图14为根据一些实施例的半导体结构的制备方法的流程图；
图15为根据一些实施例的半导体结构的制备方法的流程图；
图16为根据一些实施例的半导体结构的制备方法的流程图；
图17为根据一些实施例的半导体结构的制备方法的流程图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
在本公开的内容中，“在……上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。
术语“三维存储器”是指，在衬底的主表面上阵列布置，且沿垂直于衬底的方向延伸的存储单元晶体管串(在本文中被称为“存储单元串”，例如NAND存储单元串)，所形成的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底的主表面(即横向表面)。
如本公开所使用的，一个部件(例如，层、结构或器件)是在半导体器件(例如，三维存储器)的另一部件(例如，层、结构或器件)“上”、“上方”还是“下方”，是当衬底在第三方向Z(参照图1，即器件厚度方向)上位于半导体器件的最低平面中时，在第三方向Z上相对于半导体器件的衬底确定的。在整个本公开内容中，应用了相同的概念来描述空间关系。
请参见图1～图4，图1为本公开一些实施例提供的三维存储器100的立体结构示意图，图2为图1中三维存储器100的一个存储单元串沿剖面线AA＇的截面图，图3为图1中三维存储器100的一个存储单元串的等效电路图，图4为本公开一些实施例提供的半导体结构的剖面图。
如图1和图4所示，三维存储器100包括衬底10和形成在衬底10上的存储堆叠层20。存储堆叠层20具有台阶形貌，包括多层交替设置的多层第一栅导电层21和多层电介质层22(图1中未示出)。沿第三方向Z(垂直于衬底10的方向)，多层第一栅导电层21中位于最下方的至少一层第一栅导电层21被构造为底部选择栅SGS，图1中以一层第一栅导电层21被构造为底部选择栅SGS进行示意；多层第一栅导电层21中位于最上方的至少一层第一栅导电层21被构造为顶部选择栅SGD，图1中以一层第一栅导电层21被构造为顶部选择栅SGD进行示意；多层第一栅导电层21中位于中间层的至少一层第一栅导电层21被构造为字线层WL(即中层控制栅)，图1中以4层第一栅导电层21被构造为字线层WL进行示意。
如图1和图2所示，三维存储器100还包括沿第三方向Z贯穿顶部选择栅SGD、字线层WL和底部选择栅SGS的沟道结构30阵列。沟道结构30将各顶部选择栅SGD、字线层WL和底部选择栅SGS串接起来，形成存储单元串40。
参见图3，存储单元串40的第一端连接至位线BL，第二端连接至源极线SL。也就是说，存储单元串40包括在第一端和第二端之间串联连接的多个晶体管，多个晶体管包括至少一个顶部选择晶体管Q1、至少一个存储晶体管M和至少一个底部选择晶体管Q2。
结合图1，顶部选择晶体管Q1的栅极(顶部选择栅SGD)连接至串选择线SSL，底部选择晶体管Q2的栅极(底部选择栅SGD)连接至地选择线GSL。存储晶体管M的栅极(字线层WL)分别连接至相应的字线(字线WL1至WL4中的一条)。
在一些实施例中，顶部选择栅SGD由栅线缝隙分割成不同的栅线。同一行的多个沟道结构30对应的顶部选择栅SGD的栅线共同连接至同一条串选择线SSL(串选择线SSL1至SSL4中的一条)。
在一些实施例中，字线层WL由栅线缝隙分割成不同的栅线。同一层面的字线层WL的栅线经由各自对应的第一导电通道101与对应的互连层102电连接，然后经由第二导电通道103与对应的字线(字线WL1至WL4中的一条)电连接。
在一些实施例中，底部选择栅SGD由栅线缝隙分割成不同的栅线。底部选择栅SGD的栅线经由各自对应的第一导电通道101与对应的互连层102电连接，然后经由第二导电通道103连接至同一条地选择线GSL。
在写入操作中，存储单元串40利用富雷-诺特海姆(Fowler-Nordheim，简称FN)隧穿效率将数据写入存储晶体管M中的选定存储晶体管。
示例性地，选定存储晶体管为图3中的第二存储晶体管M2，参见图1～图3，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应地选择线GSL的底部选择晶体管Q2断开；串选择线SSL偏置到高电压VDD，使得对应串选择线SSL的顶部选择晶体管Q1导通。然后，位线BL2接地，字线WL2偏置于编程电压VPG，例如，20V左右。其余的字线(字线WL1、WL3和WL4)偏置于低电压VPS1。由于只有第二存储晶体管M2的字线WL2的电压高于隧穿电压，因此，数据转变成电荷存储于存储晶体管M2中。
在读取操作中，存储单元串40根据存储晶体管M中的选定存储晶体管的导通状态判断存储的电荷量，从而获得该电荷量表征的数据。
示例性地，选定存储晶体管为图3中的第二存储晶体管M2，参见图1～图3，字线WL2偏置于读取电压VRD，其余的字线(字线WL1、WL3和WL4)偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与存储的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。其中，第一存储晶体管M1、第三存储晶体管M3和第四存储晶体管M4始终处于导通状态，因此，存储单元串40的导通状态取决于第二存储晶体管M2的导通状态。此时，控制电路根据位线BL和源极线SL上检测的电信号，判断第二存储晶体管M2的导通状态，从而获得第二存储晶体管M2中存储的数据。
在一些相关技术中，衬底上的第一栅导电层的材料均为钨，贯穿顶部选择栅、字线层和底部选择栅的沟道结构一致，均包括阻挡层、存储层、隧穿层和沟道层。
在另一些相关技术中，顶部选择栅的材料为掺杂多晶硅，这样贯穿顶部选择栅的沟道结构可以仅包括栅介质层和沟道层，即构造简单的金属氧化物半导体(Metal-Oxide-Semiconductor，简称MOS)管。
但是，在第一个相关技术中，贯穿顶部选择栅的沟道结构需要沉积阻挡层、存储层和隧穿层堆叠结构的工艺，成本较高；在第二个相关技术中，顶部选择栅的电阻率较高，会产生RC延迟，增加功耗。
基于此，请参见图4，本公开的一些实施例提供了一种半导体结构200，半导体结构200包括衬底10、存储堆叠层20和第一沟道结构31。
需要说明的是，衬底10可由硅、硅锗、锗和绝缘体上硅薄膜中的至少一者制成，本公开不限于此。
参见图1和图4，存储堆叠层20设置于衬底10上，存储堆叠层20包括交替设置的多层第一栅导电层21和多层电介质层22(图1中未示意出)。其中，沿衬底10的厚度方向且远离衬底10(第三方向Z)，多层第一栅导电层21依次包括至少一层底部选择栅SGS，至少一层字线层WL和至少一层顶部选择栅SGD。图1中以多层第一栅导电层21依次包括一层底部选择栅SGS，4层字线层WL和一层顶部选择栅SGD为例进行示意。
需要说明的是，电介质层22的材料包括绝缘材料。示例性地，电介质层22的材料包括硅氧化物和/或硅氮化物。例如，电介质层22的材料包括二氧化硅和/或氮化硅。
为了减少编程干扰以及防止漏电，多层第一栅导电层21通常包括多层顶部选择栅SGD，以减少编程干扰以及降低漏电的风险，从而保持有效编程电压。图4中以多层第一栅导电层21包括4层顶部选择栅SGD为例。
其中，参见图4，存储堆叠层20具有贯穿所有的顶部选择栅SGD的第一沟道孔CH1(参见图8)。需要说明的是，第一沟道孔CH1(参见图8)的形状可以为柱形。示例性地，参见图5，第一沟道孔CH1(参见图8)的形状可以为圆柱形或棱柱形，本公开不限于此。
如图4所示，第一沟道结构31设置于第一沟道孔CH1内，第一沟道结构31包括第二栅导电层316、栅介质层311和第一沟道层312，第二栅导电层316覆盖第一沟道孔CH1(参见图8)的侧壁，且在第一沟道孔CH1(参见图8)内与顶部选择栅SGD连接。在这种情况下，第一栅导电层21与第二栅导电层316可以用不同的材料制成。栅介质层311设置于第二栅导电层316背离第一沟道孔CH1(参见图8)的侧壁的一侧，第一沟道层312设置于栅介质层311背离第二栅导电层316的一侧，以形成顶部选择晶体管Q1。
这样的话，第一沟道结构31由第二栅导电层316、栅介质层311和第一沟道层312构成。也就是说，由于顶部选择晶体管Q1无需存储功能，顶部选择晶体管Q1可以被构造为简单的MOS管，制作成本较低。
需要说明的是，栅介质层311的材料包括氧化硅，本公开不限于此。第一沟道层312的材料包括半导体材料。示例性地，第一沟道层312的材料包括多晶硅和/或单晶硅。
由上述可知，本公开的上述实施例提供的半导体结构200，第一沟道孔CH1内设有第二栅导电层316，且第二栅导电层316覆盖第一沟道孔CH1的侧壁，且与顶部选择栅SGD电连接。在这种情况下，第一沟道结构31由第二栅导电层316、栅介质层311和第一沟道层312构成。也就是说，由于顶部选择晶体管Q1无需存储功能，顶部选择晶体管Q1可以被构造为简单的MOS管，从而可以避免第一沟道孔CH1内沉积阻挡层、存储层和隧穿层堆叠结构的工艺，降低成本。此外，第一栅导电层21与第二栅导电层316可以用不同的材料制成，例如，第一栅导电层21可以采用电阻较低的材料制成，以降低RC延迟，减小功耗；栅导电层316可以采用功函数较大的材料制成，以满足顶部选择晶体管Q1的预设阈值电压。
其中，第一栅导电层21的材料可以包括金属；例如，第一栅导电层21的材料包括钨、钴、铜、铝中的至少一种，本公开并不仅限于此。第二栅导电层316的材料的功函数大于4.6eV；示例性地，第二栅导电层316的材料包括金属、硼掺杂多晶硅、镓掺杂多晶硅、铟掺杂多晶硅中的至少一种，本公开并不仅限于此；例如，第二栅导电层316的材料为硼掺杂多晶硅，硼掺杂多晶硅的掺杂浓度为1e18～5e21atoms/cm3。
需要说明的是，参见图1，衬底10在X-Y平面中延伸，第一方向X和第二方向Y例如是衬底10平面中的两个正交方向：第一方向X为字线(字线WL1至WL4中的一条)的延伸方向，第二方向Y为位线BL的延伸方向。第三方向Z垂直于衬底10，即垂直于X-Y平面。
在一些实施例中，如图4所示，第一沟道结构31还包括第一沟道填充层313和第一连接垫314。第一沟道填充层313填充第一沟道层312内侧的间隙，以减轻结构应力。第一连接垫314设置于第一沟道填充层313远离衬底10的一侧，第一连接垫314与第一沟道层312电连接，以便于后续工艺中的第一沟道层312与位线BL电连接。
需要说明的是，第一沟道填充层313的材料包括绝缘材料，例如，第一沟道填充层313的材料包括二氧化硅。第一连接垫314的材料包括导电材料，例如，第一连接垫314的材料包括金属和/或掺杂多晶硅。
在此基础上，如图4所示，沿衬底10的厚度方向，第一沟道填充层313的高度小于第一沟道层312的高度，以形成第一凹槽315(参见图9)，第一凹槽315暴露第一沟道层312的部分内壁。第一连接垫314设置于第一凹槽315内，且与第一沟道层312所暴露的侧壁电接触，以使第一连接垫314与第一沟道层312电连接。
在一些实施例中，如图4所示，存储堆叠层20还具有贯穿至少一层字线层WL和至少一层底部选择栅SGD的第二沟道孔CH2(参见图6)，第二沟道孔CH2与第一沟道孔CH1连通。其中，第二沟道孔CH2(参见图6)的形状可以为柱形。示例性地，参见图5，第二沟道孔CH2(参见图6)的形状可以为圆柱形或棱柱形，本公开不限于此。需要说明的是，第一沟道孔CH1(参见图8)的形状与第二沟道孔CH2(参见图6)的形状相同。
如图2和图4所示，半导体结构200还包括第二沟道结构32，第二沟道结构32设置于第二沟道孔CH2(参见图6)内，第二沟道结构32包括依次设置的存储功能层320和第二沟道层324，第二沟道层324的一端与第一沟道层312电连接，另一端与衬底10电连接，存储功能层320和第二沟道层324均与第二栅导电层316电绝缘。需要说明的是，第二沟道层324的材料包括半导体材料。示例性地，第二沟道层324的材料包括多晶硅和/或单晶硅。
在一些实施例中，参见图4和图8，第二沟道结构32还包括绝缘垫329，绝缘垫329设置于存储功能层320远离衬底10的一侧，存储功能层320在衬底10上的正投影，以及第二栅导电层316在衬底10上的正投影，均位于绝缘垫329在衬底10上的正投影内，以使存储功能层320与第二栅导电层316电绝缘。
需要说明的是，绝缘垫329的材料包括绝缘材料；示例性地，绝缘垫329的材料包括硅氧化物和/或硅氮化物；例如，绝缘垫329的材料包括二氧化硅，本公开不限于此。
在一些实施例中，如图4所示，存储功能层320包括依次设置的阻挡层321、存储层322和隧穿层323。阻挡层321覆盖第二沟道孔CH2的侧壁，以阻挡电荷传递到第一栅导电层21；存储层322覆盖阻挡层321，用于存储电荷；隧穿层323覆盖存储层322。在这种情况下，在写入操作中，当字线(字线WL1至WL4中的任一条)电压高于隧穿电压时，第二沟道层324的电子，经由隧穿层323到达存储层322，从而将数据转变成电荷存储于对应的存储晶体管M的存储层322中。
其中，阻挡层321可以包括一层，例如，阻挡层321包括SiO2层；阻挡层321也可以包括多层，例如，阻挡层321包括SiO2和Al2O3叠层。存储层322可以包括一层，例如，存储层322包括SiN层；存储层322也可以包括多层，例如，存储层322包括SiN、SiON、SiN叠层。隧穿层323可以包括多层，例如，隧穿层323包括SiO、SiON、SiO叠层。
在一些实施例中，参见图4、图6和图8，第一沟道孔CH1延伸至至少一层字线层WL与至少一层顶部选择栅SGD之间的电介质层22内，也即第一沟道结构31延伸至至少一层字线层WL与至少一层顶部选择栅SGD之间的电介质层22内，以降低制作过程中第二栅导电层316与第二沟道层324及字线层WL电连接的风险。
在一些实施例中，参见图4，至少一层字线层WL与至少一层顶部选择栅SGD之间的电介质层22的厚度，大于存储堆叠层20中其他的电介质层22的厚度，以减少编程干扰。此外，至少一层字线层WL与至少一层顶部选择栅SGD之间的电介质层22可以采用包括两层，一层覆盖字线层WL，且随着字线层WL对应的存储堆叠层20的部分共同制作，另一层被顶部选择栅SGD覆盖，且随着顶部选择栅SGD对应的存储堆叠层20的部分共同制作，从而降低制作过程中第二栅导电层316与第二沟道层324电连接的风险。
在一些实施例中，参见图4，上述第二沟道层324在衬底10上的正投影与第二栅导电层316在衬底10上的正投影相分离，以使第二沟道层324与第二栅导电层316电绝缘。示例性地，第二沟道层324在衬底10上的正投影，位于第二栅导电层316的内边界在衬底10上的正投影内，以避免第二沟道层324与第二栅导电层316接触形成电连接，并且由于栅介质层311的材料为绝缘材料，因此可以保证第二沟道层324与第二栅导电层316之间电绝缘。
在一些实施例中，如图2和图4所示，第二沟道结构32还包括第二沟道填充层325和第二连接垫326。第二沟道填充层325填充第二沟道层324内侧的间隙，以减轻结构应力。第二连接垫326设置于第二沟道填充层325远离衬底10的一侧，第二连接垫326与第二沟道层324电连接。在这种情况下，第一沟道层312可以通过第二连接垫326与第二沟道层32电连接，工艺难度低；并且第二连接垫326可以增加第一沟道层312与第二沟道层32电连接的接触面积，提高了第一沟道层312与第二沟道层324电连接的可靠性。
需要说明的是，第二沟道填充层325的材料包括绝缘材料，例如，第二沟道填充层325的材料包括SiO2。第二连接垫326的材料包括导电材料，例如，第二连接垫326的材料包括金属和/或掺杂多晶硅。
在此基础上，如图4所示，沿衬底10的厚度方向，第二沟道填充层325的高度小于第二沟道层324的高度，以形成第二凹槽327(参见图7)，第二凹槽327暴露第二沟道层324的部分内壁。第二连接垫326设置于第二凹槽327内，且与第二沟道层324所暴露的侧壁电接触，以使第二连接垫326与第二沟道层324电连接。第一沟道层312在衬底10的正投影与第二连接垫326在衬底10的正投影重叠，即第一沟道层312靠近衬底的一端与第二连接垫326电接触，以使第一沟道层312与第二沟道层324通过第二连接垫326电连接。
在另一些实施例中，如图7和图8所示，第二沟道结构32还包括第二沟道填充层325，第二沟道填充层325填充第二沟道层324内侧的间隙。沿衬底10的厚度方向(图1中的第三方向Z)，第二沟道填充层325的高度小于第二沟道层324的高度，以形成第二凹槽327，第二凹槽327暴露第二沟道层324的部分内壁。在这种情况下，第一沟道层312伸入第二凹槽327，且与第二沟道层324所暴露的部分侧壁电接触，以使第一沟道层312与第二沟道层324电连接。
在一些实施例中，如图5和图11所示，存储堆叠层20还具有用于将存储堆叠层20划分成多个存储块的切割沟槽50(图5中未示意出)，切割沟槽50贯穿顶部选择栅SGD，切割沟槽50在平行于衬底10的平面上沿第一方向X延伸，以将至少一层顶部选择栅SGD划分出多个区域。切割沟槽50沿第一方向X(参见图1)延伸的侧壁，由第二栅导电层316暴露于切割沟槽50的侧面，及存储堆叠层20中与第二栅导电层316对应的膜层暴露于切割沟槽50的侧面共同限定。也即，切割沟槽50沿第一方向X延伸的侧壁中，经过第二栅导电层316的部分为弧形面。
在这种情况下，顶部选择栅SGD被划分出多个区域，对各个存储单元串40(参见图1)能够获得更为精确的控制，降低功耗，减少RC延迟。
其中，在形成切割沟槽50的过程中，可以利用第二栅导电层316与光刻胶60(参见图5)同时作为掩膜进行刻蚀，即第二栅导电层316与存储堆叠层20的刻蚀选择比较大，在利用光刻胶60作为掩膜形成切割沟槽50时，不会刻蚀掉第二栅导电层316，避免切割沟槽50减小的问题，降低工艺难度。具体过程可以参考下面的半导体结构200的制作方法，在此不做赘述。
在一些实施例中，如图5、图10和图11所示，半导体结构200还包括切割结构51，切割结构设置于切割沟槽50内。切割结构51与第二栅导电层316暴露于切割沟槽50的侧面，及存储堆叠层20中与第二栅导电层316对应的膜层暴露于切割沟槽50的侧面接触。
需要说明的是，切割结构51的材料包括绝缘材料；示例性地，切割结构51的材料包括SiN、SiO、SiON、SiOCN和SiCN中的至少一种。
如图13所示，本公开的一些实施例还提供了一种半导体结构200(参见图4)的制备方法，包括S1～S2。
S1：参见图8和图13，制备中间半导体结构210。
上述步骤中，中间半导体结构210包括衬底10、中间堆叠层201和第二沟道结构32。中间堆叠层201设置于衬底10上，包括交替设置的多层牺牲层24和多层电介质层22，沿衬底10的厚度方向(第三方向Z)且远离衬底10，多层牺牲层24依次包括至少一层字线牺牲层和至少一层顶部选择栅牺牲层。其中，中间堆叠层201具有第一沟道孔CH1和第二沟道孔CH2(参见图6)，第一沟道孔CH1贯穿顶部选择栅牺牲层。
需要说明的是，电介质层22的材料包括硅氧化物和/或硅氮化物，牺牲层24的材料包括硅、硅氧化物、硅碳化物和硅氮化物中的至少一种。其中，在电介质层22的材料与牺牲层24的材料不同。
S2：参见图8、图9和图13，在第一沟道孔CH1内形成第一沟道结构31。
上述步骤中，第一沟道结构31包括第二栅导电层316、栅介质层311和第一沟道层312，第二栅导电层316覆盖第一沟道孔CH1的侧壁，栅介质层311设置于第二栅导电层316背离第一沟道孔CH1(参见图8)的侧壁的一侧，第一沟道层312设置于栅介质层311背离第二栅导电层316的一侧，第一沟道层312与第二沟道层324电连接，存储功能层320和第二沟道层324均与第二栅导电层316电绝缘。
其中，第二栅导电层316可以采用沉积工艺在第一沟道孔CH1内沉积硼掺杂多晶硅，然后刻蚀掉第一沟道孔CH1底部的硼掺杂多晶硅，从而形成覆盖第一沟道孔CH1的侧壁的第二栅导电层316。
此外，可以采用沉积工艺在第一沟道孔CH1内的第二栅导电层316的内侧先沉积氧化硅，再刻蚀掉第一沟道孔CH1底部的氧化硅，从而形成设置于第二栅导电层316的内侧的栅介质层311。然后，采用沉积工艺在第一沟道孔CH1内的栅介质层311的内侧先沉积多晶硅，再刻蚀掉第一沟道孔CH1底部的多晶硅，从而形成设置于栅介质层311内侧的第一沟道层312。
在一些实施例中，在S2之后，如图13所示，半导体结构200的制备方法还包括S3。
S3：参见图10、图11和图13，使用栅极材料置换牺牲层24，形成第一栅导电层21。
上述步骤中，置换字线牺牲层的第一栅导电层21为字线层WL，置换顶部选择栅牺牲层的第一栅导电层21为顶部选择栅SGD；第二栅导电层316与顶部选择栅SGD连接，例如第二栅导电层316与顶部选择栅SGD接触电连接。
示例性地，移除牺牲层24，并用金属层211和包覆金属层211的高介电常数层212替换牺牲层24。高介电常数层212可以由氧化铝、氧化铪、氧化钽中的至少一种与高介电常数的材料制成。金属层211可以由钨和/或钴制成。
需要说明的是，参见图10，上述牺牲层24可以并非同时置换，例如可以先置换第二子中间堆叠层202所包括的牺牲层24，再置换第一子中间堆叠层203所包括的牺牲层24。
在一些实施例中，在S2的过程中，还形成第一沟道填充层313。第一沟道填充层313填充第一沟道层312内侧的间隙。其中，第一沟道填充层313可以在形成第一沟道层312后，通过沉积工艺形成。在此基础上，如图14所示，半导体结构200的制备方法还包括S21～S22。
S21：参见图9和图14，刻蚀第一沟道填充层313，形成第一凹槽315。
上述步骤中，第一凹槽315暴露第一沟道层312的部分侧壁。
S22：参见图9、图10和图14，在第一凹槽315内形成第一连接垫314。
上述步骤中，第一连接垫314与第一沟道层312所暴露的部分侧壁电接触，以便于第一沟道层312与位线BL电连接。示例性地，在第一凹槽315内通过沉积以及离子掺杂工艺形成掺杂多晶硅，即为第一连接垫314。
在一些实施例中，如图15所示，上述S1包括S11～S13。
S11：参见图6和图15，在衬底10上形成第二子中间堆叠层202。
上述步骤中，第二子中间堆叠层202包括交替设置的多层牺牲层24和多层电介质层22。第二子中间堆叠层202的多层牺牲层24包括至少一层字线牺牲层。需要说明的是，第二子中间堆叠层202的多层牺牲层24还可以包括至少一层底部选择栅牺牲层，底部选择栅牺牲层位于字线牺牲层与衬底10之间。此时，上述S3中置换底部选择栅牺牲层的第一栅导电层21为底部选择栅SGS。
S12：参见图8和图15，在第二子中间堆叠层202远离衬底10的一侧形成第一子中间堆叠层203。
上述步骤中，第一子中间堆叠层203包括交替设置的至少一层顶部选择栅牺牲层和至少一层电介质层22。
需要说明的是，第一子中间堆叠层203靠近衬底10的电介质层22覆盖第二子中间堆叠层202远离衬底10的电介质层22。
S13：参见图8和图15，形成贯穿至少一层顶部选择栅牺牲层的第一沟道孔CH1。
上述步骤中，可以采用刻蚀的方法形成第一沟道孔CH1。
在一些实施例中，如图15所示，在S11与S12之间，上述S1还包括S14～S15。
S14：参见图6和图15，形成贯穿至少一层字线牺牲层和至少一层底部选择栅牺牲层的第二沟道孔CH2。
上述步骤中，可以采用刻蚀的方法形成第二沟道孔CH2。其中，第一沟道孔CH1与第二沟道孔CH2(参见图6)连通。需要说明的是，第一沟道孔CH1与第二沟道孔CH2的形状相同，尺寸可以不同。此外，第一沟道孔CH1与第二沟道孔CH2同轴设置。
S15：参见图7和图15，在第二沟道孔CH2内形成第二沟道结构32。
上述步骤中，第二沟道结构32包括依次设置的存储功能层320和第二沟道层324。其中，第二沟道层324与第一沟道层312电连接，存储功能层320和第二沟道层324均与第二栅导电层21电绝缘。
示例性地，参见图7，存储功能层320包括依次设置的阻挡层321、存储层322和隧穿层323。在形成第二沟道结构32时，首先，可以采用沉积工艺在第二沟道孔CH2(参见图6)内的先沉积SiO2，再刻蚀掉第二沟道孔CH2(参见图6)底部的SiO2，从而形成覆盖第二沟道结构32的侧壁的阻挡层321。然后，采用沉积工艺在第二沟道孔CH2(参见图6)内的阻挡层321的内侧先沉积SiN，再刻蚀掉第二沟道孔CH2(参见图6)底部的SiN，从而形成覆盖阻挡层321的存储层322。再然后，采用沉积工艺在第二沟道孔CH2(参见图6)内的存储层322的内侧先沉积SiO、SiON、SiO叠层，再刻蚀掉第二沟道孔CH2(参见图6)底部的SiO、SiON、SiO叠层，从而形成覆盖存储层322的隧穿层323。最后，采用沉积工艺在隧穿层323的内侧沉积多晶硅，从而形成第二沟道层324。
在一些实施例中，在S15的过程中，参见图8和图9，还形成绝缘垫329，绝缘垫329设置于存储功能层320远离衬底10的一侧，存储功能层320在衬底10上的正投影，以及第二栅导电层316在衬底10上的正投影，均位于绝缘垫329在衬底10上的正投影内，以使存储功能层320与第二栅导电层316电绝缘。
其中，在形成存储功能层320和第二沟道层324之后，首先，可以刻蚀存储功能层320，使得存储功能层320远离衬底10的一侧低于第二沟道层324远离衬底10的一侧，形成第三凹槽328；然后，在第三凹槽328内形成绝缘垫329。示例性地，在第二凹槽327内通过沉积绝缘材料，形成绝缘垫329。
在一些实施例中，在S15的过程中，还形成第二沟道填充层325。第二沟道填充层325填充第二沟道层324内侧的间隙。其中，第二沟道填充层325可以在形成第二沟道层324后，通过沉积工艺形成。在此基础上，如图16所示，半导体结构200的制备方法还包括S151～S152。
S151：参见图7和图16，刻蚀第二沟道填充层325，形成第二凹槽327。
上述步骤中，第二凹槽327暴露第二沟道层324的部分侧壁。
S152：参见图7、图8和图16，在第二凹槽327内形成第二连接垫326。
上述步骤中，第二连接垫326与第二沟道层324所暴露的部分侧壁电接触，且第一沟道层312在衬底10的正投影与第二连接垫326在衬底10的正投影重叠，即第一沟道层312靠近衬底的一端与第二连接垫326电接触，以使第一沟道层312与第二沟道层324通过第二连接垫326电连接。示例性地，在第二凹槽327内通过沉积以及离子掺杂工艺形成掺杂多晶硅，形成的掺杂多晶硅即为第二连接垫326。
在一些实施例中，在S3之后，如图17所示，半导体结构200的制备方法还包括S4～S7。
S4：参见图11、图12和图17，形成覆盖存储堆叠层20的光刻胶层60。
上述步骤中，光刻胶层60暴露多个沿第一方向X延伸的区域，以初步限定切割沟槽50的刻蚀区域。
S5：参见图11、图12和图17，以光刻胶层60和第二栅导电层316为掩膜，刻蚀存储堆叠层20，形成切割沟槽50。
上述步骤中，切割沟槽50沿第一方向X延伸，以将顶部选择栅SGD划分出多个区域。切割沟槽50沿第一方向X延伸的侧壁，由第二栅导电层316暴露于切割沟槽50的侧面，及存储堆叠层20中与第二栅导电层316对应的膜层暴露于切割沟槽50的侧面共同限定。也即，切割沟槽50沿第一方向X延伸的侧壁中，经过第二栅导电层316的部分为弧形面。
S6：参见图11、图12和图17，在切割沟槽50内填充切割结构51。
上述步骤中，切割结构51与第二栅导电层316暴露于切割沟槽50的侧面，及存储堆叠层20中与第二栅导电层316对应的膜层暴露于切割沟槽50的侧面接触。其中，可以采用沉积工艺在切割沟槽50填充SiCN，以形成切割结构51。
S7：去除光刻胶层60。
需要说明的是，S6与S7的顺序在此不做限定，可以先执行S6，再执行S7；也可以先执行S7，再执行S6。
以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (24)

1.一种半导体结构，其特征在于，包括：
衬底；
设置于所述衬底上的存储堆叠层，所述存储堆叠层包括交替设置的多层第一栅导电层和多层电介质层；沿所述衬底的厚度方向且远离所述衬底，所述多层第一栅导电层依次包括至少一层字线层和至少一层顶部选择栅；所述存储堆叠层具有贯穿所述至少一层顶部选择栅的第一沟道孔；以及，
设置于所述第一沟道孔内的第一沟道结构，所述第一沟道结构包括第二栅导电层、栅介质层和第一沟道层，所述第二栅导电层覆盖所述第一沟道孔的侧壁，且与所述至少一层顶部选择栅连接；所述栅介质层设置于所述第二栅导电层背离所述第一沟道孔的侧壁的一侧，所述第一沟道层设置于所述栅介质层背离所述第二栅导电层的一侧。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一栅导电层的材料包括金属，所述第二栅导电层的材料的功函数大于4.6eV。
3.根据权利要求1所述的半导体结构，其特征在于，所述存储堆叠层还具有贯穿所述至少一层字线层和至少一层底部选择栅的第二沟道孔，所述第二沟道孔与所述第一沟道孔连通；
所述半导体结构还包括：
设置于所述第二沟道孔内的第二沟道结构，所述第二沟道结构包括依次设置的存储功能层和第二沟道层，所述第二沟道层的一端与所述第一沟道层电连接，另一端与所述衬底电连接；所述存储功能层和所述第二沟道层均与所述第二栅导电层电绝缘。
4.根据权利要求3所述的半导体结构，其特征在于，所述第二沟道层在所述衬底上的正投影与所述第二栅导电层在所述衬底上的正投影相分离。
5.根据权利要求3所述的半导体结构，其特征在于，所述第二沟道结构还包括：
设置于所述存储功能层远离所述衬底的一侧的绝缘垫，所述存储功能层在所述衬底上的正投影，以及所述第二栅导电层在所述衬底上的正投影，均位于所述绝缘垫在所述衬底上的正投影内。
6.根据权利要求3所述的半导体结构，其特征在于，所述第二沟道结构还包括：
第二沟道填充层，设置于所述第二沟道层内侧的间隙；
设置于所述第二沟道填充层远离所述衬底的一侧的第二连接垫，所述第二连接垫与所述第二沟道层电连接。
7.根据权利要求6所述的半导体结构，其特征在于，沿所述衬底的厚度方向，所述第二沟道填充层的高度小于所述第二沟道层的高度，以形成第二凹槽，所述第二凹槽暴露所述第二沟道层的部分侧壁；
所述第二连接垫设置于所述第二凹槽内，且与所述第二沟道层所暴露的侧壁电接触，所述第一沟道层在所述衬底的正投影与所述第二连接垫在所述衬底的正投影重叠。
8.根据权利要求3所述的半导体结构，其特征在于，所述第二沟道结构还包括：
第二沟道填充层，填充所述第二沟道层内侧的间隙；沿所述衬底的厚度方向，所述第二沟道填充层的高度小于所述第二沟道层的高度，以形成第二凹槽，所述第二凹槽暴露所述第二沟道层的部分侧壁；
所述第一沟道层伸入所述第二凹槽，且与所述第二沟道层所暴露的侧壁电接触。
9.根据权利要求1～8中任一项所述的半导体结构，其特征在于，所述存储堆叠层还具有贯穿所述至少一层顶部选择栅的切割沟槽，所述切割沟槽在平行于所述衬底的平面上沿第一方向延伸，以将所述至少一层顶部选择栅划分出多个区域；所述切割沟槽沿所述第一方向延伸的侧壁，由所述第二栅导电层暴露于所述切割沟槽的侧面，及所述存储堆叠层中与所述第二栅导电层对应的膜层暴露于所述切割沟槽的侧面共同限定；
所述半导体结构还包括：
切割结构，设置于所述切割沟槽内；所述切割结构与所述第二栅导电层暴露于所述切割沟槽的侧面，及所述存储堆叠层中与所述第二栅导电层对应的膜层暴露于所述切割沟槽的侧面接触。
10.根据权利要求9所述的半导体结构，其特征在于，所述第一沟道结构在所述衬底上的正投影，位于所述第二沟道结构在所述衬底上的正投影内。
11.根据权利要求3所述的半导体结构，其特征在于，所述第一沟道结构延伸至所述至少一层字线层与所述至少一层顶部选择栅之间的电介质层内。
12.根据权利要求11所述的半导体结构，其特征在于，所述至少一层字线层与所述至少一层顶部选择栅之间的电介质层的厚度，大于所述存储堆叠层中其他的电介质层的厚度。
13.根据权利要求1所述的半导体结构，其特征在于，所述第一沟道结构还包括：
第一沟道填充层，设置于所述第一沟道层内侧的间隙；
设置于所述第一沟道填充层远离所述衬底的一侧的第一连接垫，所述第一连接垫与所述第一沟道层电连接。
14.根据权利要求13所述的半导体结构，其特征在于，沿所述衬底的厚度方向，所述第一沟道填充层的高度小于所述第一沟道层的高度，以形成第一凹槽，所述第一凹槽暴露所述第一沟道层的部分侧壁；
所述第一连接垫设置于所述第一凹槽内，且与所述第一沟道层所暴露的侧壁电接触。
15.一种半导体结构的制备方法，其特征在于，包括：
制备中间半导体结构；所述中间半导体结构包括：衬底；设置于所述衬底上的中间堆叠层，所述中间堆叠层包括交替设置的多层牺牲层和多层电介质层，沿所述衬底的厚度方向且远离所述衬底，所述多层牺牲层依次包括至少一层字线牺牲层和至少一层顶部选择栅牺牲层；所述中间堆叠层具有贯穿所述至少一层顶部选择栅牺牲层的第一沟道孔；
在所述第一沟道孔内形成第一沟道结构；所述第一沟道结构包括第二栅导电层、栅介质层和第一沟道层，所述第二栅导电层覆盖所述第一沟道孔的侧壁；所述栅介质层设置于所述第二栅导电层背离所述第一沟道孔的侧壁的一侧，所述第一沟道层设置于所述栅介质层背离所述第二栅导电层的一侧。
16.根据权利要求15所述的制备方法，其特征在于，还包括：
使用栅极材料置换所述牺牲层，形成第一栅导电层；其中，置换所述顶部选择栅牺牲层的第一栅导电层为顶部选择栅，所述第二栅导电层与所述顶部选择栅连接。
17.根据权利要求15所述的制备方法，其特征在于，所述制备中间半导体结构，包括：
在所述衬底形成第二子中间堆叠层，所述第二子中间堆叠层包括交替设置的多层牺牲层和多层电介质层；所述多层牺牲层包括至少一层字线牺牲层；
在所述第二子中间堆叠层远离所述衬底的一侧形成第一子中间堆叠层；所述第一子中间堆叠层包括交替设置的至少一层顶部选择栅牺牲层和至少一层电介质层；
形成贯穿所述至少一层顶部选择栅牺牲层的第一沟道孔。
18.根据权利要求17所述的制备方法，其特征在于，在形成所述第二子中间堆叠层和形成所述第一子中间堆叠层之间，所述制备中间半导体结构，还包括：
形成贯穿所述第二子中间堆叠层的第二沟道孔；所述第二沟道孔与所述第一沟道孔连通；
在所述第二沟道孔内形成所述第二沟道结构；所述第二沟道结构包括依次设置的存储功能层和第二沟道层，所述第二沟道层与所述第一沟道层电连接，所述存储功能层和所述第二沟道层均与所述第二栅导电层电绝缘。
19.根据权利要求18所述的制备方法，其特征在于，在所述第二沟道孔内形成第二沟道结构的过程中，还形成绝缘垫，所述绝缘垫设置于所述存储功能层远离所述衬底的一侧，所述存储功能层在所述衬底上的正投影，以及所述第二栅导电层在所述衬底上的正投影，均位于所述绝缘垫在所述衬底上的正投影内。
20.根据权利要求18所述的制备方法，其特征在于，在所述第二沟道孔内形成第二沟道结构的过程中，还形成第二沟道填充层，所述第二沟道填充层填充所述第二沟道层内侧的间隙；
所述制备方法还包括：
刻蚀所述第二沟道填充层，形成第二凹槽；所述第二凹槽暴露所述第二沟道层的部分侧壁；
在所述第二凹槽内形成第二连接垫；所述第二连接垫与所述第二沟道层所暴露的侧壁电接触，所述第一沟道层在所述衬底的正投影与所述第二连接垫在所述衬底的正投影重叠。
21.根据权利要求16所述的制备方法，其特征在于，在所述使用栅极材料置换所述牺牲层之后，还包括：
形成覆盖所述存储堆叠层的光刻胶层；
以所述光刻胶层和所述第二栅导电层为掩膜，刻蚀存储堆叠层，形成切割沟槽；所述切割沟槽沿第一方向延伸，以将所述顶部选择栅划分出多个区域；
在所述切割沟槽内填充切割结构；所述切割结构与所述第二栅导电层接触；
去除所述光刻胶层。
22.根据权利要求21所述的制备方法，其特征在于，所述切割沟槽沿所述第一方向延伸的侧壁，由所述第二栅导电层暴露于所述切割沟槽的侧面，及所述存储堆叠层中与所述第二栅导电层对应的膜层暴露于所述切割沟槽的侧面共同限定。
23.根据权利要求15所述的制备方法，其特征在于，在所述第一沟道孔内形成第一沟道结构的过程中，还形成第一沟道填充层，所述第一沟道填充层填充所述第一沟道层内侧的间隙；
所述制备方法还包括：
刻蚀所述第一沟道填充层，形成第一凹槽；所述第一凹槽暴露所述第一沟道层的部分侧壁；
在所述第一凹槽内形成第一连接垫；所述第一连接垫与所述第一沟道层所暴露的侧壁电接触。
24.一种三维存储器，其特征在于，包括半导体结构，所述半导体结构为如权利要求1～14中任一项所述的半导体结构或由权利要求15～23中任一项所述的半导体结构的制备方法制备。
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* Cited by examiner, † Cited by third party
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WO2024077595A1 (zh) * 2022-10-14 2024-04-18 长江存储科技有限责任公司 三维存储器及其制造方法、以及存储器系统

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