CN109192735B - 3d存储器件及其制造方法 - Google Patents

3d存储器件及其制造方法 Download PDF

Info

Publication number
CN109192735B
CN109192735B CN201811197283.8A CN201811197283A CN109192735B CN 109192735 B CN109192735 B CN 109192735B CN 201811197283 A CN201811197283 A CN 201811197283A CN 109192735 B CN109192735 B CN 109192735B
Authority
CN
China
Prior art keywords
dielectric layer
layer
memory device
stacked structure
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811197283.8A
Other languages
English (en)
Other versions
CN109192735A (zh
Inventor
张富山
杨号号
张若芳
张勇
薛家倩
李思晢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN201811197283.8A priority Critical patent/CN109192735B/zh
Publication of CN109192735A publication Critical patent/CN109192735A/zh
Application granted granted Critical
Publication of CN109192735B publication Critical patent/CN109192735B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本申请公开了一种3D存储器件及其制造方法。3D存储器件包括：衬底；位于所述衬底上方的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；与所述叠层结构和所述衬底邻接的多层介质层，以及贯穿所述多层介质层的接触孔，其中，所述多层介质层的蚀刻速率不完全相同。该3D存储器件采用具有不同蚀刻速率的介质层来覆盖叠层结构和衬底，并通过设置不同介质层的排列来控制蚀刻速度，有利于在高深宽比蚀刻工艺中对结构顶部关键尺寸和底部关键尺寸进行控制，从而提高3D存储器件的良率和可靠性。

Description

3D存储器件及其制造方法
技术领域
本发明涉及存储器技术领域，更具体地，涉及3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(Single channel formation)结构形成具有存储功能的存储单元串。随着3D存储器件中沿垂直方向堆叠的存储单元层数越来越多，导致后续的假沟道柱(DummyChannel Hole)以及接触孔(Contact Hole)的深宽比(Aspect Ratio,AR)急剧增大，使得假沟道柱和接触孔等由纵向蚀刻过程形成的结构容易出现多种问题，例如扭曲变形、顶部关键尺寸(Critical Dimension,CD)和底部关键尺寸的图形边缘粗糙且尺寸过大或过小等。
期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。
发明内容
鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，其中，采用具有不同蚀刻速率的介质层来覆盖叠层结构和衬底，并通过设置不同介质层的排列来控制蚀刻速度，有利于在高深宽比蚀刻工艺中对结构顶部关键尺寸和底部关键尺寸进行控制，从而提高3D存储器件的良率和可靠性。
根据本发明的一方面，提供了一种3D存储器件，包括：衬底；位于所述衬底上方的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；与所述叠层结构和所述衬底邻接的多层介质层；以及贯穿所述多层介质层的接触孔，其中，所述多层介质层中至少有两层所述介质层的蚀刻速率不相同。
优选地，所述多层介质层中各层所述介质层的蚀刻速率均不相同。
优选地，所述多层介质层的蚀刻速率从下往上依次递增。
优选地，所述多层介质层至少包括第一介质层、第二介质层，所述第二介质层的蚀刻速率大于所述第一介质层的蚀刻速率。
优选地，还包括：第三介质层和第四介质层，所述第一介质层、第二介质层第三介质层和第四介质层的蚀刻速率依次递增。
优选地，所述叠层结构的至少一侧形成台阶结构，使得所述叠层结构中的每一层所述栅极导体的上表面都至少部分被上一层所述栅极导体暴露。
优选地，还包括：假沟道柱，所述假沟道柱贯穿至少部分所述多层介质层以及所述叠层结构中的至少部分所述栅极导体以提供支撑。
根据本发明的另一方面，提供了一种3D存储器件的制造方法，包括：形成位于衬底上方的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；形成与所述叠层结构和所述衬底邻接的多层介质层；以及形成贯穿所述多层介质层的接触孔，其中，所述多层介质层中至少有两层所述介质层的蚀刻速率不相同。
优选地，所述多层介质层中各层所述介质层的蚀刻速率均不相同。
优选地，所述多层介质层的蚀刻速率从下往上依次递增。
优选地，形成所述多层介质层的步骤包括：在所述衬底表面和所述叠层结构的暴露表面依次形成各个所述介质层；在所述多层介质层表面形成阻挡层；形成贯穿所述阻挡层和所述多层介质层的开口，以暴露所述叠层结构的中间区域，所述中间区域用于形成与对应的所述栅极导体相连的沟道柱；以及进行平坦化处理，以去除所述阻挡层并形成所述多层介质层的平坦表面。
优选地，还包括：在所述叠层结构的至少一侧形成台阶结构，使得所述叠层结构中的每一层所述栅极导体的上表面都至少部分被上一层所述栅极导体暴露。
优选地，还包括：形成假沟道柱，所述假沟道柱贯穿至少部分所述多层介质层以及所述叠层结构中的至少部分所述栅极导体以提供支撑。
本发明提供的3D存储器件及其制造方法，在叠层结构台阶化之后，采用不同蚀刻速率的介质层来覆盖叠层结构。在现有技术中，采用介质层覆盖叠层结构，介质层往往仅包括单一蚀刻速率的单层绝缘物质，单一蚀刻速率的单层绝缘物质导致高深宽比(HighAspect Ratio,HAR)结构的蚀刻出现多种问题，包括：结构出现侧向弯曲；顶部关键尺寸和底部关键尺寸相差较大；结构颈缩；结构倾斜等。3D存储器件高深宽比结构对顶部关键尺寸和底部关键尺寸的控制尤其关键，如果顶部关键尺寸过大或者图形边缘粗糙，将劣化图形之间的电学隔离性能；接触孔形成后，相邻图形间可能产生短路，造成良率损失。如果底部关键尺寸过小，会造成接触电阻过高,直接影响电学接触性能。
本发明实施例提供的3D存储器件及其制造方法，由于采用不同蚀刻速率的介质层来覆盖叠层结构，使材料的蚀刻速率自上而下依次递减，有利于提高对高深宽比蚀刻结构顶部关键尺寸和底部关键尺寸的形成过程的控制程度，进一步使得顶部关键尺寸和底部关键尺寸具有高精度的图形边缘，提高了3D存储器件的电学隔离性能和电学接触性能，避免了短路和接触电阻过高等现象的发生，整体上提高了3D存储器件的良率和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。
图2示出根据本发明实施例的3D存储器件的透视图。
图3a至3j示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(Single channel formation)结构形成具有存储功能的存储单元串。随着3D存储器件中沿垂直方向堆叠的存储单元层数越来越多，导致后续的假沟道柱(DummyChannel Hole)以及接触孔(Contact Hole)的深宽比(Aspect Ratio,AR)急剧增大，使得假沟道柱和接触孔的蚀刻容易出现多种问题，包括：结构出现侧向弯曲；顶部关键尺寸和底部关键尺寸相差较大；结构颈缩；结构倾斜等。3D存储器件高深宽比(High Aspect Ratio,HAR)结构对顶部关键尺寸和底部关键尺寸的控制尤其关键，如果顶部关键尺寸过大或者图形边缘粗糙，将劣化图形之间的电学隔离性能；接触孔形成后，相邻图形间可能产生短路，造成良率损失。如果底部关键尺寸过小，会造成接触电阻过高,直接影响电学接触性能。
本申请的发明人注意到上述影响3D存储器件的良率和可靠性的问题，因而提出进一步改进的3D存储器件及其制造方法。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。
在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。
在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的外延层和阻挡介质层以及存储晶体管M1至M4的外延层和阻挡介质层。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)161分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。
存储晶体管M1和M4的栅极导体121分别连接至相应的字线。如果存储晶体管M1和M4的栅极导体121由栅线缝隙171分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙171分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。
假沟道柱140与沟道柱110的内部结构可以相同或不同，并且至少穿过栅叠层结构中的至少一部分栅极导体。在最终的3D存储器件中，假沟道柱140并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱131没有形成有效的存储单元。
图3a至3j示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。
该方法开始于已经在半导体衬底101上形成绝缘叠层结构的半导体结构，如图3a所示。
半导体结构包括半导体衬底101及其上的绝缘叠层结构。该绝缘叠层结构包括交替堆叠的多个层间绝缘层151和多个牺牲层152。在该实施例中，半导体衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。
为了形成从栅极导体到达字线的导电通道，多个牺牲层152例如图案化为台阶状，即，每个牺牲层152的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层152的图案化步骤之后，将采用介质层覆盖绝缘叠层结构。如下文所述，牺牲层152将替换成栅极导体，栅极导体进一步连接至字线。
为了便于对3D存储器件中的存储单元进行编程操作，在半导体衬底101中形成多个阱区以及用于驱动选择晶体管和存储晶体管的CMOS电路(未示出)。所述多个阱区例如包括深N阱102、位于深N阱102中的高压P阱103、与高压P阱103相邻接的高压N阱105、位于高压P阱103中的P+掺杂区104、位于高压N阱105中的N+掺杂区106。在该实施例中，高压P阱103作为沟道柱的公共源区，高压N阱105用于对公共源区的预充电，P+掺杂区104和N+掺杂区106分别作为接触区以减小接触电阻。该高压P阱103作为多个沟道柱的公共源区，因此位于绝缘叠层结构的下方。
进一步地，在半导体结构上形成第一层介质层161，如图3b所示。
第一层介质层161例如包括氮化硅、氧化硅、氮氧化硅、磷硅玻璃、硼硅玻璃、硼磷硅玻璃、未掺杂的硅玻璃之一或其任意组合，在该实施例中，例如采用原子层沉积(AtomicLayer Deposition,ALD)，物理气相沉积(Physical Vapor Deposition,PVD)或化学气相沉积(Chemical Vapor Deposition,CVD)，优选的采用等离子体化学气相沉积，形成第一层介质层161，第一层介质层161例如为氧化硅。
进一步地，在第一层介质层161上依次形成多层介质层，多层介质层的蚀刻速率依次增加，如图3c至3e所示。
在该实施例中，形成了第二层介质层162、第三层介质层163和第四层介质层164，第一层介质层161、第二层介质层162、第三层介质层163和第四层介质层164的蚀刻速率依次递增。第二层介质层162、第三层介质层163和第四层介质层164例如包括氮化硅、氧化硅、氮氧化硅、磷硅玻璃、硼硅玻璃、硼磷硅玻璃、未掺杂的硅玻璃之一或其任意组合，形成方法例如采用原子层沉积(ALD)，物理气相沉积(PVD)或化学气相沉积(CVD)，优选的方法包括等离子体化学气相沉积。在替代的实施例中，还可以形成第二层介质层162、第三层介质层163和第四层介质层164中的一种或两种，或者形成更多层的介质层，例如四层，五层或更多层，多层介质层的蚀刻速率自上往下依次递减。
多层介质层中，最后沉积的一层介质层的表面到半导体衬底101的距离不低于绝缘叠层结构的表面到半导体衬底101的距离。在该实施例中，第四层介质层164的表面到半导体衬底101的距离不低于绝缘叠层结构的表面到半导体衬底101的距离。
优选地，在半导体结构上方形成多层介质层之后，还包括对多层介质层进行热退火处理，使得多层介质层之间的边界消失。
进一步地，在多层介质层表面形成阻挡层165，如图3f所示。
在该实施例中，阻挡层165例如为氮化硅，形成方法例如采用原子层沉积(ALD)，物理气相沉积(PVD)或化学气相沉积(CVD)。阻挡层165作为后续工艺中化学机械抛光(Chemical Mechanical Polishing,CMP)的停止层。
进一步地，在绝缘叠层结构的中间区域(core region)的顶部形成开口166，如图3g所示。例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，通过控制蚀刻时间，使得蚀刻在绝缘叠层结构表面附近停止。
进一步地，对半导体结构进行平坦化处理，使半导体结构表面平坦化，如图3h所示。例如采用化学机械抛光(CMP)法。优选地，在化学机械抛光之后，还包括利用各向同性蚀刻工艺去除残留的阻挡层165的步骤，使得半导体结构表面平坦化。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。
进一步地，在绝缘叠层结构的中间区域(core region)中，形成贯穿绝缘叠层结构的沟道柱110，在绝缘叠层结构的台阶区域(stair-step region)中，形成贯穿绝缘叠层结构的假沟道柱140，以及在半导体结构中形成多个接触孔，如图3i所示。
沟道柱110的下部包括半导体层116。进一步地，沟道柱110包括从其上部延伸至半导体层116的沟道层111。如图所示，在沟道柱110的中间部分，沟道柱110包括依次堆叠在沟道层111上的隧穿介质层112、电荷存储层113和阻挡介质层114，在沟道柱110的两端，沟道柱110包括堆叠在沟道层111或半导体层116上的阻挡介质层114。沟道柱110的下端与半导体衬底101中的高压P阱103相接触。在最终的3D存储器件中，沟道柱110的上端与位线相连接，从而形成有效的存储单元。
假沟道柱140与沟道柱110的内部结构可以相同或不同，并且至少穿过栅叠层结构中的至少一部分栅极导体。在最终的3D存储器件中，假沟道柱140并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱140没有形成有效的存储单元。
在该实施例中，在该3D存储器件中的多个接触孔的侧壁和芯部中分别形成绝缘层和金属层，则构成了导电通道。导电通道包括作为芯部的导电柱和作为隔离层的绝缘层，所述绝缘层用于将导电柱与周围的导电材料彼此隔开。导电通道中的导电柱例如由Ti/TiN或W组成，绝缘层例如由氧化硅组成。所述多个导电通道例如包括导电通道SL1、HV1。导电通道SL1和HV1分别与衬底中的P+掺杂区104和N+掺杂区106相接触，从而提供衬底中的公共源区和高压N阱与外部电路之间的电连接。
进一步地，在绝缘叠层结构中形成栅线缝隙171(参见图2)，经由栅线缝隙171绝缘叠层结构中的牺牲层152以形成空腔，以及采用金属层填充空腔以形成栅极导体120，如图3j所示。
在形成栅线缝隙171时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面附近停止。
在该实施例中，栅线缝隙171将栅极导体分割成多条栅线。为此，栅线缝隙171贯穿绝缘叠层结构。
在形成空腔时，利用栅线缝隙171作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层152从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。
在绝缘叠层结构中的层间绝缘层和牺牲层分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙171。绝缘叠层结构中的牺牲层152的端部暴露于栅线缝隙171的开口中，因此，牺牲层接触到蚀刻剂。蚀刻剂由栅线缝隙171的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的层间绝缘层去除牺牲层152。
在形成栅极导体时，利用栅线缝隙171作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙171和空腔中填充金属层。
在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (9)

1.一种3D存储器件，包括：
衬底；
位于所述衬底上方的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；
与所述叠层结构和所述衬底邻接的多层介质层；以及
贯穿所述多层介质层的接触孔，
其中，所述多层介质层的蚀刻速率从下往上依次递增。
2.根据权利要求1所述的3D存储器件，其中，所述多层介质层至少包括第一介质层、第二介质层，所述第二介质层的蚀刻速率大于所述第一介质层的蚀刻速率。
3.根据权利要求2所述的3D存储器件，还包括：第三介质层和第四介质层，所述第一介质层、第二介质层第三介质层和第四介质层的蚀刻速率依次递增。
4.根据权利要求1所述的3D存储器件，其中，所述叠层结构的至少一侧形成台阶结构，使得所述叠层结构中的每一层所述栅极导体的边缘部分相对于上方的所述栅极导体暴露。
5.根据权利要求1所述的3D存储器件，还包括：假沟道柱，所述假沟道柱贯穿至少部分所述多层介质层以及所述叠层结构中的至少部分所述栅极导体以提供支撑。
6.一种3D存储器件的制造方法，包括：
形成位于衬底上方的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；
形成与所述叠层结构和所述衬底邻接的多层介质层；以及
形成贯穿所述多层介质层的接触孔，
其中，所述多层介质层的蚀刻速率从下往上依次递增。
7.根据权利要求6所述的制造方法，其中，形成所述多层介质层的步骤包括：
在所述衬底表面和所述叠层结构的暴露表面依次形成各个所述介质层；
在所述多层介质层表面形成阻挡层；
形成贯穿所述阻挡层和所述多层介质层的开口，以暴露所述叠层结构的中间区域，所述中间区域用于形成与对应的所述栅极导体相连的沟道柱；以及
进行平坦化处理，以去除所述阻挡层并形成所述多层介质层的平坦表面。
8.根据权利要求6所述的制造方法，其中，还包括：在所述叠层结构的至少一侧形成台阶结构，使得所述叠层结构中的每一层所述栅极导体的边缘部分相对于上方的所述栅极导体暴露。
9.根据权利要求6所述的制造方法，还包括：形成假沟道柱，所述假沟道柱贯穿至少部分所述多层介质层以及所述叠层结构中的至少部分所述栅极导体以提供支撑。
CN201811197283.8A 2018-10-15 2018-10-15 3d存储器件及其制造方法 Active CN109192735B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811197283.8A CN109192735B (zh) 2018-10-15 2018-10-15 3d存储器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811197283.8A CN109192735B (zh) 2018-10-15 2018-10-15 3d存储器件及其制造方法

Publications (2)

Publication Number Publication Date
CN109192735A CN109192735A (zh) 2019-01-11
CN109192735B true CN109192735B (zh) 2021-02-05

Family

ID=64944578

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811197283.8A Active CN109192735B (zh) 2018-10-15 2018-10-15 3d存储器件及其制造方法

Country Status (1)

Country Link
CN (1) CN109192735B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110233153B (zh) * 2019-06-19 2021-05-11 长江存储科技有限责任公司 3d存储器件及其制造方法
CN110828472B (zh) * 2019-10-14 2023-08-18 长江存储科技有限责任公司 三维存储器及其制备方法、及电子设备
CN111180457B (zh) * 2020-01-02 2023-09-26 长江存储科技有限责任公司 3d存储器件及其制造方法
WO2021237492A1 (en) 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
KR102650204B1 (ko) 2020-05-27 2024-03-20 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 소자
WO2021237491A1 (en) 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
CN111801799B (zh) 2020-05-27 2021-03-23 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN112614849B (zh) * 2020-12-14 2023-11-03 长江存储科技有限责任公司 三维存储器结构及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107658309A (zh) * 2017-08-31 2018-02-02 长江存储科技有限责任公司 一种三维存储器阵列的多级接触及其制造方法
CN108649033A (zh) * 2018-03-20 2018-10-12 长江存储科技有限责任公司 半导体器件及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206447A (zh) * 2015-05-05 2016-12-07 中芯国际集成电路制造(上海)有限公司 3d nand器件的形成方法
US10026692B2 (en) * 2016-04-12 2018-07-17 Macronix International Co., Ltd. Semiconductor structure having etching stop layer and manufacturing method of the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107658309A (zh) * 2017-08-31 2018-02-02 长江存储科技有限责任公司 一种三维存储器阵列的多级接触及其制造方法
CN108649033A (zh) * 2018-03-20 2018-10-12 长江存储科技有限责任公司 半导体器件及其制造方法

Also Published As

Publication number Publication date
CN109192735A (zh) 2019-01-11

Similar Documents

Publication Publication Date Title
CN109192735B (zh) 3d存储器件及其制造方法
CN109037227B (zh) 3d存储器件及其制造方法
CN106024794B (zh) 半导体器件及其制造方法
CN108807410B (zh) 3d存储器件及其制造方法
CN110349966B (zh) 3d存储器件的制造方法及3d存储器件
CN109346473B (zh) 3d存储器件及其制造方法
CN109390348B (zh) 3d存储器件及其制造方法
CN109003983B (zh) 3d存储器件及其制造方法
CN109390349B (zh) 3d存储器件及其制造方法
CN109273453B (zh) 3d存储器件的制造方法及3d存储器件
CN111211130B (zh) 3d存储器件及其制造方法
CN111755453B (zh) 3d存储器件及其制造方法
CN109524416B (zh) 制造存储器件的方法及存储器件
CN109148459B (zh) 3d存储器件及其制造方法
CN110176460B (zh) 3d存储器件及其制造方法
CN110289259B (zh) 3d存储器件及其制造方法
CN110277404B (zh) 3d存储器件及其制造方法
CN111540753B (zh) 3d存储器件及其制造方法
CN110379812B (zh) 3d存储器件及其制造方法
CN109119425B (zh) 3d存储器件
CN109037226B (zh) 3d存储器件及其制造方法
CN111211131A (zh) 3d存储器件及其制造方法
CN110808254A (zh) 3d存储器件及其制造方法
CN110943089B (zh) 3d存储器件及其制造方法
CN110277407B (zh) 3d存储器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant