CN109119425B - 3d存储器件 - Google Patents
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Abstract
本申请公开了一种3D存储器件。该3D存储器件包括：衬底；位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个第一层间绝缘层；沿垂直于所述衬底的方向穿过所述栅叠层结构的绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和多个第二层间绝缘层；沿垂直于所述衬底的方向穿过所述栅叠层结构的隔离层，所述隔离层环绕所述绝缘叠层；贯穿所述栅叠层结构的多个沟道柱；以及贯穿所述绝缘叠层结构的导电通道，其中，所述隔离层的外侧壁的至少一部分为平滑曲面。该3D存储器件采用平滑曲面的隔离层，从而可以避免隔离层中形成孔洞导致栅极导体与导电通道之间的短路，可以提高3D存储器件的良率和可靠性。
Description
技术领域
本发明涉及存储器技术领域，更具体地，涉及3D存储器件。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用贯穿叠层结构的导电通道实现存储单元串的互连。3D存储器件如果需要实现上层结构和下层结构的连接，就需要设计一个绝缘区域，绝缘区域由隔离层围绕而成，导电通道位于所述绝缘区域内，并且经由隔离层与栅极导体和沟道层之间的隔离。隔离层中形成的孔洞将会影响3D存储器件的良率和可靠性。
发明内容
鉴于上述问题，本发明的目的是提供一种改进的3D存储器件，其中，隔离层将栅叠层结构与绝缘叠层结构分隔开，隔离层的外侧壁的至少一部分为平滑曲面，以提高3D存储器件的良率和可靠性。
根据本发明的一方面，提供了一种3D存储器件，包括：衬底；位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个第一层间绝缘层；沿垂直于所述衬底的方向穿过所述栅叠层结构的绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和多个第二层间绝缘层；沿垂直于所述衬底的方向穿过所述栅叠层结构的隔离层，所述隔离层环绕所述绝缘叠层；贯穿所述栅叠层结构的多个沟道柱；以及贯穿所述绝缘叠层结构的导电通道，其中，所述隔离层的外侧壁的至少一部分为平滑曲面。
优选地，所述隔离层在垂直于堆叠方向上的横截面为包括选自圆环、椭圆环和跑道环中的任一种。
优选地，所述隔离层的材料包括绝缘物质。
优选地，所述第一层间绝缘层与第二层间绝缘层的材料相同。
优选地，所述栅叠层结构中的多个所述第一层间绝缘层与所述绝缘叠层结构中的多个所述牺牲层一一对应，每个所述第一层间绝缘层与对应的所述牺牲层位于同一层。
优选地，所述隔离层沿周向方向具有均匀厚度。
优选地，所述栅叠层结构包括核心区和包围所述核心区的台阶区；所述存储器件还包括：邻近所述隔离层的至少一部分外侧壁的多个假沟道柱，所述假沟道柱穿过所述栅叠层结构的核心区。
优选地，所述多个假沟道柱中的至少一些假沟道柱与所述隔离层之间的距离比所述至少一些假沟道柱与所述沟道柱之间的距离更小。
优选地，所述导电通道包括多个导电柱组成的阵列。
优选地，还包括：位于所述衬底中的COMS电路，所述导电通道提供所述CMOS电路与外部电路之间的电连接。
根据本发明实施例的3D存储器件，该3D存储器件采用平滑曲面的隔离层，蚀刻可以避免隔离层中形成孔洞，防止后续金属层填充导致的导电通道与金属层之间短路的问题，从而可以提高3D存储器件的良率和可靠性。
在现有技术中，3D存储器件往往采用一种矩形的隔离层，矩形隔离层围绕形成矩形的绝缘区域，这种矩形的绝缘区域的隔离层的四个角在蚀刻的过程中容易形成孔洞，导致后续的金属层填充到内部绝缘区域。与现有技术相比，本本发明实施例的3D存储器件采用平滑曲面的隔离层，不会因蚀刻停止或蚀刻不足而出现矩形隔离层的四个角在蚀刻过程中形成孔洞的问题，从而可以提高3D存储器件的良率和可靠性。
进一步地，在该3D存储器件中，由于采用平滑曲面的隔离层，因此隔离层的厚度是均匀的，有利于后续绝缘层的填充，从而提高3D存储器件的良率和可靠性。
进一步地，在该3D存储器件中，采用环形的隔离层，环形设计占的面积小于矩形设计占的面积，所以环形设计的字线电阻更小，从而提高3D存储器件的性能。
进一步地，在该3D存储器件中，在隔离层周围还包括贯叠层结构的多个假沟道柱，并且至少一部分假沟道与隔离层之间的距离比与沟道柱之间的距离更小。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。
图2示出根据本发明实施例的3D存储器件的透视图。
图3a至3g示出本发明实施例的3D存储器件制造方法的各个阶段的截面图。
图4a和4b分别示出现有技术和本发明实施例的3D存储器件的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明人发现，3D存储器件中，隔离层的截面形状对良率和可靠性有着明显的影响。在设计上，隔离层用将绝缘区域中的导电通道与周围区域中的栅极导体和沟道柱相隔离。然而，现有技术中的3D存储器件往往采用截面形状为矩形的隔离层，这种隔离层的四个角在蚀刻的过程中容易形成孔洞，导致后续的金属层填充到内部绝缘区域。而绝缘区域中的导电通道与进入绝缘区域的金属层连接在一起造成短路，从而导致3D存储器件的良率降低和可靠性变差。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线(Selection Gate for Drain,SGD)，第二选择晶体管Q2的栅极连接至地选择线(Selection Gate for Source,SGS)。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。
如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层109b，存储晶体管M1至M4分别包括栅极导体层109a。栅极导体层109a和109b与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层109a与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层109b与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。
在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层109a和109b由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。
在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。
在写入操作中，存储单元串100利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线SGS偏置到大约零伏电压，使得对应于地选择线SGS的选择晶体管Q2形成孔洞，串选择线SGD偏置到高电压VDD，使得对应于串选择线SGD的选择晶体管Q1导通。进一步地，位线BL2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体109。栅极导体109与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体109与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体109与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。
沟道柱110贯穿栅叠层结构，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
在该实施例中，3D存储器件包括由环形隔离层121的内侧壁围绕的绝缘区域，在该区域中，与栅叠层结构不同，该部分仍然保留着绝缘叠层结构，其中，多个牺牲层和多个层间绝缘层交替堆叠。在绝缘区域中，导电通道123例如是多个导电柱组成的阵列，分别从第一阵列结构的半导体衬底101向上延伸，贯穿第一阵列结构的绝缘叠层结构，到达第一阵列结构的顶部。
进一步地，在3D存储器件的衬底半导体衬底101中例如包括CMOS电路。采用导电通道123提供CMOS电路与外部电路之间的电连接。
图3a至3g示出本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取，截面图的剖切位置经过隔离区121。
该方法开始于已经在半导体衬底101上形成绝缘叠层结构的第一阵列结构L01，如图3a所示。
第一阵列结构L01包括半导体衬底101及其上的绝缘叠层结构。该绝缘叠层结构包括交替堆叠的多个层间绝缘层108和多个牺牲层122。在该实施例中，半导体衬底101例如是单晶硅衬底，层间绝缘层108例如由氧化硅组成，牺牲层122例如由氮化硅组成。在优选的实施例中，层间绝缘层108例如为真空层。
如下文所述，牺牲层122将置换成栅极导体，栅极导体进一步连接至字线。为了形成从栅极导体到达字线的导电通道，多个牺牲层122例如图案化为台阶状，即，每个牺牲层122的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层122的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构。在图3a中将多个牺牲层122之间的层间绝缘层108和覆盖绝缘叠层结构的层间绝缘层整体示出。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多个牺牲层122之间及其上方的层间绝缘层。
为了便于对3D存储器件中的存储单元进行编程操作，在半导体衬底101中形成多个阱区以及用于驱动选择晶体管和存储晶体管的CMOS电路(未示出)。所述多个阱区例如包括深N阱102、位于深N阱102中的高压P阱103、与高压P阱103相邻接的高压N阱105、位于高压P阱103中的P+掺杂区104、位于高压N阱105中的N+掺杂区106。在该实施例中，高压P阱103作为沟道柱的公共源区，高压N阱105用于对公共源区的预充电，P+掺杂区104和N+掺杂区106分别作为接触区以减小接触电阻。该高压P阱103作为多个沟道柱的公共源区，因此位于绝缘叠层结构的下方。
进一步地，在第一阵列结构L01与绝缘叠层结构的中间区域(core region)对应的第一区域A01中，形成贯穿绝缘叠层结构的沟道柱110，在绝缘叠层结构的台阶区域(stair-step region)对应的第二区域A02中，形成贯穿绝缘叠层结构的假沟道柱140，如图3b所示。
沟道柱110的下部包括半导体层116。进一步地，沟道柱110包括从其上部延伸至半导体层116的沟道层111。如图所示，在沟道柱110的中间部分，沟道柱110包括依次堆叠在沟道层111上的隧穿介质层112、电荷存储层113和阻挡介质层114，在沟道柱110的两端，沟道柱110包括堆叠在沟道层111或半导体层116上的阻挡介质层114。沟道柱110的下端与半导体衬底101中的高压P阱103相接触。在最终的3D存储器件中，沟道柱110的上端与位线相连接，从而形成有效的存储单元。所述沟道柱110的结构例如为ONOP(氧化物-氮化物-氧化物-多晶硅)。
假沟道柱140与沟道柱110的内部结构可以相同或不同，并且至少穿过栅叠层结构中的至少一部分栅极导体。在最终的3D存储器件中，假沟道柱140并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱140没有形成有效的存储单元。
进一步地，形成贯穿第一阵列结构L01的环形沟槽120，如图3c所示。其中，环形沟槽沿周向方向的厚度是均匀的，有利于后续隔离层的均匀填充。在形成环形沟槽120时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面附近停止。
进一步地，在环形沟槽120中形成隔离层121，如图3d所示。
隔离层121从第一阵列结构L01的半导体衬底101向上延伸，贯穿第一阵列结构L01的绝缘叠层结构到达第一阵列结构的顶部。隔离层121贯穿原绝缘叠层结构，且呈环状，使得被隔离层121环绕的原绝缘叠层结构构成绝缘叠层结构。在该实施例中，隔离层121的外侧壁的至少一部分为平滑曲面。进一步地，在垂直于堆叠方向的平面上观察，隔离层121为环形，隔离层121的内侧壁围绕绝缘叠层结构，形成绝缘区域A03，隔离层121的外侧壁与原绝缘叠层结构邻接。进一步地，隔离层121的环形包括选自圆环、椭圆环和跑道环中的任一种。在该实施例中，隔离层121包括与牺牲层122的蚀刻特性不同的绝缘层，牺牲层122例如由氮化硅组成，隔离层121例如由氧化硅组成。
进一步地，在第一阵列结构L01的绝缘叠层结构中形成栅线缝隙151(参见图2)，采用多个层间绝缘层108和隔离层121作为蚀刻停止层，经由栅线缝隙151通过蚀刻去除原绝缘叠层中的牺牲层122以形成空腔，采用隔离层121作为沉积阻挡层，以及采用金属层填充空腔以形成栅极导体109。在形成栅极导体109之后，在隔离层121围绕而成的绝缘区域A03内部，仍然保留着绝缘叠层结构，其中，多个牺牲层122和多个层间绝缘层108交替堆叠。在绝缘区域A03外部，将牺牲层122置换为栅极导体109，其中，多个栅极导体109和多个层间绝缘层108交替堆叠，从而多个沟道柱110和假沟道柱140贯穿栅叠层结构，如图3e所示。
在形成栅线缝隙151时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面附近停止。
在该实施例中，栅线缝隙151将栅极导体109分割成多条栅线。为此，栅线缝隙151贯穿第一阵列结构L01的绝缘叠层结构。
在形成空腔时，利用栅线缝隙151作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层122从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。
在绝缘叠层结构中的层间绝缘层108和牺牲层122分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙151。绝缘叠层结构中的牺牲层122的端部暴露于栅线缝隙151的开口中，因此，牺牲层122接触到蚀刻剂。蚀刻剂由栅线缝隙151的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层122。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的层间绝缘层108去除牺牲层122。
在形成栅极导体109时，利用栅线缝隙151作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙151和空腔中填充金属层。
在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
在第一阵列结构L01中，形成了选择晶体管和存储晶体管。以第一阵列结构L01为例，在沟道柱110的中间部分，栅极导体109与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114一起，形成存储晶体管。在沟道柱110的两端，栅极导体109与沟道柱110内部的沟道层111(或半导体层116)和阻挡介质层114一起，形成选择晶体管。
进一步地，在绝缘区域A03中形成多个导电通道123，提供半导体衬底中的CMOS电路与外部电路之间的电连接，如图3f所示。
在绝缘区域A03内部，导电通道123例如是多个导电柱组成的阵列，分别从第一阵列结构的半导体衬底101向上延伸，贯穿第一阵列结构的绝缘叠层结构，到达第一阵列结构的顶部。
在该实施例中，导电通道123位于绝缘区域A03中。在替代的实施例中，可以在栅线缝隙151中形成导电通道，或者在栅叠层结构中形成导电通道。例如，导电通道与沟道柱相邻，并且在与沟道孔类似的通道孔中形成导电柱和绝缘层。该导电通道贯穿第一阵列结构的栅叠层结构，并且导电通道与邻近的栅极导体之间由绝缘层隔开。
在该实施例中，导电通道123提供CMOS电路与外部电路之间的电连接。在替代的实施例，导电通道还可以提供第一阵列结构L01的公共源区103与外部电路之间的电连接。在该替代的实施例中，导电通道从第一阵列结构的半导体衬底101中的公共源区103向上延伸，贯穿第一阵列结构的栅叠层结构，到达第一阵列结构的顶部。
在该实施例中，导电通道中的导电柱例如由Ti/TiN或W组成，绝缘层例如由氧化硅组成。
在该实施例中，沟道柱110还包括作为芯部的绝缘层115，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。在替代的实施例中，沟道柱110中可以省去绝缘层115。
进一步地，在第一阵列结构L01的栅叠层结构上形成多个导电通道，如图3g所示。
该3D存储器件中的多个导电通道分别包括作为芯部的导电柱131和作为隔离层的绝缘层132，所述绝缘层132用于将导电柱131与周围的导电材料彼此隔开。所述多个导电通道例如包括导电通道SL1、HV1。导电通道SL1和HV1分别与第一阵列结构L01中的P+掺杂区104和N+掺杂区106相接触，从而提供第一阵列结构L01的公共源区和高压N阱与外部电路之间的电连接。
图4a和4b分别示出现有技术和本发明实施例的3D存储器件的截面图，所述截面图沿着垂直于堆叠方向截取。
如图4a所示，隔离层121在垂直于堆叠方向的截面形状为矩形。在形成栅极导体109的过程中，采用多个层间绝缘层108和隔离层121作为蚀刻停止层，经由栅线缝隙151通过蚀刻去除绝缘区域A03外部的原绝缘叠层中的牺牲层122以形成空腔，以及沉积金属层填充空腔以形成栅极导体109，其中隔离层121作为沉积阻挡层，如图3e所示。在上述过程中，隔离层121的四个角在蚀刻牺牲层122的过程中发生底蚀刻(under etch)，结果在隔离层121的侧壁上形成孔洞，导致后续的金属层进入内部绝缘区域，从而会导致而栅极导体109与绝缘区域中的导电通道123之间短接。
如图4b所示，本发明实施例提供的3D存储器件采用平滑曲面的隔离层121。隔离层121在垂直于堆叠方向上的截面形状为环形，并且去除了边角的突出形状。因此，在蚀刻过程中，隔离层121不会出现蚀刻提前停止或蚀刻不足从而达到了防止金属层进入绝缘区域与金属导线短路的目的，提高了3D存储器件的良率和可靠性。
进一步地，在本发明实施例提供的3D存储器件中，由于采用平滑曲面的隔离层121，因此隔离层121的厚度是均匀的，有利于后续绝缘层的均匀填充，从而提高3D存储器件的良率和可靠性。
进一步地，在本发明实施例提供的3D存储器件中，采用平滑曲面的隔离层121，环形设计占的面积小于矩形设计占的面积，所以环形设计的字线电阻更小，从而提高3D存储器件的性能。
进一步地，在本发明实施例提供的3D存储器件中，在隔离层121周围还包括贯叠层结构的多个假沟道柱140，并且至少一部分假沟道140与隔离层121之间的距离比与沟道柱110之间的距离更小。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (10)
1.一种3D存储器件，包括：
衬底；
位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个第一层间绝缘层；
沿垂直于所述衬底的方向穿过所述栅叠层结构的绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和多个第二层间绝缘层；
沿垂直于所述衬底的方向穿过所述栅叠层结构的隔离层，所述隔离层环绕所述绝缘叠层；
贯穿所述栅叠层结构的多个沟道柱；以及
贯穿所述绝缘叠层结构的导电通道，
其中，所述隔离层的外侧壁的至少一部分为平滑曲面，所述隔离层包括与所述牺牲层的蚀刻特性不同的绝缘层。
2.根据权利要求1所述的3D存储器件，其中，所述隔离层在垂直于堆叠方向上的横截面为包括选自圆环、椭圆环和跑道环中的任一种。
3.根据权利要求1所述的3D存储器件，其中，所述隔离层的材料包括绝缘物质。
4.根据权利要求1所述的3D存储器件，其中，所述第一层间绝缘层与第二层间绝缘层的材料相同。
5.根据权利要求1所述的3D存储器件，其中，所述栅叠层结构中的多个所述栅极导体与所述绝缘叠层结构中的多个所述牺牲层一一对应，每个所述栅极导体与对应的所述牺牲层位于同一层。
6.根据权利要求1所述的3D存储器件，其中，所述隔离层沿周向方向具有均匀厚度。
7.根据权利要求1所述的3D存储器件，所述栅叠层结构包括核心区和包围所述核心区的台阶区，
所述存储器件还包括：邻近所述隔离层的至少一部分外侧壁的多个假沟道柱，所述假沟道柱穿过所述栅叠层结构的核心区。
8.根据权利要求7所述的3D存储器件，其中，所述多个假沟道柱中的至少一些假沟道柱与所述隔离层之间的距离比所述至少一些假沟道柱与所述沟道柱之间的距离更小。
9.根据权利要求1所述的3D存储器件，其中，所述导电通道包括多个导电柱组成的阵列。
10.根据权利要求1所述的3D存储器件，还包括：位于所述衬底中的CMOS电路，所述导电通道提供所述CMOS电路与外部电路之间的电连接。
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