JP4599310B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Description
図1は、本発明に係る第1の実施形態に従ったメモリセルアレイの平面図であり、図2は、図1におけるA−A´線に沿った断面図である。第1の実施形態では、半導体基板として、p型シリコン基板が使用されている。
例えば、フローティングゲート12bを有するセルを読み出したい場合、コントロールゲート5b及び5cに正のバイアスを印加する。すると、チャネル層2b(及び同じ列のチャネル)にn型反転層が生じる。同時に他のコントロールゲートには負のバイアスをかけ、チャネル中に蓄積層を生じさせておく。このとき、2a及び2cの列には反転層が生じないようなバイアス条件を選ぶようにする。
読み出しと同様のバイアス条件において、ビット線9bに大きな負のバイアスを印加すると、12bを有するチャネルは金属電極(ドレイン)近傍に大きな電界がかかった表面電荷型トランジスタとなる。このとき、インパクトイオン化によって、高いエネルギーを持った電子がフローティングゲート周辺で発生し、それが絶縁膜をトンネルしてフローティングゲートに注入される。
本実施例ではブロック全体を一括消去する。全コントロールゲートに正バイアスを印加して全セルにn型反転層を形成し、ソース電極に負バイアス、ドレイン電極に正バイアスを印加するとメタル/半導体接合に大きな電界がかかり、フローティングゲートから負電荷が引き抜かれる。
(消去の変形例)
全コントロールゲートに負バイアスを印加して全セルにp型蓄積層を形成し、ソース電極に負バイアス、ドレイン電極に正バイアスを印加するとメタル/半導体接合に大きな電界がかかり、フローティングゲートから負電荷が引き抜かれる。
次に、図2に示した不揮発性半導体記憶装置の製造方法を、図5〜12を参照して説明する。まず,図5に示すように、Si基板1上に酸化シリコン被膜11で覆われたナノシリコン粒子12を分散させ,さらにSiをエピタキシャル成長させて埋め込んだ後,Ni等をスパッタし加熱処理をすることでショットキー電極となるNiSi膜3を形成する.さらにプラズマCVD等でマスク材となる窒化シリコン膜100を形成する.次いで,公知のパターニング技術により,ビット線と平行な方向に上記堆積構造を加工し,さらに,酸化シリコン101で埋め込んだ後,CMPなどを用いて平坦化する。
(第2の実施形態)
電荷を蓄積するフローティングゲートは必ずしも上述のような形状をしている必要は無い。図12は球状のフローティングゲートの代わりに(O)NO膜のナイトライドを電荷蓄積層として使用した例である。第1の実施形態に比べて作製がさらに容易になる。
前記各実施例中では,セルは単結晶シリコンを用いているが,本発明の動作においては,フローティングゲート中の電荷によって,ダイオード特性の変調が確認できればよいため,多結晶シリコンやアモルファスシリコンなどもセルに適用できる。そのような場合には,図13に示したようにセルを積層した構造も実施可能である。このようにすることで,プロセスの最小加工寸法を変えることなく単位面積あたりの情報量を飛躍的に増加させることができる。さらに,図13に示したようなレイヤ(Layer)デコード回路111を用いれば,面積の増加も最小限に抑えながら,各レイヤ(Layer)選択線112で選択したレイヤのワード線(WL)のみに外部端子を電気的に接続できる.尚,本Layerデコード回路111を用いる場合には,Layer1のみを単結晶シリコン上に作製し,デコード回路111内の選択用トランジスタはLayer1に作製すると,選択時の電圧降下や抵抗のばらつきを最小限に抑えられて都合がよい.
以上実施形態を通じて説明したように、本発明によれば、高密度の不揮発性半導体記憶装置を容易に製作することができる。なお、本発明は上記実施形態に限られるものではなく、発明の主旨を逸脱しない範囲で種々変更して実施することができる。
2…シリコン柱(チャネル領域)
3…ドレイン領域(メタル領域)(第2の導電領域)
4…ドレインコンタクト
5…コントロールゲート(第1の導電領域)
6…ソース領域(ワード線)(第3の導電領域)
7…ワード線コンタクト
8…コントロールゲート線コンタクト
9…ビット線
10…ビット線コンタクト
11…絶縁膜
12…フローティングゲート(第4の導電領域)
13…層間絶縁膜
21…p型領域
22…i型領域(またはn型領域)
23…n型領域(またはp型領域)
31…n型ドレイン領域(第2の導電領域)
32…シリコン酸化膜
33、100…シリコン窒化膜
111…レイヤデコード回路
112…レイヤ選択線
Claims (21)
- 半導体基板と、
前記半導体基板上に行列状に配列された複数の半導体柱と、
前記複数の半導体柱の間の前記半導体基板上に列方向に帯状に形成され、ワード線として機能する複数の第1の導電領域と、
前記複数の半導体柱の頂部に夫々形成された複数の第2の導電領域と、
前記複数の第2の導電領域を行方向に接続する複数のビット線と、
前記第1と第2の導電領域との間の前記複数の半導体柱に夫々形成され、前記第1と第2の導電領域に接する複数のチャネル領域と、
前記複数の半導体柱の間の前記列方向に、前記半導体基板上部で且つ前記複数のチャネル領域と対峙して第1の絶縁膜を介して且つ連続的に形成され、制御ゲートとして機能する複数の第3の導電領域と、
前記複数の第3の導電領域よりも高い位置で前記複数のチャネル領域に対向して、夫々シリコン酸化膜を介して形成された複数の電荷蓄積領域と、
を具備し、
前記電荷蓄積領域は、前記複数の第2の導電領域と前記複数のチャネル領域との接合面を少なくとも挟むように、前記半導体柱の側面に形成された前記シリコン酸化膜を介して形成されたシリコン窒化膜であることを特徴とする不揮発性半導体記憶装置。 - 前記複数の第2の導電領域は金属で形成され、前記複数のチャネル領域との間で、夫々ショットキーダイオードを形成することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記複数の第2の導電領域は、CoSiまたはNiSiからなることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 半導体基板と、
前記半導体基板上に行列状に配列された複数の半導体柱と、
前記複数の半導体柱の間の前記半導体基板上に列方向に帯状に形成され、ワード線として機能する複数の第1の導電領域と、
前記複数の半導体柱の頂部に夫々形成された複数の第2の導電領域と、
前記複数の第2の導電領域を行方向に接続する複数のビット線と、
前記第1と第2の導電領域との間の前記複数の半導体柱に夫々形成され、前記第1と第2の導電領域に接する複数のチャネル領域と、
前記複数の半導体柱の間の前記列方向に、前記半導体基板上部で且つ前記複数のチャネル領域と対峙して第1の絶縁膜を介して且つ連続的に形成され、制御ゲートとして機能する複数の第3の導電領域と、
前記複数の第3の導電領域よりも高い位置で、前記第2の導電領域と前記チャネル領域との接合部において、夫々第2の絶縁膜を介して形成された複数の電荷蓄積領域と、
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記複数の第2の導電領域は金属で形成され、前記複数のチャネル領域との間で、夫々ショットキーダイオードを形成することを特徴とする請求項4に記載の不揮発性半導体記憶装置。
- 前記複数の電荷蓄積領域は、第4の導電領域よりなることを特徴とする請求項4に記載の不揮発性半導体記憶装置。
- 前記第4の導電領域は、金属あるいは不純物が添加された半導体からなることを特徴とする請求項6に記載の不揮発性半導体記憶装置。
- シリコン基板と、
前記シリコン基板上に行列状に配列された複数のp型シリコン柱と、
前記複数のp型シリコン柱の間の前記シリコン基板上に列方向に帯状に形成され、ワード線として機能する複数の第1の導電領域と、
前記複数のp型シリコン柱の頂部に夫々形成され、p型シリコンからなる複数の第2の導電領域と、
前記複数の第2の導電領域を行方向に接続する複数のビット線と、
前記複数のp型シリコン柱上で、前記複数の第2の導電領域の下に夫々形成されたi型シリコン層とn型シリコン層と、
前記第1の導電領域と前記n型シリコン層との間の前記複数のp型シリコン柱に夫々形成され、前記第1の導電領域と前記n型シリコン層に接する複数のチャネル領域と、
前記複数のp型シリコン柱の間の前記列方向に、前記シリコン基板上部で且つ前記複数のチャネル領域と対峙して第1の絶縁膜を介して且つ連続的に形成され、制御ゲートとして機能する複数の第3の導電領域と、
前記複数の第3の導電領域よりも高い位置に形成され、少なくとも前記i型シリコン層内に絶縁的に形成された部分を有する複数の電荷蓄積領域と、
を具備し、前記複数の電荷蓄積領域の各底部は前記n型シリコン層の内部に存在し、p型シリコンである前記複数の第2の導電領域と前記複数のチャネル領域との間に形成された前記i型シリコン層、n型シリコン層で夫々pinダイオードを形成することを特徴とする不揮発性半導体記憶装置。 - 前記複数の電荷蓄積領域は、第4の導電領域よりなることを特徴とする請求項8に記載の不揮発性半導体記憶装置。
- 前記第4の導電領域は、金属あるいは不純物が添加された半導体からなることを特徴とする請求項9に記載の不揮発性半導体記憶装置。
- シリコン基板と、
前記シリコン基板上に行列状に配列された複数のp型シリコン柱と、
前記複数のp型シリコン柱の間の前記シリコン基板上に列方向に帯状に形成され、ワード線として機能する複数の第1の導電領域と、
前記複数のp型シリコン柱の頂部に夫々形成されたp型シリコンよりなる複数の第2の導電領域と、
前記複数の第2の導電領域を行方向に接続する複数のビット線と、
前記複数のp型シリコン柱上で、前記複数の第2の導電領域の下に夫々形成されたn型シリコン層と第2のp型シリコン層と、
前記第1の導電領域と前記第2のp型シリコン層との間の前記複数のp型シリコン柱に夫々形成され、前記第1の導電領域と前記第2のp型シリコン層に接する複数のチャネル領域と、
前記複数のp型シリコン柱の間の前記列方向に、前記シリコン基板上部で且つ前記複数のチャネル領域と対峙して第1の絶縁膜を介して且つ連続的に形成され、制御ゲートとして機能する複数の第3の導電領域と、
前記複数の第3の導電領域よりも高い位置に形成され、少なくとも前記n型シリコン層内に絶縁的に形成された部分を有する複数の電荷蓄積領域と、
を具備し、前記複数の電荷蓄積領域の各底部は前記第2のp型シリコン層の内部に存在し、p型シリコンである前記複数の第2の導電領域と前記複数のチャネル領域との間に形成された前記n型シリコン層、第2のp型シリコン層で夫々pnpダイオードを形成することを特徴とする不揮発性半導体記憶装置。 - 前記複数の電荷蓄積領域は、第4の導電領域よりなることを特徴とする請求項11に記載の不揮発性半導体記憶装置。
- 前記第4の導電領域は、金属あるいは不純物が添加された半導体からなることを特徴とする請求項12に記載の不揮発性半導体記憶装置。
- 前記チャネル領域は、前記制御ゲートに制御電圧が印加されたとき、完全に空乏化されることを特徴とする請求項1、4,8,11のいずれかに記載の不揮発性半導体記憶装置。
- 第1の導電領域が金属であることを特徴とする請求項1、4,8,11のいずれかに記載の不揮発性半導体記憶装置。
- 第1の導電領域が不純物が添加された半導体層であることを特徴とする請求項1、4,8,11のいずれかに記載の不揮発性半導体記憶装置。
- 前記チャネル領域の幅は、前記制御ゲートの高さの1/2以下であることを特徴とする請求項1、4,8,11のいずれかに記載の不揮発性半導体記憶装置。
- 請求項1の半導体記憶装置が、複数層積み重ねて形成されたことを特徴とする不揮発性半導体記憶装置。
- 絶縁被膜で覆われた微細半導体粒子を、半導体基板上に分散させる工程と、
前記半導体基板とショットキー接触をなす導電体層を、前記半導体基板上に成長させ、前記微細半導体粒子を埋め込む工程と、
前記半導体基板の表面を選択的に掘り込み、ビット線と平行方向に整列する複数の半導体板を形成し、これら半導体板の間を第1の絶縁膜で埋め込む工程と、
前記ビット線と交差するワード線方向と平行方向に、複数の平行する溝を設け、前記半導体板を加工して複数の半導体柱を形成する工程と、
前記複数の平行する溝の底部に不純物を注入して複数のワード線を形成する工程と、
前記複数の平行する溝において、前記導電体層よりも下方に、夫々第2の絶縁膜を介して制御ゲート線を形成する工程と、
前記複数の平行する溝を第3の絶縁膜で埋め込んで表面を平坦化面を形成する工程と、
前記複数の半導体柱の頂部に夫々残存する前記導電体層をビット線方向に接続して、前記平坦化面上に前記複数のビット線を形成する工程と、
を備えることを特徴とする不揮発性半導体装置の製造方法。 - 前記半導体基板および前記半導体粒子は、シリコンからなることを特徴とする請求項19の不揮発性半導体装置の製造方法。
- 前記導電体層は、CoSiあるいはNiSiからなることを特徴とする請求項20に記載の不揮発性半導体装置の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006024884A JP4599310B2 (ja) | 2006-02-01 | 2006-02-01 | 不揮発性半導体記憶装置及びその製造方法 |
US11/699,334 US7569879B2 (en) | 2006-02-01 | 2007-01-30 | Nonvolatile semiconductor memory device and manufacturing method thereof |
CNA2008101786730A CN101431080A (zh) | 2006-02-01 | 2007-02-01 | 非易失性半导体存储器件 |
CN2008101786726A CN101431079B (zh) | 2006-02-01 | 2007-02-01 | 非易失性半导体存储器件 |
CNB2007100079761A CN100533745C (zh) | 2006-02-01 | 2007-02-01 | 非易失性半导体存储器件及其制造方法 |
CNA2008101786745A CN101431081A (zh) | 2006-02-01 | 2007-02-01 | 非易失性半导体存储器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006024884A JP4599310B2 (ja) | 2006-02-01 | 2006-02-01 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007207993A JP2007207993A (ja) | 2007-08-16 |
JP4599310B2 true JP4599310B2 (ja) | 2010-12-15 |
Family
ID=38487188
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006024884A Expired - Fee Related JP4599310B2 (ja) | 2006-02-01 | 2006-02-01 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7569879B2 (ja) |
JP (1) | JP4599310B2 (ja) |
CN (4) | CN101431081A (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8786014B2 (en) | 2011-01-18 | 2014-07-22 | Powerchip Technology Corporation | Vertical channel transistor array and manufacturing method thereof |
US8916920B2 (en) * | 2011-07-19 | 2014-12-23 | Macronix International Co., Ltd. | Memory structure with planar upper surface |
JP5715604B2 (ja) * | 2012-09-12 | 2015-05-07 | 株式会社東芝 | 電力用半導体素子 |
CN103680611B (zh) * | 2012-09-18 | 2017-05-31 | 中芯国际集成电路制造(上海)有限公司 | 3d nand存储器以及制作方法 |
JP6515046B2 (ja) * | 2016-03-10 | 2019-05-15 | 東芝メモリ株式会社 | 半導体記憶装置 |
CN109119425B (zh) * | 2018-09-27 | 2024-05-10 | 长江存储科技有限责任公司 | 3d存储器件 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003007866A (ja) * | 2001-06-22 | 2003-01-10 | Fujio Masuoka | 半導体記憶装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5006909A (en) | 1989-10-30 | 1991-04-09 | Motorola, Inc. | Dram with a vertical capacitor and transistor |
JP2877462B2 (ja) | 1990-07-23 | 1999-03-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR960016773B1 (en) * | 1994-03-28 | 1996-12-20 | Samsung Electronics Co Ltd | Buried bit line and cylindrical gate cell and forming method thereof |
US5929477A (en) * | 1997-01-22 | 1999-07-27 | International Business Machines Corporation | Self-aligned diffused source vertical transistors with stack capacitors in a 4F-square memory cell array |
JP4064607B2 (ja) * | 2000-09-08 | 2008-03-19 | 株式会社東芝 | 半導体メモリ装置 |
US6756633B2 (en) * | 2001-12-27 | 2004-06-29 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with horizontally oriented floating gate edges |
US7241655B2 (en) * | 2004-08-30 | 2007-07-10 | Micron Technology, Inc. | Method of fabricating a vertical wrap-around-gate field-effect-transistor for high density, low voltage logic and memory array |
-
2006
- 2006-02-01 JP JP2006024884A patent/JP4599310B2/ja not_active Expired - Fee Related
-
2007
- 2007-01-30 US US11/699,334 patent/US7569879B2/en not_active Expired - Fee Related
- 2007-02-01 CN CNA2008101786745A patent/CN101431081A/zh active Pending
- 2007-02-01 CN CN2008101786726A patent/CN101431079B/zh not_active Expired - Fee Related
- 2007-02-01 CN CNB2007100079761A patent/CN100533745C/zh not_active Expired - Fee Related
- 2007-02-01 CN CNA2008101786730A patent/CN101431080A/zh active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003007866A (ja) * | 2001-06-22 | 2003-01-10 | Fujio Masuoka | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
CN101431079A (zh) | 2009-05-13 |
US20070291539A1 (en) | 2007-12-20 |
CN101431079B (zh) | 2010-10-06 |
CN101013704A (zh) | 2007-08-08 |
US7569879B2 (en) | 2009-08-04 |
CN101431081A (zh) | 2009-05-13 |
JP2007207993A (ja) | 2007-08-16 |
CN101431080A (zh) | 2009-05-13 |
CN100533745C (zh) | 2009-08-26 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070903 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100308 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100316 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100517 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100608 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100804 |
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