KR101025157B1 - 고집적 플래시 메모리 셀 소자, 셀 스트링 및 그 제조 방법 - Google Patents

고집적 플래시 메모리 셀 소자, 셀 스트링 및 그 제조 방법 Download PDF

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Abstract

본 발명은 초고집적 플래시 메모리 셀 소자, 셀 스트링 및 그 제조방법에 관한 것이다. 상기 셀 소자는 반도체 기판, 반도체 기판위에 형성된 제1 도우핑 반도체 영역, 상기 제1 도우핑 반도체 영역위에 형성된 제2 도우핑 반도체 영역; 상기 제2 도우핑 반도체 영역위에 형성된 제3 도우핑 반도체 영역; 상기 제3 도우핑 반도체 영역위에 형성된 게이트 스택; 및 상기 게이트 스택위에 형성된 제어 전극;을 구비한다. 상기 제1 및 제2 도우핑 반도체 영역은 서로 다른 반도체 유형으로 도우핑된 것을 특징으로 한다. 제3 도우핑 반도체 영역은 제2 도우핑 반도체 영역과 밴드갭이 다른 물질로 이루어지며, 제2 도우핑 반도체 영역과 동일한 반도체 유형으로 도우핑된다. 상기 플래시 메모리 셀 스트링은 전술한 구조를 갖는 다수 개의 셀 소자가 일렬로 배열되어 형성되거나 상기 배열된 셀 소자들 및 셀 선택을 위한 스위칭 소자로 형성된다.
본 발명에 의하여 기존의 NOR나 NAND 플래시 메모리의 셀 소자의 축소화 특성과 성능을 크게 개선한다. 본 발명에 따른 셀 소자는 기존의 트랜지스터형 셀 소자와 달리 채널과 소스/드레인을 구비하지 않기 때문에 기존의 메모리에 비해 제조공정이 간단하고 cross-talk이나 read disturb와 같은 문제를 크게 개선한다.
플래시 메모리, GIDL, 고집적, 고성능, 스트링, 나노소자

Description

고집적 플래시 메모리 셀 소자, 셀 스트링 및 그 제조 방법{High density flash memory device, cell string and fabricating method thereof}
본 발명은 플래시 메모리 셀 소자, 셀 스트링 및 그 제조방법에 관한 것으로서, 보다 상세하게는 기존 MOS 기반 플래시 메모리 셀 소자 및 스트링이 갖는 문제를 크게 개선하는 새로운 구조의 셀 소자 및 스트링, 그리고 그 제조방법에 관한 것이다.
최근 플래시 메모리는 가전 및 휴대용 전자기기에서 그 수요가 급속히 증가하고 있어 시장성이 매우 뛰어나, 지속적으로 수요가 증가될 것으로 예상되고 있다. 그리고, 높은 집적도와 내구성, 그리고 빠른 쓰기/지우기 특성을 갖는 셀 소자에 대한 요구가 증대되고 있다. 특히, 낸드 (NAND) 플래시 메모리의 집적도는 IT 기술의 발전에 따라 계속 증가되는 것이 요구되고 있다. 낸드 플래시 메모리의 집적도는 셀 소자의 집적도에 의해 크게 좌우된다. 최근, 셀 소자의 게이트 길이가 50 nm 이하로 줄어들고 있고, 메모리 용량은 수십 기가 비트에 이르고 있다. 또한 다중 레벨 (multi-level) 셀의 요구가 증가되고 있다. 그런데, 소자의 축소화에 따른 짧은채널효과는 다중 레벨 셀을 구현하는데 있어 문턱전압 산포를 크게 하기 때 문에, 다중 레벨 셀에서의 축소화 기술은 아주 제한적으로 사용되거나 사용될 수 없는 경우도 많다. 향후 계속해서 게이트 길이가 줄어들어야 집적도를 향상시킬 수 있는데, 이를 위한 다른 대안이 고려되어야 한다.
기존의 플로팅 게이트를 이용한 낸드 플래시 메모리는 셀 축소화에 따라 셀 사이의 cross-talk 문제가 심각하게 발생하고 있다. 기존의 플로팅 폴리 전극을 갖는 소자의 집적도를 높이기 위해서, 메모리 저장노드를 질화막과 같은 절연성 저장전극을 사용하는 SONOS 계열의 플래시 메모리 셀이 고려되고 있다. 또한 나노 도트(dot) 또는 나노 결정(crystal)을 저장전극으로 사용하는 NFGM (Nano-Floating Gate Memory) 셀이 고려되고 있다. 기존의 평탄채널 구조에 질화막이나 나노 dot과 같은 저장전극을 사용하여 메모리 셀을 구현할 경우는 기존의 도전성 폴리 실리콘 플로팅 게이트를 사용한 경우에 비해 축소화 특성이 개선된다. 그러나 이러한 개선된 저장전극을 사용하더라도 30 nm 또는 그 이하의 게이트 길이에 대해서는 짧은채널효과에 의해 특성이 크게 저하되거나 축소화가 불가능한 한계에 직면하게 된다.
셀 소자의 게이트 길이를 40 nm 또는 그 이하로 줄일 경우 발생하는 짧은채널효과를 억제하고 문턱전압의 산포를 줄이기 위해 평탄채널 소자에서 비대칭 소스/드레인 구조를 갖는 SONOS 또는 TANOS(TaN-AlO-SiN-Oxide-Si) 셀 소자 (K. T. Park et al, A 64-cell NAND flash memory with asymmetric S/D structure for sub-40 nm technology and beyond, in Technical Digest of Symposium on VLSI Technology, p. 24, 2006)가 삼성전자에 의해 발표되었다. 전술한 셀 소자는 셀 소자의 게이트를 중심으로 한쪽은 소스나 드레인에 해당하는 영역이 있고 다른 쪽에 는 소스나 드레인이 없는 구조를 갖는다. 이러한 구조를 갖는 셀 소자는 소스나 드레인이 없는 영역에 제어전극으로부터의 fringing 전계를 이용하여 반전층을 형성되도록 하여 짧은 채널효과를 억제한다. 이러한 셀 소자는 비록 기존의 소스/드레인 영역을 갖는 평탄 채널 구조의 SONOS 셀 소자에 비해 축소화 특성은 개선되지만, 셀 소자의 소스/드레인 중 어느 한쪽은 제어전극과 겹치는 형태로 형성되기 때문에 40 nm 이하의 채널길이에서 짧은채널효과를 보이며, 궁극적으로 평탄채널 구조가 갖는 축소화 한계에 직면하게 된다. 또한 소스/드레인이 비대칭으로 존재함으로써 기존의 구조에서 발생하는 문제점은 거의 그대로 발생한다.
기존의 평탄채널 구조에서 발생하는 짧은채널효과를 줄이기 위해 채널을 함몰시키고 저장전극으로 도전성 플로팅 게이트를 적용한 플래시 소자구조(S.-P. Sim et al, Full 3-dimensional NOR flash cell with recessed channel and cylindrical floating gate - A scaling direction for 65 nm and beyond, in Technical Digest of Symposium on VLSI Technology, p. 22, 2006)가 삼성전자에 의해 발표되었다. 이 소자 구조는 소자 축소화에 따라 함몰영역의 폭이 축소화되어야 하고 이에 따라 소자 특성 저항 및 소자의 불균일성이 증가하게 된다.
본 발명자는 소스/드레인이 없는 NAND 스트링에 대한 구조를 연구하였으며, 이에 대하여 한국등록특허 제10-0856701호의 "고집적 플래시 메모리 셀 스트링, 셀 소자 및 그 제조 방법"을 획득하였다. 이 발명에 제안한 구조는 낸드 스트링을 구현하는데 있어 공정이 간단할 뿐만 아니라, 셀 소자의 소스/드레인을 제거했기 때문에 소자의 축소화 특성 및 프로그램 특성 등을 개선하는 특징이 있다. 여기서 셀 소자는 소스/드레인이 없으나 채널을 갖는 MOS 구조로서, 궁극적으로 MOS 소자가 갖는 문제점을 갖고 있다. MOS 구조를 탈피한 새로운 셀 소자 구조가 필요하다.
소자의 축소화가 우수한 FinFET 기반의 SONOS 플래시 메모리 셀 소자에서 메모리 동작에 따른 GIDL (Gate Induced Drain Leakage)에 의한 전류를 읽어서 메모리 동작을 구현한 연구결과가 발표되었다 (Alvaro Padilla et al., Enhanced endurance of dual-bit SONOS NVM cells using the GIDL read method, in Technical Digest of Symposium on VLSI Technology, p. 143, 2008). 이 소자는 여전히 MOS 구조의 셀을 기반으로 하고 있어, 축소화된 MOS 소자가 갖는 제조 공정상의 어려움 및 문턱전압의 변화 등의 문제를 갖고 있다.
이와 같이, 상기와 같은 기존의 발표된 소자들이 갖는 문제점을 개선하여 제조 공정이 용이하고 집적도와 성능을 높일 수 있는 새로운 셀 소자 및 스트링에 대한 개발이 요구되고 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 본 발명의 목적은 소자 축소화에 따른 문제점들을 효율적으로 해결하고 집적도와 성능을 개선시킬 수 있는 새로운 구조의 고집적 플래시 메모리 셀 소자 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 전술한 셀 소자로 형성된 셀 스트링 및 그 제조 방법을 제공하는 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명의 제1 특징에 따른 플래시 메모리 셀 소자는,
반도체 기판; 상기 반도체 기판위에 형성된 제1 도우핑 반도체 영역; 상기 제1 도우핑 반도체 영역과는 반대의 불순물 유형으로 도우핑되며, 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역; 상기 제2 도우핑 반도체 영역과 밴드갭(Band Gap)이 다른 물질로 이루어지며, 상기 제2 도우핑 반도체 영역위에 형성된 제3 도우핑 반도체 영역; 상기 제3 도우핑 반도체 영역 위에 형성된 게이트 스택; 및 상기 게이트 스택위에 형성된 제어 전극;을 구비한다.
전술한 특징의 플래시 메모리 셀 소자는, 상기 제1 도우핑 반도체 영역이 p형 반도체인 경우 상기 제2 및 제3 도우핑 반도체 영역은 n형 반도체이며, 상기 제1 도우핑 반도체 영역이 n형 반도체인 경우 상기 제2 및 제3 도우핑 반도체 영역은 p형 반도체인 것이 바람직하다.
전술한 특징의 플래시 메모리 셀 소자의 상기 제2 도우핑 반도체 영역 및 제3 도우핑 반도체 영역의 표면 또는 제3 도우핑 반도체 영역의 표면은 상기 제어전극과 나란한 방향이나 교차하는 방향에서 제어 전극의 중심 부분과 만나는 지점의 높이가 제어 전극의 양 끝부분과 만나는 지점의 높이보다 더 높은 것이 바람직하다.
전술한 특징의 플래시 메모리 셀 소자는 상기 제1 도우핑 반도체 영역의 아래에 형성된 매몰 절연막을 더 구비하고, 상기 게이트 스택의 전하저장노드는 상기 제어전극 아래에 국한되도록 형성되거나 제어전극의 좌우로 확장되어 형성되는 것이 바람직하다.
전술한 특징의 플래시 메모리 셀 소자의 상기 제3 반도체 영역은 한 층 또는 두층 이상으로 구현될 수 있으며, 두개의 층 이상으로 구현되는 경우 인접한 층은 서로 다른 밴드갭을 갖는 물질로 이루어지는 것이 바람직하다.
전술한 특징의 플래시 메모리 셀 소자는 프로그램(program) 또는 이레이져(erase) 상태에 따라 상기 제2 도우핑 반도체 영역 또는 상기 제3 도우핑 반도체 영역에서 생성된 전자-정공 쌍에 의해 흐르는 전류(GIDL(Gate Induced Drain Leakage)에 의한 전류)의 크기를 읽어서 프로그램이나 이레이져 상태를 감지하는 것이 바람직하며, 상기 플래시 메모리 셀 소자는 프로그램 또는 이레이져 전압이나 시간을 조절하여 하나의 셀에 2 비트 이상의 다중 레벨이 가능하도록 하는 것이 더욱 바람직하다.
본 발명의 제2 특징은 일렬로 배열된 다수 개의 셀 소자들로 이루어지는 플 래시 메모리 셀 스트링에 관한 것으로서, 상기 플래시 메모리 셀 스트링의 상기 셀 소자는,
반도체 기판; 상기 반도체 기판위에 형성된 제1 도우핑 반도체 영역; 상기 제1 도우핑 반도체 영역과 다른 반도체 유형으로 도우핑되어 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역; 상기 제2 도우핑 반도체 영역과 밴드갭(Band Gap)이 다른 물질로 이루어지며, 상기 제2 도우핑 반도체 영역위에 형성된 제3 도우핑 반도체 영역; 상기 제3 도우핑 반도체 영역 위에 형성된 게이트 스택;및 상기 게이트 스택위에 형성된 제어 전극;을 구비하고,
상기 셀 스트링은 상기 각 셀 소자의 제어전극들의 사이에 절연막을 구비하고, 상기 셀 소자들의 제1 도우핑 반도체 영역들을 서로 연결되고, 상기 셀 소자들의 제2 도우핑 반도체 영역들도 서로 연결되고, 상기 셀 소자들의 제3 도우핑 반도체 영역들도 서로 연결되며, 상기 연결된 제1 도우핑 반도체 영역의 전기적 접촉을 위한 전극, 및 같은 불순물 유형으로 도우핑된 제2 및 제3 도우핑 반도체 영역들의 전기적 접촉을 위한 전극을 포함한다.
본 발명의 제3 특징은 일렬로 배열된 다수 개의 셀 소자들 및 상기 연결된 셀 소자의 끝단에 형성되는 스위칭 소자로 이루어지는 플래시 메모리 셀 스트링에 관한 것으로서, 상기 플래시 메모리 셀 스트링의 셀 소자는,
반도체 기판; 제1 반도체 유형으로 도우핑되어 상기 반도체 기판위에 형성된 제1 도우핑 반도체 영역; 상기 제1 반도체 유형과는 반대의 반도체 유형으로 도우핑되어 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역; 상기 제2 도우핑 반도체 영역과 밴드갭(Band Gap)이 다른 물질로 이루어지며, 제2 도우핑 반도체 영역위에 형성된 제3 도우핑 반도체 영역; 상기 제3 도우핑 반도체 영역 위에 형성된 게이트 스택;및 상기 게이트 스택위에 형성된 제어 전극;을 구비하고,
상기 셀 스트링은 상기 각 셀 소자의 제어전극들의 사이에 형성된 절연막을 더 구비하고,
상기 스위칭 소자는 상기 연결된 셀 소자의 한쪽 또는 양쪽 끝단에 하나 또는 두 개 이상을 구비하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인에 전기적 접촉을 위한 전극을 연결하고, 연결된 제1 도우핑 반도체 영역에 전기적 접촉을 위한 전극을 포함한다.
전술한 제2 및 제3 특징에 따른 셀 스트링에 있어서, 상기 제2 도우핑 반도체 영역 및 제3 도우핑 반도체 영역의 표면 또는 상기 제3 도우핑 반도체 영역의 표면은 상기 제어전극과 나란한 방향이나 교차하는 방향에서 제어 전극과 만나는 중심 부분의 높이가 제어 전극과 만나는 양 끝단의 높이보다 높게 형성되는 것이 바람직하며, 상기 셀 소자는 상기 제1 반도체 영역 아래에 형성된 매몰 절연막을 더 구비하는 것이 바람직하다.
전술한 제2 및 제3 특징의 플래시 메모리 셀 스트링에 있어서, 상기 제1 도우핑 반도체 영역에 대한 전기적 접촉은 공통으로 형성된 기판 콘택을 통해 형성하거나, 제1 도우핑 반도체 영역을 도우핑 유형이 다른 웰(well) 속에 형성하고 각 셀 스트링마다 또는 다수 개의 셀 스트링으로 구성된 스트링 모듈마다 독립적으로 제1 도우핑 반도체 영역의 전기적인 접촉을 형성하는 것이 바람직하다.
전술한 제2 및 제3 특징의 플래시 메모리 셀 스트링은 주변회로의 구성요소인 MOS 소자와 동일한 반도체 기판에 집적되는 것이 바람직하다.
본 발명의 제4특징에 따른 일렬로 배열된 다수 개의 셀 소자들로 이루어지는 플래시 메모리 셀 스트링에 있어서, 상기 셀 소자는, 반도체 기판; 상기 반도체 기판 위에 형성된 제1 도우핑 반도체 영역; 상기 제1 도우핑 반도체 영역과는 다른 불순물 유형으로 도우핑되고, 상기 반도체 기판과 제1 도우핑 반도체 영역 사이에 형성되는 웰; 상기 웰과 같은 불순물 유형으로 도우핑되고, 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역; 상기 제2 도우핑 반도체 영역 위에 형성된 게이트 스택; 및 상기 게이트 스택위에 형성된 제어전극;을 구비하고
상기 셀 스트링은 상기 각 셀 소자의 제어전극들 사이에 절연막을 구비하고, 상기 셀 소자들의 제1 도우핑 반도체 영역들은 서로 연결되어 상기 웰 속에 형성되고, 상기 셀 소자들의 제2 도우핑 반도체 영역들도 서로 연결되고, 상기 셀 소자들의 제2 도우핑 반도체 영역들도 서로 연결되며, 연결된 제1 도우핑 반도체 영역에 대한 전기적 접촉을 위한 전극 및 제2 도우핑 반도체 영역에 전기적 접촉을 위한 전극을 포함하며,
상기 웰은 바이폴라 트랜지스터의 컬렉터로 활용하고, 상기 제1 도우핑 영역은 플로팅 상태로 유지한 상태에서 바이폴라 트랜지스터의 베이스로 활용하고, 상기 제2 도우핑 반도체 영역을 바이폴라 트랜지스터의 에미터로 활용하여 읽기 동작을 수행한다.
본 발명의 제5 특징에 따른 반도체 셀 소자는, 반도체 기판; 상기 반도체 기 판위에 형성된 제1 도우핑 반도체 영역; 상기 제1 도우핑 반도체 영역과 다른 불순물 유형으로 도우핑되고, 상기 반도체 기판과 제1 도우핑 반도체 영역 사이에 형성되는 웰; 상기 제1 도우핑 반도체 영역과 다른 불순물 유형으로 도우핑되어 상기 제1 도우핑 반도체 영역위에 형성된 제2 도우핑 반도체 영역; 상기 제2 도우핑 반도체 영역 위에 형성된 게이트 스택; 및 상기 게이트 스택위에 형성된 제어 전극;을 구비하고,
상기 웰은 바이폴라 트랜지스터의 컬렉터로 활용하고, 상기 제1 도우핑 반도체 영역은 플로팅 상태로 유지한 상태에서 바이폴라 트랜지스터의 베이스로 활용하고, 상기 제2 도우핑 반도체 영역을 바이폴라 트랜지스터의 에미터로 활용하여 읽기 동작을 수행하는 것을 특징으로 한다.
본 발명에 따른 셀 소자는, 플래시 메모리라는 특수성 하에서 기존의 MOS 트랜지스터 구조와 달리 소스/드레인과 채널이 없는 구조를 갖도록 하여, 집적도와 성능을 크게 개선하는 장점이 있다.
이들 장점과 더불어 다음과 같은 추가의 장점이 있다.
첫째, 기존의 MOS 트랜지스터 방식의 셀 소자는 축소화에 따라 그 제작공정이 매우 어려워지고 있는데 비해, 본 발명의 셀 소자 구조는 소스/드레인과 채널이 없기 때문에 제작공정이 단순해진다.
둘째, 기존의 MOS 트랜지스터 방식에 비해, 공정이 단순하고 특성변화가 적 은 구성 요소를 갖고 있기 때문에 소자의 특성 산포가 상대적으로 작다.
셋째, 특정 셀 소자를 읽는 동작에서 다른 셀에 통과(pass) 전압을 0 V로 인가하거나 상대적으로 작은 전압을 인가해도 되기 때문에 read disturb가 크게 억제된다.
넷째, 본 발명에 따른 셀이나 셀 스트링을 어레이로 배치하는 방식은 기존의 NAND나 NOR 방식에 비해 자유도가 크며, 스위칭 소자를 포함하는 셀 스트링의 경우, 그 수를 줄일 수 있어 집적도를 더 개선할 수 있다.
다섯째, 본 발명에 따른 셀 소자는 프로그램이나 이레이져 상태나 정도에 따라 GIDL을 발생하는데, GIDL이 발생하는 영역 근처에 밴드갭이 다른 반도체 물질을 적용함으로써 제어전압의 변화에 따른 GIDL의 변화를 크게 하여 성능을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀 소자 및 스트링의 구조 및 동작, 그리고 제조공정에 대하여 구체적으로 설명한다. 첨부된 도면들에서는 설명과 이해의 편의상, 상부의 금속층은 제거하여 도시하였고, 제어전극(6)이나 MOS 소자의 게이트 전극(16)의 상부에서 절단하여 도시한다.
제1 실시예 : 플래시 메모리 셀 소자
이하 도 1 내지 도 2를 참조하여 본 발명의 제1 실시에에 따른 플래시 메모리 셀 소자의 구조 및 동작을 설명한다.
도 1의 (a)는 본 발명의 제1 실시예에 따른 플래시 메모리 셀 소자에 대한 제어전극(6)과 교차하는 방향으로의 단면도를 도시한 것이다. 도 1의 (a)를 참조하면, 본 발명의 제1 실시예에 따른 플래시 메모리 셀 소자는 반도체 기판위에 형성된 제1 도우핑 반도체 영역(1), 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역(2), 제2 도우핑 반도체 영역위에 형성된 제3 도우핑 반도체 영역(24), 상기 제3 도우핑 반도체 영역위에 형성된 게이트 스택(3,4,5) 및 상기 게이트 스택위에 형성된 제어 전극(6)을 구비한다.
여기서 제1 도우핑 반도체 영역(1)과 제2 도우핑 반도체 영역(2)은 서로 다른 반도체 유형의 불순물로 도우핑되어야 하며, 제2 도우핑 반도체 영역의 도우핑 농도는 제1 도우핑 반도체 영역의 도우핑 농도보다 고농도인 것이 바람직하다. 상기 제3 도우핑 반도체 영역(24)은 상기 제2 도우핑 반도체 영역과 밴드갭(Band Gap)이 다른 물질로 이루어지며, 상기 제2 도우핑 반도체 영역과 동일한 유형의 불순물로 도우핑되는 것이 바람직하다. 이와 같이, 제2 도우핑 반도체 영역과 게이트 스택의 사이에 제2 도우핑 반도체 영역과 밴드갭이 다른 물질로 이루어진 제3 도우핑 반도체 영역을 구비함으로써, 터널링 효과에 따른 GIDL을 많이 발생시킬 수 있게 된다. 또한 제어전극의 전압에 따라 GIDL 전류의 변화를 크게 할 수 있다. 상기 제3 도우핑 반도체 영역(24)은 한 층 또는 한층 이상으로 구현될 수 있으며, 한 층 이상으로 구현되는 경우 인접한 층 사이의 밴드갭은 서로 다르게 형성될 수 있다.
상기 게이트 스택은 상기 제3 도우핑 반도체 영역 위에 순차적으로 형성된 터널링 절연막(3), 전하 저장 노드(4), 컨트롤 절연막(5)으로 이루어진다. 한편, 도 3은 본 발명에 따른 셀 소자의 게이트 스택의 구조에 대한 다양한 실시 형태들을 예시적으로 도시한 단면도들이다. 상기 게이트 스택은 도 3의 (a)에 도시된 바와 같이 전하 저장 노드(4) 및 컨트롤 절연막(5)으로 이루어지거나, 도 3의 (b)에 도시된 바와 같이 터널링 절연막(3) 및 전하 저장 노드(4)로 이루어지거나, 도 3의 (c)에 도시된 바와 같이 전하 저장 노드(4) 만으로 이루어질 수도 있다.
본 발명의 제1 실시예에 따른 셀 소자의 주요 특징은, 기존의 MOS 트랜지스터를 기반으로 하는 셀 소자와는 달리, 소스, 드레인 및 채널이 없다는 것이다. 기존의 축소화된 MOS 트랜지스터를 기반으로 하는 셀의 제조는 점차 어려워지고 있으며, 그에 따른 셀 소자의 특성 산포가 증가하는 추세이다. 도 1의 (b) 및 (c)는 도 1의 (a)에 보인 셀 소자의 심볼을 나타낸 것으로서, (b)는 제1 도우핑 반도체 영역(1)이 p형이고 제2 도우핑 반도체 영역(2)이 n형인 경우이고, (c)는 그 반대이다.
이하, 도 2를 참조하여 제1 실시예에 따른 셀 소자의 동작을 설명한다. 도 2는 도 1의 셀 소자의 동작을 설명하기 위하여 도시한 단면도로서, 읽기 동작 동안 셀 소자에서 상기 제1 및 제3 도우핑 반도체 영역 사이에 전류가 흘러가는 원리 및 방향을 설명하고 있다. 예를 들어, 제1 도우핑 반도체 영역(1)이 p형이고 제2 및 제3 도우핑 반도체 영역(2)을 n+형인 경우를 상정한다. 제어전극(6)에 음의 전압을 인가하고 상기 제3 도우핑 반도체 영역을 포함하는 n+ 영역에 양의 전압을 인가하면 상기 터널링 절연막(3)과 접촉하고 있는 상기 n+ 반도체 표면에서 밴드간(band-to-band) 터널링에 의해 전자-정공 쌍(Electron-Hole Pair; EHP)이 발생한다. 특 히, 제3 도우핑 반도체 영역을 제2 도우핑 반도체 영역보다 작은 밴드갭을 갖는 물질로 구성한 경우, 제3 도우핑 반도체 영역이 없는 경우보다 훨씬 많은 전자-정공 쌍이 발생하게 된다. 구체적인 구조의 일례로서 제2 도우핑 반도체 영역이 Si이고 제3 도우핑 반도체 영역은 SiGe으로 구성하면 상기 동작이 가능하다. 또한 제3 도우핑 반도체 영역을 SiGe과 그 위에 형성된 Si을 갖는 구조로 하여 효과적으로 SiGe 층에서 상기 전자-정공쌍이 발생하게 할 수 있다. 발생된 전자는 양의 전압이 인가된 상기 n+ 영역으로 이동하고, 발생된 정공은 소수 캐리어로서 확산하여 제1 도우핑 반도체 영역(1)으로 이동한다. 이렇게 하여 도 2에 보인 것과 같이 전류가 흐른다. 상기 전하저장노드(4)에 양의 전하가 있거나 음의 전하가 없는 상태에서는 상기 표면 영역에서 전자-정공쌍이 매우 적어서 흐르는 전류는 매우 작다. 그러나 프로그램을 통해 상기 전하저장노드에 음의 전하를 저장하면 상기 읽기 동작에서 훨씬 많은 전자-정공쌍이 발생하고 이는 지워져 있는 경우에 비해 훨씬 큰 전류이므로 쉽게 구별이 가능하다. 이러한 원리를 이용하여 메모리 셀을 구성할 수 있다. 상기 전하저장노드(4)에 전자를 저장하거나 정공을 저장할 수 있고 또한 이들 전하의 양을 조절함으로써 하나의 셀에 1비트 이상을 저장할 수 있는 다중레벨(multi-level) 동작이 가능하다.
제2 실시예 : 플래시 메모리 셀 소자
이하, 본 발명의 제2 실시예에 따른 셀 소자의 구조 및 동작을 설명한다. 본 발명의 제2 실시예에 따른 셀 소자는 제1 실시예에 설명된 셀 소자와 유사한 구조 로 이루어지며, 다만 제2 도우핑 반도체 영역, 제3 도우핑 반도체 영역, 제어 전극, 터널링 절연막, 전하저장노드, 컨트롤 절연막 등의 형상이 상이하다.
도 4는 본 발명의 제2 실시예에 따른 셀 소자들의 다양한 실시 형태들을 도시한 단면도들이다. 도 4의 (a) 및 (b)를 참조하면, 본 발명의 제2 실시예에 따른 셀 소자는 제어 전극(6)의 아래에 위치한 제2 도우핑 반도체 영역(2) 및 제3 도우핑 반도체 영역(24)의 중심 영역('b')이 양 끝단('a')보다 높게 형성되는 것을 특징으로 한다. 도 4의 (a)는 제2 도우핑 반도체 영역(2) 및 제3 도우핑 반도체 영역(24)의 중심 영역으로 갈수록 높이가 높아지되 전체적으로 뾰족하게 솟아있는 형태이며, 도 4의 (b)는 제2 도우핑 반도체 영역(2) 및 제3 도우핑 반도체 영역(24)의 중심 영역으로 갈수록 높이가 높아지되 전체적으로 둥글게 솟아있는 형태이다. 하지만, 제2 도우핑 반도체 영역(2) 및 제3 도우핑 반도체 영역(24)의 표면의 형태는 도 4에 도시된 것에 한정되지 아니하며, 양 끝단('a') 보다 중심부('b')로 갈수록 높이가 증가하면 되므로, 그 외의 다양한 모양으로도 형성될 수 있을 것이다. 제2 실시예에 따른 셀 소자의 구조는 제어전극(6)의 전계를 솟아있는 영역에 집중할 수 있기 때문에 프로그램이나 이레이져 속도가 개선되거나 프로그램/이레이져 동작 전압을 낮출 수 있는 효과를 갖는다. 도 4의 도면은 제어전극(6)을 가로지른 단면에서 설명하고 있으나, 제어전극과 나란한 방향에서의 단면에서 상기 제1, 제2, 제3 도우핑 반도체 영역 및 반도체 기판(7)으로 구성된 비트라인의 상부 가장자리에 비해 가운데 부분이 솟아있도록 하여 상기 효과를 얻을 수 있다.
도 5는 본 발명에 따른 셀 소자들의 제어전극(6)과 나란한 방향으로 구현되 어 있는 담장형 바디(10)들에 대하여 도시한 단면도들이다. 도 5를 참조하면, 상기 담장형 바디의 상부 표면의 구조가 다양하게 구성되어 있다. 도 5의 (a) ~ (c)는 도 5의 (d)~(f)와 전체적으로 유사하며, 다만 (d)~(f) 구조에서는 상기 담장형 바디(10)의 아래에 매몰 전연막(9)을 더 구비한다는 점에서 차이가 있다. 도 5의 (a)와 (d)는 셀 소자가 형성되는 담장형 바디(10)의 상부 표면이 평탄한 것을 보이고 있으며, 도 5의 (b), (c), (e), (f)는 담장형 바디(10)의 상부 표면에서 가운데 부분이 가장자리 부분에 비해 높게 형성되어 있는 것을 보이고 있다. 도 5의 (a)와 (d)에 도시된 구조에 비해, 도 5의 (b), (c), (e), (f)에 도시된 구조는 제어전극(6)으로부터 전계를 상기 제2 도우핑 반도체 영역의 표면에 집중할 수 있기 때문에, 프로그램 및 이레이져 특성을 개선할 수 있다. 한편, 도 5의 (d), (e), (f)의 상기 매몰 절연막(9)은 상기 제1 도우핑 반도체 영역과 기판(7) 또는 웰(well) 사이에 존재하는 누설전류를 줄일 수 있는 특징이 있다. 이 누설전류를 줄이면 상기 읽기 동작에서 동작전류의 하한값을 낮출 수 있다.
제3 실시예 : 셀 스트링
이하, 본 발명에 따른 셀 소자를 이용하여 구현된 셀 스트링의 구조 및 동작을 설명한다.
도 6은 도 1에 도시된 본 발명의 제1 실시예에 따른 셀 소자를 이용하여 구현된 셀 스트링을 도시한 단면도 및 등가회로도이다. 도 6의 (b)는 셀 스트링에 대한 심볼로서, 심볼의 왼쪽에 보이는 다이오드의 방향은 임의로 표시한 것이며, 상기 제1 및 제2 도우핑 반도체 영역의 도우핑 유형이 바뀌면 그 방향이 바뀔 수 있 다. 도 6을 참조하면, 본 발명의 제3 실시예에 따른 셀 스트링은, 반도체 기판위에 형성된 제1 도우핑 반도체 영역(1), 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역(2), 상기 제2 도우핑 반도체 영역 위에 형성된 제3 도우핑 반도체 영역(24), 상기 제3 도우핑 반도체 영역 위에 형성된 터널링 절연막(3), 상기 터널링 절연막 위에 순차적으로 형성된 전하 저장 노드(4), 블록킹 절연막(5) 및 제어 전극(6)을 구비한 플래시 메모리 셀 소자들이 일렬로 배열되어 있다. 여기서 제1 도우핑 반도체 영역(1)은 반도체 기판(7)과 같은 반도체 유형의 불순물로 도우핑되어 있으므로, 도 6에서는 반도체 기판(7)과 분리하여 별도로 표시되어 있지 않다. 도 6에서 제2 및 제3 반도체 영역을 구현하기 위해 셀 스트링이 형성될 부분을 선택적으로 식각한 다음 에피층을 성장하여 식각되지 않은 영역의 표면과 비슷한 높이를 갖도록 구현할 수 있다. 경우에 따라서는 상기 선택적 식각 공정 후에 제1 도우핑 반도체 영역부터 제3 도우핑 반도체 영역까지 에피층으로 성장하여 구현할 수 있다.
상기 셀 스트링은 상기 각 셀 소자의 제어전극들(6)의 사이에 형성된 절연막(11)을 구비하여, 셀 소자들의 제어 전극들을 전기적으로 서로 분리되도록 한다.
상기 셀 스트링은 상기 각 셀 소자의 제1 도우핑 반도체 영역들(1)이 서로 연결되며, 상기 각 셀 소자의 제2 도우핑 반도체 영역들(2)도 서로 연결되며, 상기 각 셀 소자의 제3 도우핑 반도체 영역들(3)도 서로 연결되며, 서로 연결된 제1 및 제3 도우핑 반도체 영역들에 대한 전기적 접촉을 위한 전극을 포함하고 있다. 상기 셀 스트링에 있어 제3 도우핑 반도체 영역의 전기적 접촉창(41)은 스트링의 오른쪽 끝 부분에서 형성되어 있다. 제1 도우핑 반도체 영역(1)의 전기적 접촉창(40)은 왼쪽 반도체 기판의 표면에서 이루어진다. 여기서 제1 도우핑 반도체 영역(1)은 반도체 기판(7)과 같은 유형의 불순물로 도우핑되어 있어, 제1 도우핑 반도체 영역의 전기적인 접촉은 기판 콘택과 공유하고 있다. 제2 및 제3 도우핑 반도체 영역은 같은 유형의 불순물(예: n형 불순물)로 도우핑되어 있어 제3 도우핑 반도체 영역에 전기적인 접촉을 하면 서로 연결된다.
셀 스트링의 변형 형태들
이하, 도 7 및 도 8을 참조하여 본 발명에 따른 셀 스트링의 다양한 변형 형태들을 설명한다.
도 7은 도 6에 도시된 본 발명의 제3 실시예에 따른 셀 스트링을 다양하게 변형한 형태들을 도시한 단면도들이다. 도 7의 (a)에서는 도 6의 (a)와 전체적으로 유사하나, 도 6에는 셀들이 배열되어 있는 영역과 제1 도우핑 반도체 영역의 접촉창(40)이 형성되어 있는 영역 사이에 격리절연막(8)이 형성되어 있다는 점에서 차이가 있다. 도 7의 (b)는 제1 도우핑 반도체 영역(1)과 반도체 기판(7) 사이에 매몰 절연막(9)을 형성한 셀 스트링을 도시한 단면도이다. 이와 같이, 제1 도우핑 반도체 영역(1)과 반도체 기판(7)의 사이에 매몰 절연막(9)을 더 구비함으로써, 누설전류를 줄일 수 있게 된다. 도 7의 (c)에서는 제1 도우핑 반도체 영역(1)의 아래에 제1 도우핑 반도체 영역과는 도우핑 유형이 다른 웰(12)이 형성되어 있는 셀 스트링을 도시한 단면도이다. 이 경우, 웰(12)에 대한 전기적 접촉창(42)이 셀 스트링의 격리절연막(8)의 옆에 별도로 형성된다.
한편, 도 7의 (c)에서 제1 도우핑 반도체 영역(1)에 접촉창(40)을 만들지 않고 플로팅 상태로 두고, 반도체 기판(7)과 상기 제1 도우핑 반도체 영역(1) 사이에 형성된 웰(well)에 웰 접촉창(42) 통해 전압을 인가하면 바이폴라 트랜지스터 형태로 읽기 동작을 수행할 수 있다. 여기서 상기 플로팅된 제1 도우핑 반도체 영역(1)은 상기 바이폴라 소자의 베이스로 플로팅되어 있다. 간단한 동작을 살펴보면 다음과 같다. 상기 제3 도우핑 반도체 영역(24)의 표면 근처에서 발생한 전자-정공쌍 중에서 제1 도우핑 반도체 영역(1)의 다수 캐리어와 같은 유형의 캐리어는 플로팅된 제1 도우핑 반도체 영역으로 이동한다. 그러면 제1 도우핑 반도체 영역에 양(+)의 전압을 인가한 효과를 얻을 수 있고, 제2 및 제3 도우핑 반도체 영역과의 p-n 접합에서 전위장벽이 낮아진다. 낮아진 전위장벽에 의해 제2 및 제3 도우핑 반도체 영역에서의 다수캐리어는 플로팅된 제1 도우핑 반도체 영역에 주입되고, 대부분의 캐리어는 이 영역을 지나 상기 웰 영역에 도달하게 된다. 이와 같이 바이폴라 트랜지스터 동작을 이용하여 읽기 동작을 하면 증폭된 전류를 읽을 수 있게 된다. 이러한 동작은 제3 도우핑 반도체 영역을 포함하지 않은 구조에서도 유효하게 적용될 수 있다. 상기 웰을 바이폴라 트랜지스터의 컬렉터로 활용하고, 상기 제1 도우핑 영역을 플로팅 상태로 유지한 상태에서 바이폴라 트랜지스터의 베이스로 활용하고, 상기 제2 및 제3 도우핑 반도체 영역을 바이폴라 트랜지스터의 에미터로 활용하여 읽기 동작을 수행할 수 있다. 또한 상기 제3 도우핑 반도체 영역을 제거하고 제2 도우핑 반도체 영역만을 바이폴라 트랜지스터의 에미터로 활용하여 읽기 동작을 수행할 수 있다. 이러한 개념은 아래에서 언급되는 모든 셀 스트링에 적용될 수 있 다.
도 8은 도 6에 도시된 본 발명의 제3 실시예에 따른 셀 스트링에 대한 다른 변형 형태들을 도시한 단면도들이다. 도 8의 (a) 및 (b)는 도 6의 (a)에 보인 셀 스트링과 전체적으로 유사하나, 제2 도우핑 반도체 영역(2) 및 제3 도우핑 반도체 영역(24)이 제1 도우핑 반도체 영역의 표면보다 돌출된다는 점이 서로 상이하다. 도 8의 (a)와 (b)의 셀 스트링은 국소적으로 in-situ 방식으로 도우핑된 에피층을 형성함으로써 제2 도우핑 반도체 영역(2) 및 제3 도우핑 반도체 영역(24)을 순차적으로 형성한다. 다른 실시예들에서의 제2 도우핑 반도체 영역(2) 및 제3 도우핑 반도체 영역(24)은 높은 도우핑 농도(>1018 cm-3)로 도우핑되는데, 이를 위해 이온주입 공정을 사용할 수 있다. 그러나 높은 농도의 도우즈 이온주입방식은 반도체 기판의 표면에 결함을 유발할 수 있다. 이러한 결함은 후속 열처리 공정에서 줄어들 수 있기는 하나 상기 band-to-band 터널링 현상 및 생성된 전자-정공쌍 중 소수캐리어의 수명시간에 영향을 줄 수 있다. 따라서, 본 실시 형태에서는 상기 에피층을 도입하는 것이다. 이온주입 공정도 후속 열처리 공정을 최적화할 수 있기 때문에 에피층 성장의 도입 여부는 공정에 따라 결정되어 진다. 도 8의 (a)의 경우 제1 도우핑 반도체 영역(1)의 전기적 접촉창(40)과 셀 소자의 사이에 격리절연막(8)이 형성되어 있다. 도 8의 (b)의 경우 제1 도우핑 반도체 영역의 전기적 접촉장(40)이 셀 소자와 연결되며, 그 사이에 격리 절연막(8)이 형성되어 있지 않다는 점에서 (a)와 차이가 있다.
이하, 본 발명에 따른 셀 스트링이 주변회로의 구성요소인 MOS 소자와 함께 집적된 구조를 설명한다. 도 9는 도 8의 (a)에서 보인 셀 스트링이 주변회로의 구성요소인 MOS 소자와 함께 집적된 상태를 도시한 단면도들이다. 도 9의 (a)를 참조하면, 셀 스트링과 MOS 소자(60)가 함께 집적되며, 상기 MOS 소자(60)는 반도체 기판(7), 소스(13), 드레인(14), 게이트 절연막(15), 게이트 전극(16)을 구비한다. 메모리 소자 어레이인 셀 스트링은 소자들을 제어하는 주변 회로가 필요하고, 주변 회로는 MOS 트랜지스터(60)를 이용하여 구현된다. 여기서, 주변회로를 구성하는 MOS 소자(60)는 소스 및 드레인에 대한 전기적 접촉창(44,45)을 소스 및 드레인의 상부에 각각 갖는다. 도 9의 (b)는 도 9의 (a)와 유사하나 셀 스트링이 웰(12)을 도입하고 있으며, 웰(12)내에 제1 도우핑 반도체 영역(1)을 형성하는 점에서 차이가 있다. 앞서 언급한 것과 같이, 제1 도우핑 반도체 영역(1)을 반도체 기판(7)과 분리하기 위해서는 제1 도우핑 반도체 영역(1)과 다른 도우핑 유형을 갖는 웰(12)을 구현하고, 웰(12)의 전기적 접촉을 형성하기 위한 전기적 접촉창(42)을 형성한다.
도 10은 본 발명에 따른 셀 스트링을 배치하여 셀 어레이를 구현하는 배열 예들을 예시적으로 도시한 등가 다이어그램들이다. 도 10에 도시된 다이오드의 방향은 제1 및 제2 도우핑 반도체 영역의 도우핑 유형에 따라 달라질 수 있고, 본 도면에서는 예시적으로 단일의 방향으로 도시하였다. 도 10의 (a)에서는 다수의 셀 스트링이 제1 도우핑 반도체 영역을 공통으로 사용하고 있는 경우이다. 도 10의 (a)의 하단에 파선으로 된 원은 베이스가 플로팅된 npn 바이폴라 트랜지스터를 일 례로 표시한 것으로 표시된 다이오우드를 대체하여 읽기 동작에 사용될 수 있다. 도 7의 설명에서 기술한 것과 같이 상기 웰을 가진 셀 스트링에서 읽기 동작을 상기 바이폴라 트랜지스터의 동작을 이용하여 수행할 수 있다. 도 10에서 (a)에서만 상기 바이폴라 트랜지스터를 표시하였지만 도 10의 (b), (c), (d) 및 이하 해당 도면에 모두에 적용될 수 있다. 도 10의 (b)는 (a)와 유사하나 셀 스트링의 적정 위치에 전기적인 접촉점을 구비하고 있는 점이 차이가 있다. 이는 제2 도우핑 반도체 영역(2)의 저항이 셀 스트링의 양 끝단에서 클 경우 발생될 수 있는 문제를 해결하는 것이다. 도 10의 (c)는 각 셀 스트링에 독립적으로 제1 도우핑 반도체 영역의 전기적인 접촉점이 가능하도록 구현한 경우이다. 도 10의 (d)는 전기적으로 독립된 제1 도우핑 반도체 영역에 전기적인 접촉점을 만들고 셀 스트링의 다른 끝단을 전기적으로 서로 연결한 셀 스트링에 대한 등가 다이어그램을 보이고 있다.
제4 실시예 : 셀 스트링
이하, 본 발명의 제4 실시예에 따른 셀 스트링의 구조 및 동작에 대하여 설명한다. 본 발명의 제4 실시에에 따른 셀 스트링은 일렬로 배열된 셀 소자들 및 해당 셀 스트링을 선택할 수 있도록 하는 스위칭 소자(50)를 구비하고, 상기 스위칭 소자(50)는 셀 소자들의 끝단에 더 구비하는 것을 특징으로 한다.
도 11은 본 발명의 제4 실시예에 따른 셀 소자 및 스위칭 소자로 이루어지는 셀 스트링을 도시한 단면도이다. 도 11의 (a)를 참조하면, 본 발명의 제4 실시예에 따른 셀 스트링은 일렬로 배열된 다수 개의 셀 소자들과 상기 연결된 셀 소자의 양 끝단에 연결된 하나 또는 둘 이상의 스위칭 소자(50)를 구비하며, 상기 셀 소자의 제어 전극(6)은 절연막(11)으로 서로 분리된다. 상기 셀 소자는 반도체 기판(7)위에 형성된 제1 도우핑 반도체 영역(1), 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역(2), 제2 도우핑 반도체 영역위에 형성된 제3 도우핑 반도체 영역(24), 상기 제3 도우핑 반도체 영역 위에 형성된 터널링 절연막(3), 상기 터널링 절연막 위에 순차적으로 형성된 전하 저장 노드(4), 블록킹 절연막(5) 및 제어 전극(6)을 구비한다. 상기 스위칭 소자는 반도체 기판(7)위에 형성된 제1 도우핑 반도체 영역(1), 게이트 절연막, 게이트 전극(16), 소스 또는 드레인(17)을 구비한다. 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인(17)에 전기적 접촉창(47)을 형성하고 접촉창(47)에 전극을 연결하고, 연결된 제1 도우핑 반도체 영역에 전기적 접촉을 위한 전극을 포함한다. 도 11에서는 상기 스위칭 소자가 셀 스트링의 한쪽 끝 부분에 형성되어 있다. 도 11의 (b)에 도시된 셀 스트링은 (a)에 도시된 셀 스트링의 구조와 유사하며, 다만 반도체 기판(7)과 제1 도우핑 반도체 영역(1)의 사이에 매몰 절연막(9)을 더 구비하고 있다는 점에서 차이가 있다. 도 11의 (c)는 도 11의 (a)와 (b)에 있는 셀 스트링 구조에 대한 등가 회로 다이어그램들이며, 여기서도 다이오드의 방향은 임의로 표시된 것이다.
이하, 본 발명의 제4 실시예에 따른 셀 스트링에 대한 변형 구조들을 설명한다.
도 12의 (a) 및 (b)는 도 11에 도시된 제4 실시예에 따른 셀 스트링에 대한 변형된 구조들을 도시한 단면도들이다. 도 12의 (a)는 도 11의 (a)에 도시된 제4 실시예와 유사하며, 다만 도 12 (a)에는 셀들이 배열되어 있는 영역과 제1 도우핑 반도체 영역의 접촉창(40)이 형성되어 있는 영역 사이에 격리절연막(8)이 형성되어 있다는 점에서 차이가 있다. 도 12의 (b)는 도 12의 (a)에 도시된 구조에 비해 제1 도우핑 반도체 영역(1)이 반대 유형의 불순물로 도우핑된 웰(12)에 형성되어 있다는 점에서 차이가 있으며, 상기 웰의 전기적 접촉을 위한 전기적 접촉창(42)이 형성되어 있다. 또한 도 12의 (b)에 도시된 구조는 (a)에 도시된 구조에 비해 제1 도우핑 반도체 영역(1)의 전기적 접촉창(40)과 셀 소자 사이에 격리 절연막(8)이 없다는 점에 차이가 있다.
도 13의 (a) 및 (b)는 도 11에 도시된 제4 실시예에 따른 셀 스트링에 대한 다른 변형 구조들을 도시한 단면도들이다. 도 13의 (a)에 도시된 구조는 도 11의 (a)에 도시된 제4 실시예와 유사하며, 다만 스위칭 소자의 위치가 배열된 셀의 왼쪽에 존재하는 것이 차이점이다. 도 13의 (b)에 도시된 구조는 스위칭 소자가 배열된 셀 소자의 양쪽에 존재하는 것이 (a)에 도시된 구조와의 차이점이다.
이하, 본 발명의 제4 실시예에 따른 스위칭 소자를 갖는 셀 스트링이 주변회로와 함께 집적되는 구조를 설명한다. 도 14는 본 발명의 제4 실시예에 따른 스위칭 소자를 갖는 셀 스트링이 주변회로의 구성요소인 MOS 소자와 함께 집적된 상태를 도시한 단면도이다. 도 14의 (a)와 (b)를 참조하면, 셀 소자와 스위칭 소자를 구비하는 셀 스트링의 끝단에 주변회로를 구성하는 MOS 소자(60)가 함께 형성된다. 도 14의 (a)와 (b)가 다른 점은 제1 도우핑 반도체 영역(1)이 도우핑 유형이 다른 웰(12) 내에 형성되어 있는지의 여부이다. 도 14의 (a)는 제1 도우핑 반도체 영역(1)이 반도체 기판(7)과 공유되어 전기적 접촉을 위해 기판 접촉창을 공유할 수 있다. 도 14의 (b)에서 상기 제1 도우핑 반도체 영역(1)은 도우핑 유형이 다른 웰(12) 속에 형성되어 있고, 웰(12)의 전기적 접촉을 위해 별도의 전기적 접촉창(42)이 형성되어 있다.
도 15는 스위칭 소자를 갖는 셀 스트링을 배열하여 어레이를 구성하는 방식들을 도시한 등가 다이어그램들이다. 도 15의 (a)는 기존의 NAND 플래시 구조를 참고로 보인 것이다. 도 15의 (b) ∼ (d)는 본 발명에 따른 셀 소자들로 구성된 어레이를 보인 것이다. 도 15의 (b)에서는 각 셀 스트링의 스위칭 소자의 드레인(17)을 함께 연결하고 제1 도우핑 반도체 영역을 전기적으로 독립시킨 경우를 보인다. 도 15의 (c)는 (b)와는 반대로 각 셀 스트링의 제1 도우핑 반도체 영역(1)을 서로 연결하고 스위칭 소자가 있는 부분을 전기적으로 서로 격리시킨 경우를 보인다. 도 15의 (d)는 도 15의 (c)에서와 유사하나 각 셀 스트링의 제1 도우핑 반도체 영역이 하나의 접촉창으로 공유되어 연결되는 경우를 보이고 있다. 도 15의 (d)의 하단에 보인 파선으로 표시된 원 속의 npn 바이폴라 트랜지스터는 하나의 예로서 표시한 것으로, 도 10의 (a)에서 설명한 것과 같이 다이오드를 대체하여 읽기 동작에 사용될 수 있다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 셀 소자나 셀 스트링에 있어서, 상기 제1 도우핑 반도체 영역은 p형 반도체나 n형 반도체가 될 수 있으며, 제2 및 제3 도우핑 반도체 영역은 제1 도우핑 반도체 영역과는 다른 불순물 유형으로 도우핑되어야 한다. 따라서, 제1 도우핑 반도체 영역이 p형으로 구현된 경우 상기 제2 및 제3 도우핑 반도체 영역은 n형으로 되어야 하고, 제1 도우핑 반도 체 영역이 n형으로 구현된 경우 상기 제2 및 제3 도우핑 반도체 영역은 p형으로 될 수 있다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 셀 소자나 셀 스트링에 있어서, 상기 제2 및 제3 도우핑 반도체 영역의 표면 또는 제3 도우핑 반도체 영역의 표면은 상기 제어전극과 나란한 방향이나 교차하는 방향에서, 제어 전극의 양 끝단과 만나는 지점보다 제어 전극의 중심부와 만나는 지점을 높게 형성하여 전체적으로 뽀족하게 또는 둥글게 돌출되도록 함으로써, 쓰기/지우기 특성을 개선할 수 있다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 셀 소자나 셀 스트링에 있어서, 상기 제1 도우핑 반도체 영역 아래에 매몰 절연막을 형성하여 누설전류 효과를 줄일 수 있다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 셀 소자나 셀 스트링에 있어서, 상기 전하저장노드는 상기 제어전극 아래에 국한되도록 하거나 제어전극 좌우로 확장되어 형성될 수 있다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 셀 소자나 셀 스트링에 있어서, 상기 셀 소자의 터널링 절연막은 한층 또는 다층으로 구현될 수 있으며, 상기 절연막이 다층으로 구현되는 경우 서로 인접한 층은 서로 다른 밴드갭을 갖는 물질로 이루어질 수 있다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 셀 소자나 셀 스트링에 있어서, 상기 셀 소자의 상기 블록킹 절연막은 한층 또는 다층으로 구현될 수 있으며, 상기 절연막이 다층으로 구현되는 경우 서로 인접한 층은 서로 다른 밴드갭을 갖는 물질로 이루어질 수 있다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 셀 소자나 셀 스트링에 있어서, 상기 전하 저장 노드는 도전성 물질로 이루어진 도전성 박막으로 형성되거나, 절연 물질로 이루어진 절연성 박막으로 형성되거나, 나노 크기의 도트(dot) 또는 나노 크기의 크리스탈로 형성되거나, 절연 물질의 박막과 나노 크기의 도트가 결합된 형태로 형성될 수 있다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 전하 저장 노드가 도전성 박막으로 형성되는 경우 상기 도전성 박막은 반도체, 금속, 금속질화막, 다원계 금속, 실리사이드 중 하나 또는 그 이상으로 이루어지며, 상기 전하 저장 노드가 절연성 박막으로 형성되는 경우 상기 절연성 박막은 질화막과 금속산화막 중 하나 또는 그 이상으로 이루어지며, 상기 전하 저장 노드가 나노 크기의 도트로 형성되는 경우 상기 도트는 반도체 물질, 금속 산화물, 금속, 금속질화물, 실리사이드 물질 중 하나 또는 그 이상으로 이루어지며, 상기 전하 저장 노드가 박막과 나노 도트가 결합된 형태로 형성되는 경우 절연 물질의 박막과 도전성 또는 절연성을 갖는 나노 크기의 도트들로 이루어질 수 있다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 셀 소자나 셀 스트링에 있어서, 상기 셀 소자의 제어 전극은 고농도 도우핑된 Si, 폴리 Si, Ge, 폴리 Ge, SiGe, 폴리 SiGe, 아몰퍼스 Si, 아몰퍼서 Ge, 아몰퍼스 SiGe, 금속질화물, 금속, 실리사이드 중의 하나 또는 2개 이상의 조합으로 이루어질 수 있다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 셀 소자나 셀 스트링에 있어서, 상기 셀 소자의 프로그램(program) 또는 이레이져(erase) 상태에 따라 상기 제2 도우핑 반도체 영역 또는 상기 제3 도우핑 반도체 영역에서 생성된 전자-정공 쌍에 의해 흐르는 전류(GIDL(Gate Induced Drain Leakage)에 의한 전류)의 크기를 읽어서 프로그램이나 이레이져 상태를 감지할 수 있다. 본 발명의 명세서에 있어서, 'GIDL에 의한 전류'는 제어전극과 제2 및 제3 도우핑 반도체 영역에 인가된 전압 하에서 제3 도우핑 반도체 영역(24) 또는 제2 도우핑 반도체 영역(2)에 생성되는 전자-정공 쌍 중 어느 하나의 캐리어가 제3 도우핑 반도체 영역(24)에 접촉되어 있는 전극으로 이동하고 나머지 하나의 캐리어가 제1 도우핑 반도체 영역으로 이동함으로써 형성되는 전류를 의미한다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 셀 소자나 셀 스트링에 있어서, 상기 셀 소자의 프로그램 또는 이레이져 전압이나 시간을 조절하여 하나의 셀에 2 비트 이상의 다중 레벨이 가능할 수 있다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 셀 소자나 셀 스트링에 있어서, 상기 제2 및 제3 도우핑 반도체 영역은 in-situ 방식으로 도우핑된 반도체 에피층으로 형성하여 셀 소자의 특성 균일도를 개선할 수 있다.
전술한 본 발명의 제3 실시예에 따른 스위칭 소자를 포함하지 않는 셀 스트링에 있어서, 상기 셀 스트링의 제3 도우핑 반도체 영역에 전기적 접촉창을 형성하는 위치는 셀 스트링의 양쪽 끝 부분에 모두 형성하거나 양쪽 끝 중 하나에 선택적으로 형성하거나, 셀 소자들 사이의 임의 위치에 형성할 수 있다.
전술한 본 발명의 제4 실시예에 따른 스위칭 소자를 포함하는 셀 스트링에 있어서, 상기 스위칭 소자의 게이트 절연막은 셀 소자와 동일한 블록킹 절연막, 전하저장노드, 터널링 절연막으로 구성되거나, 한층 또는 다층의 절연막으로 형성될 수 있다.
전술한 본 발명의 제4 실시예에 따른 스위칭 소자를 포함하는 셀 스트링에 있어서, 상기 스위칭 소자는 하나 또는 둘 이상으로 상기 셀 스트링의 양쪽 끝 부분에 형성하거나 또는 양쪽 끝 부분 중 어느 한 쪽에 형성할 수 있다.
전술한 본 발명의 제3 실시예 내지 제4 실시예에 따른 셀 스트링에 있어서, 상기 셀 스트링들을 배열 구조로 배치하여 셀 어레이를 형성하는 경우, 각 셀 스트링 사이의 전기적인 격리를 위해 격리 절연막을 사용할 수 있다. 이와 같이, 셀 스트링이 배열 구조로 배치된 셀 어레이에 있어서, 제1 도우핑 반도체 영역 아래에 매몰 절연막을 더 구비하여, 셀 스트링의 둘레에 형성된 격리 절연막과 더불어 셀 어레이에서 셀 스트링들의 사이에 전기적 절연을 하거나 접합 누설전류를 줄일 수 있다. 전술한 셀 어레이에 있어서, 상기 제1 도우핑 반도체 영역의 전기적인 접촉창은 공통으로 형성된 반도체 기판 콘택을 통해 형성하거나, 제1 도우핑 반도체 영역을 도우핑 유형이 다른 웰(well) 속에 형성하고, 각 스트링마다 또는 몇 개의 스트링으로 구성된 스트링 모듈마다 독립적으로 제1 도우핑 반도체 영역의 전기적 접촉창을 형성할 수도 있다. 상기 셀 스트링에 있어서, 상기 셀 스트링이 주변회로의 구성요소인 MOS 소자와 같은 기판에 집적할 수 있다.
이하, 전술한 구조를 갖는 본 발명에 따른 셀 소자들로 이루어지는 셀 스트 링을 제조하는 방법들을 설명한다.
도 16은 도 7의 (a)에 도시된 셀 스트링을 제조하는 공정을 순차적으로 도시한 단면도들이다. 도 16을 참조하여, 도 7의 (a)에 도시된 셀 스트링의 제조 공정을 구체적으로 설명한다. 먼저, (a)에 도시된 바와 같이, 반도체 기판(7)의 표면에 제3 절연막(20)을 형성하고 제1 도우핑 반도체 영역(1)을 형성한다. 다음, (b)에 도시된 바와 같이, (a)의 결과물 위에 소자격리영역인 격리 절연막(8)을 형성한다. 다음, (c)에 도시된 바와 같이 상기 (b)의 결과물 위에 제2 도우핑 반도체 영역(2)을 형성하고, 그 위에 제3 도우핑 반도체 영역(24)을 순차적으로 형성한다. 여기서 상기 제2 및 제3 도우핑 반도체 영역은 에피층으로 형성될 수 있다. 상기 (b)의 공정이 끝난 후 상기 제2 및 제3 도우핑 반도체 영역이 형성될 곳을 선택적으로 식각하고, 제2 및 제3 도우핑 반도체 영역을 에피층 형태로 성장하여 형성하거나 제3 도우핑 반도체 영역(24)만 에피층으로 성장하거나 또는 제1, 제2, 제3 도우핑 반도체 층을 모두 에피층으로 성장할 수 있다. 미리 에피층이 선택적으로 성장될 곳을 식각한 뒤 성장하였기 때문에 성장된 에피층의 최종 표면의 높이는 에피층이 성장되지 않은 곳과 유사하다. 에피층 형성 공정이 끝난 후, 터널링 절연막(3)을 형성한다. 다음, (d)에 도시된 바와 같이, 상기 결과물 위에 터널링 절연막(3), 전하저장노드(4), 블록킹 절연막(5)을 순차적으로 형성하고 그 위에 제어전극(6)을 형성한다. 다음, (e)에 도시된 바와 같이, 층간 절연막인 제1 절연막을 형성하고, 콘택이 필요한 곳에 콘택(contact)을 형성하며, 최종적으로 금속 배선을 순차적으로 형성한다.
도 17은 본 발명에 따른 셀 스트링과 주변회로가 함께 집적된 구조를 제조하는 공정을 순차적으로 도시한 단면도들이다. 도 17을 참조하여, 본 발명에 따른 스위칭 소자를 갖는 셀 스트링과 제어회로를 구성하는 MOS 소자가 함께 집적된 구조의 제조공정을 구체적으로 설명한다. 먼저, (a)에 도시된 바와 같이, 반도체 기판(7)에 제1 도우핑 반도체 영역(1)을 형성하고 상기 결과물위에 소자격리영역인 격리 절연막(8)을 형성한다. 다음, (b)에 도시된 바와 같이, 상기 결과물 위에 상기 스위칭 소자 및 MOS 소자를 형성하고, 이들 소자의 게이트 전극(16)의 양 측면에 스페이서(28)를 형성한다. 스위칭 소자의 드레인(17) 및 상기 주변회로를 위한 MOS 소자의 소스/드레인(13, 14)을 형성한다. 다음, (c)에 도시된 것과 같이 에피층이 성장될 곳을 선택적으로 노출시켜 에피층을 성장한다. 여기서 제1, 제2, 제3 도우핑 반도체 영역이 에피층 성장으로 형성되거나, 제2 및 제3 도우핑 반도체 영역이 에피층 성장으로 형성되거나, 또는 제3 도우핑 영역이 에피층 성장으로 형성될 수 있다. 특히, 상기 제3 도우핑 반도체 영역을 위한 에피층 위에 제2 반도체 박막(25)을 형성하고 이 박막은 양질의 터널링 절연막(3)을 성장하는데 활용된다. 다음, (d)에 도시된 바와 같이, 상기 결과물 위에 셀 소자를 위한 터널링 절연막(3), 전하저장노드(4), 블록킹 절연막(5)을 순차적으로 형성하고 그 위에 제어전극(6)을 형성한다. 다음, (e)에 도시된 바와 같이, 층간 절연막인 제1 절연막(11)을 형성하고 콘택이 필요한 곳에 콘택(contact)을 형성한 후, 금속 배선을 순차적으로 형성한다.
상기 제조공정에 있어서, 상기 (a) 단계를 형성하기 전에 국소적으로 제2 도 우핑 반도체 영역의 불순물과 반대 유형의 불순물로 웰(well)을 형성하고 drive-in하는 단계를 포함할 수 있다.
상기 제조공정에 있어서, 상기 제2 도우핑 반도체 영역(2) 및 제3 도우핑 반도체 영역(24)을 형성하는 단계는 에피층 성장 중에 in-situ 방식으로 불순물을 도우핑하여 형성할 수도 있다.
상기 제조 공정에 있어서, 상기 스위칭 소자를 형성하는 단계는 상기 (d) 단계의 셀소자를 형성하는 단계에서 수행할 수 있다. 또한, 상기 MOS 소자 및 스위칭 소자를 형성하는 단계는 상기 (d) 단계의 셀소자를 형성하는 단계와 순서를 바꾸어 제작공정을 수행할 수 있다.
도 18은 본 발명에 따른 셀 스트링의 제조 공정에 있어서, 상기 제1 도우핑 반도체 영역(1)의 아래에 선택적으로 매몰 절연막(9)을 형성하는 주요 공정단계를 도시한 단면도들이다. 도 18의 (a)에 도시된 바와 같이, 먼저 반도체 기판(7)의 표면에 희생 반도체층(21)을 형성하고, 희생 반도체층(21) 위에 제1 도우핑 반도체 영역(1)이 포함될 반도체층을 형성하고, 그 위에 제3 절연막(20)을 형성한다. 이때, 희생 반도체층(21)은 SiGe과 같이 반도체 기판에 비해 식각율이 큰 물질로 이루어진다. 다음, (b)에 도시된 바와 같이, 사진식각공정을 이용하여 패터닝한 후 상기 희생 반도체층(21)까지 식각하여 담장형 바디(10)를 형성한다. 다음, (c)에 도시된 바와 같이, 드러난 희생 반도체 층(21)을 선택적으로 식각한 뒤 제2 절연막(19)을 증착하고 평탄화를 수행한다. 이와 같은 공정은 담장형 바디(10)의 좌우에서 유효하게 수행될 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 따른 셀 소자 및 셀 스트링의 구조는 비휘발성 반도체 메모리 분야에 널리 적용될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 셀 소자를 도시한 단면도 및 등가 소자 다이어그램이다.
도 2는 본 발명의 제1 실시예에 따른 셀 소자의 동작을 설명하기 위하여 도시한 단면도 및 셀 소자가 프로그램된 상태에서 읽기 동작에 대한 전류흐름의 방향을 표시한 다이어그램이다.
도 3은 본 발명의 제1 실시예에 따른 셀 소자의 게이트 스택에 대한 다양한 실시 형태들을 예시적으로 도시한 단면도들이다.
도 4는 본 발명의 제2 실시예에 따른 셀 소자들을 도시한 단면도들이다.
도 5는 본 발명에 따른 셀 소자들의 제어전극(6)과 나란한 방향으로 구현되어 있는 담장형 바디(10)들에 대하여 도시한 단면도들이다.
도 6은 본 발명의 제1 실시예에 따른 셀 소자를 이용하여 구현된 셀 스트링을 도시한 단면도 및 등가회로도이다.
도 7 및 도 8은 본 발명의 제3 실시예에 따른 셀 스트링에 대한 변형 형태들을 도시한 단면도들이다.
도 9는 도 8의 (a)에서 도시된 셀 스트링이 주변 회로의 구성요소인 MOS 소자와 함께 집적된 상태를 도시한 단면도들이다.
도 10은 본 발명에 따른 셀 스트링을 배치하여 셀 어레이를 구현하는 배열 예들을 예시적으로 도시한 등가 회로 다이어그램들이다.
도 11은 본 발명의 제4 실시예에 따른 셀 소자 및 스위칭 소자로 이루어지는 셀 스트링을 도시한 단면도이다.
도 12 및 도 13은 본 발명의 제4 실시예에 따른 셀 스트링에 대한 변형 구조들을 도시한 단면도들이다.
도 14는 본 발명의 제4 실시예에 따른 스위칭 소자를 갖는 셀 스트링이 주변회로의 구성요소 MOS 소자와 함께 집적된 구조를 도시한 단면도이다.
도 15는 본 발명에 따른 스위칭 소자를 갖는 셀 스트링을 배열하여 어레이를 구성하는 방식들을 도시한 등가 회로 다이어그램들이다.
도 16은 도 7의 (a)에 도시된 셀 스트링을 제조하는 공정을 순차적으로 도시한 단면도들이다.
도 17은 본 발명에 따른 셀 스트링과 주변회로의 구성요소인 MOS 소자가 함께 집적된 구조를 제조하는 공정을 순차적으로 도시한 단면도들이다.
도 18은 본 발명에 따른 셀 스트링의 제조 공정에 있어서, 상기 제1 도우핑 반도체 영역(1)의 아래에 선택적으로 매몰 절연막(9)을 형성하는 주요 공정단계를 도시한 단면도들이다.
< 도면의 주요부분에 대한 부호의 설명 >
1 : 제1 도우핑 반도체 영역 2 : 제2 도우핑 반도체 영역
24 : 제3 도우핑 반도체 영역
3 : 터널링 절연막 4 : 전하저장노드
5 : 블록킹 절연막 6 : 제어전극
7 : 반도체 기판 8 : 격리 절연막
9 : 매몰 절연막 10 : 담장형 바디
11 : 제1 절연막 12 : 웰 (well)
13 : 소스 14 : 드레인
15 : 게이트 산화막 16 : 게이트 전극
17 : 스위칭소자 드레인1 18 : 스위칭소자 드레인2
19 : 제2 절연막 20 : 제3 절연막
21 : 희생 반도체 층 22 : 제3 도우핑 반도체 영역 전극
23 : 제1 도우핑 반도체 영역 전극

Claims (25)

  1. 반도체 기판;
    상기 반도체 기판위에 형성된 제1 도우핑 반도체 영역;
    상기 제1 도우핑 반도체 영역과는 반대 유형의 불순물로 도우핑되며, 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역;
    상기 제2 도우핑 반도체 영역과 밴드갭(Band Gap)이 다른 물질로 이루어지며, 상기 제2 도우핑 반도체 영역위에 형성된 제3 도우핑 반도체 영역;
    상기 제3 도우핑 반도체 영역 위에 형성된 게이트 스택;및
    상기 게이트 스택위에 형성된 제어 전극;
    을 구비하는 플래시 메모리 셀 소자.
  2. 제1항에 있어서, 상기 제1 도우핑 반도체 영역이 p형 반도체인 경우 상기 제2 및 제3 도우핑 반도체 영역은 n형 반도체이며, 상기 제1 도우핑 반도체 영역이 n형 반도체인 경우 상기 제2 및 제3 도우핑 반도체 영역은 p형 반도체인 것을 특징으로 하는 플래시 메모리 셀 소자.
  3. 제1항에 있어서, 상기 제2 도우핑 반도체 영역 및 제3 도우핑 반도체 영역 의 표면들 또는 제3 도우핑 반도체 영역의 표면은 상기 제어전극과 나란한 방향이나 교차하는 방향에서 제어 전극의 중심 부분과 만나는 지점의 높이가 제어 전극의 양 끝부분과 만나는 지점의 높이보다 더 높은 것을 특징으로 하는 플래시 메모리 셀 소자.
  4. 제1항에 있어서, 상기 플래시 메모리 셀 소자는 상기 제1 도우핑 반도체 영역의 아래에 형성된 매몰 절연막을 더 구비하는 것을 특징으로 하는 플래시 메모리 셀 소자.
  5. 제1항에 있어서, 상기 게이트 스택은 제3 도우핑 반도체 영역위에 순차적으로 형성된 터널링 절연막, 전하 저장 노드 및 컨트롤 절연막으로 이루어지거나, 터널링 절연막 및 전하 저장 노드로 이루어지거나, 전하 저장 노드만으로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 소자.
  6. 제5항에 있어서, 상기 전하저장노드는 상기 제어전극 아래에 국한되도록 형성되거나 제어전극의 좌우로 확장되어 형성되는 것을 특징으로 하는 플래시 메모리 셀 소자.
  7. 제1항에 있어서, 상기 제3 도우핑 반도체 영역은 한 층 또는 두개의 층 이상으로 구현될 수 있으며, 두 개의 층 이상으로 구현되는 경우 서로 인접한 층은 밴드갭이 다른 물질로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 소자.
  8. 제1항에 있어서, 상기 플래시 메모리 셀 소자는 프로그램(program) 또는 이레이져(erase) 상태에 따라 상기 제2 도우핑 반도체 영역 또는 상기 제3 도우핑 반도체 영역에서 생성된 전자-정공 쌍에 의해 흐르는 전류 (GIDL(Gate Induced Drain Leakage)에 의한 전류)의 크기를 읽어서 프로그램이나 이레이져 상태를 감지하는 것을 특징으로 하는 특징으로 하는 플래시 메모리 셀 소자.
  9. 제1항에 있어서, 상기 플래시 메모리 셀 소자는 프로그램 또는 이레이져 전압이나 시간을 조절하여 하나의 셀에 2 비트 이상의 다중 레벨이 가능하도록 하는 것을 특징으로 하는 플래시 메모리 셀 소자.
  10. 제1항에 있어서, 제3 도우핑 반도체 영역 또는 상기 제2 도우핑 반도체 영역 및 상기 제3 도우핑 반도체 영역은 in-situ 방식으로 도우핑된 반도체 에피층으로 형성하는 것을 특징으로 하는 플래시 메모리 셀 소자.
  11. 제1항에 있어서, 제3 도우핑 반도체 영역은 상기 제2 도우핑 반도체 영역과는 다른 유형의 불순물로 도우핑되는 것을 특징으로 하는 플래시 메모리 셀 소자.
  12. 일렬로 배열된 다수 개의 셀 소자들로 이루어지는 플래시 메모리 셀 스트링에 있어서,
    상기 셀 소자는,
    반도체 기판;
    상기 반도체 기판위에 형성된 제1 도우핑 반도체 영역;
    상기 제1 도우핑 반도체 영역과는 반대의 반도체 유형으로 도우핑되어 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역;
    상기 제2 도우핑 반도체 영역과 밴드갭(Band Gap)이 다른 물질로 이루어지며, 상기 제2 도우핑 반도체 영역위에 형성된 제3 도우핑 반도체 영역;
    상기 제3 도우핑 반도체 영역 위에 형성된 게이트 스택;및
    상기 게이트 스택위에 형성된 제어 전극;을 구비하고
    상기 셀 스트링은 상기 각 셀 소자의 제어전극들의 사이에 절연막을 구비하고, 상기 셀 소자들의 제1 도우핑 반도체 영역들은 서로 연결되고, 상기 셀 소자들의 제2 도우핑 반도체 영역들도 서로 연결되고, 상기 셀 소자들의 제3 도우핑 반도체 영역들도 서로 연결되며, 연결된 제1 도우핑 반도체 영역에 대한 전기적 접촉을 위한 전극 및 제2 및 제3 도우핑 반도체 영역들에 전기적 접촉을 위한 전극을 포함하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  13. 제12항에 있어서, 상기 플래시 메모리 셀 스트링은 상기 셀 소자들의 한쪽 또는 양쪽 끝단에 하나 또는 두개 이상의 스위칭 소자를 더 구비하고, 상기 스위칭 소자는,
    반도체 기판;
    상기 반도체 기판 위에 형성된 제1 도우핑 반도체 영역;
    상기 제1 도우핑 반도체 영역 위에 형성된 게이트 절연막;
    상기 게이트 절연막 위에 형성되는 게이트 전극;
    상기 제1 도우핑 반도체 영역에 형성되는 소스 또는 드레인;
    을 구비하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  14. 제12항에 있어서, 상기 플래시 메모리 셀 스트링은 상기 셀 소자들의 한쪽 또는 양쪽 끝단에 하나 또는 두개 이상의 스위칭 소자를 더 구비하고, 상기 스위칭 소자는,
    셀 소자의 제2 도우핑 반도체 영역의 불순물 유형과 다른 유형으로 도우핑된 반도체 기판;
    상기 반도체 기판위에 형성된 게이트 절연막;
    상기 게이트 절연막 위에 형성되는 게이트 전극;
    상기 반도체 기판에 형성되는 소스 또는 드레인;
    을 구비하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서, 상기 제2 도우핑 반도체 영역및 제3 도우핑 반도체 영역의 표면 또는 상기 제3 도우핑 반도체 영역의 표면은 상기 제어전극과 나란한 방향이나 교차하는 방향에서 제어전극과 만나는 중심 부분의 높이가 제어전극과 만나는 양 끝단의 높이보다 높게 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  16. 제12항에 있어서, 상기 셀 소자의 반도체 기판과 제1 도우핑 반도체 영역 사이에 제1 도우핑 반도체 영역과 도우핑 유형이 다른 웰(well)을 구비하고, 상기 웰은 바이폴라 트랜지스터의 컬렉터로 활용하고, 상기 제1 도우핑 반도체 영역은 플로팅 상태로 유지한 상태에서 바이폴라 트랜지스터의 베이스로 활용하고, 상기 제2 및 제3 도우핑 반도체 영역을 바이폴라 트랜지스터의 에미터로 활용하여 읽기 동작을 수행하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  17. 제12항에 있어서, 상기 셀 스트링의 제2 및 제3 도우핑 반도체 영역에 대한 전기적 접촉창은 셀 스트링의 양쪽 끝 부분에 형성하거나 양쪽 끝부분 중 어느 한쪽에 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  18. 제12항에 있어서, 상기 게이트 스택은 제3 도우핑 반도체 영역위에 순차적으로 형성된 터널링 절연막, 전하 저장 노드 및 컨트롤 절연막으로 이루어지거나, 터널링 절연막 및 전하 저장 노드로 이루어지거나, 전하 저장 노드만으로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  19. 제13항 내지 제14항 중 어느 한 항에 있어서, 상기 스위칭 소자의 게이트 절연막은 셀 소자의 게이트 스택과 동일한 구조로 이루어지거나, 한층 또는 다층의 절연막으로 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  20. 제13항 내지 제14항 중 어느 한 항에 있어서, 상기 셀 스트링은 셀 소자들의 제1 도우핑 반도체 영역 또는 셀 소자들의 제1 도우핑 반도체 영역과 상기 스위칭 소자의 제1 도우핑 반도체 영역의 아래에 형성된 매몰 절연막을 더 구비하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  21. 제12항 내지 제14항 중 어느 한 항에 있어서, 상기 제1 도우핑 반도체 영역에 대한 전기적 접촉은 공통으로 형성된 기판 콘택을 통해 형성하거나, 제1 도우핑 반도체 영역을 도우핑 유형이 다른 웰(well) 속에 형성하고 각 셀 스트링마다 또는 다수 개의 셀 스트링으로 구성된 스트링 모듈마다 독립적으로 제1 도우핑 반도체 영역의 전기적인 접촉을 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  22. 제12항 내지 제14항 중 어느 한 항에 있어서, 상기 셀 스트링은 주변회로의 구성요소인 MOS 소자와 동일한 반도체 기판에 집적되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  23. 제12항 내지 제14항 중 어느 한 항에 있어서, 상기 제3 도우핑 반도체 영역은 제2 도우핑 반도체 영역과 다른 불순물 유형으로 도우핑되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  24. 일렬로 배열된 다수 개의 셀 소자들로 이루어지는 플래시 메모리 셀 스트링에 있어서,
    상기 셀 소자는,
    반도체 기판;
    상기 반도체 기판위에 형성된 제1 도우핑 반도체 영역;
    상기 제1 도우핑 반도체 영역과 다른 불순물 유형으로 도우핑되고, 상기 반도체 기판과 제1 도우핑 반도체 영역 사이에 형성되는 웰;
    상기 제1 도우핑 반도체 영역과 다른 불순물 유형으로 도우핑되어 상기 제1 도우핑 반도체 영역위에 형성된 제2 도우핑 반도체 영역;
    상기 제2 도우핑 반도체 영역 위에 형성된 게이트 스택;및
    상기 게이트 스택위에 형성된 제어 전극;을 구비하고
    상기 셀 스트링은 상기 각 셀 소자의 제어전극들의 사이에 절연막을 구비하고, 상기 셀 소자들의 제1 도우핑 반도체 영역들은 서로 연결되고, 상기 셀 소자들의 제2 도우핑 반도체 영역들도 서로 연결되며, 연결된 제1 도우핑 반도체 영역에 대한 전기적 접촉을 위한 전극 및 제2 도우핑 반도체 영역에 전기적 접촉을 위한 전극을 포함하며,
    상기 웰은 바이폴라 트랜지스터의 컬렉터로 활용하고, 상기 제1 도우핑 반도체 영역은 플로팅 상태로 유지한 상태에서 바이폴라 트랜지스터의 베이스로 활용하고, 상기 제2 도우핑 반도체 영역을 바이폴라 트랜지스터의 에미터로 활용하여 읽기 동작을 수행하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  25. 반도체 기판;
    상기 반도체 기판위에 형성된 제1 도우핑 반도체 영역;
    상기 제1 도우핑 반도체 영역과 다른 불순물 유형으로 도우핑되고, 상기 반도체 기판과 제1 도우핑 반도체 영역 사이에 형성되는 웰;
    상기 제1 도우핑 반도체 영역과 다른 불순물 유형으로 도우핑되어 상기 제1 도우핑 반도체 영역위에 형성된 제2 도우핑 반도체 영역;
    상기 제2 도우핑 반도체 영역 위에 형성된 게이트 스택; 및
    상기 게이트 스택위에 형성된 제어 전극;
    을 구비하고, 상기 웰은 바이폴라 트랜지스터의 컬렉터로 활용하고, 상기 제1 도우핑 반도체 영역은 플로팅 상태로 유지한 상태에서 바이폴라 트랜지스터의 베이스로 활용하고, 상기 제2 도우핑 반도체 영역을 바이폴라 트랜지스터의 에미터로 활용하여 읽기 동작을 수행하는 것을 특징으로 하는 플래시 메모리 셀 소자.
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