KR100630746B1 - 멀티-비트 및 멀티-레벨 비휘발성 메모리 소자 및 그 동작및 제조 방법 - Google Patents

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Abstract

멀티-비트 및 멀티-레벨 동작이 가능한 비휘발성 메모리 소자 및 그 동작 및 제조 방법이 제공된다. 본 발명에 따른 비휘발성 메모리 소자는 핀의 양 측벽들에 스페이서 형태로 각각 형성된 한 쌍의 게이트 전극들과 게이트 전극들과 반도체 기판 사이에 각각 형성된 한 쌍의 스토리지 노드들을 포함한다. 게이트 전극들은 서로 이격되어 핀에 각각 형성된 소오스 및 드레인을 공유한다. 채널영역들은 소오스 및 드레인 사이의 핀의 양 측벽들의 표면영역에 각각 형성된다.

Description

멀티-비트 및 멀티-레벨 비휘발성 메모리 소자 및 그 동작 및 제조 방법{Multi-bit and multi-level non-volatile memory device and methods of operating and fabricating the same}
도 1a는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 1b는 도 1a의 비휘발성 메모리 소자를 보여주는 평면도이고,
도 1c는 도 1a의 비휘발성 메모리 소자의 I-I'에서 취한 단면도이고,
도 2a는 본 발명의 제 2 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 2b는 도 2a의 비휘발성 메모리 소자를 보여주는 평면도이고,
도 2c는 도 2a의 비휘발성 메모리 소자의 I-I'에서 취한 단면도이고,
도 3a는 본 발명의 제 3 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 3b는 도 3a의 비휘발성 메모리 소자의 I-I'에서 취한 단면도이고, 그리고
도 4 내지 도 8은 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이다.
본 발명은 반도체 메모리 소자에 관한 것으로서, 특히 멀티-비트 및 멀티-레벨로 동작하는 비휘발성 메모리 소자(non-volatile memory; NVM) 및 그 동작 및 제조 방법에 관한 것이다.
비휘발성 메모리 소자, 예컨대 플래시(flash) 메모리는 제어 게이트와 반도체 기판 사이에 도전성 플로팅 게이트(floating gate)를 개재하고 있다. 이러한 플로팅 게이트는 전하 저장을 위한 스토리지 노드(storage node)로 이용된다. 플래시 메모리는 플로팅 게이트의 전하의 축적 여부에 따라서 반도체 기판의 문턱전압이 변하는 것을 이용하여, 반도체 기판에 도전성 채널 형성 여부, 즉 전류의 흐름 여부를 판독한다. 한편, 다른 비휘발성 메모리 소자, 예컨대 소노스(SONOS) 메모리는 제어 게이트와 반도체 기판 사이에 트랩형 스토리지 노드를 개재하고 있다. 소노스 메모리는 플래시 메모리와 거의 유사한 동작을 한다.
하지만, 비휘발성 메모리 소자들에 있어서, 미세 공정 기술의 한계로 인하여, 메모리 집적도 및 메모리 속도 증가는 한계에 직면하고 있다. 이에 따라, 보다 좁은 폭의 미세 공정 기술을 이용하는 것 외에, 메모리 용량 및 메모리 속도를 증가시키는 방법들이 연구되고 있다.
예를 들어, 1999, 5, 17일에 출원된 세이키 오쿠라(Seiki Ogura) 등에 의한 미국등록특허번호 6,133,098호, "PROCESS FOR MAKING AND PROGRAMMING AND OPERATING A DUAL-BIT MULTI-LEVEL BALLISTIC FLASH MEMORY"에는, 하나의 워드 라 인 선택 트랜지스터의 양 측벽에 형성된 두 측벽 플로팅 게이트 구조가 개시되어 있다. 보다 구체적으로 보면, 두 측벽 플로팅 게이트들은 비트 라인 및 소오스를 공유하고, 동일한 워드 라인에 인접한 두 측벽 플로팅 게이트들은 소자분리영역을 필요로 하지 않게 하여, 메모리의 집적도를 높일 수 있다. 또한, 비트 라인 전압을 제어함으로써, 복수의 문턱전압 레벨을 갖는 즉, 멀티-레벨의 프로그램 동작이 가능해진다.
하지만, 세이키 오쿠라 등에 의한 플래시 메모리는, 두 측벽 플로팅 게이트들을 이용한 2 비트 동작으로 제한된다는 점과, 단채널 효과를 억제하기 위해서는 워드 라인 선택 게이트의 폭의 축소가 제한된다는 문제들이 있다.
다른 예로, 2000, 2, 28일에 출원된 쇼이치 카와무라(Shoichi Kawamura) 등에 의한 미국등록특허번호 6,670669호, "MULTIPLE-BIT NON-VOLATILE MEMORY UTILIZING NON-CONDUCTIVE CHARGE TRAPPING GATE"에는 절연성 트랩핑 게이트를 이용한 멀티-비트 동작형 비휘발성 메모리가 개시되어 있다. 보다 구체적으로 보면, 쇼이치 카와무라 등은 절연성 트랩핑 게이트에 위치를 달리하여 국부적으로 전하를 저장함으로써 멀티-비트 동작을 구현하였다.
하지만, 쇼이치 카와무라 등에 의한 비휘발성 메모리는, 평면형(planar-type) 트랜지스터 구조를 이용하기 때문에, 단채널 효과를 피하기 어렵다. 이에 따라 제어 게이트 길이의 축소가 어려워지고, 그 결과 메모리의 집적도 향상이 제한된다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 단채널 효과를 억제하면서도 멀티-비트 및 멀티-레벨 동작이 가능한 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 비휘발성 메모리 소자의 멀티-비트 및 멀티-레벨 동작 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 멀티-비트 및 멀티-레벨 비휘발성 메모리 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 서로 이격되어 형성된 적어도 두 트렌치들에 의해 정의되며 일 방향으로 신장하는 적어도 하나 이상의 핀을 포함하고, 제 1 도전형의 불순물로 도핑된 반도체 기판; 상기 핀의 양 측벽들에 스페이서 형태로 각각 형성되고, 상기 핀을 포함하는 상기 반도체 기판과 절연되며 상기 핀의 신장 방향과 평행하게 신장하는 한 쌍의 게이트 전극들; 상기 게이트 전극들과 상기 핀 사이에 각각 형성되고, 상기 게이트 전극 및 상기 반도체 기판과 절연된 한 쌍의 스토리지 노드들; 상기 핀의 신장 방향으로 서로 이격되어 상기 핀의 적어도 표면영역에 각각 형성되고, 제 2 도전형의 불순물로 각각 도핑된 소오스 영역 및 드레인 영역; 및 상기 게이트 전극들에 각각 대응하고, 상기 소오스 및 드레인 사이의 적어도 상기 핀의 양 측벽들의 표면영역에 각각 형성된 채널영역들을 포함하는 비휘발성 메모리 소자 제공된다.
상기 본 발명의 일 태양의 일 측면에 따르면, 상기 스토리지 노드들은 실리콘 질화막, 하프늄 산화막, 알루미늄 산화막, 실리콘 또는 금속 도트, 폴리실리콘 막, 실리콘 게르마늄막, 또는 나노 크리스탈로 형성될 수 있다.
상기 본 발명의 일 태양의 다른 측면에 따르면, 상기 소오스 영역 및 드레인 영역은, 상기 핀과 연결되도록 상기 반도체 기판에 형성되고 상기 핀을 가로지르는 방향으로 신장하는 부분을 더 포함할 수 있다.
상기 본 발명의 일 태양의 또 다른 측면에 따르면, 상기 스토리지 노드들은 상기 게이트 전극들과 상기 반도체 기판 사이에 형성된 부분을 더 포함하여 “L"형으로 각각 형성될 수 있다.
상기 본 발명의 일 태양의 또 다른 측면에 따르면, 상기 스토리지 노드들은 상기 핀을 가로지르는 방향으로 상기 핀을 포함하는 상기 반도체 기판 상으로 더 신장되어 서로 연결되도록 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따르면, 서로 이격되어 형성된 적어도 두 트렌치들에 의해 정의되며 기판 상부로 돌출되며 일 방향으로 신장된 적어도 하나 이상의 핀을 포함하고, 제 1 도전형의 불순물로 도핑된 반도체 기판; 상기 핀의 양 측벽들에 스페이서 형태로 각각 형성되고, 상기 핀을 포함하는 상기 반도체 기판과 절연되며 상기 핀의 신장방향과 평행하게 신장된 한 쌍의 게이트 전극들; 상기 게이트 전극들과 상기 반도체 기판 사이에 “L"형으로 각각 형성되고, 상기 게이트 전극 및 상기 반도체 기판과 절연된 한 쌍의 스토리지 노드들; 상기 핀의 신장 방향으로 서로 이격되고, 적어도 상기 핀을 포함하는 상기 반도체 기판에 상기 핀을 가로질러 신장하도록 각각 형성되고 제 2 도전형의 불순물로 각각 도핑된 소오스 영역들 및 드레인 영역들; 및 한 쌍의 상기 소오스 영역 및 드레인 영역 사이의 상기 핀의 양 측벽의 표면영역 및 상기 각 게이트 전극 아래의 상기 반도체 기판의 표면영역에 형성된 채널영역들을 포함하는 비휘발성 메모리 소자가 제공된다.
상기 본 발명의 다른 태양의 일 측면에 따르면, 상기 스토리지 노드들은 실리콘 질화막, 하프늄 산화막, 알루미늄 산화막, 실리콘 또는 금속 도트, 폴리실리콘막, 실리콘 게르마늄막, 또는 나노 크리스탈로 형성될 수 있다.
상기 본 발명의 다른 태양의 다른 측면에 따르면, 상기 스토리지 노드들은 상기 핀을 가로지르는 방향으로 상기 핀을 포함하는 상기 반도체 기판 상으로 더 신장되어 서로 연결되도록 형성될 수 있다.
상기 본 발명의 다른 기술적 과제를 달성하기 위한 일 태양에 따르면, 상기 비휘발성 메모리 소자를 이용한 동작방법으로서, 상기 드레인 영역 또는 상기 소오스 영역을 비트 라인으로 이용하고 상기 게이트 전극들 중의 하나를 선택적으로 워드 라인으로 이용함으로써, 선택된 상기 게이트 전극 아래의 상기 스토리지 노드에 전하를 저장하고 소거함으로써 쓰기 및 소거 동작을 수행하고 선택된 상기 게이트 전극 아래의 상기 채널영역의 문턱전압을 읽음으로써 읽기 동작을 수행하는 비휘발성 메모리 소자의 동작방법이 제공된다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 태양에 따르면, 다음의 단계들에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 먼저, 제 1 도전형의 불순물로 도핑된 반도체 기판에 서로 이격된 적어도 두 트렌치들을 형성하여, 적어도 상기 두 트렌치들에 의해 정의되는 적어도 하나 이상의 핀을 형성한다. 이 어서, 상기 핀이 형성된 상기 반도체 기판의 소정 영역에 제 2 도전형 불순물을 도핑하여, 상기 핀을 가로질러 신장하고 상기 핀과 상기 반도체 기판에 형성되고 상기 핀의 신장 방향으로 서로 이격된 소오스 영역들 및 드레인 영역들을 형성한다. 이어서, 상기 소오스 영역들 및 드레인 영역들이 형성된 상기 반도체 기판 상에 제 1 절연층을 형성하고, 그 다음 상기 제 1 절연층 상에 스토리지 노드층을 형성하고, 그 다음 상기 스토리지 노드층 상에 제 2 절연층을 형성하고, 그 다음 상기 제 2 절연층 상에 게이트 전극층을 형성하다. 이어서, 상기 게이트 전극층을 이방성 식각하여, 상기 핀의 양 측벽들에 스페이서 형태로 한 쌍의 게이트 전극들을 형성한다.
상기 본 발명의 태양의 일 측면에 따르면, 상기 게이트 전극들 형성 후, 상기 게이트 전극들을 식각 보호막으로 하여 노출된 상기 제 2 절연층, 상기 스토리지 노드층 및 상기 제 1 절연층을 선택적으로 식각하는 단계를 더 포함하여, 상기 게이트 전극들과 상기 핀을 포함하는 반도체 기판의 사이에 각각 “L"형으로 개재되고 제 1 및 제 2 절연막에 의해 위아래가 둘러싸인 한 쌍의 스토리지 노드를 더 형성할 수 있다.
상기 본 발명의 태양의 다른 측면에 따르면, 상기 게이트 전극들을 형성하는 단계는, 상기 게이트 전극층을 이방성 식각한 후, 잔류한 상기 게이트 전극층의 양 단부를 선택적으로 식각하는 단계를 더 포함할 수 있다.
상기 본 발명의 태양의 또 다른 측면에 따르면, 상기 소오스 영역 및 드레인 영역을 형성하는 단계는 상기 소정영역을 노출하는 포토레지스트 패턴을 형성하고 상기 포토레지스트 패턴을 보호막으로 하여 상기 제 2 도전형 불순물을 이온 주입하여 형성할 수 있다. 나아가, 상기 제 2 도전형 불순물은 상기 반도체 기판에 대해서 0o보다 크고 90o보다 작은 각도로 입사하도록 주입할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장되어 있다.
도 1a 내지 도 1c를 참조하여, 본 발명의 제 1 실시예에 따른 비휘발성 메모리 소자(100)를 설명한다. 도 1a는 비휘발성 메모리 소자(100)를 보여주는 사시도이고, 도 1b는 비휘발성 메모리 소자(100)를 보여주는 평면도이고, 도 1c는 비휘발성 메모리 소자(100)의 I-I'에서 취한 단면도이다.
도 1a 내지 도 1c를 참조하면, 비휘발성 메모리 소자(100)는 핀(fin, 105)을 포함하는 반도체 기판(105) 상에 형성된 게이트 구조들(G1, G2), 반도체 기판(105)에 서로 이격되어 형성된 불순물 도핑 영역인 소오스(130) 영역 및 드레인 영역(135), 및 상기 반도체 기판(105)의 소정 영역에 형성된 채널영역들(150a, 150b)을 포함한다.
반도체 기판(105)은 벌크 실리콘(Si), 벌크 실리콘 게르마늄(SiGe), 실리콘 또는 실리콘 게르마늄 에피층, SOI(silicon on insulator), 또는 이들의 복합막으로 형성될 수 있다. 반도체 기판(105)은 제 1 도전형 불순물, 예컨대 n형 불순물 또는 p형 불순물로 도핑되어 있다. 예를 들어, n형 불순물은 비소(As) 또는 인(P)을 포함하고, p형 불순물은 붕소(B) 또는 BF2를 포함할 수 있다. 도면에서 반도체 기판(105)은 활성영역을 나타낼 수 있고, 활성영역을 둘러싸는 소자분리영역(미도시)이 반도체 기판(105)에 더 형성될 수 있다.
반도체 기판(105)은 표면에서 돌출되어 형성된 복수의 핀(105)들을 포함할 수 있으며, 도면에는 대표적으로 두 개의 핀(105)들을 도시하였다. 두 핀(105)들은 서로 이격되어 형성되며, 바람직하게는 서로 평행하게 일 방향으로 신장되는 길이와 일 방향과 수직인 타 방향의 폭을 갖는 직선 라인 패턴으로 형성될 수 있다. 여기에서, 핀(105)이라 함은 물고기 지느러미 형상으로 표면에서 돌출된 형상을 가리킨다.
핀(105)들은 적어도 두 트렌치(107)들에 의해 정의될 수 있으며, 보다 구체적으로는 핀(105)의 측벽이 두 트렌치(107)들에 의해 한정될 수 있다. 예를 들어, 핀(105)들은 벌크 실리콘을 식각하여 형성된 트렌치(107)들에 의해 정의될 수 있다. 또 다른 예로, 핀(105)들은 벌크 실리콘 상에 형성된 실리콘 또는 실리콘 게르마늄 에피층을 식각하여 형성된 트렌치(107)들에 의해 정의될 수도 있다. 즉, 핀(105)은 나머지 반도체 기판(105)과 동일한 반도체 물질 또는 다른 반도체 물질로도 형성될 수 있다.
소오스 영역(130)들 및 드레인 영역(135)들은 핀(105)을 포함하는 반도체 기판(105)에 서로 이격되어 교대로 형성될 수 있다. 바람직하게는, 소오스 영역(130)들 및 드레인 영역(135)들은 서로 평행하게 형성되며, 핀(105)을 가로질러 신장한다. 따라서, 행 또는 열로 배열된 핀(105)들에 형성된 소오스 및 드레인들이 각각 연결되어 형성될 수 있다. 소오스 영역(130) 또는 드레인 영역(135)은 비휘발성 메모리 소자(100)의 비트 라인이 될 수 있으며, 핀(105)들의 공유 비트 라인이 될 수 있다.
따라서, 핀(105)들의 비트 라인을 연결하기 위한 배선 구조가 필요하지 않아 집적도를 높일 수 있다. 또한, 본 발명의 변형된 실시예에서는, 소오스 영역(130) 및 드레인 영역(135)은 핀(105)에만 형성될 수도 있다. 이 경우에는, 핀(105)들 간의 비트 라인을 연결하는 배선이 더 필요할 수도 있다.
소오스 영역(130)들 및 드레인 영역(135)들은 제 2 도전형 불순물로 도핑되어 있다. 제 2 도전형 불순물은 제 1 도전형 불순물과 다른 형의 불순물이다. 예컨대, 제 1 도전형 불순물이 p형 불순물이면, 제 2 도전형 불순물은 n형 불순물이 될 수 있다.
게이트 구조들(G1, G2)은 거의 동일한 구조이다. 따라서, 하나의 게이트 구조, 예컨대 제 1 게이트 구조(G1)를 예시적으로 설명한다. 제 1 게이트 구조(G1)는 반도체 기판(105)과 절연되어 형성되고, 서로 절연된 한 쌍의 스토리지 노드들(115a, 115b), 및 한 쌍의 게이트 전극들(125a, 125b)을 포함한다. 스토리지 노드 들(115a, 115b)과 반도체 기판(105) 사이에는 제 1 절연막들(110a, 110b)이 각각 개재될 수 있다. 스토리지 노드들(115a, 115b)과 게이트 전극들(125a, 125b) 사이에는 제 2 절연막들(120a, 120b)이 각각 개재될 수 있다.
스토리지 노드들(115a, 115b)은 핀(105)의 측벽과 반도체 기판(105)의 표면에 “L"형으로 형성될 수 있다. 스토리지 노드들(115a, 115b)은 전하를 저장하기 위한 것으로서, 예컨대 플로팅 노드 또는 전하 트랩층으로 형성될 수 있다. 보다 구체적으로 예를 들면, 전하 트랩층은 실리콘 질화막, 하프늄 산화막, 알루미늄 산화막, 실리콘 또는 금속 도트, 나노 크리스탈로 형성될 수 있다. 폴리실리콘막, 실리콘 게르마늄막은 도전성 플로팅 노드로 이용될 수 있다.
게이트 전극들(125a, 125b)은 핀(105)의 측벽에 스페이서 형태로 서로 이격되어 형성된다. 게이트 전극들(125a, 125b)은 제어 게이트 또는 워드 라인이 될 수 있다. 예를 들어, 게이트 전극들(125a, 125b)은 폴리실리콘, 금속, 금속 실리사이드 또는 이들의 복합막으로 형성될 수 있다. 한편, 제 1 절연막들(110a, 110b)은 실리콘 산화막으로 형성될 수 있다. 제 2 절연막들(120a 120b)은 실리콘 산화막, 고유전 금속막, 실리콘 산화막/실리콘 질화막/실리콘 산화막(ONO)으로 형성될 수 있다.
채널영역들(150a, 150b)은 게이트 전극들(125a, 125b) 아래의 소오스 영역(130) 및 드레인 영역(135) 사이의 핀(105)의 측벽 표면영역 및 반도체 기판(105) 표면영역에 형성된다. 채널영역들(150a, 150b)은 게이트 전극들(125a, 125b)에 턴-온 전압이 인가되는 경우, 소오스(130) 및 드레인(135) 사이의 도전 통로 역할을 한다. 채널영역들(150a, 150b)은 문턱전압을 조절하기 위해 반도체 기판(105)과 다른 농도의 불순물 농도를 가질 수 있다.
채널영역들(150a, 150b)은 소오스 영역(130) 및 드레인 영역(135) 사이의 핀(105)의 측벽에 형성되므로, 소오스 영역(130) 및 드레인 영역(135) 사이의 길이를 조절하고, 핀(105)의 너비를 조절하여 단채널 효과(short channel effect)를 억제할 수 있다. 핀(105)의 너비가 두껍지 않은 경우 씬-바디(thin body) 효과에 의해 단채널 효과가 억제될 수 있음은 해당 기술분야에서 통상의 지식을 가진 자들에게 알려져 있다.
또한, 비휘발성 메모리 소자(100)는 도면에 도시되지는 않았지만, 게이트 전극들(125a, 125b), 소오스 영역(130)들 및 드레인 영역(135)들과 연결되는 금속 배선 구조를 더 포함할 수도 있다. 비휘발성 메모리 소자(100)는 첫째, 비트 라인을 공유하는 구조를 형성함으로써 집적도를 높일 수 있고, 둘째, 씬-바디 효과를 이용하여 단채널 효과를 억제할 수 있다.
이하에서는 비휘발성 메모리 소자(100)의 동작 방법을 설명한다.
비휘발성 메모리 소자(100)를 동작할 때, 소오스 영역(130) 또는 드레인 영역(135)을 비트 라인으로 이용하고, 게이트 전극들(125a, 125b)의 하나를 선택적으로 워드 라인으로 이용할 수 있다. 예를 들어, 제 1 게이트 전극(125a)을 워드 라인으로 선택한 경우, 제 1 스토리지 노드(115a)에 전하를 저장하고 소거함으로써 쓰기 및 소거 동작을 수행하고, 제 1 채널영역(150a)의 문턱전압을 읽음으로써 읽기 동작을 수행할 수 있다. 마찬가지로, 제 2 게이트 전극(125b)을 워드 라인으로 선택한 경우에도, 제 2 스토리지 노드(115b) 및 제 2 채널영역(150b)을 이용하여 쓰기, 소거 및 읽기 동작을 수행할 수 있다.
즉, 비휘발성 메모리 소자(100)를 이용하여, 하나의 비트 라인에 대해서 두 게이트 전극들(125a, 125b) 가운데 하나의 워드 라인을 선택하는 동작에 의해 2 비트 이상의 쓰기, 소고 및 읽기 동작이 가능해진다. 2 비트 동작이라 함은 두 스토리지 노드(115a, 115b)들을 이용한 쓰기 및 소거 상태의 조합으로서 4 레벨 상태를 의미한다.
또한, 비휘발성 메모리 소자(100)를 이용하여 4 비트 이상의 멀티-비트 동작을 할 수 있다. 보다 구체적으로 보면, 소오스 영역(130) 및 드레인 영역(135)에 접한 영역들(A1, A2, B1, B2)의 스토리지 노드들(115a, 115b)의 양 단부들에 전하를 국부적으로 각각 저장하여 멀티-비트 데이터 쓰기 동작이 가능하다. 예를 들어, 제 1 또는 제 2 게이트 전극들(125a, 125b) 중 어느 하나에 고전압을 인가하고, 소오스 영역(130) 또는 드레인 영역(135)에서 선택된 어느 하나의 불순물 영역에 쓰기 전압을 인가하고 다른 불순물 영역에 접지 전압을 인가함으로써, 제 1 또는 제 2 채널영역(150a 또는 15b)으로부터 제 1 또는 제 2 스토리지 노드(115a 또는 115b)에 전자를 주입할 수 있다. 이 경우, 선택되지 않은 게이트 전극(125a 또는 125b)은 플로팅 시킬 수 있다.
보다 구체적으로 보면, 드레인 영역(135)에 접한 영역(A1)의 제 1 스토리지 노드(115a)에 전자를 주입하는 제 1 쓰기 동작은, 제 1 게이트 전극(125a)에 고전 압, 드레인 영역(135)에 쓰기 전압, 소오스 영역(130)에 접지 전압을 각각 인가하여 수행할 수 있다. 소오스 영역(130)에 접한 영역(A2)의 제 1 스토리지 노드(115a)에 전자를 주입하는 제 2 쓰기 동작은, 제 1 게이트 전극(125a)에 고전압, 소오스 영역(130)에 쓰기 전압, 드레인 영역(135)에 접지 전압을 각각 인가함으로써 수행할 수 있다. 마찬가지로, 제 2 게이트 전극(125b) 하부의 소오스 영역(130)에 인접한 영역(B2)의 제 2 스토리지 노드(115b)에 전하를 주입하는 제 3 쓰기 동작은, 제 2 게이트 전극(125b)에 고전압, 소오스 영역(130)에 쓰기 전압, 드레인 영역(135)에 접지 전압을 각각 인가하여 수행할 수 있다. 또한, 제 2 게이트 전극(125b) 하부의 드레인 영역(135)에 인접한 영역(B1)의 제 2 스토리지 노드(115b)에 전하를 주입하는 제 4 쓰기 동작은 제 2 게이트 전극(125b)에 고전압, 드레인 영역(135)에 쓰기 전압, 소오스 영역(130)에 접지 전압을 각각 인가하여 수행할 수 있다. 이 경우, 스토리지 노드들(115a, 115b)에 주입되는 전자들은 예컨대 채널에서 발생하는 열전자( channel hot electron)들일 수 있다.
한편, 스토리지 노드들(115a, 115b)에 저장된 전자를 소거하는 동작은, 제 1 게이트 전극(125a) 또는 제 2 게이트 전극( 125b) 중 어느 하나에 음의 전압을 인가하고 소오스 영역(130) 또는 드레인 영역(135) 중 어느 하나에 소거 전압을 인가하며 나머지 영역에는 접지 전압을 인가함으로써 수행할 수 있다. 이에 따라, 밴드 투 밴드 터널링에 의해 발생된 열정공(hot hole)이 소거 전압이 인가된 불순물 영역에 인접한 선택된 스토리지 노드(115a 또는 115b)에 주입되어, 이미 주입된 전자 를 소거시킬 수 있다. 상기 소거 동작 중, 선택되지 않은 게이트 전극(125a 또는 125b)은 플로팅시킬 수 있다.
이러한 쓰기 및 소거 동작에 의해 소오스 영역(130) 및 드레인 영역(135)에 인접한 영역들(A1, A2, B1, B2)의 스토리지 노드들(115a,115b)에 전하가 주입되거나 소거됨으로써 그 하부의 채널영역들(150a, 150b)의 문턱전압이 달라지게 된다. 문턱전압이 변함에 따라, 각각의 경우에 대한 채널영역들(150a, 150b)의 읽기 전류가 달라진다. 따라서, 이러한 읽기 전류 값을 통해, 스토리지 노드들(115a, 115b)에 저장된 데이터를 센싱할 수 있다. 상기 읽기 동작은 쓰기 동작과 반대 방향으로 수행할 수 있다.
예를 들면, A1 영역의 제 1 스토리지 노드(115a)의 데이터를 읽기 위한 제 1 읽기 동작은, 소오스 영역(130)에 읽기 전압, 제 1 게이트 전극(125a)에 제어 전압, 드레인 영역(135)에 접지 전압을 각각 인가하여 수행할 수 있다. 상기 제어 전압은 전하가 소거된 상태의 제 1 채널영역(150a)의 문턱전압보다 크고 전하가 주입된 상태의 제 1 채널영역(150a)의 문턱보다 낮은 전압이 될 수 있다. 보다 구체적으로 보면, 상기 전압들이 인가된 상태에서 제 1 채널영역(150a)을 흐르는 전류를 읽어 들임으로써, 데이터 상태를 센싱할 수 있다. 상기 읽기 동작 중, 제 2 게이트 전극(125b)은 플로팅시킬 수 있다.
A2 영역의 제 1 스토리지 노드 (115a)의 데이터를 읽기 위한 제 2 읽기 동작은, 상기 제 1 읽기 동작에서 소오스 영역(130)과 드레인 영역(135)의 전압 방향을 서로 바꾸어 수행할 수 있다. 따라서, 제 2 읽기 동작의 제 1 채널영역(150a)의 전류 방향은 상기 제 1 읽기 동작의 제 1 채널영역(150a)의 전류 방향과 반대가 된다.
마찬가지 방식으로 보면, B1 영역의 제 2 스토리지 노드(115b)의 데이터를 읽기 위한 제 3 읽기 동작은, 제 2 게이트 전극(125b)에 제어 전압, 소오스 영역(130)에 읽기 전압, 드레인 영역(135)에 접지 전압을 각각 인가하여 수행할 수 있다. 제 3 읽기 동작의 제 2 채널영역(150b)의 전류 방향은 제 1 읽기 동작의 전류 방향과 동일하다. B2 영역의 제 2 스토리지 노드(115b)의 데이터를 읽기 위한 제 4 읽기 동작은, 제 3 읽기 동작에서 소오스 영역(130)과 드레인 영역(135)의 전압 방향을 서로 바꾸어 수행할 수 있다. 이 경우, 제 1 게이트 전극(125a)에는 전압을 인가하지 않고 플로팅시킬 수 있다. 제 4 읽기 동작의 제 2 채널영역(150b)의 전류 방향은 상기 제 3 읽기 동작의 전류 방향과 반대가 된다. 즉, 하나의 게이트 전극(125a 또는 125b)을 선택하고, 소오스 영역(140) 및 드레인 영역(135) 사이의 정방향 또는 역방향의 전류를 읽어 들임으로써, 스토리지 노드들(115a, 115b)의 데이터 상태에 대한 멀티-비트 센싱이 가능해진다.
따라서 본 발명의 상기 실시예에 의하면, 4비트(예컨대, 000, 001, 010, 011, 100, 101, 110, 111) 이상의 데이터 센싱이 가능해진다. 즉, 본 발명의 상기 실시예에 따르면, 멀티-비트 쓰기, 소거 및 읽기 동작이 가능한 비휘발성 메모리 소자를 구현할 수 있다.
비휘발성 메모리 소자(100)를 이용하여 멀티-비트뿐만 아니라 멀티-레벨 동작을 구현할 수 있다. 보다 구체적으로 보면, 하나의 게이트 전극, 예컨대 제 1 게이트 전극(125a)에 읽기 전압을 인가하고, 제 2 게이트 전극(125b)에 바이어스 전압을 멀티-레벨로 인가함으로써, 제 1 채널영역(150a)의 문턱전압이 멀티-레벨로 바뀐다. 이에 따라, 제 1 스토리지 노드(115a)에 저장된 데이터를 멀티-레벨 형태로 읽어 들일 수 있다. 이러한 멀티-레벨 문턱전압 읽기 동작은 두 게이트 전극들(125a, 125b)이 핀(150)을 공유하고 있기 때문에 가능해진다. 즉, 제 2 게이트 전극(125b)에 인가된 바이어스 전압은 핀(150)의 전위를 높이거나 낮추는 효과를 갖게 되어 결국 핀(150)에 직접 바이어스 전압을 인가하는 것과 유사한 효과를 갖는다. 이러한 바이어스 전압의 인가 효과는 벌크 기판에서보다 핀(105) 구조에서 훨씬 효과적이다. 결과적으로, 제 2 게이트 전극(125b)에 인가된 바이어스 전압에 따라서, 제 1 채널영역(150a)은 멀티-레벨의 문턱전압을 가질 수 있다.
이러한 공유 바디에서 멀티-레벨 문턱전압 효과는, IEDM 2003에 게재된 리우(Y. X. Liu.) 등에 의한 "Flexible Threshold Voltage FinFETs with Independent Double Gates and an Ideal Rectangular Cross-Section Si-Fin Channel"의 설명을 더 참조할 수 있다.
따라서, 본 발명의 실시예에 따른 비휘발성 메모리 소자(100)를 이용하면, 멀티-비트 및 멀티-레벨 동작이 가능해진다.
이하에서는 도 2a 내지 도 2c를 참조하여 본 발명의 제 2 실시예에 따른 비휘발성 메모리 소자(100)를 설명한다. 도 2a는 비휘발성 메모리 소자(100)를 보여 주는 사시도이고, 도 2b는 비휘발성 메모리 소자(100)를 보여주는 평면도이고, 도 2c는 비휘발성 메모리 소자(100)의 I-I'에서 취한 단면도이다. 비휘발성 메모리 소자(100)는 제 1 실시예에 따른 비휘발성 메모리 소자(100)의 변형된 예로서, 도 1 및 그 설명을 참조할 수 있다. 동일한 참조 부호는 동일 또는 유사한 구성 요소를 나타낸다.
도 2a 내지 도 2c를 참조하면, 게이트 구조들(G1, G2)이 스토리지 노드(115)를 공유하고 있다. 즉, 제 1 게이트 전극(125a') 및 제 2 게이트 전극(125b')은 스토리지 노드(115)를 공유하고 있으며, 이에 따라 제 1 절연막(110) 및 제 2 절연막(120)도 스토리지 노드(115)를 따라서 확장되어 있다. 따라서, 소오스 영역(130)들 및 드레인 영역(135)들 상에도 스토리지 노드(115) 및 제 1 및 제 2 절연막들(110, 120)이 형성되어 있다.
스토리지 노드(115)는 게이트 전극들(125a', 125b')에 대응하여 전하를 국부적으로 축적하는 전하 트랩층으로 형성될 수 있다. 예를 들어, 스토리지 노드(115)는 실리콘 질화막, 하프늄 산화막, 알루미늄 산화막, 실리콘 또는 금속 도트 또는 나노 크리스탈로 형성될 수 있다. 비휘발성 메모리 소자(100)는 제 1 실시예의 비휘발성 메모리 소자(100)에 비해서 구조가 보다 간단하여, 제조 비용을 줄일 수 있다.
비휘발성 메모리 소자(100)의 전술한 것 외의 구조 및 동작은 제 1 실시예의 비휘발성 메모리 소자(100)와 거의 동일하므로, 그 상세한 설명을 생략한다.
이하에서는 도 3a 및 도 3b를 참조하여 본 발명의 제 3 실시예에 따른 비휘발성 메모리 소자(100”)를 설명한다. 도 3a는 비휘발성 메모리 소자(100”)를 보여주는 사시도이고, 도 3b는 비휘발성 메모리 소자(100”)의 I-I'에서 취한 단면도이다. 비휘발성 메모리 소자(100”)는 제 1 실시예에 따른 비휘발성 메모리 소자(100)의 변형된 예로서, 도 1 및 그 설명을 참조할 수 있다. 동일한 참조 부호는 동일 또는 유사한 구성 요소를 나타낸다.
도 3a 및 도 3b를 참조하면, 스토리지 노드들(115a', 115b')은 핀(105)의 측벽과 게이트 전극들(125a, 125b)의 사이에 제 1 절연막(110a', 110b') 및 제 2 절연막(120a', 120b')을 개재하여 형성된다. 즉, 스토리지 노드들(115a', 115b')은 핀(105)의 양 측벽들 방향에만 형성될 수 있다. 스토리지 노드들(115a', 115b')은 전하를 저장하기 위한 것으로서, 예컨대 플로팅 노드 또는 트랩층으로 형성될 수 있다. 게이트 전극들(125a, 125b)과 반도체 기판(105) 사이에는 제 3 절연막(155a, 155b)이 각각 개재되어 있다. 제 3 절연막(155a, 155b)은 실리콘 산화막을 포함하여 형성될 수 있다.
채널영역들(150a', 150b')은 핀(105)의 측벽 표면영역에 형성된다. 게이트 전극들(125a, 125b) 아래의 반도체 기판(105) 아래에는 채널영역이 형성되지 않도록 제 3 절연막(155a, 155b)의 두께 또는 물질을 조절할 수 있다. 이러한 수직 채널영역(150a', 150b')은 단채널 효과의 억제에 더욱 유리하다. 즉, 전술한 바와 같이, 씬-바디 효과가 더욱 커지기 때문에 단채널 효과가 더욱 억제될 수 있다.
비휘발성 메모리 소자(100”)의 전술한 것 외의 구조 및 동작은 제 1 실시예 의 비휘발성 메모리 소자(100)와 거의 동일하므로, 그 상세한 설명을 생략한다.
이하에서는 도 4 내지 도 8을 참조하여, 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 설명한다. 제조 방법에서 구조들에 대한 설명은 도 1 내지 도 3 및 그 설명을 참조할 수 있다.
도 4를 참조하면, 제 1 도전형의 불순물로 도핑된 반도체 기판(105)에 서로 이격된 적어도 두 트렌치(107)들을 형성한다. 이에 따라, 적어도 두 트렌치(107)들에 의해 정의되는 적어도 하나 이상의 핀(105)이 형성된다. 보다 구체적으로 보면, 먼저 반도체 기판(105) 상에 핀(105)을 보호하고 트렌치(107) 형성영역을 노출하는 제 1 포토레지스트 패턴 또는 하드 마스크 패턴(미도시)을 형성한다. 이어서, 제 1 포토레지스트 패턴 또는 하드 마스크 패턴을 식각 보호막으로 하여, 반도체 기판(105)을 소정 깊이까지 이방성 식각함으로써 트렌치(107)들을 형성할 수 있다.
이 경우, 반도체 기판(105)은 벌크 실리콘, 벌크 실리콘 게르마늄, SOI 또는 이들이 복합된 구조일 수 있다. 예를 들어, 반도체 기판(105)이 벌크 실리콘 기판 위에 실리콘 에피층이 형성된 구조인 경우, 핀(105)은 실리콘 에피층으로 형성될 수도 있다. 핀(105)의 측벽 표면영역 및 반도체 기판(105)의 표면영역은 채널영역으로 이용될 수 있고, 핀(105) 및 반도체 기판(105)의 표면영역은 나중에 소오스(도 5의 130) 및 드레인(도 5의 135)으로 이용될 수 있다.
도면에는 도시되지 않았지만, 트렌치(107)들을 형성하기 전에 반도체 기판(105)에 소자분리영역(미도시)을 먼저 형성할 수 있다. 이에 따라, 활성영역이 반도체 기판(105)에 정의될 수 있다. 소자분리영역은 해당 기술분야에서 통상의 지식 을 가진 자들에게 알려진 통상의 방법에 따라 형성할 수 있다. 예를 들어, 소자분리영역은 얕은 트렌치 분리막(STI)으로 형성할 수 있다.
도 5를 참조하면, 핀(105)이 형성된 반도체 기판(105) 상에 소정 영역을 노출하는 포토레지스트 패턴(미도시)을 형성하고 제 2 도전형 불순물(미도시)을 도핑하여, 핀(105)을 신장 방향과 직각 방향으로 핀(105)을 가로질러 신장하고 핀(105)의 신장 방향으로 서로 이격되어 핀(105)의 표면과 반도체 기판(105) 표면에 형성된 소오스 영역(130)들 및 드레인 영역(135)들을 형성한다. 예를 들어, 제 1 도전형 불순물이 p형 불순물이라면, 제 2 도전형 불순물은 n형 불순물일 수 있고, 그 반대도 가능하다.
예를 들어, 제 2 도전형 불순물의 도핑은 이온 주입 방식으로 수행할 수 있으며, 핀(105)과 나머지 반도체 기판(105)에 고르게 이온 주입이 이루어지게 하기 위해 경사각 이온 주입 방식을 이용할 수 있다. 구체적으로 보면, 제 2 도전형 불순물이 반도체 기판(105)에 대해 0o보다 크고 90o보다 작은 각도로 입사하도록 이온 주입이 수행될 수 있다. 보다 구체적으로 보면, 20o 내지 50o 범위의 각도로 제 2 도전형 불순물을 이온 주입할 수 있으며, 이 경우 대칭성을 유지하기 위해 핀(105) 측벽 양쪽에서 교대로 이온 주입을 행할 수도 있다.
도 6을 참조하면, 소오스(130) 및 드레인(135)이 형성된 반도체 기판(105) 상에 제 1 절연층(110), 스토리지 노드층(115), 및 제 2 절연층(120)을 순차로 형성한다. 제 1 및 제 2 절연층들(110, 120)은 통상적인 물질 증착법, 예컨대 화학기 상증착(CVD)법을 이용하여 실리콘 산화막을 증착하여 형성하거나, 또는 그 외의 다른 절연막을 복합적으로 증착하여 형성할 수 있다.
스토리지 노드층(115)은 통상적인 물질 증착법, 예컨대 CVD법을 이용하여 폴리실리콘막, 실리콘 게르마늄막, 실리콘 또는 금속 도트, 실리콘 질화막, 하프늄 산화막, 알루미늄 산화막 또는 나노 크리스탈을 증착하여 형성할 수 있다. CVD법은 모서리 도포성이 우수하므로 물리기상증착(PVD)법보다 선호될 수 있으나, PVD법으로 형성하는 것도 가능하다.
도 7을 참조하면, 제 2 절연층(120) 상에 게이트 전극층(미도시)을 형성하고, 게이트 전극층을 이방성 식각하여 한 쌍의 게이트 전극들(125a, 125b)을 형성한다. 게이트 전극들(125a, 125b)은 핀(105)의 양 측벽들에 스페이서 형태로 형성될 수 있다. 게이트 전극층은 폴리실리콘, 금속, 금속 실리사이드 또는 이들의 복합막을 통상적인 물질 증착법을 이용하여 형성할 수 있다.
이어서, 게이트 전극들(125a, 125b)의 양 단부들을 선택적으로 식각하여 게이트 전극들(125a, 125b)을 더욱 분리하는 단계를 더 포함할 수도 있다.
도 8을 참조하면, 게이트 전극들(125a, 125b)을 식각 보호막으로 하여, 노출된 제 2 절연층(120), 스토리지 노드층(115), 및 제 1 절연층(110)을 선택적으로 식각한다. 이에 따라, 게이트 전극들(125a, 125b)과 핀(105)을 포함하는 반도체 기판(105) 사이에 “L"형으로 개재된 한 쌍의 제 1 절연막들(110a, 110b), 스토리지 노드들(115a, 115b), 및 제 2 절연막들(120a, 12b)이 형성된다.
상기 식각 단계에서 게이트 전극들(125a, 125b)도 동시에 소정 두께만큼 식 각되어 핀(105)과 게이트 전극들(125a, 125b)의 높이를 비슷하게 맞추는 것도 가능하다.
이어서, 도면에는 도시되지 않았지만, 해당 분야에서 통상의 지식을 가진 자들에게 알려진 방법에 따라서, 금속 배선 구조를 더 형성할 수 있다. 이에 따라, 제 1 실시예에 따른 비휘발성 메모리 소자(100)와 유사한 구조가 형성될 수 있다.
본 발명의 다른 실시예에 따른 방법에 의하면, 게이트 전극들(125a, 125b)을 형성한 후, 도 8에 따른 단계를 거치지 않고, 이어서 금속 배선 구조를 형성할 수도 있다. 이 경우, 제 2 실시예에 따른 비휘발성 메모리 소자(100)와 유사한 구조가 형성될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 비휘발성 메모리 소자는 핀의 측벽에 스페이서 형태로 형성된 한 쌍의 스토리지 노드들 및 게이트 전극들을 포함하고, 게이트 전극들은 소오스 및 드레인을 공유한다. 나아가, 인접하는 게이트 구조들이 소오스 및 드레인을 공유할 수 있다. 즉, 소오스 또는 드레인으로 이루어지는 비트 라인과 게이트 전극들로 이루어지는 워드 라인이 어레이로 배열된 구조를 가질 수 있다. 이에 따라, 게이트 전극들 간에 또는 인접 게이트 구조들 간에 비트 라인을 연결하는 배선을 형성할 필요가 없어서, 메모리 소자의 집적도를 높일 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자는, 핀의 길이 방향으로 채널을 형성하고 핀의 측벽 표면에 채널영역을 형성함으로써, 씬-바디 효과를 이용하여 단채널 효과를 억제할 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자는 소오스 및 드레인에 각각 인접한 스토리지 노드들에 각각 전하 저장 영역을 형성하므로 적어도 4 비트 이상의 멀티-비트 동작을 수행할 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자는 채널이 형성되는 핀을 공유하는 구조를 갖고 있으므로, 선택되지 않은 게이트 전극에 멀티-레벨의 바이어스 전압을 인가함으로써 선택된 채널영역의 문턱전압을 멀티-레벨로 읽을 수 있다. 즉, 비휘발성 메모리 소자는 멀티-비트와 동시에 멀티-레벨의 동작을 수행할 수 있다.

Claims (22)

  1. 서로 이격되어 형성된 적어도 두 트렌치들에 의해 정의되며 일 방향으로 신장하는 적어도 하나 이상의 핀을 포함하고, 제 1 도전형의 불순물로 도핑된 반도체 기판;
    상기 핀의 양 측벽들에 스페이서 형태로 각각 형성되고, 상기 핀을 포함하는 상기 반도체 기판과 절연되며 상기 핀의 신장 방향과 평행하게 신장하는 한 쌍의 게이트 전극들;
    상기 게이트 전극들과 상기 핀 사이에 각각 형성되고, 상기 게이트 전극 및 상기 반도체 기판과 절연된 한 쌍의 스토리지 노드들;
    상기 핀의 신장 방향으로 서로 이격되어 상기 핀의 적어도 표면영역에 각각 형성되고, 제 2 도전형의 불순물로 각각 도핑된 소오스 영역 및 드레인 영역; 및
    상기 게이트 전극들에 각각 대응하고, 상기 소오스 및 드레인 사이의 적어도 상기 핀의 양 측벽들의 표면영역에 각각 형성된 채널영역들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 스토리지 노드들 각각과 인접하는 상기 게이트 전극의 사이 및 상기 스토리지 노드들 각각과 상기 반도체 기판의 사이에는 각각 산화막이 개재된 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 1 항에 있어서, 상기 스토리지 노드들은 전하를 저장할 수 있는 물질로서, 폴리실리콘막, 실리콘 게르마늄막, 실리콘 또는 금속 도트, 실리콘 질화막, 하프늄 산화막, 알루미늄 산화막 또는 나노 크리스탈로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 1 항에 있어서, 상기 소오스 영역 및 드레인 영역은, 상기 핀과 연결되도록 상기 반도체 기판에 형성되고 상기 핀을 가로지르는 방향으로 신장하는 부분을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 1 항에 있어서, 상기 채널영역들은 상기 게이트 전극 아래의 상기 반도체 기판의 표면영역에 형성된 부분을 각각 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 5 항에 있어서, 상기 스토리지 노드들은 상기 게이트 전극들과 상기 반도체 기판 사이에 형성된 부분을 더 포함하여 “L"형으로 각각 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 1 항에 있어서, 상기 스토리지 노드들은 상기 핀을 가로지르는 방향으로 상기 핀을 포함하는 상기 반도체 기판 상으로 더 확장되어 서로 연결되도록 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 7 항에 있어서, 상기 스토리지 노드는 상하에 각각 형성된 실리콘 산화막에 의해 상기 게이트 전극들 및 상기 반도체 기판과 절연된 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 서로 이격되어 형성된 적어도 두 트렌치들에 의해 정의되며 기판 상부로 돌출되며 일 방향으로 신장된 적어도 하나 이상의 핀을 포함하고, 제 1 도전형의 불순물로 도핑된 반도체 기판;
    상기 핀의 양 측벽들에 스페이서 형태로 각각 형성되고, 상기 핀을 포함하는 상기 반도체 기판과 절연되며 상기 핀의 신장방향과 평행하게 신장된 한 쌍의 게이트 전극들;
    상기 게이트 전극들과 상기 반도체 기판 사이에 “L"형으로 각각 형성되고, 상기 게이트 전극 및 상기 반도체 기판과 절연된 한 쌍의 스토리지 노드들;
    상기 핀의 신장 방향으로 서로 이격되고, 적어도 상기 핀을 포함하는 상기 반도체 기판에 상기 핀을 가로질러 신장하도록 각각 형성되고 제 2 도전형의 불순물로 각각 도핑된 소오스 영역들 및 드레인 영역들; 및
    한 쌍의 상기 소오스 영역 및 드레인 영역 사이의 상기 핀의 양 측벽의 표면영역 및 상기 각 게이트 전극 아래의 상기 반도체 기판의 표면영역에 형성된 채널영역들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제 9 항에 있어서, 상기 스토리지 노드들 각각과 인접하는 상기 게이트 전극의 사이 및 상기 스토리지 노드들 각각과 상기 반도체 기판의 사이에는 각각 산화막이 개재된 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제 9 항에 있어서, 상기 스토리지 노드들은 전하를 저장할 수 있는 물질로서, 폴리실리콘, 실리콘 게르마늄, 실리콘 또는 금속 도트, 실리콘 질화막, 하프늄 산화막, 알루미늄 산화막 또는 나노 크리스탈로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제 9 항에 있어서, 상기 스토리지 노드들은 상기 핀을 가로지르는 방향으로 상기 핀을 포함하는 상기 반도체 기판 상으로 더 확장되어 서로 연결되도록 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  13. 제 12 항에 있어서, 상기 스토리지 노드는 상하에 각각 형성된 실리콘 산화막에 의해 상기 게이트 전극들 및 상기 반도체 기판과 절연된 것을 특징으로 하는 비휘발성 메모리 소자.
  14. 제 1 항의 비휘발성 메모리 소자를 이용한 동작 방법으로서,
    상기 드레인 영역 또는 상기 소오스 영역을 비트 라인으로 이용하고 상기 게이트 전극들 중의 하나를 선택적으로 워드 라인으로 이용함으로써, 선택된 상기 게 이트 전극 아래의 상기 스토리지 노드에 전하를 저장하고 소거함으로써 쓰기 및 소거 동작을 수행하고 선택된 상기 게이트 전극 아래의 상기 채널영역의 문턱전압을 읽음으로써 읽기 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작방법.
  15. 제 14 항에 있어서, 상기 스토리지 노드의 상기 소오스 영역 및 드레인 영역에 각각 인접한 양 단부들 근처에 전하를 국부적으로 저장하고, 상기 소오스 영역 및 드레인 영역의 사이에 정방향 또는 역방향 전류를 인가하여 상기 채널영역의 문턱전압을 읽음으로써, 멀티비트 저장 및 읽기 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작방법.
  16. 제 14 항에 있어서, 하나의 상기 게이트 전극에 읽기 전압을 인가하고, 다른 상기 게이트 전극에 바이어스 전압을 멀티-레벨로 인가함으로써, 하나의 상기 게이트 전극 아래의 상기 채널영역의 문턱전압을 멀티-레벨로 읽어들이는 것을 특징으로 하는 비휘발성 메모리 소자의 동작방법.
  17. 제 1 도전형의 불순물로 도핑된 반도체 기판에 서로 이격된 적어도 두 트렌치들을 형성하여, 적어도 상기 두 트렌치들에 의해 정의되는 적어도 하나 이상의 핀을 형성하는 단계;
    상기 핀이 형성된 상기 반도체 기판의 소정 영역에 제 2 도전형 불순물을 도 핑하여, 상기 핀을 가로질러 상기 반도체 기판과 상기 핀에 형성되고 확장하고 상기 핀의 신장 방향으로 서로 이격된 소오스 엉역들 및 드레인 영역들을 형성하는 단계;
    상기 소오스 영역들 및 드레인 영역들이 형성된 상기 반도체 기판 상에 제 1 절연층을 형성하는 단계;
    상기 제 1 절연층 상에 스토리지 노드층을 형성하는 단계;
    상기 스토리지 노드층 상에 제 2 절연층을 형성하는 단계;
    상기 제 2 절연층 상에 게이트 전극층을 형성하는 단계; 및
    상기 게이트 전극층을 이방성 식각하여, 상기 핀의 양 측벽들에 스페이서 형태로 한 쌍의 게이트 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  18. 제 17 항에 있어서, 상기 게이트 전극들 형성 후, 상기 게이트 전극들을 식각 보호막으로 하여 노출된 상기 제 2 절연층, 상기 스토리지 노드층 및 상기 제 1 절연층을 선택적으로 식각하는 단계를 더 포함하여, 상기 게이트 전극들과 상기 핀을 포함하는 반도체 기판의 사이에 각각 “L"형으로 개재되고 제 1 및 제 2 절연막에 의해 위아래가 둘러싸인 한 쌍의 스토리지 노드를 더 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  19. 제 17 항에 있어서, 상기 게이트 전극들을 형성하는 단계는, 상기 게이트 전 극층을 이방성 식각한 후, 잔류한 상기 게이트 전극층의 양 단부를 선택적으로 식각하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  20. 제 17 항에 있어서, 상기 스토리지 노드층은 폴리실리콘, 실리콘 게르마늄, 실리콘 또는 금속 도트, 실리콘 질화막, 하프늄 산화막, 알루미늄 산화막 또는 나노 크리스탈로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자.
  21. 제 17 항에 있어서, 상기 소오스 영역 및 드레인 영역을 형성하는 단계는 상기 소정영역을 노출하는 포토레지스트 패턴을 형성하고 상기 포토레지스트 패턴을 보호막으로 하여 상기 제 2 도전형 불순물을 이온 주입하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자.
  22. 제 21 항에 있어서, 상기 제 2 도전형 불순물은 상기 반도체 기판에 대해서 0o보다 크고 90o보다 작은 각도로 입사하도록 주입하는 것을 특징으로 하는 비휘발성 메모리 소자.
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