KR101064593B1 - 1셀 4비트의 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

1셀 4비트의 비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 돌출부가 형성된 기판에 비휘발성 메모리 소자를 구현한다. 본 발명은 돌출부 양측(소오스측 및 드레인측)에 전하 포획층을 형성하고, 소오스 및 드레인에, 전하를 전하 포획층에 프로그램하기 위한 전극(제 1 전극) 및 프로그램 상태를 판독하기 위한 전극(제 2 전극)을 설치한다. 또한, 제 2 전극에는 사전에 프로그램된 상태에 따라서 출력되는 전류량을 조절하는 전류 조절부를 설치한다. 본 발명은 전하 포획층에 전하가 프로그램된 상태에 따라서 OFF 전류 또는 ON 전류가 소오스측 또는 드레인측 제 2 전극, 보다 구체적으로는 제 2 전극에 설치된 전류 조절부로 유입된다. 또한, 전류 조절부는 상변화 물질로 구성된 상변화층들을 내부에 포함하여, 사전에 셋 펄스 및 리셋 펄스를 인가하여 상태를 프로그램할 수 있고, 프로그램된 상태에 따라서 유입되는 OFF 전류 및 ON 전류의 출력량을 조절할 수 있다. 따라서, 전류 조절부로부터 출력되는 전류량을 조사하여 프로그램 상태를 판독할 수 있다. 특히, 본 발명의 바람직한 실시예는 전류 조절부에 2개의 상변화층을 포함시켜 4레벨의 전류 출력이 가능하므로, 소오스측에 2비트의 프로그램이 가능하고, 드레인측에 2비트 프로그램이 가능하여, 하나의 소자 내에서 4비트의 프로그램이 가능한 효과가 있다.

Description

1셀 4비트의 비휘발성 메모리 소자 및 그 제조 방법{Non-volatile memory device and method for manufacturing the same}
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 RAM(Random Access Memory)과 ROM(Read Only Memory)으로 나눌 수 있다. ROM은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불휘발성 메모리(nonvolatile memory)이다. ROM에는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다. RAM은 전원이 끊어지면 저장된 데이터가 소멸하는 소위 휘발성 메모리(volatile memory)이다. RAM에는 Dynamic RAM(DRAM)과 Static RAM(SRAM) 등이 있다.
그외에 DRAM의 커패시터를 불휘발성을 지닌 물질로 대체한 반도체 메모리 장치가 등장하고 있다. 강유전체 커패시터를 이용한 강유전체 램(ferroelectric RAM; FRAM), 티엠알(TMR; tunneling magneto-resistive) 막을 이용한 마그네틱 램(magnetic RAM; MRAM), 그리고 칼코게나이드계 화합물(chalcogenide alloys)을 이용한 상변화 메모리 장치(phase change memory device) 등이 있다. 특히, 상변화 메모리 장치는 불휘발성 메모리 장치이며, 그 제조과정이 FRAM 및 MRAM에 비하여 간단하고, 저가로 대용량의 메모리를 구현할 수 있다는 점에서 많은 관심을 받고있다.
도 1 은 종래의 상변화 메모리 장치의 메모리 셀의 구성을 간략하게 도시한 회로도이고, 도 2a 및 도 2b 는 종래의 상변화 메모리 장치의 메모리 셀의 결정 상태 및 비결정 상태를 각각 도시한 도면이다.
도 1 내지 도 2b를 참조하면, 상변화 메모리 장치의 메모리 셀은 가변 저항부(10)와 액세스 트랜지스터(20)로 구성된다. 가변 저항부(10)는 비트 라인(BL)에 연결된다. 액세스 트랜지스터(20)는 가변 저항부(10)와 접지 사이에 연결된다. 액세스 트랜지스터(20)의 게이트에는 워드라인(WL)이 연결된다. 워드 라인(WL)에 소정의 전압이 인가되면, 액세스 트랜지스터(20)는 턴 온(turn on) 된다. 액세스 트랜지스터(20)가 턴 온(turn on) 되면, 가변 저항부(10)는 비트 라인(BL)을 통해 전류를 공급받는다.
가변 저항부(10)는 상변화 물질(phase change material)을 포함한다. 상변화 물질은 온도에 따라 2개의 안정된 상태, 즉 결정 상태(crystalline state) 및 비정질 상태(amorphous state) 중 어느 하나를 갖는다. 상변화 물질은 비트라인(BL)을 통해 공급되는 전류에 따라 결정 상태(crystal state) 또는 비정질 상태(amorphous state)로 변한다. 상변화 메모리 장치는 상변화 물질의 이러한 특성을 이용하여 데이터를 프로그램한다.
도 2a 및 도 2b 는 이러한 두 상태의 메모리 셀을 각각 도시한다.
먼저, 도 2a 를 참조하면, 메모리 셀은 상변화 물질(14)위에 형성되는 전도성의 상부 전극(12)을 구비한다. 전도성의 하부 전극 콘택(BEC)(16)은 상부 전극(12) 및 상변화 물질(14)을 전도성의 하부 전극(18)과 연결시킨다. 메모리 셀은 셋 상태 또는 0 상태에 있다. 이 상태에서 상변화 물질(14)은 결정 상태이다.
도 2b를 참조하면, 메모리 셀은 리셋 상태 또는 1 상태에 있다. 이 상태에서 상변화 물질(14)은 비정질 상태이다.
도 2a 및 도 2b에서, 억세스 트랜지스터(20)가 턴온되어, 메모리 셀에 전류가 흐르면 하부 전극 콘택(16)은 상변화 물질(14)을 가열시켜 상태를 변화시키는 히터로서 동작한다.
도 3은 상변화 물질의 특성을 설명하기 위한 그래프이다. 도 3에서 참조 번호 31은 상변화 물질이 비정질 상태(amorphous state)로 되기 위한 조건을 나타내며, 참조 번호 32는 결정 상태(crystal state)로 되기 위한 조건을 나타낸다.
도 3을 참조하면, 단시간동안 고전류 또는 고전압을 상변화 물질에 인가하면 상변화 물질(GST)은 전류 공급에 의해 T1 동안 용융 온도(melting temperature; Tm)보다 높은 온도로 가열된 뒤 급속히 냉각(quenching)되어 비정질 상태(amorphous state)로 된다. 비정질 상태는 보통 리셋 상태(reset state)라고 부르며, 데이터 '1'을 저장한다.
한편, 비교적 긴 시간동안 저전류 또는 저전압을 상변화 물질에 인가하면, 상변화 물질은 결정화 온도(crystallization temperature; Tc)보다 높고 용융 온 도(Tm)보다는 낮은 온도에서 T1 보다 긴 T2 동안 가열된 뒤 서서히 냉각되어 결정 상태(crystal state)로 된다. 결정 상태는 보통 셋 상태(set state)라고도 부르며, 데이터 '0'을 저장한다. 메모리 셀은 상변화 물질의 비정질 양(amorphous volume)에 따라 저항(resistance)이 달라진다. 메모리 셀의 저항은 비정질 상태일 때 가장 높고, 결정 상태일 때 가장 낮다.
따라서, PRAM 은 이러한 상변화 물질의 상태에 따른 저항값을 변화시켜 프로그래밍을 수행한다.
한편, 도 4 는 종래 기술에 따른 SONOS 구조의 플래시 메모리 소자를 도시하는 도면이다. 도 4 를 참조하면, 종래 기술에 따른 소노스(SONOS:Silicon Oxide Nitride Oxide Semiconductor) 구조의 비휘발성 메모리 장치의 메모리 셀은 기판(41)에 형성된 소오스/드레인(47) 영역 사이의 채널 영역(48) 상에 산화막(42), 질화막(43), 및 산화막(44)으로 이루어진 ONO막(45) 및 폴리 실리콘(46)이 차례로 적층된 구조이다.
이 메모리 셀은 게이트에 일정한 레벨의 전압을 인가하면 기판의 채널영역의 전하들이 산화막(42)을 터널링하여 질화막(43)에 트랩되고, ONO막(45)의 질화막(43)에 트랩된 전하의 유무에 따라 논리 '0' 또는 논리 '1' 중 어느 한 상태를 나타내는 단일 비트(single bit) 구조이다.
그런데, 상술한 대표적인 비휘발성 메모리 소자들은 하나의 소자에 1비트, 즉 2레벨(프로그램된 상태와 프로그램되지 않은 상태)밖에 프로그램할 수 없는 문제점이 존재하였다.
따라서, 최근에는 SONOS 구조의 플래시 메모리 및 상변화 메모리 장치와 같은 비휘발성 메모리 소자에 복수의 비트 또는 멀티레벨의 프로그램을 구현하기 위한 연구가 진행되고, 현재까지는 하나의 소자에서 2비트 또는 4개의 레벨을 프로그램할 수 있는 메모리 소자들이 최근 개발되고 있으나, 그 이상의 멀티비트 또는 멀티레벨의 프로그램이 가능한 메모리 소자는 아직까지 개발되지 못하는 실정이다.
본 발명이 해결하고자 하는 과제는 하나의 메모리 소자에서 4비트를 프로그램할 수 있는 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위한 본 발명의 비휘발성 메모리 소자는, 중앙에 단차진 돌출부가 형성된 기판; 상기 기판위에 형성된 터널 산화막; 상기 돌출부 양측에 형성된 터널 산화막 내부에 각각 형성되어 기판으로부터 터널링된 전하를 포획하는 전하 포획층; 상기 터널 산화막 상부에 형성된 게이트 전극층; 상기 돌출부의 양 측면의 상기 기판상에 각각 형성된 소오스 영역 및 드레인 영역; 상기 소오스 영역에 각각 연결된 제 1 소오스 전극 및 제 2 소오스 전극; 상기 드레인 영역에 각각 연결된 제 1 드레인 전극 및 제 2 드레인 전극; 및 상기 제 2 소오스 전극 및 상기 제 2 드레인 전극 위에 각각 형성되어, 프로그램된 내용에 따라서 상기 제 2 소오스 전극 및 상기 제 2 드레인 전극에서 출력되는 전류양을 조절하는 전류 조절부를 포함한다.
또한, 상기 전류 조절부는 내부에 포함된 복수의 상변화층의 상태에 따라서 전류양을 조절하는 것이 바람직하다.
또한, 상기 전류 조절부는, 상기 제 2 소오스 전극 또는 상기 제 2 드레인 전극과 연결되는 제 1 전극층; 상기 제 1 전극층 위에 형성된 전도층; 상기 제 1 전극층 위에 형성된 제 1 상변화층 및 제 2 상변화층; 상기 제 1 전극층 위에 형성 되고, 상기 제 1 상변화층과 상기 제 2 상변화층 사이에 형성된 제 1 절연층; 상기 제 1 전극층 위에 형성되고, 상기 제 2 상변화층과 상기 전도층 사이에 형성된 제 2 절연층; 및 상기 제 1 상변화층 및 상기 제 2 상변화층 위에 형성되는 제 2 전극층을 포함할 수 있다.
또한, 상기 제 1 상변화층은 상기 제 2 상변화층보다 상기 제 2 전극층에 접촉하는 면적이 더 넓게 형성된 것이 바람직하다.
또한, 상기 제 2 드레인 전극에 연결된 전류 조절부는 프로그램된 내용에 따라서 제 1 레벨 내지 제 4 레벨의 전류를 출력하고, 제 1 레벨은 소오스 영역측 전하 포획층에 전하가 프로그램되어 OFF 전류가 상기 전도층을 통해서 출력되는 상태일 수 있다.
또한, 상기 제 2 드레인 전극에 연결된 전류 조절부는 프로그램된 내용에 따라서 제 1 레벨 내지 제 4 레벨의 전류를 출력하고, 제 2 레벨은 소오스 영역측 전하 포획층에 전하가 프로그램되지 않은 상태에서 상기 전류 조절부로 ON 전류가 유입되고, 상기 제 1 상변화층 및 상기 제 2 상변화층이 비정질 상태이고, 상기 ON 전류의 일부가 상기 전도층을 통해서만 출력되는 상태일 수 있다.
또한, 상기 제 2 드레인 전극에 연결된 전류 조절부는 프로그램된 내용에 따라서 제 1 레벨 내지 제 4 레벨의 전류를 출력하고, 제 3 레벨은 소오스 영역측 전하 포획층에 전하가 프로그램되지 않은 상태에서 상기 전류 조절부로 ON 전류가 유입되고, 상기 제 1 상변화층은 비정질 상태이고, 상기 제 2 상변화층은 결정상태이며, 상기 ON 전류의 일부가 상기 전도층 및 상기 제 2 상변화층을 통해서만 출력될 수 있다.
또한, 상기 제 2 드레인 전극에 연결된 전류 조절부는 프로그램된 내용에 따라서 제 1 레벨 내지 제 4 레벨의 전류를 출력하고, 제 4 레벨은 소오스 영역측 전하 포획층에 전하가 프로그램되지 않은 상태에서 상기 전류 조절부로 ON 전류가 유입되고, 상기 제 1 상변화층 및 상기 제 2 상변화층이 결정상태이고, 상기 ON 전류가 상기 전도층, 상기 제 1 상변화층 및 상기 제 2 상변화층을 통해서 출력되는 상태일 수 있다.
또한, 상기 제 2 소오스 전극에 연결된 전류 조절부는 프로그램된 내용에 따라서 제 1 레벨 내지 제 4 레벨의 전류를 출력하고, 제 1 레벨은 드레인 영역측 전하 포획층에 전하가 프로그램되어 OFF 전류가 상기 전도층을 통해서 출력되는 상태이 수 있다.
또한, 상기 제 2 소오스 전극에 연결된 전류 조절부는 프로그램된 내용에 따라서 제 1 레벨 내지 제 4 레벨의 전류를 출력하고, 제 2 레벨은 드레인 영역측 전하 포획층에 전하가 프로그램되지 않은 상태에서 상기 전류 조절부로 ON 전류가 유입되고, 상기 제 1 상변화층 및 상기 제 2 상변화층이 비정질 상태이고, 상기 ON 전류의 일부가 상기 전도층을 통해서만 출력될 수 있다.
또한, 상기 제 2 소오스 전극에 연결된 전류 조절부는 프로그램된 내용에 따라서 제 1 레벨 내지 제 4 레벨의 전류를 출력하고, 제 3 레벨은 드레인 영역측 전하 포획층에 전하가 프로그램되지 않은 상태에서 상기 전류 조절부로 ON 전류가 유입되고, 상기 제 1 상변화층은 비정질 상태이고, 상기 제 2 상변화층은 결정상태이 며, 상기 ON 전류의 일부가 상기 전도층 및 상기 제 2 상변화층을 통해서만 출력되는 상태일 수 있다.
또한, 상기 제 2 소오스 전극에 연결된 전류 조절부는 프로그램된 내용에 따라서 제 1 레벨 내지 제 4 레벨의 전류를 출력하고, 제 4 레벨은 드레인 영역측 전하 포획층에 전하가 프로그램되지 않은 상태에서 상기 전류 조절부로 ON 전류가 유입되고, 상기 제 1 상변화층 및 상기 제 2 상변화층이 결정상태이고, 상기 ON 전류가 상기 전도층, 상기 제 1 상변화층 및 상기 제 2 상변화층을 통해서 출력되는 상태일 수 있다.
한편, 상술한 과제를 해결하기 위한 본 발명의 비휘발성 메모리 소자 제조 방법은, (a) 중앙에 단차진 돌출부가 형성된 기판위에, 상기 돌출부의 측면 내부에 전하 포획층이 형성된 터널 산화막을 형성하는 단계; (b) 상기 돌출부 양 측면에 소오스 영역 및 드레인 영역을 각각 형성하고, 상기 소오스 영역위에 제 1 소오스 전극 및 제 2 소오스 전극을 형성하고, 상기 드레인 영역위에 제 1 드레인 전극 및 제 2 드레인 전극을 형성하는 단계; 및 (c) 상기 제 2 소오스 전극 및 상기 제 2 드레인 전극위에 프로그램된 내용에 따라서 출력되는 전류양을 조절하는 전류 조절부를 형성하는 단계를 포함하낟.
또한, 상기 (c) 단계는, (c1) 상기 제 2 소오스 전극 및 상기 제 2 드레인 전극위에 제 1 전극층을 형성하는 단계; (c2) 상기 제 1 전극층에 전도층, 제 1 상변화층, 및 제 2 상변화층을 형성하는 단계; 및 (c3) 상기 전도층, 상기 제 1 상변화층, 및 상기 제 2 상변화층위에 제 2 전극층을 형성하는 단계를 포함할 수 있다.
또한, 상기 (c2) 단계는 상기 제 1 상변화층이 상기 제 2 전극층과 접촉하는 면적이 상기 제 2 상변화층이 상기 제 2 전극층보다 더 크도록 상기 제 1 상변화층 및 상기 제 2 상변화층을 형성할 수 있다.
또한, 상기 (a) 단계는 (a1) 상기 돌출부가 형성된 기판위에 터널 산화막 및 전하 포획층을 순차적으로 적층하는 단계; (a2) 상기 기판의 수평한 부분이 드러나도록 상기 전하 포획층 및 터널 산화막을 건식 식각하는 단계; (a3) 상기 건식 식각으로 인하여 상기 돌출부의 양측면 모서리에 상기 터널 산화막 및 상기 전하 포획층의 일부가 잔존하는 상태에서 상기 터널 산화막과 동일한 재질로 산화막을 형성하는 단계; 및 (a4) 상기 소오스 및 드레인이 형성될 영역에서 상기 터널 산화막을 제거하는 단계를 포함할 수 있다.
본 발명은 돌출부가 형성된 기판에 비휘발성 메모리 소자를 구현한다. 본 발명은 돌출부 양측(소오스측 및 드레인측)에 전하 포획층을 형성하고, 소오스 및 드레인에, 전하를 전하 포획층에 프로그램하기 위한 전극(제 1 전극) 및 프로그램 상태를 판독하기 위한 전극(제 2 전극)을 설치한다. 또한, 제 2 전극에는 사전에 프로그램된 상태에 따라서 출력되는 전류량을 조절하는 전류 조절부를 설치한다.
본 발명은 전하 포획층에 전하가 프로그램된 상태에 따라서 OFF 전류 또는 ON 전류가 소오스측 또는 드레인측 제 2 전극, 보다 구체적으로는 제 2 전극에 설치된 전류 조절부로 유입된다.
또한, 전류 조절부는 상변화 물질로 구성된 상변화층들을 내부에 포함하여, 사전에 셋 펄스 및 리셋 펄스를 인가하여 상태를 프로그램할 수 있고, 프로그램된 상태에 따라서 유입되는 OFF 전류 및 ON 전류의 출력량을 조절할 수 있다.
따라서, 전류 조절부로부터 출력되는 전류량을 조사하여 프로그램 상태를 판독할 수 있다.
특히, 본 발명의 바람직한 실시예는 전류 조절부에 2개의 상변화층을 포함시켜 4레벨의 전류 출력이 가능하므로, 소오스측에 2비트의 프로그램이 가능하고, 드레인측에 2비트 프로그램이 가능하여, 하나의 소자 내에서 4비트의 프로그램이 가능한 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 5 는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 구성을 도시하는 도면이다. 도 5를 참조하면, 본 발명의 비휘발성 메모리 소자는 p형 Si 반도체 기판(100)위에 형성되고, 기판(100)의 중앙영역에는 주변보다 단차지도록 돌출부가 형성된다.
중앙 영역의 좌우 측면에는 소오스(120) 및 드레인(130)이 형성되고 소오스(120) 및 드레인(130) 사이의 돌출부의 상부 및 측면에는 터널 산화막(210)이 형성되며, 돌출부의 좌측 및 우측 영역에 형성된 터널 산화막(210) 내부에는 폴리실리콘, Si3N4, 나노크리스탈 등으로 구현되는 전하 포획층(220)이 형성된다. 게이트 전극층(230) 및 소오스(120)/드레인(130)에 전압을 인가함에 따라서 기판(100)에 존재하던 전하가 터널 산화막(210)을 터널링하여 전하 포획층(220)에 포획됨으로써 프로그램되고, 전하 포획층(220)에 포획된 전하가 다시 터널 산화막(210)을 터널링하여 기판(100)으로 방출됨으로써 프로그램된 값이 소거된다.
또한, 터널 산화막(210)의 상부에는 게이트 전극층(230)이 형성된다.
한편, 소오스(120) 영역의 상부에는 제 1 소오스 전극(310) 및 제 2 소오스 전극(320)이 형성되고, 드레인(130) 영역의 상부에는 제 1 드레인 전극(410) 및 제 2 드레인 전극(420)이 형성된다. 또한, 제 2 소오스 전극(320) 및 제 2 드레인 전극(420)의 상부에는 각각 전류 조절부(500)가 형성된다.
전류 조절부(500)는 프로그램된 상태에 따라서 프로그램 상태 판독시 소오스(120) 또는 드레인(130)으로부터 유입된 후, 출력되는 전류의 양을 조절한다. 전류 조절부(500)는 제 1 전극층(510)과, 제 1 전극층(510) 위에 형성된 전도층(540), 제 1 상변화층(522), 제 2 상변화층(524), 제 1 절연층(532), 제 2 절연층(534)을 포함하고, 제 1 절연층(532)은 제 1 상변화층(522)과 제 2 상변화층(524) 사이에 위치하고, 제 2 절연층(534)은 전도층(540)과 제 1 상변화층(522) 사이에 위치한다. 제 1 상변화층(522)은 제 2 상변화층(524)보다 제 1 전극층(510) 및 제 2 전극층(550)과 접촉하는 면적이 더 크게 형성된다. 전류 조절부(500)에 포함된 상변화층은 PRAM 소자에서 이용되는 상변화 물질(GST)로 형성된다. 또한, 제 2 전극층(550)이 전도층(540), 제 1 상변화층(522), 제 2 상변화층(524), 제 1 절연층(532), 제 2 절연층(534) 위에 형성된다.
한편, 제 1 및 제 2 소오스 전극(310,320), 제 1 및 제 2 드레인 전극(410,420), 게이트 전극 및 터널 산화막(210) 사이의 공간에는 ILD (Inter Layer Dielectric) 절연막(700)으로 채워진다.
본 발명의 비휘발성 메모리 소자는 전하 포획층(220)에 각각 전하를 프로그램하거나 방출하여, 소오스(120)측 전류 조절부(500) 또는 드레인(130)측 전류 조절부(500)로 ON 전류 또는 OFF 전류가 흐르도록 제어하고, 소오스(120)측 전류 조절부(500) 및 드레인(130)측 전류 조절부(500)의 제 1 상변화층(522) 및 제 2 상변화층(524)의 상태를 결정상태 또는 비정질 상태로 변화시켜 전류 조절부(500)를 통해서 방출되는 전류의 양을 4단계로 조절함으로써 4레벨(즉, 2비트)의 프로그램을 수행한다. 즉, 전류 조절부(500)로부터 출력되는 전류의 양을 측정함으로써 프로그램 상태를 판별할 수 있다.
여기서, OFF 전류란 게이트 전극에 읽기 전압을 인가 하였을때, 읽기 전압보다 문턱전압이 커서(프로그램된 상태) 기판의 돌출부에 채널이 형성 되지 못해 소오스에서 드레인 방향으로 또는 그 반대 방향으로 흐르는 0에 가까운 미세 전류로서 센싱부에서 감지하였을때 nA 이하의 전류값을 나타낸다.
또한, ON 전류란 게이트 전극에 읽기 전압을 인가하였을때, 읽기 전압보다 문턱전압이 낮아서 기판의 돌출부에 채널이 형성되어 소오스에서 드레인방향으로 또는 그 반대 방향으로 흐르는 전류로서 센싱부에서 감지하였을때 uA 이상의 전류값을 나타낸다.
소오스(120)측 전류 조절부(500)의 동작과 드레인(130)측 전류 조절부(500)의 동작은 서로 독립적으로, 동일한 방식으로 수행되므로, 이하에서는, 도 1을 참조하여 드레인(130)측 전류 조절부(500)의 동작 과정만을 설명한다.
먼저, 제 1 전하 포획층(220a) 및 제 2 전하 포획층(220b)에 각각 다음의 표 1과 같이 전하를 프로그램하거나, 프로그램을 소거한 상태에서 게이트 전극층(230) 및 소오스(120) 전극/드레인(130) 전극에 읽기 전압을 인가하면 소오스(120)측 전류 조절부(500) 또는 드레인(130)측 전류 조절부(500)로 다음의 표 1 과 같은 ON 전류 또는 OFF 전류가 흐르게 된다.
소오스측 전류 프로그램 여부 드레인측 전류
제2 전하 포획층 제1 전하 포획층
OFF 전류 O O OFF 전류
ON 전류 O X OFF 전류
OFF 전류 X O ON 전류
ON 전류 X X ON 전류
한편, 드레인(130)측 전류 조절부(500)를 통해서 출력되는 전류 레벨은 프로그램 레벨에 대응되는 제 1 레벨부터 제 4 레벨까지의 4단계로 구분되고, 전류 조절부(500)의 상변화층들의 상태를 조정함으로써 4레벨의 상태에 대해서 프로그램이 가능하다. 이 때, 상술한 ON 전류의 레벨을 3개로 나누어 3개의 상태를 식별한다.
먼저, 제 1 레벨은 OFF 전류가 흐르는 상태(즉, 거의 0 에 가까운 미세 전류만이 흐르는 상태)를 나타내고, 이 때의 제 1 상변화층(522) 및 제 2 상변화층(524) 모두 비정질 상태이다.
제 2 레벨은 상술한 제 1 상변화층(522) 및 제 2 상변화층(524)이 비결정 상태이고 전도층(540)을 통해서만 ON 전류의 일부가 전류 조절부(500)를 통해서 출력되는 상태이다.
또한, 제 3 레벨은 제 1 상변화층(522)이 비정질 상태이고 제 2 상변화층(524)만이 결정 상태인 경우로서 전류 조절부(500)로 유입된 전류의 일부는 전도층(540)을 통해서 출력되고, 일부는 제 2 상변화층(524)을 통해서 출력되며, 일부는 제 1 상변화층(522)에서 차단된다. 따라서, 제 3 레벨에서는 제 ON 전류보다는 작고 제 2 레벨에서 전류 조절부(500)에서 출력되는 전류보다는 큰 전류가 전류 조절부(500) 외부로 출력된다.
한편, 제 4 레벨은 제 1 상변화층(522) 및 제 2 상변화층(524)이 모두 결정상태인 경우로서, 전류 조절부(500)로 유입된 ON 전류의 거의 대부분이 전도층(540), 제 1 상변화층(522) 및 제 2 상변화층(524)을 통해서 전류 조절부(500) 외부로 출력된다.
따라서, 전류 조절부(500)를 통해서 출력되는 전류를 측정함으로써, 현재 드레인(130) 영역에 프로그램된 상태를 측정할 수 있다.
한편, 본 발명의 바람직한 실시예에 따라서 드레인(130)측에 프로그램을 수행하는 방법을 예시적으로 설명하면, 제 1 레벨을 프로그램하기 위해서, 드레인(130)측 전류 조절부(500)의 제 2 전극층(550)에 제 1 상변화층(522) 및 제 2 상변화층(524)을 비정질 상태로 변화시키기에 충분한 전압을 짧은 시간동안 인가하여 제 1 상변화층(522) 및 제 2 상변화층(524)을 비정질 상태로 변화시켜 전류의 흐름을 차단한다. 그리고, 드레인(130)측으로 OFF 전류가 유입되도록 제 1 전하 포획층(220) 및 제 2 전하 포획층(220)을 프로그램 한다.
즉, 상술한 표 1에 기재한 바와 같이, 게이트 전극층(230)에 약 10V 정도의 전압을 인가하고, 제 1 소오스 전극(310)에 약 5V 정도의 전압을 인가하면 기판(100)에 존재하던 전하가 산화 절연막(210)을 터널링하여 제 2 전하 포획층(220)에 포획되어 프로그램된다.
그 후, 프로그램 상태를 판독하기 위해서 게이트 전극층(230)에 소정의 판독 전압을 인가하고, 제 1 드레인 전극(410)이 그라운드(GND)된 상태에서 제 2 드레인 전극(420)에 약 2.5V 정도의 판독 전압을 인가하면, 드레인(130)으로 OFF 전류가 흐르게 된다.
한편, 제 2 레벨을 프로그램하기 위해서, 드레인(130)측 전류 조절부(500)의 제 2 전극층(550)에 제 1 상변화층(522) 및 제 2 상변화층(524)을 비정질 상태로 변화시키기에 충분한 전압을 짧은 시간동안 인가하여 제 1 상변화층(522) 및 제 2 상변화층(524)을 비정질 상태로 변화시켜 전류의 흐름을 차단한다. 그리고, 드레인(130)측으로 ON 전류가 유입되도록 제 2 전하 포획층(220)을 프로그램 소거상태로 만든다.
그러면, 프로그램 상태를 판독하기 위해서 게이트 전극층(230)에 소정의 판독 전압을 인가하고, 제 1 드레인 전극(410)이 그라운드(GND)된 상태에서 제 2 드레인 전극(420)에 약 2.5V 정도의 판독 전압을 인가하면, 드레인(130)으로 ON 전류가 흘러서 전류 조절부(500)로 유입되고, 유입된 전류는 제 1 상변화층(522) 및 제 2 상변화층(524)에서는 차단되고 전도층(540)을 통해서만 일부가 출력된다.
한편, 제 3 레벨을 프로그램하기 위해서, 제 2 상변화층(524)만을 결정상태로 변화시키기에 적절한 전압의 셋(set) 펄스를 제 2 상변화층(524)이 결정상태로 변화되기에 충분한 시간동안 제 2 전극층(550)에 인가한다.
제 2 전극층(550)에 전압 및 전류가 인가되면 제 2 전극층(550)과 상변화층들의 접촉면에서 열이 발생하고, 발생한 열에 의해서 상변화층들이 비정질상태에서 결정상태로 변화된다. 단, 각 상변화층에서 결정상태로 변화되는 영역의 양은 제 2 전극층(550)과의 접촉 면적에 반비례한다.
따라서, 제 2 전극층(550)과의 접합 면적이 작은 제 2 상변화층(524)만이 결정상태로 변화되고, 접합 면적이 큰 제 1 상변화층(522)은 일부만이 결정상태로 변화되고 대부분의 영역이 비정질상태로 남아있게 된다.
따라서, 결정상태인 제 2 상변화층(524)을 통해서는 전류가 출력되지만, 비정질상태인 제 1 상변화층(522)에서는 전류의 흐름이 차단되므로 제 3 레벨에 대응되는 크기의 전류가 제 2 상변화층(524)과 전도층(540)을 통해서 출력된다.
이 때, 제 2 전극층(550)에 인가하는 셋 펄스의 전압 및 전류 크기와 셋 펄스를 인가하는 시간은 상변화층들의 두께 및 성분 함량 등의 요소 및 각 상변화층들이 게이트 전극층(230)에 접하는 면적 등에 의해서 다양하게 결정될 수 있음을 주의하여야 한다.
그리고, 프로그램 상태를 판독하기 위해서 게이트 전극층(230)에 소정의 판독 전압을 인가하고, 제 1 드레인 전극(410)이 그라운드(GND)된 상태에서 제 2 드레인 전극(420)에 약 2.5V 정도의 판독 전압을 인가하면, 드레인(130)으로 ON 전류가 흘러서 전류 조절부(500)로 유입되고, 유입된 전류의 일부가 전도층(540) 및 제 1 상변화층(524)을 통해서 출력된다.
한편, 제 4 레벨을 프로그램하는 경우에, 제 1 상변화층(522) 및 제 2 상변화층(524)을 모두 결정상태로 변화시킬 수 있을 정도로 적절한 전압의 셋 펄스를 긴 시간동안 인가하여 상변화층들을 결정상태로 만든다.
그리고, 드레인(130)측으로 ON 전류가 유입되도록 제 2 전하 포획층(220)을 프로그램 소거상태로 만든다. 그러면, 제 2 및 제 3 레벨의 경우와 동일한 방식으로 프로그램 상태를 판독할 때 ON 전류가 전류 조절부(500)로 유입되고, 유입된 전류는 제 1 상변화층(522), 제 2 상변화층(524) 및 전도층(540)을 통해서 출력되므로, 거의 모든 ON 전류가 출력된다.
도 6a 내지 도 6p는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하는 도면이다. 도 6a 내지 도 6p를 참조하여 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명한다.
먼저, p형 Si 반도체 기판(100)을 마련하고, 중앙 영역에 주변 영역에 비하여 단차진 돌출부가 형성되도록 주변 영역을 식각한다(도 6a참조).
돌출부가 형성된 후, 기판(100) 전체적으로 실리콘 산화막 등으로 터널 산화막(210)을 증착 형성하고, 터널 산화막(210)이 형성된 후, 폴리실리콘, 나노크리스탈, 및 Si3N4 등의 물질을 증착하여 전하 포획층(220)을 형성한다(도 6b 참조).
그 후, 건식 식각 방식으로 전하 포획층(220)을 식각하면 도 6c 에 도시된 바와 같이, 돌출부의 좌우측 측면 영역에만 전하 포획층(220)의 일부가 잔존하고, 나머지 영역은 제거된다.
전하 포획층(220)이 제거된 후 전하 포획층(220)의 크기를 감소시키기 위해서 기판(100)이 드러날때까지 기판(100)을 전체적으로 식각하면, 도 6d 에 도시된 바와 같이, 기판(100)의 표면에 형성된 터널 산화막(210)이 제거되고, 기판(100) 중앙의 돌출부 양 측면에만 터널 산화막(210) 및 전하 포획층(220)이 잔존한다.
그 후, 기판(100)에 터널 산화막(210)과 동일한 재질의 산화막을 기판(100)에 증착하여 형성하고, 그 위에 게이트 전극층(230)을 증착하여 형성한다(도 6e 참조).
게이트 전극층(230)이 형성되면, 돌출부의 상부에 형성된 게이트 전극층(230)만을 유지하고 나머지 영역에 형성된 게이트 전극층(230)은 식각하여 제거하고, 돌출부 양 측면에 형성된 전하 포획층(220) 및 산화 절연막 양옆에 소오스(120) 영역 및 드레인(130) 영역을 각각 형성한다(도 6f 참조).
그 후, 도 6g 에 도시된 바와 같이 소오스(120) 전극 및 드레인(130) 전극을 형성하기 위한 메탈층을 기판(100)에 증착하여 형성하고, 도 6h 에 도시된 바와 같이, 마스크 패턴을 이용하여 제 1 및 제 2 소오스 전극(310,320), 및 제 1 및 제 2 드레인 전극(410,420)만을 남겨두고 나머지 메탈층을 식각하여 제거한 후, 게이트 전극층(230), 터널 산화막(210) 및 소오스(120) 전극 및 드레인(130) 전극들 사이에 절연막 물질을 충진하여 도 6i 에 도시된 바와 같이, 기판(100)위에 전체적으로 ILD 절연막(700)을 형성한다.
절연막이 형성된 후, 전류 조절부(500)를 형성하기 위해서, 소오스(120) 전극들 및 드레인(130) 전극들이 연결되도록 제 1 전극층(510)을 형성하고(도 6j 참조), 제 1 전극층(510)이 제 2 소오스 전극(320) 및 제 2 드레인 전극(420)들과만 연결되도록, 제 2 소오스 전극(320) 상부 및 제 2 드레인 전극(420) 상부를 제외한 나머지 영역을 제거한다(도 6k 참조).
그 후, 전류 조절부(500)의 전도층(540) 및 제 1 및 제 2 절연층(532,534)을 형성하기 위해서, 기판(100) 전체에 절연막을 형성하고, 절연막 중 전도층(540)이 형성될 영역만을 식각하고 (도 6l 참조), 그 위에 알루미늄 등의 도체로 전도층(540)을 형성한 후 절연막 사이에 형성된 전도층(540)을 제외하고 나머지 영역은 CMP 등의 방식을 이용하여 제거한다(도 6m 참조).
전도층(540)이 형성되면, 도 6n 에 도시된 바와 같이, 마스크 패턴을 이용하여 절연층을 식각하여 제 1 상변화층(522) 및 제 2 상변화층(524)이 형성될 영역을 마련하고, 도 6o 에 도시된 바와 같이, 그 위에 상변화물질을 증착하여 제 1 상변화층(522) 및 제 2 상변화층(524)을 형성하고, 절연층 위에 형성된 상변화 물질을 제거한다. 이 때, 제 1 상변화층(522)은 제 2 상변화층(524)보다 제 1 전극층(510) 및 제 2 전극층(550)과 접촉하는 면적이 더 크게 형성된다.
그 후, 중심 절연층 및 제 1 상변화층(522), 제 2 상변화층(524), 제 1 절연층(532), 및 제 2 절연층(534) 상부에 메탈층을 형성하고, 전류 조절부(500) 이외의 영역을 제거하여 제 2 전극층(550)을 전류 조절부(500) 상부에 형성한다(도 6p 참조).
그 후, 제 2 전극층(550)의 상부에 소오스(120) 및 드레인(130) 전극층을 형성하여 도 5 에 도시된 바와 같은 비휘발성 메모리 소자를 완성한다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
도 1 은 종래의 상변화 메모리 장치의 메모리 셀의 구성을 간략하게 도시한 회로도이다.
도 2a 및 도 2b 는 종래의 상변화 메모리 장치의 메모리 셀의 결정 상태 및 비결정 상태를 각각 도시한 도면이다.
도 3은 상변화 물질의 특성을 설명하기 위한 그래프이다.
도 4 는 종래 기술에 따른 SONOS 구조의 플래시 메모리 소자를 도시하는 도면이다.
도 5 는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 구성을 도시하는 도면이다.
도 6a 내지 도 6p는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하는 도면이다.

Claims (16)

  1. 중앙에 단차진 돌출부가 형성된 기판;
    상기 기판위에 형성된 터널 산화막;
    상기 돌출부 양측에 형성된 터널 산화막 내부에 각각 형성되어 기판으로부터 터널링된 전하를 포획하는 전하 포획층;
    상기 터널 산화막 상부에 형성된 게이트 전극층;
    상기 돌출부의 양 측면의 상기 기판상에 각각 형성된 소오스 영역 및 드레인 영역;
    상기 소오스 영역에 각각 연결된 제 1 소오스 전극 및 제 2 소오스 전극;
    상기 드레인 영역에 각각 연결된 제 1 드레인 전극 및 제 2 드레인 전극; 및
    상기 제 2 소오스 전극 및 상기 제 2 드레인 전극 위에 각각 형성되어, 프로그램된 내용에 따라서 상기 제 2 소오스 전극 및 상기 제 2 드레인 전극에서 출력되는 전류양을 조절하는 전류 조절부를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 전류 조절부는 내부에 포함된 복수의 상변화층의 상태에 따라서 전류양을 조절하는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 2 항에 있어서, 상기 전류 조절부는
    상기 제 2 소오스 전극 또는 상기 제 2 드레인 전극과 연결되는 제 1 전극층;
    상기 제 1 전극층 위에 형성된 전도층;
    상기 제 1 전극층 위에 형성된 제 1 상변화층 및 제 2 상변화층;
    상기 제 1 전극층 위에 형성되고, 상기 제 1 상변화층과 상기 제 2 상변화층 사이에 형성된 제 1 절연층;
    상기 제 1 전극층 위에 형성되고, 상기 제 2 상변화층과 상기 전도층 사이에 형성된 제 2 절연층; 및
    상기 제 1 상변화층 및 상기 제 2 상변화층 위에 형성되는 제 2 전극층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 3 항에 있어서,
    상기 제 1 상변화층은 상기 제 2 상변화층보다 상기 제 2 전극층에 접촉하는 면적이 더 넓게 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 4 항에 있어서,
    상기 제 2 드레인 전극에 연결된 전류 조절부는 프로그램된 내용에 따라서 제 1 레벨 내지 제 4 레벨의 전류를 출력하고,
    제 1 레벨은 소오스 영역측 전하 포획층에 전하가 프로그램되어 OFF 전류가 상기 전도층을 통해서 출력되는 상태인 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 4 항에 있어서,
    상기 제 2 드레인 전극에 연결된 전류 조절부는 프로그램된 내용에 따라서 제 1 레벨 내지 제 4 레벨의 전류를 출력하고,
    제 2 레벨은 소오스 영역측 전하 포획층에 전하가 프로그램되지 않은 상태에서 상기 전류 조절부로 ON 전류가 유입되고,
    상기 제 1 상변화층 및 상기 제 2 상변화층이 비정질 상태이고, 상기 ON 전류의 일부가 상기 전도층을 통해서만 출력되는 상태인 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 4 항에 있어서,
    상기 제 2 드레인 전극에 연결된 전류 조절부는 프로그램된 내용에 따라서 제 1 레벨 내지 제 4 레벨의 전류를 출력하고,
    제 3 레벨은 소오스 영역측 전하 포획층에 전하가 프로그램되지 않은 상태에서 상기 전류 조절부로 ON 전류가 유입되고,
    상기 제 1 상변화층은 비정질 상태이고, 상기 제 2 상변화층은 결정상태이며, 상기 ON 전류의 일부가 상기 전도층 및 상기 제 2 상변화층을 통해서만 출력되는 상태인 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 4 항에 있어서,
    상기 제 2 드레인 전극에 연결된 전류 조절부는 프로그램된 내용에 따라서 제 1 레벨 내지 제 4 레벨의 전류를 출력하고,
    제 4 레벨은 소오스 영역측 전하 포획층에 전하가 프로그램되지 않은 상태에서 상기 전류 조절부로 ON 전류가 유입되고,
    상기 제 1 상변화층 및 상기 제 2 상변화층이 결정상태이고, 상기 ON 전류가 상기 전도층, 상기 제 1 상변화층 및 상기 제 2 상변화층을 통해서 출력되는 상태인 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제 4 항에 있어서,
    상기 제 2 소오스 전극에 연결된 전류 조절부는 프로그램된 내용에 따라서 제 1 레벨 내지 제 4 레벨의 전류를 출력하고,
    제 1 레벨은 드레인 영역측 전하 포획층에 전하가 프로그램되어 OFF 전류가 상기 전도층을 통해서 출력되는 상태인 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제 4 항에 있어서,
    상기 제 2 소오스 전극에 연결된 전류 조절부는 프로그램된 내용에 따라서 제 1 레벨 내지 제 4 레벨의 전류를 출력하고,
    제 2 레벨은 드레인 영역측 전하 포획층에 전하가 프로그램되지 않은 상태에서 상기 전류 조절부로 ON 전류가 유입되고,
    상기 제 1 상변화층 및 상기 제 2 상변화층이 비정질 상태이고, 상기 ON 전류의 일부가 상기 전도층을 통해서만 출력되는 상태인 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제 4 항에 있어서,
    상기 제 2 소오스 전극에 연결된 전류 조절부는 프로그램된 내용에 따라서 제 1 레벨 내지 제 4 레벨의 전류를 출력하고,
    제 3 레벨은 드레인 영역측 전하 포획층에 전하가 프로그램되지 않은 상태에서 상기 전류 조절부로 ON 전류가 유입되고,
    상기 제 1 상변화층은 비정질 상태이고, 상기 제 2 상변화층은 결정상태이며, 상기 ON 전류의 일부가 상기 전도층 및 상기 제 2 상변화층을 통해서만 출력되는 상태인 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제 4 항에 있어서,
    상기 제 2 소오스 전극에 연결된 전류 조절부는 프로그램된 내용에 따라서 제 1 레벨 내지 제 4 레벨의 전류를 출력하고,
    제 4 레벨은 드레인 영역측 전하 포획층에 전하가 프로그램되지 않은 상태에서 상기 전류 조절부로 ON 전류가 유입되고,
    상기 제 1 상변화층 및 상기 제 2 상변화층이 결정상태이고, 상기 ON 전류가 상기 전도층, 상기 제 1 상변화층 및 상기 제 2 상변화층을 통해서 출력되는 상태 인 것을 특징으로 하는 비휘발성 메모리 소자.
  13. (a) 중앙에 단차진 돌출부가 형성된 기판위에, 상기 돌출부의 측면 내부에 전하 포획층이 형성된 터널 산화막을 형성하는 단계;
    (b) 상기 돌출부 양 측면에 소오스 영역 및 드레인 영역을 각각 형성하고, 상기 소오스 영역위에 제 1 소오스 전극 및 제 2 소오스 전극을 형성하고, 상기 드레인 영역위에 제 1 드레인 전극 및 제 2 드레인 전극을 형성하는 단계; 및
    (c) 상기 제 2 소오스 전극 및 상기 제 2 드레인 전극위에 프로그램된 내용에 따라서 출력되는 전류양을 조절하는 전류 조절부를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  14. 제 13 항에 있어서, 상기 (c) 단계는
    (c1) 상기 제 2 소오스 전극 및 상기 제 2 드레인 전극위에 제 1 전극층을 형성하는 단계;
    (c2) 상기 제 1 전극층에 전도층, 제 1 상변화층, 및 제 2 상변화층을 형성하는 단계; 및
    (c3) 상기 전도층, 상기 제 1 상변화층, 및 상기 제 2 상변화층위에 제 2 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  15. 제 14 항에 있어서, 상기 (c2) 단계는
    상기 제 1 상변화층이 상기 제 2 전극층과 접촉하는 면적이 상기 제 2 상변화층이 상기 제 2 전극층보다 더 크도록 상기 제 1 상변화층 및 상기 제 2 상변화층을 형성하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  16. 제 14 항에 있어서, 상기 (a) 단계는
    (a1) 상기 돌출부가 형성된 기판위에 터널 산화막 및 전하 포획층을 순차적으로 적층하는 단계;
    (a2) 상기 돌출부의 양측면 모서리에만 상기 터널 산화막 및 상기 전하 포획층의 일부가 잔존하고, 나머지 영역의 상기 터널 산화막 및 상기 전하 포획층이 제거되도록, 상기 전하 포획층 및 터널 산화막을 건식 식각하는 단계;
    (a3) 상기 돌출부의 양측면 모서리에 상기 터널 산화막 및 상기 전하 포획층의 일부가 잔존하는 상태에서 상기 터널 산화막과 동일한 재질로 산화막을 형성하는 단계; 및
    (a4) 상기 소오스 및 드레인이 형성될 영역에서, 상기 (a3) 단계에서 형성된 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
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