JP2007103906A - 相変化記憶素子及びその製造方法 - Google Patents

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Abstract

【課題】下部電極と相変化膜との間の接触面積を効果的に減少させた相変化記憶素子及びその製造方法を提供すること。
【解決手段】相変化記憶素子は、下部パターン及びこれを覆うように形成された第１絶縁膜２２を有する半導体基板２１と、第１電極２４と、第１コンタクトホール２６を備えた第２絶縁膜２５と、第１コンタクトホール２６の内部及びそれに隣接する第２絶縁膜２５上に形成された第１相変化膜２７と、第２コンタクトホール２９を備えた第３絶縁膜２８と、第２コンタクトホール２９内に形成された第２相変化膜３０と、第２電極３１とを備え、第１及び第２コンタクトホール２６、２９のうち、いずれか一方が他方より大きく形成されている。
【選択図】図２Ｄ

Description

本発明は、相変化記憶素子及びその製造方法に関し、より詳しくは、下部電極と相変化膜との間の接触面積を効果的に減少させた相変化記憶素子及びその製造方法に関する。
一般に、半導体記憶素子は、電源が遮断されれば格納された情報が消失する揮発性のＲＡＭ（Random Access Memory）と、電源が遮断されても格納された情報を保持し続ける不揮発性のＲＯＭ（Read Only Memory）とに大別される。揮発性ＲＡＭとしては、ＤＲＡＭ及びＳＲＡＭが挙げられ、不揮発性のＲＯＭとしては、ＥＥＰＲＯＭ（Elecrtically Erasable and Programmable ROM）のようなフラッシュメモリ（Flash Memory）が挙げられる。
ところが、ＤＲＡＭはよく知られているように、非常に優れた記憶素子ではあるが、キャパシタを利用して情報を表すための電荷を格納しているので相対的に高い電荷格納性能が要求される。電気キャパシタのキャパシタンスが電極間の間隔、電極間の物質、及び電極の表面積に直接関係するので、ＤＲＡＭは、データを表す電荷を格納するのに必要なキャパシタを収容するだけでも比較的大きな面積を必要とする。換言すれば、半導体データ格納素子として、ＤＲＡＭは、高集積化が難しい。
また、従来のフラッシュメモリは、２つのゲートが積層された構造を有することと関連して電源電圧に比べて高い動作電圧が要求される。そのため、書込及び消去動作に必要な電圧を生成するために昇圧回路を必要とするので高集積化が困難であるという問題がある。
上記問題点を解決するために、相対的に最近では、不揮発性記憶素子としての特性を有するとともに高集積化が可能で、且つ、構造が簡単な新たな記憶素子を開発するために多くの研究が進められている。その一例として、最近、相変化記憶素子（Phase Change memory device）が提案された。
相変化記憶素子は、下部電極と上部電極との間の電流により、電極間に介在させた相変化膜が結晶状態と非晶質状態との間で相変化するようになっており、結晶質と非晶質との間の抵抗値の違いを用いて、セルに格納された情報を判別する機能を有している。
この相変化記憶素子では、相変化膜としてカルコゲナイド（Chalcogenide）膜が用いられる。このカルコゲナイド膜は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）からなる化合物の膜である。カルコゲナイド膜に電圧が印加され、電流が流れるとジュール熱が発生し、発生したジュール熱（Joule Heat）により、カルコゲナイド膜は非晶質（Amorphous）状態と結晶質（Crystalline）状態との間で相変化する。この際、カルコゲナイド膜の比抵抗は、非晶質状態の方が結晶質状態より高いという特徴がある。そのために、書込及び読取モードにおいて相変化膜を流れる電流を感知して、相変化記憶セルに格納された情報が論理‘１'なのか、または、論理'‘０'なのかを判別することができる。
図１は、従来の相変化記憶素子の構成を示す断面図である。
図１に示されたように、半導体基板１上にゲート４が形成されており、ゲート４の両側の半導体基板１の表層部には接合領域（図示せず）が形成されている。基板１の全面上には、ゲート４を覆うように層間絶縁膜５が形成されている。また、相変化セルが形成される領域と接地電圧（Ｖｓｓ）が印加される領域とにそれぞれ対応する層間絶縁膜５の各々の所定の部分には第１タングステンプラグ６ａと第２タングステンプラグ６ｂとが形成されている。
また、第１及び第２タングステンプラグ６ａ、６ｂを含む層間絶縁膜５上には、第１酸化膜７が形成されている。詳細に図示されてはいないが、第１酸化膜７内では、相変化セルが形成される所定の領域に対応する領域には第１タングステンプラグ６ａとコンタクトするようにドット（dot）形の金属パッド８が形成されており、接地電圧が印加される所定の領域に対応する領域には第２タングステンプラグ６ｂとコンタクトするようにバー（bar）形の接地ライン（Vss line）９が形成されている。
金属パッド８及び接地ライン９を含む第１酸化膜７上には、第２酸化膜１０が形成されており、第２酸化膜１０における相変化セルに対応する所定の領域には、金属パッド８とコンタクトするようにプラグ形の下部電極１１が形成されている。
第２酸化膜１０上には、下部電極１１とコンタクトするようにパターニングされた相変化膜１２と上部電極１３とが順に積層されており、これらによって、即ち、プラグ形の下部電極１１とその上に順に積層された相変化膜１２及び上部電極１３とにより相変化セルが構成されている。
また、相変化セルを覆うように第２酸化膜１０上に第３酸化膜１４が形成されており、第３酸化膜１４上には上部電極１３とコンタクトする金属配線１５が形成されている。
このような従来の相変化記憶素子では、相変化膜の安定した相変化のためのジュール熱を得るために、非常に大きな電流（例えば、１ｍＡ以上）を必要する。一方、同じジュール熱を得るためには抵抗値を大きくしてもよい。したがって、相変化膜と電極との間の接触面積を小さくすれば相変化膜の相変化に必要な電流を低減することができる。
ところが、従来の露光技術及びエッチング技術では、相変化膜と電極との間の接触面積を減らすことに限界がある。
また、図１に示された従来の相変化記憶素子によれば、相変化膜１２は下部電極１１は勿論、上部電極１３とも接触しているが、２つの接触領域を全て相変化領域に利用できないため、通常は下部電極１１と接触している相変化膜の部分のみが相変化領域に利用される。したがって、相変化膜１２の相変化は下部電極１１との接触抵抗に依存することになる。前述のように、従来技術の制限により下部電極１１と相変化膜１２との間の接触面積を安定的に形成することは困難であり、結果として、接触抵抗の変化率が大きくなって素子の信頼性が低くなるという問題点がある。
本発明は、上記した従来の問題点を解決するために案出されたものであって、下部電極と相変化膜との間の接触面積を効果的に減少させた相変化記憶素子及びその製造方法を提供することをその目的とする。
上記のような目的を達成するために、本発明は、下部パターンが形成された半導体基板と、前記半導体基板上に、前記下部パターンを覆うように形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１電極と、前記第１絶縁膜上に前記第１電極を覆うように形成され、且つ前記第１電極の所定の部分を露出させる第１コンタクトホールを備えた第２絶縁膜と、前記第１コンタクトホールの内部並びに、該第１コンタクトホールの上及び該第１コンタクトホールに隣接する前記第２絶縁膜の所定部分の上に形成された第１相変化膜と、前記第２絶縁膜上に前記第１相変化膜を覆うように形成され、且つ前記第１相変化膜の所定の部分を露出させる第２コンタクトホールを備えた第３絶縁膜と、前記第２コンタクトホール内に形成された第２相変化膜と、前記第２相変化膜及び、該第２相変化膜に隣接する前記第３絶縁膜上に形成された第２電極と、を備え、前記第１コンタクトホール及び前記第２コンタクトホールのうち、いずれか一方が他方より大きく形成されていることを特徴とする相変化記憶素子を提供する。
上記の構成において、前記第２コンタクトホールは、前記第１コンタクトホールより大きく形成されることができ、その場合、前記第１相変化膜のうち、前記第１コンタクトホール内に埋め込まれた部分と、前記第１コンタクトホールの上及び前記第２絶縁膜上に形成された部分との接合部分で前記第１相変化膜の相変化が起こる。
前記第１コンタクトホールは前記第２コンタクトホールより大きく形成されることができ、その場合、前記第１相変化膜と前記第２相変化膜との界面部分で前記第２相変化膜の相変化が起こる。
前記第１電極は下部電極であり、前記第２電極は上部電極であることができる。
前記第１相変化膜と第２相変化膜とは互いに異なる物質により形成されることができる。
また、上記のような目的を達成するために、本発明は、下部パターンを有する半導体基板上に第１絶縁膜を形成するステップと、前記第１絶縁膜上に第１電極を形成するステップと、前記第１絶縁膜上に前記第１電極を覆うように第２絶縁膜を形成するステップと、前記第２絶縁膜をエッチングして前記第１電極の所定の部分を露出させる第１コンタクトホールを形成するステップと、前記第１コンタクトホールの内部並びに、該第１コンタクトホールの上及び該第１コンタクトホールに隣接する前記第２絶縁膜の所定部分の上に第１相変化膜を形成するステップと、前記第２絶縁膜上に前記第１相変化膜を覆うように第３絶縁膜を形成するステップと、前記第３絶縁膜をエッチングして前記第１相変化膜の所定の部分を露出させる第２コンタクトホールを形成するステップと、前記第２コンタクトホール内に第２相変化膜を形成するステップと、前記第２相変化膜及び、該第２相変化膜に隣接する前記第３絶縁膜上に第２電極を形成するステップと、を含み、前記第１コンタクトホール及び第２コンタクトホールのうち、いずれか一方が他方より大きく形成されていることを特徴とする相変化記憶素子の製造方法を提供する。
本発明は、相変化記憶素子の、下部電極と上部電極との間に介在される相変化膜を積層構造で形成し、且つ積層された２つの相変化膜がセルフヒータ、即ち、発熱用抵抗の役割をするように構成することによって、露光及びエッチング技術の限界の影響を受けることなく、相変化膜の相変化に必要な電流を効果的に低減することができ、これによって、相変化記憶素子の動作を均一に制御できることは勿論、信頼性の高い相変化記憶素子を提供することができる。
以下、添付の図面を参照しつつ本発明の好ましい実施の形態を詳細に説明する。なお、以下の説明及び図面において、同じ参照符号は同じ又は同様の構成要素を示すこととし、よって、同じ又は同様の構成要素に関する説明を省略する。
図２Ａ〜図２Ｄは、本発明の一実施の形態に係る不揮発性記憶素子である相変化記憶素子の製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
図２Ａに示しているように、トランジスタを含む下部パターン（図示せず）を備えた半導体基板（以下、単に基板とも記す）２１に対して、下部パターンを覆うように基板２１上に第１絶縁膜２２を形成する。次に、公知の工程により第１絶縁膜２２内に下部パターンまたは基板２１とコンタクトされるコンタクトプラグ２３を形成する。次に、コンタクトプラグ２３を含む第１絶縁膜２２上に導電膜を蒸着した後、該導電膜をパターニングして、コンタクトプラグ２３及び、コンタクトプラグ２３に隣接する第１絶縁膜２２の所定部分の上に第１電極、即ち、下部電極２４を形成する。
図２Ｂに示すように、下部電極２４を覆うように第１絶縁膜２２上に第２絶縁膜２５を形成する。次に、第２絶縁膜２５をエッチングして下部電極２４の所定の部分を露出させる第１コンタクトホール２６を形成する。次に、第１コンタクトホール２６を完全に埋め込むように第２絶縁膜２５上に相変化物質の膜を蒸着した後、該膜をパターニングして第１コンタクトホール２６の内部と第１コンタクトホール２６の上及びこれに隣接する第２絶縁膜２５の所定部分の上とに第１相変化膜２７を形成する。
このように、第１相変化膜２７は第１コンタクトホール２６内に形成されるプラグ形の部分と第２絶縁膜２５上に形成される層（layer）状の部分とによって構成されている。第２絶縁膜２５上に形成される層状の部分は後続の工程で形成される第３絶縁膜のプロファイルを考慮して、できる限り薄く形成されることが好ましい。
図２Ｃに示すように、第１相変化膜２７を覆うように第２絶縁膜２５上に第３絶縁膜２８を形成する。次に、第３絶縁膜２８をエッチングして第１相変化膜２７の所定の部分を露出させる第２コンタクトホール２９を形成する。この際、第２コンタクトホール２９は、第１相変化膜２７の特定の部分で相変化が起こるように、第１コンタクトホール２６よりも大きく形成される。
次に、第２コンタクトホール２９を完全に埋め込むように第３絶縁膜２８上に相変化物質の膜を蒸着した後、該膜をエッチバックまたはＣＭＰ（Chemical Mechanical Polishing）して第２コンタクトホール２９内にプラグ形の第２相変化膜３０を形成する。この際、第２相変化膜３０は第１相変化膜２７とは異なる相変化物質で形成されることが好ましい。
図２Ｄに示すように、第２相変化膜３０を含む第３絶縁膜２８上に導電膜を蒸着した後、導電膜をパターニングして、第２相変化膜３０及び、第２相変化膜３０に隣接する第３絶縁膜２８の所定部分の上に第２電極、即ち、上部電極３１を形成する。
以後、図示してはいないが、公知の一連の後続工程を順次行って本発明に係る相変化記憶素子の製造を完了する。
上記の本発明の実施の形態に係る相変化記憶素子において、第２コンタクトホール２９が第１コンタクトホール２６より大きく形成されることにより、素子駆動時に第１相変化膜２７の所定の部分、より具体的には、第１コンタクトホール２６内に埋め込まれた第１相変化膜２７のプラグ形部分と第２絶縁膜２５上に形成された第１相変化膜の層状部分との接合部に位置する第１相変化膜２７（図２Ｄの破線部分）で相変化が起こることになる。これは、第１相変化膜２７と第２相変化膜３０とが下部電極２４と上部電極３１との間でセルフヒータ、即ち、発熱用抵抗として作用し、且つ、第１相変化膜２７と第２相変化膜３０とに印加されるそれぞれの電流プロファイルが相異するためである。
したがって、本発明の相変化記憶素子では、電極と相変化膜との間の接触面積を制御する代わりに、相変化膜自体での電流密度、即ち、電流プロファイルを制御することによって露光及びエッチング技術の限界の影響を受けずに、相変化膜の相変化に必要な電流を効果的に低減することができる。
一方、前述した本発明の実施の形態では、第２コンタクトホール２９を第１コンタクトホール２６より大きく形成することによって、第１相変化膜２７の一部で相変化が起こるようにしたが、本発明の別の実施の形態として、図３に示されたように、第１コンタクトホール２６ａを第２コンタクトホール２９ａより大きく形成することも可能であり、この場合には第２絶縁膜２５上に形成された第１相変化膜２７の層状部分と、第２コンタクトホール２９ａ内に形成されたプラグ形の第２相変化膜３０との間の界面部分（図３の破線部分）で第２相変化膜３０の相変化が起こることになる。
この実施の形態の場合にも、同様に、露光及びエッチング技術の限界の影響を受けることなく、電流プロファイルの制御によって相変化膜の相変化に必要な電流を効果的に低減することができる。
以上では、本発明をいくつかの好ましい実施の形態をもって説明したが、本発明はこれら説明された実施の形態に限定されるものではなく、本発明が属する技術分野で通常の知識を有する者であれば、特許請求の範囲によって定められる本発明の技術的範囲から逸脱しない範囲で様々な修正と変形を加えることができることを理解するはずである。
従来の相変化記憶素子の構成を示す断面図である。 本発明の一実施の形態に係る不揮発性相変化記憶素子の製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。 本発明の一実施の形態に係る不揮発性相変化記憶素子の製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。 本発明の一実施の形態に係る不揮発性相変化記憶素子の製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。 本発明の一実施の形態に係る不揮発性相変化記憶素子の製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。 本発明の別の実施の形態に係る相変化記憶素子の構成を示す断面図である。
符号の説明
１、２１ 半導体基板
４ ゲート
５ 層間絶縁膜
６ａ 第１タングステンプラグ
６ｂ 第２タングステンプラグ７ 第１酸化膜
８ ドット（dot）形金属パッド
９ 接地ライン（Vss line）
１０ 第２酸化膜
１１ 下部電極
１２ 相変化膜
１３ 上部電極
１４ 第３酸化膜
１５ 金属配線
２２ 第１絶縁膜
２３ コンタクトプラグ
２４ 下部電極
２５ 第２絶縁膜
２６、２６ａ 第１コンタクトホール
２７ 第１相変化膜
２８ 第３絶縁膜
２９、２９ａ 第２コンタクトホール
３０ 第２相変化膜
３１ 上部電極

Claims (13)

  1. 下部パターンが形成された半導体基板と、
    前記半導体基板上に、前記下部パターンを覆うように形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された第１電極と、
    前記第１絶縁膜上に前記第１電極を覆うように形成され、且つ前記第１電極の所定の部分を露出させる第１コンタクトホールを備えた第２絶縁膜と、
    前記第１コンタクトホールの内部並びに、該第１コンタクトホールの上及び該第１コンタクトホールに隣接する前記第２絶縁膜の所定部分の上に形成された第１相変化膜と、
    前記第２絶縁膜上に前記第１相変化膜を覆うように形成され、且つ前記第１相変化膜の所定の部分を露出させる第２コンタクトホールを備えた第３絶縁膜と、
    前記第２コンタクトホール内に形成された第２相変化膜と、
    前記第２相変化膜及び、該第２相変化膜に隣接する前記第３絶縁膜上に形成された第２電極と、を備え、
    前記第１コンタクトホール及び第２コンタクトホールのうち、いずれか一方が他方より大きく形成されていることを特徴とする相変化記憶素子。
  2. 前記第２コンタクトホールが、前記第１コンタクトホールより大きく形成されていることを特徴とする請求項１に記載の相変化記憶素子。
  3. 前記第１相変化膜のうち、前記第１コンタクトホール内に埋め込まれた部分と、前記第１コンタクトホールの上及び前記第２絶縁膜上に形成された部分との接合部分で前記第１相変化膜の相変化が起きることを特徴とする請求項２に記載の相変化記憶素子。
  4. 前記第１コンタクトホールが、前記第２コンタクトホールより大きく形成されていることを特徴とする請求項１に記載の相変化記憶素子。
  5. 前記第１相変化膜と前記第２相変化膜との界面部分で前記第２相変化膜の相変化が起こることを特徴とする請求項４に記載の相変化記憶素子。
  6. 前記第１電極が下部電極であり、前記第２電極が上部電極であることを特徴とする請求項１に記載の相変化記憶素子。
  7. 前記第１相変化膜と前記第２相変化膜とが互いに異なる物質により形成されることを特徴とする請求項１に記載の相変化記憶素子。
  8. 下部パターンを有する半導体基板上に第１絶縁膜を形成するステップと、
    前記第１絶縁膜上に第１電極を形成するステップと、
    前記第１絶縁膜上に前記第１電極を覆うように第２絶縁膜を形成するステップと、
    前記第２絶縁膜をエッチングして前記第１電極の所定の部分を露出させる第１コンタクトホールを形成するステップと、
    前記第１コンタクトホールの内部並びに、該第１コンタクトホールの上及び該第１コンタクトホールに隣接する前記第２絶縁膜の所定部分の上に第１相変化膜を形成するステップと、
    前記第２絶縁膜上に前記第１相変化膜を覆うように第３絶縁膜を形成するステップと、
    前記第３絶縁膜をエッチングして前記第１相変化膜の所定の部分を露出させる第２コンタクトホールを形成するステップと、
    前記第２コンタクトホール内に第２相変化膜を形成するステップと、
    前記第２相変化膜及び、該第２相変化膜に隣接する前記第３絶縁膜上に第２電極を形成するステップと、を含み、
    前記第１コンタクトホール及び前記第２コンタクトホールのうち、いずれか一方が他方より大きく形成されていることを特徴とする相変化記憶素子の製造方法。
  9. 前記第２コンタクトホールが、前記第１コンタクトホールより大きく形成されることを特徴とする請求項８に記載の相変化記憶素子の製造方法。
  10. 前記第１相変化膜のうち、前記第１コンタクトホール内に埋め込まれた部分と、前記第１コンタクトホールの上及び前記第２絶縁膜上に形成された部分との接合部分で前記第１相変化膜の相変化が起こることを特徴とする請求項９に記載の相変化記憶素子の製造方法。
  11. 前記第１コンタクトホールが、前記第２コンタクトホールより大きく形成されることを特徴とする請求項８に記載の相変化記憶素子の製造方法。
  12. 前記第１相変化膜と前記第２相変化膜との界面部分で前記第２相変化膜の相変化が起こることを特徴とする請求項１１に記載の相変化記憶素子の製造方法。
  13. 前記第１相変化膜と前記第２相変化膜とが、互いに異なる物質により形成されることを特徴とする請求項８に記載の相変化記憶素子の製造方法。
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