JPH0445583A

JPH0445583A - 相転移型メモリ素子およびその製造方法

Info

Publication number: JPH0445583A
Application number: JP2152676A
Authority: JP
Inventors: Makoto Sasaki; 誠佐々木
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1990-06-13
Filing date: 1990-06-13
Publication date: 1992-02-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、カルコゲナイド系半導体を用いた相転移型メ
モリ素子およびその製造方法に関するものである。

〔従来の技術〕

最近、不揮発性メモリ素子として、カルコゲナイド系半
導体を用いた相転移型のメモリ素子が開発されている。

この相転移型メモリ素子は、基本的には一対の電極間に
カルコゲナイド系の半導体層を介在させたもので、この
相転移型メモリ素子としては、従来、第４図に示すよう
な構造のものが知られている。

この相転移型メモリ素子の構造を説明すると、図中１は
ガラス板等からなる絶縁性基板であり、二の基板１上に
は下部電極２とそのライン部２ａが形成され、さらにこ
の基板１上には、前記下部電極２およびライン部２ａを
覆う層間絶縁膜３が形成されている。この絶縁膜３には
、下部電極２の一部を露出させる開口４が形成されてお
り、この開口４は一般に直径５μｍ〜１０μｍの大きさ
に形成されている。そして、カルコゲナイド系の半導体
層５は、前記絶縁膜３の開口４内からその周囲の絶縁膜
上面にわたって形成されており、開口４内の部分の下面
において前記下部電極２の上面に接している。また、前
記絶縁膜３の上には前記半導体層５を覆って上部電極６
が形成されており、前記半導体層５の上面はこの上部電
極６に接している。なお、６ａは上部電極６のライン部
である。

この相転移型メモリ素子は、カルコゲナイド系半導体の
アモルファス状態から結晶状態および結晶状態からアモ
ルファス状態への相転移を利用してオン状態とオフ状態
とに書換えられるもので、例えば半導体層５の層厚を０
．３μｍとした相転移型メモリ素子は、パルス幅３０μ
ｓｅｃ〜２００μｓｅｃ　、　波高５Ｖ〜ＩＯＶのセッ
トパルスの印加によりオン状態となり、パルス幅０．３
μＳｅＣ。

電流値１００ｍＡのリセットパルスの印加によりオフ状
態に戻される。すなわち、下部電極２と上部電極６との
間に前記セットパルスを印加すると、この電極２，６間
の半導体層５中に生じるフィラメント状の電流パスＡを
流れる電流によりジュール熱が発生して半導体層５の電
流パスＡ部分がアモルファス状態から結晶状態に相転移
し、電流パスＡの抵抗値が低くなってメモリ素子がオン
状態となる。なお、第４図では半導体層５中に生ずる電
流パスＡを半導体層５の中央部に図示しているが、この
電流パスＡは、半導体層５の最も電流が流れやすい箇所
に形成される。また、カルコゲナイド系半導体は、結晶
化した後は印加電圧を下げてジュール熱をなくしてもア
モルファス状態には戻らず、したがってメモリ素子のオ
ン状態はそのまま保持される。また、電極２．６間に前
記リセットパルスを印加すると、半導体層５の電流パス
Ａ部分が一旦溶融した後その熱を周囲の半導体層５に奪
われて急冷され、この電流バスＡ部分が結晶状態からア
モルファス状態に戻って電流ノくスＡの抵抗値が高くな
り、メモリ素子がオフ状態となる。また、読出しは、電
極２，６の一方に読比しパルスを印加し、メモリ素子の
オン、オフ状態に応じて変化する他方の電極の出力を読
取ることで行なわれる。

ところで、この相転移型メモリ素子においては、その半
導体層５中に生ずるフィラメント状の電流パスＡの直径
φは２μｍ〜３μｍ程度であり、半導体層５のアモルフ
ァス状態と結晶状態との相転移は電流バスＡ部分に発生
するだけであるが、半導体層５の相転移領域（電流パス
Ａが形成される部分）を除く部分がその全域にわたって
アモルファス状態であれば、半導体層５の相転移領域以
外の部分は常に高抵抗であるから、半導体層５の面積が
どのような大きさであっても、メモリ素子の特性にはほ
とんど差がない。このため従来の相転移型メモリ素子で
は、電極２，６間を絶縁する層間絶縁膜３に直径５μｍ
〜１０μｍの大きさの開口４を設けてこの部分全体に半
導体層５を形成している。

〔発明が解決しようとする課題〕

しかしながら、前記従来の相転移型メモリ素子は、その
半導体層５中に生ずる電流パスＡの直径φが２μｍ〜３
μｍ程度であり、この電流パスＡ部分の半導体が結晶状
態とアモルファス状態とに相転移するため、この相転移
領域の体積が大きく、したがって、半導体層５の相転移
領域を結晶状態からアモルファス状態に戻してメモリ素
子をオン状態からオフ状態に書換えるリセットパルスと
して大きな電流パルス（半導体層５の層厚が０．　３μ
ｍの場合で１００ｍＡ）を必要とするという問題をもっ
ていた。

また、前記従来の相転移型メモリ素子は、半導体層５の
相転移領域を除く部分がその全域にわたってアモルファ
ス状態となっていることが必要であるため、その製造時
のプロセス温度に制約があるという問題ももっていた。

これは、相転移型メモリ素子の製造過程においてプロセ
ス温度がカルコゲナイド半導体の結晶化温度（アモルフ
ァス状態から結晶状態に相転移する温度）Ｔｃを越え、
しかもその後に徐冷されると、半導体層５がその全体に
わたって結晶化してしまうためである。なお、半導体層
５が結晶化しても、これを溶融して急冷すれば半導体層
５をアモルファス状態に戻すことができるが、面積の大
きな半導体層５の全体をアモルファス状態に戻すには大
きな電流パルス（例えば半導体層５の幅が１０μｍ１層
厚がＱ、３μｍの場合は、数１００ｍＡ）を電極２゜６
間に印加しなければならないため、電極２，６間を絶縁
している絶縁膜３に絶縁破壊を発生させるおそれがある
。このため、従来の相転移型メモリ素子は、前記結晶化
温度Ｔｃを越えないようなプロセス温度で製造されてい
るが、カルコゲナイド半導体の結晶化温度Ｔｃは、この
半導体の組成にもよるが５０℃〜２００℃であるため、
この温度以下にプロセス温度を抑えるには製造プロセス
の自由度が大きく制約され、したがって、例えば同じ基
板１上に相転移型メモリ素子をマトリックス状に配列形
成するとともにその駆動回路を構成する薄膜トランジス
タを形成する場合に、前記薄膜トランジスタの製造プロ
セスも温度上の制約を受けてしまう。

さらに、前記従来の相転移型メモリ素子は、半導体層５
の面積が大きいため、メモリの素子面積を小さくして集
積度を上げることができないという問題ももっていた。

本発明はこのような実情にかんがみてなされたものであ
って、その目的とするところは、カルコゲナイド系半導
体を結晶状態からアモルファス状態にしてメモリ素子を
オン状態からオフ状態に書換えるリセットパルスの電流
値を小さくすることができるとともに、製造時のプロセ
ス温度の制約もなくして製造プロセスの自由度を広げる
ことができ、しかも素子面積も小さくして集積度を上げ
ることができる相転移型メモリ素子を提供するとともに
、あわせてその製造方法を提供することにある。

〔課題を解決するための手段〕

本発明の相転移型メモリ素子は、絶縁性基板上に形成さ
れた下部電極と、この下部電極を覆って前記基板上に形
成された層間絶縁膜と、この絶縁膜に前記下部電極の一
部に対応させて設けられた貫通孔と、前記絶縁膜上に一
部を前記貫通孔内に充填して形成されるとともに前記絶
縁膜上の部分カ結晶化されたカルコゲナイド系半導体層
と、この半導体層の上に形成された上部電極とからなり
、かつ前記貫通孔の直径を１．５μｍ−０，１μｍの範
囲にしたことを特徴とするものである。

また、本発明の相転移型メモリ素子の製造方法は、絶縁
性基板上に下部電極とこの下部電極を覆う層間絶縁膜を
形成するとともにこの絶縁膜に前記下部電極の一部に対
応させて直径１．５μｍ〜０．１μｍの貫通孔を形成す
る工程と、前記絶縁膜上にカルコゲナイド系半導体層を
堆積させてこの半導体層の一部を前記貫通孔内に充填さ
せるとともに、この後前記半導体層をその融点以上の温
度に加熱して結晶化させる工程と、前記半導体層の上に
上部電極を形成する工程とからなることを特徴とするも
のである。

〔作用〕

すなわち、本発明の相転移型メモリ素子は、下部電極と
上部電極との間を絶縁する層間絶縁膜に、従来の相転移
型メモリ素子においてその半導体層に形成される電流バ
スの直径（２μｍ〜３μｍ）より小さな直径（１，５μ
ｍ〜０．１μｍ）の貫通孔を設け、前記絶縁膜上に形成
したカルコゲナイド系半導体層の一部を前記貫通孔内に
充填するとともに、この半導体層のうち絶縁膜上の部分
を結晶化させることによって、前記半導体層の貫通孔内
の部分を、結晶状態とアモルファス状態とに相転移する
相転移領域としたものであり、この相転移型メモリ素子
によれば、前記半導体層の相転移領域の直径が貫通孔の
直径に相当する小さな径であるため、カルコゲナイド系
半導体を結晶状態からアモルファス状態にしてメモリ素
子をオン状態からオフ状態に書換えるリセットパルスの
電流値を小さくすることができる。なお、本発明におい
て前記貫通孔の直径を１．５μｍ〜０．１μｍの範囲と
しているのは、貫通孔の直径を１．５μｍより大きくす
ると、半導体層の貫通孔内に充填された相転移領域の直
径が大きくなってリセットパルスの電流値をあまり小さ
くすることができなくなり、また貫通孔の直径を０．１
μｍより小さくすると、前記相転移領域の直径が小さく
なりすぎて安定した相転移が得られなくなるためである
。また、この相転移型メモリ素子では、半導体層の貫通
孔内に充填された相転移領域の直径が従来の相転移型メ
モリ素子においてその半導体層に形成される電流パスの
直径より小さいため、相転移領域の全域が電流バスとな
ってこの相転移領域全体がアモルファス状態と結晶状態
とに相転移するから、半導体層の相転移領域の初期状態
は結晶状態でもアモルファス状態でもよ＜、シたがって
、その製造過程でプロセス温度が半導体の結晶化温度を
越えても構わないから、製造時のプロセス温度の制約も
なくして製造プロセスの自由度を広げることができる。

しかも、この相転移型メモリ素子では、半導体層の相転
移領域の直径が小さいため、素子面積も小さくして集積
度を上げることができる。

また、本発明の相転移型メモリ素子の製造方法によれば
、層間絶縁膜に下部電極の一部に対応させて直径１．５
μｍ〜０．１μｍの貫通孔を形成し、この絶縁膜上およ
びその貫通孔内にカルコゲナイド系の半導体層を堆積さ
せてこの半導体層の一部を前記貫通孔内に充填させた後
に、この半導体層をその融点以上の温度に加熱して結晶
化させているから、絶縁膜上に一部を貫通孔内に充填し
て半導体層を形成するとともに、この半導体層の絶縁膜
上の部分を結晶化させた前記相転移型メモリ素子を製造
することができる。

〔実施例〕

以下、本発明の一実施例を図面を参照して説明する。

第１図はこの実施例の相転移型メモリ素子の断面図であ
り、ガラス板等からなる絶縁性基板１１の上には下部電
極１２およびそのライン部１２ａが形成され、さらにこ
の基板１１上には、前記下部電極１２およびライン部１
２ａを覆う層間絶縁膜１３が０．１ｅｍ−０，５μｍの
厚さに形成されている。この層間絶縁膜１３は、下部電
極１２に対応する部分に直径が２μｍ〜５μｍ程度−の
円形開口１４を形成した基板はぼ全面を覆う第１の絶縁
膜１３ａと、この第１の絶縁膜１３ａの開口１４内に第
１の絶縁膜１３ａと同じ膜厚に形成された第２の絶縁膜
１３ｂとからなっており、前記第２の絶縁膜１３ｂの中
央には、直径ａが１，５μｍ〜０．１μｍのほぼ円形な
貫通孔１５が形成されている。そして、前記層間絶縁膜
１３の上には、カルコゲナイド系半導体層１６が形成さ
れており、この半導体層１６の一部は前記貫通孔１５内
に密に充填されて、その下端面において前記下部電極１
２に接している。また、この半導体層１６のうち、絶縁
膜１３上の部分は、貫通孔１５上の部分を含む全域にわ
たって結晶化されており、この結晶化領域１６１の上面
は平坦面とされ、その層厚は、貫通孔１５の周囲におい
て３μｍ〜０．２μｍとなっている。また前記半導体層
１６の貫通孔１５内に充填された部分は、結晶状態とア
モルファス状態との相転移する相転移領域１６ｂとされ
ており、この相転移領域１６ｂの半導体の初期状態は、
結晶状態またはアモルファス状態となっている。なお、
カルコゲナイド系半導体としては、例えばＧｅ−Ｔｅ、
Ｉｎ、−３ｅ。

Ｓｂ　−Ｇｅ−Ｔｅ等の各種組成の半導体があり、この
実施例でもこれら半導体を用いて前記半導体層１５を形
成している。また、前記半導体層１６の上（結晶化領域
１６ａの上）には、上部電極１７とそのライン部１７ａ
が形成されており、半導体層１６の結晶化領域１６ａは
、上部電極１７およびそのライン部１７ａと同一パター
ンに形成されている。

第２図は前記相転移型メモリ素子の製造工程図であり、
この相転移型メモリ素子は次のようにして製造される。

まず、第２図（ａ）に示すように、基板１１上にＣｒ等
の金属膜を堆積し、この金属膜をフォトリングラフィ法
によりパターニングして下部電極１２とそのライン部１
２ａを形成する。

次に、第２図（ｂ）に示すように、前記基板１１上にそ
の全面にわたってＳｉＮまたは８１０２等の第１の絶縁
膜１３ａを０．１μｍ〜０．５μｍの厚さに堆積させる
。

次に、第２図（ｃ）に示すように、前記第１の絶縁膜１
３ａの下部電極１２と対応する部分に、フォトリングラ
フィ法によって直径すが２μｍ〜５μｍ程度の円形開口
１４を形成する。

次に、第２図（ｄ）に示すように、第１の絶縁膜１３ａ
の上とその開口１４の壁面およびこの開口１４内に露出
した下部電極１２の上に第２の絶縁膜１３ｂを堆積させ
る。なお、この第２の絶縁膜１３ｂの材質は任意でよい
が、例えば、第１の絶縁膜１３ａと同じ絶縁材料（Ｓｉ
　ＮまたはＳ　ｉ　Ｏ２等）とする。この第２の絶縁膜
１３ｂの堆積厚さは、前記開口１４の中心部に、カルコ
ゲナイド系半導体を充填する貫通孔１５の直径ａに相当
する径の縦穴部１５′を残す厚さに制御する。

また、この第２の絶縁膜１３ｂの堆積はＣＶＤ法によっ
て行なう。このＣＶＤ法による被膜の堆積では、原料ガ
スが被膜堆積面の表面で化学反応し、膜となって成長す
るため、第２の絶縁膜１３ｂは、第１の絶縁膜１３ａの
上面および下部電極１２の上面にも、また開口１４の壁
面にも、これらの面に対して垂直な方向にそれぞれ均一
な膜厚ｄに堆積する。

次に、第２図（ｅ）に示すように、前記第２の絶縁膜１
３ｂを、基板１１面に対して垂直な方向にエツチングが
進行するエツチング条件で第１の絶縁膜１３ａおよび下
部電極１２の上面を露出させるまでエツチングバックす
る。この第２の絶縁膜１３ｂのエツチングバックは、Ｒ
ＩＥ法またはスパッタエツチング法等の異方性エツチン
グで行なう。このように第２の絶縁膜１３ｂを異方性エ
ツチングによってエツチングバックすると、第２の絶縁
膜１３ｂのうち、第１の絶縁膜１３ｇの上面に堆積した
部分と、前記縦穴部１５′の底部分がエツチング除去さ
れ、最終的に、開口１４の壁面に堆積した絶縁膜１３ｂ
だけが残るとともに、前記縦穴部１５′が下部電極１２
に達する貫通孔１５となる。なお、前記貫通孔４の直径
ａは、ａ−ｂ−２ｘｄであり、例えば第１の絶縁膜１３
ａにフォトリソグラフィ法で形成した開口１４−の直径
すを３μｍとし、この開口１４の壁面に残す第２の絶縁
膜１３ｂの膜厚ｄを１．４５μｍとすると、貫通孔４の
直径ａは、ａ−３−２ｘ１．４５μｍ−０，１μｍとな
る。

このようにして、第１の絶縁膜１３ａと貫通孔１５を有
する第２の絶縁膜１３ｂとからなる層間絶縁１１１３を
形成した後は、第２図（ｆ）に示すように、前記層間絶
縁膜１３上およびその貫通孔１５内にカルコゲナイド系
半導体層１６をＣＶＤ法等により堆積させ、前記貫通孔
１５内に前記半導体層１６を充填する。なお、この場合
、前記貫通孔１５のアスペクト比、すなわち孔高（層間
絶縁膜１３の膜厚）ｈと孔径ａとの比（ｈ／ａ）が１程
度以上であると、貫通孔１５内に堆積する半導体層１６
が貫通孔１５内に完全に充填されずに、この半導体層・
１６中に第２図（ｆ）に示すような空孔Ｓができること
がある。ただし、貫通孔１５のアスペクト比（ｈ／ａ）
が１以下であれば、貫通孔１５内に半導体を完全に充填
させることができる。

次に、第２図（ｇ）に示すように、堆積させた半導体層
１６をその融点以上の温度に加熱（リフロー）して、貫
通孔１５内に半導体を完全に充填するととも絶縁膜１３
上の半導体層１６の上面を平坦面にし、次いで半導体層
１６を徐冷して、この半導体層１６をその全体にわたっ
て結晶化させる。すなわち、半導体層１６をその融点以
上の温度に加熱すると、半導体層１６が流動状態となっ
て絶縁膜１３上の半導体が貫通孔１５に流入するから、
半導体層１６の堆積時における貫通孔１５内への半導体
の充填が第２図（ｆ）に示したように不完全であっても
、貫通孔１５内に半導体を完全に充填して、貫通孔１５
内に緻密な膜質の半導体層１６を形成することができる
し、また半導体層１６をその融点以上の温度に加熱した
後に徐冷すると、この半導体層１６が結晶状態となる。

次に、第２図（ｈ）に示すように、前記半導体層１６の
結晶化領域１６ａの上にＣ「等の金属膜Ｍを堆積させる
。

次に、この金属膜Ｍをフォトリソグラフィ法によりバタ
ーニングして、下部電極１７とそのライン部１７ａを形
成し、次いで前記半導体層１６の結晶化領域１６ａを下
部電極１７およびそのライン部１７ａの形状にパターニ
ングして、相転移型メモリ素子を完成する。

なお、このようにして製造された相転移型メモリ素子は
、その半導体層１６の相転移領域１６ｂ（貫通孔１５内
の半導体層）が結晶状態となっているが、製造後に下部
電極１２と上部電極１７との間に後述するリセットパル
スを印加すれば、前記相転移領域１６ｂを結晶状態から
アモルファス状態に相転移させることができるから、前
記相転移領域１６ｂの初期状態は、結晶状態にもアモル
ファス状態にも設定することができる。

すなわち、この実施例の相転移型メモリ素子は、下部電
極１２と上部電極１７との間を絶縁する層間絶縁膜１３
に、従来の相転移型メモリ素子においてその半導体層に
形成される電流バスの直径（２μｍ〜３μｍ）より小さ
な直径（１，５μｍ〜０．１μｍ）の貫通孔１５を設け
、前記絶縁膜１３上に形成したカルコゲナイド系半導体
層１６の一部を前記貫通孔１５内に充填するとともに、
この半導体層１６の絶縁膜１３上の部分を結晶化させる
ことによって、前記半導体層１６の貫通孔１５内の部分
を、結晶状態とアモルファス状態とに相転移する相転移
領域１６ｂとしたものであり、半導体層１６の相転移領
域１６ｂの初期状態がアモルファス状態である相転移型
メモリ素子は、例えばパルス幅３０　、ｃｚｓｅｃ　〜
２００　ｕｓｅｃ　、波高５Ｖ〜ＩＯＶのセットパルス
（従来の相転移型メモリ素子のセットパルス）の印加に
より半導体層１６の相転移領域１６ｂが結晶化してオン
状態となり、パルス幅０．３μｓｅｃ、電流値５６．３
ｍＡ〜０．２５ｍＡのリセットパルスの印加により前記
相転移領域１６ｂがアモルファス状態に戻ってオフ状態
になる。また、半導体層１６の相転移領域１６ｂの初期
状態が結晶状態である相転移型メモリ素子は、前記リセ
ットパルスの印加により相転移領域１６ｂがアモルファ
ス化してオフ状態になり、前記リセットパルスの印加に
より一相転移領域１６ｂがアモルファス状態に戻ってオ
フ状態になる。

前記半導体層１６のうち貫通孔１５内の部分（相転移領
域１６ｂ）だけが結晶状態とアモルファス状態とに相転
、移する理由を説明すると、この相転移型メモリ素子に
おいても、半導体層１６中に生ずる電流バスは、貫通孔
１５内の相転移領域１６ｂと、絶縁膜１３上の結晶化領
域１６ａのうちの貫通孔１３上の部分に形成されるが、
絶縁膜上の結晶化領域１６ａに形成される電流バスは従
来の相転移型メモリ素子と同様な直径φ（φ−２μｍ〜
３μｍ）に形成されるのに対し、貫通孔１３内の相転移
領域１６ｂに形成される電流バスは、貫通孔の直径ａ　
（１，５ａｍ−０，１μｍ）以上にはならないため、前
記電流バスを流れる電流の密度が相転移領域１６ｂにお
いて高くなる。

そして、下部電極１２と上部電極１７との間に半導体層
１６を結晶状態からアモルファス状態に相転移させるた
めのリセットパルスを印加したときに半導体層１６中に
生ずるジュール熱は、前記電流バスのうち、電流密度が
高い部分に発生するため、貫通孔１５内の相転移領域１
６ｂその全域がジュール熱により溶融するが、この相転
移領域１６ｂの上の結晶化領域１６ａは、相転移領域１
６ｂとの境界付近が溶融するだけで、それより上の大部
分の領域は溶融しない。したがって、前記リセットパル
スの印加により溶融し、この後周囲の絶縁膜１３に熱を
奪われて急冷してアモルファス化するのは、貫通孔１５
内の相転移領域１６ｂだけであり、その上の結晶化領域
１６ａは結晶状態を維持する。なお、この場合、リセッ
トパルスの電流値が高すぎると、電流バスの径が大きい
結晶化領域１６ａにもこれを溶融させるジュール熱が発
生して結晶化領域１６ａもアモルファス化するおそれが
あるが、リセットパルスの電流値をある程度の値以下に
抑えれば、結晶化領域１６ａをアモルファス化させてし
まうことはない。

なお、前記相転移領域１６ｂをアモルファス状態から結
晶状態に相転移させるためのセ・ソトノくルスを印加し
たときは、このセットパルスのパルス幅が例えばパルス
幅３０μＳｅｅ〜２００μ５ｅＣｓ波高が５Ｖ〜１０ｖ
であるため、相転移領域１６ｂだけでなくその上の結晶
化領域１６ａも溶融することがあるが、半導体のアモル
ファス状態から結晶状態への相転移は溶融後徐冷するこ
とで行なわれるから、結晶化領域１６ａが溶融したとし
ても、この結晶化領域１６ａはその後の徐冷により再び
結晶状態になるだけである。

なお、前記半導体層１６の結晶化領域１６ａは、上部電
極１７のライン部１７ａの下にもこれと同一パターンに
形成されているが、この結晶化領域１６ａは結晶化され
た低抵抗の層であるため、前記ライン部１７ａの一部と
見なせるし、また、結晶化領域１６ａが低抵抗であって
も、電流のほとんどは、さらに抵抗値の小さい金属から
なるライン部１７ａを流れるから、ライン部１７ａの下
の結晶化領域１６ａがアモルファス状態に相転移するこ
とはない。

そして、この相転移型メモリ素子によれば、前記半導体
層１６の結晶状態とアモルファス状態とに相転移する領
域が、貫通孔１５内の相転移領域１６ｂだけであり・、
この相転移領域１６ｂの直径は貫通孔１５の直径ａに相
当する小さな径であるため、カルコゲナイド系半導体を
結晶状態からアモルファス状態にしてメモリ素子をオン
状態からオフ状態に書換えるリセットパルスの電流値を
小さくすることができる。

すなわち、下記の表は、半導体層１６の相転移領域１６
ｂの厚さ（貫通孔１５の孔高）を０．　３μｍにした場
合の、相転移領域１６ｂの直径と、この相転移領域１６
ｂを結晶状態からアモルファス状態に相転移させるのに
必要なリセットパルスこの表のように、半導体層１６の
相転移領域１６ｂの直径が従来の相転移型メモリ素子に
おいてその半導体層に形成される電流パスの直径と同程
度（２μｍ）である場合は、相転移領域１６ｂを結晶状
態からアモルファス状態に相転移さ−せるのに必要なリ
セットパルスの電流値は１００ｍＡと従来の相転移型メ
モリ素子とほぼ同じであるが、相転移領域１６ｂの直径
を１．５μｍにすると、前記リセットパルスの電流値は
５６．３ｍＡと、従来の相転移型メモリ素子のほぼ１／
２程度ですみ、さらに相転移領域１６ｂの直径を小さく
すると、リセットパルスの電流値もさらに小さくてすむ
。

なお、この実施例において、前記貫通孔１５の直径ａを
１．５μｍ〜０．１μｍの範囲としているのは、貫通孔
１５の直径ａを１，５μｍより大きくすると、半導体層
１６の相転移領域１６ｂの直径が大きくなってリセット
パルスの電流値をあまり小さくすることができなくなり
、また貫通孔１５の直径を０．１μｍより小さくすると
、前記相転移領域１６ｂの直径が小さくなりすぎて安定
した相転移が得られなくなるためである。

また、この相転移型メモリ素子では、この相転移型メモ
リ素子では、半導体層１６の貫通孔１５内に充填された
相転移領域１６ｂの直径が従来の相転移型メモリ素子に
おいてその半導体層に形成される電流パスの直径より小
さいため、相転移領域１６ｂの全域が電流パスとなって
この相転移領域全体がアモルファス状態と結晶状態とに
相転移するから、半導体層１６の相転移領域１６ｂの初
期状態は結晶状態でもアモルファス状態でもよく、した
がって、その製造過程でプロセス温度が半導体の結晶化
温度を越えても構わないから、製造時のプロセス温度の
制約もなくして製造プロセスの自由度を広げることがで
きる。したがって、例えば同じ基板１１上に相転移型メ
モリ素子をマトリックス状に配列形成するとともにその
駆動回路を構成する薄膜トランジスタを形成する場合で
も、前記薄膜トランジスタの製造プロセスに温度上の制
約を受けることはない。

しかも、この相転移型メモリ素子では、半導体層１６の
相転移領域１６ｂの直径が小さいため、素子面積も小さ
くして集積度を上げることができる。

また、前記実施例の相転移型メモリ素子の製造方法では
、層間絶縁膜１３に下部電極１２の一部に対応させて直
径１．５μｍ〜０．１μｍの貫通孔１４を形成し、この
絶縁膜１３上およびその、貫通孔１５内にカルコゲナイ
ド系の半導体層１６を堆積させた後に、この半導体層１
６をその融点以上の温度に加熱して結晶化させているか
ら、絶縁膜１３上に一部を貫通孔１５内に充填して半導
体層１６を形成するとともに、この半導体層１６の絶縁
膜１３上の部分を結晶化させた前記相転移型メモリ素子
を製造することができる。

しかも、この実施例の製造方法では、層間絶縁膜１３に
設ける貫通孔１５を、まず第１の絶縁膜１Ｂ＆を形成し
てこの第１の絶縁膜１３ａに開口１４を形成し、この開
口１４の壁面に第２の絶縁膜１３−ｂを堆積させる方法
で形成しているため、前記第２の絶縁膜１３ｂの堆積厚
さを制御することで、直径ａが１．５μｍ〜０．１μｍ
の非常に小さな貫通孔１５を形成することができる。

また、前記実施例の製造方法では、前記絶縁膜１３上お
よびその貫通孔１４内にカルコゲナイド系の半導体層１
６を堆積させた後、この半導体層１６をその融点以上の
温度に加熱して結晶化させているため、半導体層１６の
堆積時における貫通孔１５内への半導体の充填が不完全
であっても、半導体層１６の結晶化時に絶縁膜１３上の
半導体を貫通孔１５に流入させて貫通孔１５内に半導体
を完全に充填し、貫通孔１５内に緻密な膜質の半導体層
１６を形成することができる。

なお、前記実施例では、層間絶縁膜１３に設ける貫通孔
１５を、第１の絶縁膜１３ａに形成した開口１４の壁面
に第２の絶縁膜１３ｂを堆積させる方法で形成している
が、この貫通孔１５はフォトリソグラフィ法によって形
成してもよく、現在のフォトリソグラフィ技術でも、１
μｍより僅かに小さい孔径までの貫通孔の形成は可能で
ある。

第３図は貫通孔１５をフォトリソグラフィ法によって形
成した相転移型メモリ素子の実施例を示しており、この
実施例は、層間絶縁膜１３を単一の絶縁膜とし、この絶
縁膜１３にフォトリソグラフィ法によって貫通孔１５を
形成したもので−ある。

〔発明の効果〕

本発明の相転移型メモリ素子は、下部電極と上部電極と
の間を絶縁する層間絶縁膜に、従来の相転移型メモリ素
子においてその半導体層に形成される電流パスの直径（
２μｍ〜３μｍ）より小さな直径（１，５μｍ−０，１
μｍ）の貫通孔を設け、前記絶縁膜上に形成したカルコ
ゲナイド系半導体層の一部を前記貫通孔内に充填すると
ともに、この半導体層のうち絶縁膜上の部分を結晶化さ
せることによって、前記半導体層の貫通孔内の部分を、
結晶状態とアモルファス状態とに相転移する相転移領域
としたものであるから、カルコゲナイド系半導体を結晶
状態からアモルファス状態にしてメモリ素子をオン状態
からオフ状態に書換えるリセットパルスの電流値を小さ
くすることができる。また、半導体層の貫通孔内に充填
された相転移領域の直径が従来の相転移型メモリ素子に
おいてその半導体層に形成される電流パスの直径より小
さいため、相転移領域の全域が電流パスとなってこの相
転移領域全体がアモルファス状態と結晶状態とに相転移
するから、半導体層の相転移領域の初期状態は結晶状態
でもアモルファス状態でもよ＜、シたがって、その製造
過程でプロセス温度が半導体の結晶化温度を越えても構
わないから、製造時のプロセス温度の制約もなくして製
造プロセスの自由度を広げることができる。しかも、こ
の相転移型メモリ素子では、半導体層の相転移領域の直
径が小さいため、素子面積も小さくして集積度を上げる
ことができる。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例を示す相転移型
メモリ素子の断面図およびその製造工程図、第３図は本
発明の他の実施例を示す相転移型メモリ素子の断面図、
第４図は従来の相転移型メモリ素子の断面図である。１１・・・基板、１２・・・下部電極、１３・・・層間
絶縁膜、１３ａ・・・第１の絶縁膜、１３ｂ・・・第２
の絶縁膜、１４・・・開口、１５・・・貫通孔、１６・
・・カルコゲナイド系半導体層、１６ｇ・・・結晶化領
域、１６ｂ・・・相転移領域、１７・・・上部電極。

Claims

【特許請求の範囲】

（１）絶縁性基板上に形成された下部電極と、この下部
電極を覆って前記基板上に形成された層間絶縁膜と、こ
の絶縁膜に前記下部電極の一部に対応させて設けられた
貫通孔と、前記絶縁膜上に一部を前記貫通孔内に充填し
て形成されるとともに前記絶縁膜上の部分が結晶化され
たカルコゲナイド系半導体層と、この半導体層の上に形
成された上部電極とからなり、かつ前記貫通孔の直径を
１．５μｍ〜０．１μｍの範囲にしたことを特徴とする
相転移型メモリ素子。
（２）絶縁性基板上に下部電極とこの下部電極を覆う層
間絶縁膜を形成するとともにこの絶縁膜に前記下部電極
の一部に対応させて直径１．５μｍ〜０．１μｍの貫通
孔を形成する工程と、前記絶縁膜上にカルコゲナイド系
半導体層を堆積させてこの半導体層の一部を前記貫通孔
内に充填させるとともに、この後前記半導体層をその融
点以上の温度に加熱して結晶化させる工程と、前記半導
体層の上に上部電極を形成する工程とからなることを特
徴とする相転移型メモリ素子の製造方法。