JP2879749B2 - 相転移型メモリ素子およびその製造方法 - Google Patents
相転移型メモリ素子およびその製造方法Info
- Publication number
- JP2879749B2 JP2879749B2 JP2152678A JP15267890A JP2879749B2 JP 2879749 B2 JP2879749 B2 JP 2879749B2 JP 2152678 A JP2152678 A JP 2152678A JP 15267890 A JP15267890 A JP 15267890A JP 2879749 B2 JP2879749 B2 JP 2879749B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- diameter
- upper electrode
- memory device
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、カルコゲナイド系半導体を用いた相転移型
メモリ素子およびその製造方法に関するものである。
メモリ素子およびその製造方法に関するものである。
最近、不揮発性メモリ素子として、カルコゲナイド系
半導体を用いた相転移型のメモリ素子が開発されてい
る。
半導体を用いた相転移型のメモリ素子が開発されてい
る。
この相転移型メモリ素子は、基本的には一対の電極間
にカルコゲナイド系の半導体層を介在させたもので、こ
の相転移型メモリ素子としては、従来、第３図に示すよ
うな構造のものが知られている。
にカルコゲナイド系の半導体層を介在させたもので、こ
の相転移型メモリ素子としては、従来、第３図に示すよ
うな構造のものが知られている。
この相転移型メモリ素子の構造を説明すると、図中１
はガラス板等からなる絶縁性基板であり、この基板１上
には下部電極２とそのライン部2aが形成され、さらにこ
の基板１上には、前記下部電極２およびライン部2aを覆
う層間絶縁膜３が形成されている。この絶縁膜３には、
下部電極２の一部を露出させる開口４が形成されてお
り、この開口４は一般に直径５μｍ〜10μｍの大きさに
形成されている。そして、カルコゲナイド系の半導体層
５は、前記絶縁膜３の開口４内からその周囲の絶縁膜上
面にわたって形成されており、開口４内の部分の下面に
おいて前記下部電極２の上面に接している。また、前記
絶縁膜３の上には前記半導体層５を覆って上部電極６が
形成されており、前記半導体層５の上面はこの上部電極
６に接している。なお、6aは上部電極６のライン部であ
る。
はガラス板等からなる絶縁性基板であり、この基板１上
には下部電極２とそのライン部2aが形成され、さらにこ
の基板１上には、前記下部電極２およびライン部2aを覆
う層間絶縁膜３が形成されている。この絶縁膜３には、
下部電極２の一部を露出させる開口４が形成されてお
り、この開口４は一般に直径５μｍ〜10μｍの大きさに
形成されている。そして、カルコゲナイド系の半導体層
５は、前記絶縁膜３の開口４内からその周囲の絶縁膜上
面にわたって形成されており、開口４内の部分の下面に
おいて前記下部電極２の上面に接している。また、前記
絶縁膜３の上には前記半導体層５を覆って上部電極６が
形成されており、前記半導体層５の上面はこの上部電極
６に接している。なお、6aは上部電極６のライン部であ
る。
この相転移型メモリ素子は、カルコゲナイド系半導体
のアモルファス状態から結晶状態および結晶状態からア
モルファス状態への相転移を利用してオン状態とオフ状
態とに書換えられるもので、例えば半導体層５の層厚を
0.3μｍとした相転移型メモリ素子は、パルス幅30μsec
〜200μsec,波高5V〜10Vのセットパルスの印加によりオ
ン状態となり、パルス幅0.3μsec,電流値100mAのリセッ
トパルスの印加によりオフ状態に戻される。すなわち、
下部電極２と上部電極６との間に前記セットパルスを印
加すると、この電極2,6間の半導体層５中に生じるフィ
ラメント状の電流パスＡを流れる電流によりジュール熱
が発生して半導体層５の電流パスＡ部分がアモルファス
状態から結晶状態に相転移し、電流パスＡの抵抗値が低
くなってメモリ素子がオン状態となる。なお、第３図で
は半導体層５中に生ずる電流パスＡを半導体層５の中央
部に図示しているが、この電流パスＡは、半導体層５の
最も電流が流れやすい箇所に形成される。また、カルコ
ゲナイド系半導体は、結晶化した後は印加電圧を下げて
ジュール熱をなくしてもアモルファス状態には戻らず、
したがってメモリ素子のオン状態はそのまま保持され
る。また、電極2,6間に前記リセットパルスを印加する
と、半導体層５の電流パスＡ部分が一旦溶融した後その
熱を周囲の半導体層５に奪われて急冷され、この電流パ
スＡ部分が結晶状態からアモルファス状態に戻って電流
パスＡの抵抗値が高くなり、メモリ素子がオフ状態とな
る。また、読出しは、電極2,6の一方に読出しパルスを
印加し、メモリ素子のオン，オフ状態に応じて変化する
他方の電極の出力を読取ることで行なわれる。
のアモルファス状態から結晶状態および結晶状態からア
モルファス状態への相転移を利用してオン状態とオフ状
態とに書換えられるもので、例えば半導体層５の層厚を
0.3μｍとした相転移型メモリ素子は、パルス幅30μsec
〜200μsec,波高5V〜10Vのセットパルスの印加によりオ
ン状態となり、パルス幅0.3μsec,電流値100mAのリセッ
トパルスの印加によりオフ状態に戻される。すなわち、
下部電極２と上部電極６との間に前記セットパルスを印
加すると、この電極2,6間の半導体層５中に生じるフィ
ラメント状の電流パスＡを流れる電流によりジュール熱
が発生して半導体層５の電流パスＡ部分がアモルファス
状態から結晶状態に相転移し、電流パスＡの抵抗値が低
くなってメモリ素子がオン状態となる。なお、第３図で
は半導体層５中に生ずる電流パスＡを半導体層５の中央
部に図示しているが、この電流パスＡは、半導体層５の
最も電流が流れやすい箇所に形成される。また、カルコ
ゲナイド系半導体は、結晶化した後は印加電圧を下げて
ジュール熱をなくしてもアモルファス状態には戻らず、
したがってメモリ素子のオン状態はそのまま保持され
る。また、電極2,6間に前記リセットパルスを印加する
と、半導体層５の電流パスＡ部分が一旦溶融した後その
熱を周囲の半導体層５に奪われて急冷され、この電流パ
スＡ部分が結晶状態からアモルファス状態に戻って電流
パスＡの抵抗値が高くなり、メモリ素子がオフ状態とな
る。また、読出しは、電極2,6の一方に読出しパルスを
印加し、メモリ素子のオン，オフ状態に応じて変化する
他方の電極の出力を読取ることで行なわれる。
ところで、この相転移型メモリ素子においては、その
半導体層５中に生ずるフィラメント状の電流パスＡの直
径φは２μｍ〜３μｍ程度であり、半導体層５のアモル
ファス状態と結晶状態との相転移は電流パスＡ部分に発
生するだけであるが、半導体層５の相転移領域（電流パ
スＡが形成される部分）を除く部分がその全域にわたっ
てアモルファス状態であれば、半導体層５の相転移領域
以外の部分は常に高抵抗であるから、半導体層５の面積
がどのような大きさであっても、メモリ素子の特性には
ほとんど差がない。このため従来の相転移型メモリ素子
では、電極2,6間を絶縁する層間絶縁膜３に直径５μｍ
〜10μｍの大きさの開口４を設けてこの部分全体に半導
体層５を形成している。
半導体層５中に生ずるフィラメント状の電流パスＡの直
径φは２μｍ〜３μｍ程度であり、半導体層５のアモル
ファス状態と結晶状態との相転移は電流パスＡ部分に発
生するだけであるが、半導体層５の相転移領域（電流パ
スＡが形成される部分）を除く部分がその全域にわたっ
てアモルファス状態であれば、半導体層５の相転移領域
以外の部分は常に高抵抗であるから、半導体層５の面積
がどのような大きさであっても、メモリ素子の特性には
ほとんど差がない。このため従来の相転移型メモリ素子
では、電極2,6間を絶縁する層間絶縁膜３に直径５μｍ
〜10μｍの大きさの開口４を設けてこの部分全体に半導
体層５を形成している。
しかしながら、前記従来の相転移型メモリ素子は、そ
の半導体層５中に生ずる電流パスＡの直径φが２μｍ〜
３μｍ程度であり、この電流パスＡ部分の半導体が結晶
状態とアモルファス状態とに相転移するため、この相転
移領域の体積が大きく、したがって、半導体層５の相転
移領域を結晶状態からアモルファス状態に戻してメモリ
素子をオン状態からオフ状態に書換えるリセットパルス
として大きな電流パルス（半導体層５の層厚が0.3μｍ
の場合で100mA）を必要とするという問題をもってい
た。
の半導体層５中に生ずる電流パスＡの直径φが２μｍ〜
３μｍ程度であり、この電流パスＡ部分の半導体が結晶
状態とアモルファス状態とに相転移するため、この相転
移領域の体積が大きく、したがって、半導体層５の相転
移領域を結晶状態からアモルファス状態に戻してメモリ
素子をオン状態からオフ状態に書換えるリセットパルス
として大きな電流パルス（半導体層５の層厚が0.3μｍ
の場合で100mA）を必要とするという問題をもってい
た。
また、前記従来の相転移型メモリ素子は、半導体層５
の相転移領域を除く部分がその全域にわたってアモルフ
ァス状態となっていることが必要であるため、その製造
時のプロセス温度に制約があるという問題ももってい
た。これは、相転移型メモリ素子の製造過程においてプ
ロセス温度がカルゴゲナイド半導体の結晶化温度（アモ
ルファス状態から結晶状態に相転移する温度）Tcを越
え、しかもその後に徐冷されると、半導体層５がその全
体にわたって結晶化してしまうためである。なお、半導
体層５が結晶化しても、これを溶融して急冷すれば半導
体層５をアモルファス状態に戻すことができるが、面積
の大きな半導体層５の全体をアモルファス状態に戻すに
は大きな電流パルス（例えば半導体層５の幅が10μｍ、
層厚が0.3μｍの場合は、数100mA）を電極2,6間に印加
しなければならないため、電極2,6間を絶縁している絶
縁膜３に絶縁破壊を発生させるおそれがある。このた
め、従来の相転移型メモリ素子は、前記結晶化温度Tcを
越えないようなプロセス温度で製造されているが、カル
コゲナイド半導体の結晶化温度Tcは、この半導体の組成
にもよるが50℃〜200℃であるため、この温度以下にプ
ロセス温度を抑えるには製造プロセスの自由度が大きく
制約され、したがって、例えば同じ基板１上に相転移型
メモリ素子をマトリックス状に配列形成するとともにそ
の駆動回路を構成する薄膜トランジスタを形成する場合
に、前記薄膜トランジスタの製造プロセスも温度上の制
約を受けてしまう。
の相転移領域を除く部分がその全域にわたってアモルフ
ァス状態となっていることが必要であるため、その製造
時のプロセス温度に制約があるという問題ももってい
た。これは、相転移型メモリ素子の製造過程においてプ
ロセス温度がカルゴゲナイド半導体の結晶化温度（アモ
ルファス状態から結晶状態に相転移する温度）Tcを越
え、しかもその後に徐冷されると、半導体層５がその全
体にわたって結晶化してしまうためである。なお、半導
体層５が結晶化しても、これを溶融して急冷すれば半導
体層５をアモルファス状態に戻すことができるが、面積
の大きな半導体層５の全体をアモルファス状態に戻すに
は大きな電流パルス（例えば半導体層５の幅が10μｍ、
層厚が0.3μｍの場合は、数100mA）を電極2,6間に印加
しなければならないため、電極2,6間を絶縁している絶
縁膜３に絶縁破壊を発生させるおそれがある。このた
め、従来の相転移型メモリ素子は、前記結晶化温度Tcを
越えないようなプロセス温度で製造されているが、カル
コゲナイド半導体の結晶化温度Tcは、この半導体の組成
にもよるが50℃〜200℃であるため、この温度以下にプ
ロセス温度を抑えるには製造プロセスの自由度が大きく
制約され、したがって、例えば同じ基板１上に相転移型
メモリ素子をマトリックス状に配列形成するとともにそ
の駆動回路を構成する薄膜トランジスタを形成する場合
に、前記薄膜トランジスタの製造プロセスも温度上の制
約を受けてしまう。
さらに、前記従来の相転移型メモリ素子は、半導体層
５の面積が大きいため、メモリの素子面積を小さくして
集積度を上げることができないという問題ももってい
た。
５の面積が大きいため、メモリの素子面積を小さくして
集積度を上げることができないという問題ももってい
た。
本発明はこのような実情にかんがみてなされたもので
あって、その目的とするところは、カルコゲナイド系半
導体を結晶状態からアモルファス状態にしてメモリ素子
をオン状態からオフ状態に書き換えるリセットパルスの
電流値を小さくすることができるとともに、製造時のプ
ロセス温度の制約もなくして製造プロセスの自由度を広
げることができ、しかも素子面積も小さくして集積度を
上げることができる相転移型メモリ素子を提供するとと
もに、あわせてその製造方法を提供することにある。
あって、その目的とするところは、カルコゲナイド系半
導体を結晶状態からアモルファス状態にしてメモリ素子
をオン状態からオフ状態に書き換えるリセットパルスの
電流値を小さくすることができるとともに、製造時のプ
ロセス温度の制約もなくして製造プロセスの自由度を広
げることができ、しかも素子面積も小さくして集積度を
上げることができる相転移型メモリ素子を提供するとと
もに、あわせてその製造方法を提供することにある。
本発明の相転移型メモリ素子は、絶縁性基板上に形成
された下部電極と、この下部電極の上に形成された柱状
のカルコゲナイド系半導体層と、この半導体層の周囲に
少なくとも前記半導体層の高さ以上の厚さに形成された
絶縁膜と、前記半導体層の上端面の上に形成された上部
電極とからなり、かつ前記半導体層の直径を1.5μｍ〜
0.1μｍの範囲にしたことを特徴とするものである。
された下部電極と、この下部電極の上に形成された柱状
のカルコゲナイド系半導体層と、この半導体層の周囲に
少なくとも前記半導体層の高さ以上の厚さに形成された
絶縁膜と、前記半導体層の上端面の上に形成された上部
電極とからなり、かつ前記半導体層の直径を1.5μｍ〜
0.1μｍの範囲にしたことを特徴とするものである。
また、本発明の相転移型メモリ素子の製造方法は、絶
縁性基板上に下部電極を形成した後、この基板上にカル
コゲナイド系半導体層を堆積させる工程と、この半導体
層の前記下部電極上の部分の上に直径が1.5μｍ〜0.1μ
ｍより僅かに大きい上部電極を形成する工程と、この上
部電極をマスクとして前記半導体層をエッチングし、前
記上部電極の下に直径1.5μｍ〜0.1μｍの柱状半導体層
を残す工程と、この後前記基板上に絶縁材を塗布して少
なくとも前記半導体層の高さ以上の厚さの絶縁膜を形成
する工程とからなることを特徴とするものである。
縁性基板上に下部電極を形成した後、この基板上にカル
コゲナイド系半導体層を堆積させる工程と、この半導体
層の前記下部電極上の部分の上に直径が1.5μｍ〜0.1μ
ｍより僅かに大きい上部電極を形成する工程と、この上
部電極をマスクとして前記半導体層をエッチングし、前
記上部電極の下に直径1.5μｍ〜0.1μｍの柱状半導体層
を残す工程と、この後前記基板上に絶縁材を塗布して少
なくとも前記半導体層の高さ以上の厚さの絶縁膜を形成
する工程とからなることを特徴とするものである。
すなわち、本発明の相転移型メモリ素子は、下部電極
と上部電極との間のカルコゲナイド系半導体層を、従来
の相転移型メモリ素子においてその半導体層に形成され
る電流パスの直径（２μｍ〜３μｍ）より小さな直径
（1.5μｍ〜0.1μｍ）の柱状半導体層とすることによ
り、この半導体層の全域が電流パスとなるようにしたも
のであり、この相転移型メモリ素子によれば、半導体層
の直径が小さく、したがって電流パスの体積（半導体層
全体の体積）が小さいため、カルコゲナイド系半導体を
結晶状態からアモルファス状態にしてメモリ素子をオン
状態からオフ状態に書換えるリセットパルスの電流値を
小さくすることができる。なお、本発明において前記半
導体層の直径を1.5μｍ〜0.1μｍの範囲としているの
は、この半導体層の直径を1.5μｍより大きくすると、
リセットパルスの電流値をあまり小さくすることができ
なくなり、また半導体層の直径を0.1μｍより小さくす
ると、半導体層の直径が小さすぎて安定した相転移が得
られなくなるためである。また、この相転移型メモリ素
子では、半導体層の全域が電流パスとなってこの半導体
層全体がアモルファス状態と結晶状態とに相転移するた
め、半導体層の初期状態はアモルファス状態でも結晶状
態でもよく、したがって、その製造過程でプロセス温度
が半導体の結晶化温度を越えても構わないから、製造時
のプロセス温度の制約もなくして製造プロセスの自由度
を広げることができる。しかも、この相転移型メモリ素
子では、半導体層の直径を小さくしているため、素子面
積も小さくして集積度を上げることができる。さらに、
この相転移型メモリ素子では前記半導体層の周囲に少な
くとも半導体層の高さ以上の厚さに絶縁膜を形成してい
るから、半導体層の直径が1.5μｍ〜0.1μｍと非常に小
さくても、この半導体層をその周囲の絶縁膜で補強する
ことができ、したがって機械的な強度も十分である。
と上部電極との間のカルコゲナイド系半導体層を、従来
の相転移型メモリ素子においてその半導体層に形成され
る電流パスの直径（２μｍ〜３μｍ）より小さな直径
（1.5μｍ〜0.1μｍ）の柱状半導体層とすることによ
り、この半導体層の全域が電流パスとなるようにしたも
のであり、この相転移型メモリ素子によれば、半導体層
の直径が小さく、したがって電流パスの体積（半導体層
全体の体積）が小さいため、カルコゲナイド系半導体を
結晶状態からアモルファス状態にしてメモリ素子をオン
状態からオフ状態に書換えるリセットパルスの電流値を
小さくすることができる。なお、本発明において前記半
導体層の直径を1.5μｍ〜0.1μｍの範囲としているの
は、この半導体層の直径を1.5μｍより大きくすると、
リセットパルスの電流値をあまり小さくすることができ
なくなり、また半導体層の直径を0.1μｍより小さくす
ると、半導体層の直径が小さすぎて安定した相転移が得
られなくなるためである。また、この相転移型メモリ素
子では、半導体層の全域が電流パスとなってこの半導体
層全体がアモルファス状態と結晶状態とに相転移するた
め、半導体層の初期状態はアモルファス状態でも結晶状
態でもよく、したがって、その製造過程でプロセス温度
が半導体の結晶化温度を越えても構わないから、製造時
のプロセス温度の制約もなくして製造プロセスの自由度
を広げることができる。しかも、この相転移型メモリ素
子では、半導体層の直径を小さくしているため、素子面
積も小さくして集積度を上げることができる。さらに、
この相転移型メモリ素子では前記半導体層の周囲に少な
くとも半導体層の高さ以上の厚さに絶縁膜を形成してい
るから、半導体層の直径が1.5μｍ〜0.1μｍと非常に小
さくても、この半導体層をその周囲の絶縁膜で補強する
ことができ、したがって機械的な強度も十分である。
また、本発明の相転移型メモリ素子の製造方法によれ
ば、下部電極を形成した基板上にカルコゲナイド系半導
体層を堆積させ、この半導体層の上に直径が1.5μｍ〜
0.1μｍより僅かに大きい上部電極を形成して、この上
部電極をマスクとして前記半導体層をエッチングするこ
とにより前記上部電極の下に直径1.5μｍ〜0.1μｍの柱
状半導体層を残しているから、前記上部電極を利用して
半導体層を柱状にパターニングすることができ、したが
って前記相転移型メモリ素子を容易に製造することがで
きるし、また前記半導体層を柱状にパターニングした後
に前記基板上に絶縁材を塗布して絶縁膜を形成している
ため、この絶縁膜を半導体層の周囲に密接させて形成し
て、この絶縁膜で半導体層を補強させることができる。
ば、下部電極を形成した基板上にカルコゲナイド系半導
体層を堆積させ、この半導体層の上に直径が1.5μｍ〜
0.1μｍより僅かに大きい上部電極を形成して、この上
部電極をマスクとして前記半導体層をエッチングするこ
とにより前記上部電極の下に直径1.5μｍ〜0.1μｍの柱
状半導体層を残しているから、前記上部電極を利用して
半導体層を柱状にパターニングすることができ、したが
って前記相転移型メモリ素子を容易に製造することがで
きるし、また前記半導体層を柱状にパターニングした後
に前記基板上に絶縁材を塗布して絶縁膜を形成している
ため、この絶縁膜を半導体層の周囲に密接させて形成し
て、この絶縁膜で半導体層を補強させることができる。
以下、本発明の一実施例を図面を参照して説明する。
第１図はこの実施例の相転移型メモリ素子の断面図で
あり、ガラス板等からなる絶縁性基板11の上には下部電
極12およびそのライン部12aが形成されている。そし
て、前記下部電極12の上には、柱状のカルコゲナイド系
半導体層13が垂直に形成されている。この半導体層13は
その断面形状がほぼ円形をなしており、その高さｈは0.
1μｍ〜0.5μｍ、直径ａは1.5μｍ〜0.1μｍの範囲とな
っている。なお、カルコゲナイド系半導体としては、例
えばGe−Te,In−Se,Sb−Ge−Te等の各種組成の半導体が
あり、この実施例でもこれら半導体を用いている。この
半導体層13の上端面の上には、この半導体層13の直径よ
り僅かに大きい直径（３μｍ〜１μｍ程度）の円形な上
部電極14が形成されている。また、前記基板11上には、
前記半導体層13の周囲に密接する絶縁膜15が形成されて
おり、この絶縁膜15は、基板11のほぼ全面にわたって、
半導体層13の高さｈ以上でかつ前記上部電極14の上面が
露出する厚さに形成されている。この絶縁膜15は、前記
半導体層13の補強と、下部電極12およびそのライン部12
aと上部電極14およびそのライン部14aとの間を絶縁する
層間絶縁膜とを兼ねており、上部電極14のライン部14a
は、この絶縁膜15の上に上部電極14の上に重ねて配線さ
れている。
あり、ガラス板等からなる絶縁性基板11の上には下部電
極12およびそのライン部12aが形成されている。そし
て、前記下部電極12の上には、柱状のカルコゲナイド系
半導体層13が垂直に形成されている。この半導体層13は
その断面形状がほぼ円形をなしており、その高さｈは0.
1μｍ〜0.5μｍ、直径ａは1.5μｍ〜0.1μｍの範囲とな
っている。なお、カルコゲナイド系半導体としては、例
えばGe−Te,In−Se,Sb−Ge−Te等の各種組成の半導体が
あり、この実施例でもこれら半導体を用いている。この
半導体層13の上端面の上には、この半導体層13の直径よ
り僅かに大きい直径（３μｍ〜１μｍ程度）の円形な上
部電極14が形成されている。また、前記基板11上には、
前記半導体層13の周囲に密接する絶縁膜15が形成されて
おり、この絶縁膜15は、基板11のほぼ全面にわたって、
半導体層13の高さｈ以上でかつ前記上部電極14の上面が
露出する厚さに形成されている。この絶縁膜15は、前記
半導体層13の補強と、下部電極12およびそのライン部12
aと上部電極14およびそのライン部14aとの間を絶縁する
層間絶縁膜とを兼ねており、上部電極14のライン部14a
は、この絶縁膜15の上に上部電極14の上に重ねて配線さ
れている。
第２図は前記相転移型メモリ素子の製造工程図であ
り、この相転移型メモリ素子は次のようにして製造され
る。
り、この相転移型メモリ素子は次のようにして製造され
る。
まず、第２図（ａ）に示すように、基板11上にCr等の
金属膜を堆積し、この金属膜をフォトリソグラフィ法に
よりパターニングして下部電極12とそのライン部12aを
形成する。
金属膜を堆積し、この金属膜をフォトリソグラフィ法に
よりパターニングして下部電極12とそのライン部12aを
形成する。
次に、第２図（ｂ）に示すように、前記基板11上にそ
の全面にわたってカルコゲナイド系半導体層15をCVD法
等により0.1μｍ〜0.5μｍの厚さに堆積させ、さらにこ
の半導体層15の上に上部電極14となるCr等の金属膜Ｍを
堆積させる。
の全面にわたってカルコゲナイド系半導体層15をCVD法
等により0.1μｍ〜0.5μｍの厚さに堆積させ、さらにこ
の半導体層15の上に上部電極14となるCr等の金属膜Ｍを
堆積させる。
次に、第２図（ｃ）に示すように、前記金属膜Ｍをフ
ォトリソグラフィ法によりパターニングして、前記下部
電極12に対応する部分に直径３μｍ〜１μｍ程度の円形
な上部電極14を形成する。
ォトリソグラフィ法によりパターニングして、前記下部
電極12に対応する部分に直径３μｍ〜１μｍ程度の円形
な上部電極14を形成する。
次に、第２図（ｄ）に示すように、この上部電極14を
マスクとして前記半導体層13をエッチングして、この上
部電極14の下の部分に直径1.5μｍ〜0.1μｍの柱状の半
導体層14を残す。この半導体層13のエッチングは等方性
エッチングによって行なう。この等方性エッチングによ
って半導体層13をエッチングすると、半導体層13の上部
電極14でマスクされていない部分がエッチング除去され
るとともに、上部電極14の下に柱状に残る半導体層13の
外周がサイドエッチングされて、この柱状半導体層13の
直径が上部電極14の直径より小さくなる。なお、半導体
層13の外周のサイドエッチング量は、エッチング時間に
よって決まるから、上部電極14の直径とエッチング時間
とを選択すれば、1.5μｍ〜0.1μｍの範囲の任意の直径
の半導体層13を残すことができる。
マスクとして前記半導体層13をエッチングして、この上
部電極14の下の部分に直径1.5μｍ〜0.1μｍの柱状の半
導体層14を残す。この半導体層13のエッチングは等方性
エッチングによって行なう。この等方性エッチングによ
って半導体層13をエッチングすると、半導体層13の上部
電極14でマスクされていない部分がエッチング除去され
るとともに、上部電極14の下に柱状に残る半導体層13の
外周がサイドエッチングされて、この柱状半導体層13の
直径が上部電極14の直径より小さくなる。なお、半導体
層13の外周のサイドエッチング量は、エッチング時間に
よって決まるから、上部電極14の直径とエッチング時間
とを選択すれば、1.5μｍ〜0.1μｍの範囲の任意の直径
の半導体層13を残すことができる。
次に、第２図（ｅ）に示すように、基板11上に、SOG
（スピン・オン・ガラス）またはポリイミド樹脂等の塗
布型絶縁材からなる絶縁膜15を上部電極14の上面高さよ
り十分厚く被着させる。この場合、前記塗布型絶縁材は
塗布時には液体であり、塗布後に焼成されて固体とされ
るものであるため、その塗布時に絶縁材が上部電極14の
下に入り込んで半導体層13の外周に密接する。なお、塗
布した絶縁材の焼成は、カルコゲナイド半導体の結晶化
温度Tcを越える温度で行なってもよい。
（スピン・オン・ガラス）またはポリイミド樹脂等の塗
布型絶縁材からなる絶縁膜15を上部電極14の上面高さよ
り十分厚く被着させる。この場合、前記塗布型絶縁材は
塗布時には液体であり、塗布後に焼成されて固体とされ
るものであるため、その塗布時に絶縁材が上部電極14の
下に入り込んで半導体層13の外周に密接する。なお、塗
布した絶縁材の焼成は、カルコゲナイド半導体の結晶化
温度Tcを越える温度で行なってもよい。
次に、第２図（ｆ）に示すように、前記絶縁膜15を上
部電極14の上面を露出させかつ半導体層13の上端は露出
させない厚さまでエッチングバックする。
部電極14の上面を露出させかつ半導体層13の上端は露出
させない厚さまでエッチングバックする。
次に、第２図（ｇ）に示すように、前記絶縁膜15の上
に,Cr等の金属膜を堆積しこの金属膜をフォトリソグラ
フィ法によりパターニングする方法で、上部電極14の上
に重なるライン部14aを形成し、相転移型メモリ素子を
完成する。
に,Cr等の金属膜を堆積しこの金属膜をフォトリソグラ
フィ法によりパターニングする方法で、上部電極14の上
に重なるライン部14aを形成し、相転移型メモリ素子を
完成する。
すなわち、この実施例の相転移型メモリ素子は、下部
電極12と上部電極14との間のカルコゲナイド系半導体層
13を、直径ａが1.5μｍ〜0.1μｍの柱状半導体層とした
ものであり、この相転移型メモリ素子では、その半導体
層13の直径ａが従来の相転移型メモリ素子においてその
半導体層に形成される電流パスの直径（２μｍ〜３μ
ｍ）より小さいため、半導体層13の全域が電流パスとな
る。
電極12と上部電極14との間のカルコゲナイド系半導体層
13を、直径ａが1.5μｍ〜0.1μｍの柱状半導体層とした
ものであり、この相転移型メモリ素子では、その半導体
層13の直径ａが従来の相転移型メモリ素子においてその
半導体層に形成される電流パスの直径（２μｍ〜３μ
ｍ）より小さいため、半導体層13の全域が電流パスとな
る。
そして、この相転移型メモリ素子によれば、半導体層
13の直径が小さく、したがって電流パスの体積（半導体
層13全体の体積）が小さいため、カルコゲナイド系半導
体を結晶状態からアモルファス状態にしてメモリ素子を
オン状態からオフ状態に書換えるリセットパルスの電流
値を小さくすることができる。
13の直径が小さく、したがって電流パスの体積（半導体
層13全体の体積）が小さいため、カルコゲナイド系半導
体を結晶状態からアモルファス状態にしてメモリ素子を
オン状態からオフ状態に書換えるリセットパルスの電流
値を小さくすることができる。
すなわち、下記の表は、半導体層13の高さｈを0.3μ
ｍにした場合の、半導体層13の直径と、この半導体層13
を結晶状態からアモルファス状態に相転移させるのに必
要なリセットパルスの電流値との関係を示している。
ｍにした場合の、半導体層13の直径と、この半導体層13
を結晶状態からアモルファス状態に相転移させるのに必
要なリセットパルスの電流値との関係を示している。
この表のように、半導体層13の直径が従来の相転移型
メモリ素子においてその半導体層に形成される電流パス
の直径と同程度（２μｍ）である場合は、半導体層13を
結晶状態からアモルファス状態に相転移させるのに必要
なリセットパルスの電流値は100mAと従来の相転移型メ
モリ素子とほぼ同じであるが、半導体層13の直径を1.5
μｍにすると、前記リセットパルスの電流値は56.3mA
と、従来の相転移型メモリ素子のほぼ1/2程度ですみ、
さらに半導体層13の直径を小さくすると、リセットパル
スの電流値もさらに小さくてすむ。
メモリ素子においてその半導体層に形成される電流パス
の直径と同程度（２μｍ）である場合は、半導体層13を
結晶状態からアモルファス状態に相転移させるのに必要
なリセットパルスの電流値は100mAと従来の相転移型メ
モリ素子とほぼ同じであるが、半導体層13の直径を1.5
μｍにすると、前記リセットパルスの電流値は56.3mA
と、従来の相転移型メモリ素子のほぼ1/2程度ですみ、
さらに半導体層13の直径を小さくすると、リセットパル
スの電流値もさらに小さくてすむ。
なお、この実施例において、半導体層13の直径ａを1.
5μｍ〜0.1μｍの範囲としているのは、半導体層13の直
径を1.5μｍより大きくするとリセットパルスの電流値
をあまり小さくすることができなくなり、また半導体層
13の直径を0.1μｍより小さくすると安定した相転移が
得られなくなるためである。
5μｍ〜0.1μｍの範囲としているのは、半導体層13の直
径を1.5μｍより大きくするとリセットパルスの電流値
をあまり小さくすることができなくなり、また半導体層
13の直径を0.1μｍより小さくすると安定した相転移が
得られなくなるためである。
また、この相転移型メモリ素子では、半導体層13の全
域が電流パスとなってこの半導体層全体がアモルファス
状態と結晶状態とに相転移するため、半導体層13の初期
状態はアモルファス状態でも結晶状態でもよく、したが
って、その製造過程でプロセス温度が半導体13の結晶化
温度を越えても構わないから、製造時のプロセス温度の
制約もなくして製造プロセスの自由度を広げることがで
きる。したがって、例えば同じ基板11上に相転移型メモ
リ素子をマトリックス状に配列形成するとともにその駆
動回路を構成する薄膜トランジスタを形成する場合で
も、前記薄膜トランジスタの製造プロセスに温度上の制
約を受けることはない。
域が電流パスとなってこの半導体層全体がアモルファス
状態と結晶状態とに相転移するため、半導体層13の初期
状態はアモルファス状態でも結晶状態でもよく、したが
って、その製造過程でプロセス温度が半導体13の結晶化
温度を越えても構わないから、製造時のプロセス温度の
制約もなくして製造プロセスの自由度を広げることがで
きる。したがって、例えば同じ基板11上に相転移型メモ
リ素子をマトリックス状に配列形成するとともにその駆
動回路を構成する薄膜トランジスタを形成する場合で
も、前記薄膜トランジスタの製造プロセスに温度上の制
約を受けることはない。
しかも、この相転移型メモリ素子では、半導体層13の
直径を小さくしているため、素子面積も小さくして集積
度を上げることができる。
直径を小さくしているため、素子面積も小さくして集積
度を上げることができる。
さらに、この相転移型メモリ素子では半導体層13の周
囲にこの半導体層13の高さ以上の厚さに絶縁膜15を形成
しているから、半導体層13の直径が1.5μｍ〜0.1μｍと
非常に小さくても、この半導体層13をその周囲の絶縁膜
15で補強することができ、したがって機械的な強度も十
分である。
囲にこの半導体層13の高さ以上の厚さに絶縁膜15を形成
しているから、半導体層13の直径が1.5μｍ〜0.1μｍと
非常に小さくても、この半導体層13をその周囲の絶縁膜
15で補強することができ、したがって機械的な強度も十
分である。
また、前記実施例の相転移型メモリ素子の製造方法で
は、下部電極12を形成した基板11上にカルコゲナイド系
半導体層13を堆積させ、この半導体層13の上に直径が1.
5μｍ〜0.1μｍより僅かに大きい上部電極14を形成し
て、この上部電極14をマスクとして前記半導体層13をエ
ッチングすることにより上部電極14の下に直径1.5μｍ
〜0.1μｍの柱状半導体層13を残しているから、上部電
極14を利用して半導体層13を柱状にパターニングするこ
とができ、したがって前記相転移型メモリ素子を容易に
製造することができるし、また前記半導体層13を柱状に
パターニングした後に基板11上に絶縁材を塗布して絶縁
膜15を形成しているため、この絶縁膜15を半導体層13の
周囲に密接させて形成して、この絶縁膜15で半導体層13
を補強させることができる。
は、下部電極12を形成した基板11上にカルコゲナイド系
半導体層13を堆積させ、この半導体層13の上に直径が1.
5μｍ〜0.1μｍより僅かに大きい上部電極14を形成し
て、この上部電極14をマスクとして前記半導体層13をエ
ッチングすることにより上部電極14の下に直径1.5μｍ
〜0.1μｍの柱状半導体層13を残しているから、上部電
極14を利用して半導体層13を柱状にパターニングするこ
とができ、したがって前記相転移型メモリ素子を容易に
製造することができるし、また前記半導体層13を柱状に
パターニングした後に基板11上に絶縁材を塗布して絶縁
膜15を形成しているため、この絶縁膜15を半導体層13の
周囲に密接させて形成して、この絶縁膜15で半導体層13
を補強させることができる。
なお、前記実施例では、半導体層13の周囲に密接する
絶縁膜15を、半導体層13の高さｈ以上でかつ上部電極14
の上面が露出する厚さに形成しているが、この絶縁膜15
は、半導体層13の上端面と面一な厚さとしてもよく、要
は少なくとも半導体層13の高さｈ以上の厚さであればよ
い。
絶縁膜15を、半導体層13の高さｈ以上でかつ上部電極14
の上面が露出する厚さに形成しているが、この絶縁膜15
は、半導体層13の上端面と面一な厚さとしてもよく、要
は少なくとも半導体層13の高さｈ以上の厚さであればよ
い。
また、前記実施例の製造方法では、基板11上に堆積さ
せたカルコゲナイド系半導体層13を、その上に形成した
上部電極14をマスクとしてエッチングして柱状にパター
ニングしているが、この半導体層13のパターニングは、
フォトレジストをマスクとするフォトリソグラフィ法に
よって行なってもよく、その場合は、基板11上に堆積さ
せた半導体層13の上に直径が1.5μｍ〜0.1μｍより僅か
に大きいフォトレジスト層を形成し、そのフォトレジス
ト層をマスクとして半導体層13をエッチングして直径1.
5μｍ〜0.1μｍの柱状半導体層を残した後、前記基板上
に絶縁材を塗布して絶縁膜15を形成し、この絶縁膜15を
エッチングバックして、その上に上部電極14とそのライ
ン部14aを同時に形成すればよい。この場合、半導体層1
3の上に形成したフォトレジスト層は、絶縁膜15の形成
前に剥離しても、絶縁膜15の形成後に剥離してもよい。
なお、絶縁膜15の形成前にフォトレジスト層を剥離した
場合は、この後に塗布形成した絶縁膜15を半導体層13の
上端面と面一になるまでエッチングバックして半導体層
13の上端面を露出させればよく、また絶縁膜15の形成後
にフォトレジスト層を剥離する場合は、前記絶縁膜15を
フォトレジスト層の上面を露出させかつ半導体層13の上
端は露出させない厚さまでエッチングバックして、この
後フォトレジスト層を除去して半導体層13の上端面を露
出させればよい。
せたカルコゲナイド系半導体層13を、その上に形成した
上部電極14をマスクとしてエッチングして柱状にパター
ニングしているが、この半導体層13のパターニングは、
フォトレジストをマスクとするフォトリソグラフィ法に
よって行なってもよく、その場合は、基板11上に堆積さ
せた半導体層13の上に直径が1.5μｍ〜0.1μｍより僅か
に大きいフォトレジスト層を形成し、そのフォトレジス
ト層をマスクとして半導体層13をエッチングして直径1.
5μｍ〜0.1μｍの柱状半導体層を残した後、前記基板上
に絶縁材を塗布して絶縁膜15を形成し、この絶縁膜15を
エッチングバックして、その上に上部電極14とそのライ
ン部14aを同時に形成すればよい。この場合、半導体層1
3の上に形成したフォトレジスト層は、絶縁膜15の形成
前に剥離しても、絶縁膜15の形成後に剥離してもよい。
なお、絶縁膜15の形成前にフォトレジスト層を剥離した
場合は、この後に塗布形成した絶縁膜15を半導体層13の
上端面と面一になるまでエッチングバックして半導体層
13の上端面を露出させればよく、また絶縁膜15の形成後
にフォトレジスト層を剥離する場合は、前記絶縁膜15を
フォトレジスト層の上面を露出させかつ半導体層13の上
端は露出させない厚さまでエッチングバックして、この
後フォトレジスト層を除去して半導体層13の上端面を露
出させればよい。
本発明の相転移型メモリ素子は、下部電極と上部電極
との間のカルコゲナイド系半導体層を、従来の相転移型
メモリ素子においてその半導体層に形成される電流パス
の直径（２μｍ〜３μｍ）より小さな直径（1.5μｍ〜
0.1μｍ）の柱状半導体層とすることにより、この半導
体層の全域が電流パスとなるようにしたものであるか
ら、カルコゲナイド系半導体を結晶状態からアモルファ
ス状態にしてメモリ素子をオン状態からオフ状態に書換
えるリセットパルスの電流値を小さくすることができる
し、また、半導体層の全域が電流パルスとなってこの半
導体層全体がアモルファス状態と結晶状態とに相転移す
るために半導体層の初期状態はアモルファス状態でも結
晶状態でもよいから、製造時のプロセス温度の制約もな
くして製造プロセスの自由度を広げることができる。し
かも、この相転移型メモリ素子では、半導体層の直径を
小さくしているため、素子面積も小さくして集積度を上
げることができるし、さらに前記半導体層の周囲に少な
くとも半導体層の高さ以上の厚さに絶縁膜を形成してい
るため、半導体層の直径が1.5μｍ〜0.1μｍと非常に小
さくても、この半導体層をその周囲の絶縁膜で補強する
ことができ、したがって機械的な強度も十分である。
との間のカルコゲナイド系半導体層を、従来の相転移型
メモリ素子においてその半導体層に形成される電流パス
の直径（２μｍ〜３μｍ）より小さな直径（1.5μｍ〜
0.1μｍ）の柱状半導体層とすることにより、この半導
体層の全域が電流パスとなるようにしたものであるか
ら、カルコゲナイド系半導体を結晶状態からアモルファ
ス状態にしてメモリ素子をオン状態からオフ状態に書換
えるリセットパルスの電流値を小さくすることができる
し、また、半導体層の全域が電流パルスとなってこの半
導体層全体がアモルファス状態と結晶状態とに相転移す
るために半導体層の初期状態はアモルファス状態でも結
晶状態でもよいから、製造時のプロセス温度の制約もな
くして製造プロセスの自由度を広げることができる。し
かも、この相転移型メモリ素子では、半導体層の直径を
小さくしているため、素子面積も小さくして集積度を上
げることができるし、さらに前記半導体層の周囲に少な
くとも半導体層の高さ以上の厚さに絶縁膜を形成してい
るため、半導体層の直径が1.5μｍ〜0.1μｍと非常に小
さくても、この半導体層をその周囲の絶縁膜で補強する
ことができ、したがって機械的な強度も十分である。
また、本発明の相転移型メモリ素子の製造方法によれ
ば、下部電極を形成した基板上にカルコゲナイド系半導
体層を堆積させ、この半導体層の上に直径が1.5μｍ〜
0.1μｍより僅かに大きい上部電極を形成して、この上
部電極をマスクとして前記半導体層をエッチングするこ
とにより前記上部電極の下に直径1.5μｍ〜0.1μｍの柱
状半導体層を残しているから、前記上部電極を利用して
半導体層を柱状にパターニングすることができ、したが
って前記相転移型メモリ素子を容易に製造することがで
きるし、また前記半導体層を柱状にパターニングした後
に前記基板上に絶縁材を塗布して絶縁膜を形成している
ため、この絶縁膜を半導体層の周囲に密接させて形成し
て、この絶縁膜で半導体層を補強させることができる。
ば、下部電極を形成した基板上にカルコゲナイド系半導
体層を堆積させ、この半導体層の上に直径が1.5μｍ〜
0.1μｍより僅かに大きい上部電極を形成して、この上
部電極をマスクとして前記半導体層をエッチングするこ
とにより前記上部電極の下に直径1.5μｍ〜0.1μｍの柱
状半導体層を残しているから、前記上部電極を利用して
半導体層を柱状にパターニングすることができ、したが
って前記相転移型メモリ素子を容易に製造することがで
きるし、また前記半導体層を柱状にパターニングした後
に前記基板上に絶縁材を塗布して絶縁膜を形成している
ため、この絶縁膜を半導体層の周囲に密接させて形成し
て、この絶縁膜で半導体層を補強させることができる。
第１図および第２図は本発明の一実施例を示す相転移型
メモリ素子の断面図およびその製造工程図、第３図は従
来の相転移型メモリ素子の断面図である。 11……基板、12……下部電極、13……カルコゲナイド系
半導体層、14……上部電極,14a……ライン部、15……絶
縁膜。
メモリ素子の断面図およびその製造工程図、第３図は従
来の相転移型メモリ素子の断面図である。 11……基板、12……下部電極、13……カルコゲナイド系
半導体層、14……上部電極,14a……ライン部、15……絶
縁膜。
Claims (2)
- 【請求項１】絶縁性基板上に形成された下部電極と、こ
の下部電極の上に形成された柱状のカルコゲナイド系半
導体層と、この半導体層の周囲に少なくとも前記半導体
層の高さ以上の厚さに形成された絶縁膜と、前記半導体
層の上端面の上に形成された上部電極とからなり、かつ
前記半導体層の直径を1.5μｍ〜0.1μｍの範囲にしたこ
とを特徴とする相転移型メモリ素子。 - 【請求項２】絶縁性基板上に下部電極を形成した後、こ
の基板上にカルコゲナイド系半導体層を堆積させる工程
と、この半導体層の前記下部電極上の部分の上に直径が
1.5μｍ〜0.1μｍより僅かに大きい上部電極を形成する
工程と、この上部電極をマスクとして前記半導体層をエ
ッチングし、前記上部電極の下に直径1.5μｍ〜0.1μｍ
の柱状半導体層を残す工程と、この後前記基板上に絶縁
材を塗布して少なくとも前記半導体層の高さ以上の厚さ
の絶縁膜を形成する工程とからなることを特徴とする相
転移型メモリ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2152678A JP2879749B2 (ja) | 1990-06-13 | 1990-06-13 | 相転移型メモリ素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2152678A JP2879749B2 (ja) | 1990-06-13 | 1990-06-13 | 相転移型メモリ素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0445585A JPH0445585A (ja) | 1992-02-14 |
| JP2879749B2 true JP2879749B2 (ja) | 1999-04-05 |
Family
ID=15545723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2152678A Expired - Fee Related JP2879749B2 (ja) | 1990-06-13 | 1990-06-13 | 相転移型メモリ素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2879749B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337266B1 (en) | 1996-07-22 | 2002-01-08 | Micron Technology, Inc. | Small electrode for chalcogenide memories |
| US7173317B1 (en) * | 1998-11-09 | 2007-02-06 | Micron Technology, Inc. | Electrical and thermal contact for use in semiconductor devices |
| KR100560659B1 (ko) | 2003-03-21 | 2006-03-16 | 삼성전자주식회사 | 상변화 기억 소자 및 그 제조 방법 |
| US7138687B2 (en) * | 2004-01-26 | 2006-11-21 | Macronix International Co., Ltd. | Thin film phase-change memory |
| KR100564608B1 (ko) | 2004-01-29 | 2006-03-28 | 삼성전자주식회사 | 상변화 메모리 소자 |
| KR100910876B1 (ko) * | 2004-09-08 | 2009-08-06 | 가부시끼가이샤 르네사스 테크놀로지 | 불휘발성 기억장치 |
| TW200620473A (en) | 2004-09-08 | 2006-06-16 | Renesas Tech Corp | Nonvolatile memory device |
| KR100612913B1 (ko) * | 2004-12-16 | 2006-08-16 | 한국과학기술연구원 | ＡＩＮ 열방출층 및 ＴｉＮ 전극이 적용된 상변화 메모리 |
| US20060169968A1 (en) * | 2005-02-01 | 2006-08-03 | Thomas Happ | Pillar phase change memory cell |
| JP2007019305A (ja) | 2005-07-08 | 2007-01-25 | Elpida Memory Inc | 半導体記憶装置 |
| JP4560818B2 (ja) | 2005-07-22 | 2010-10-13 | エルピーダメモリ株式会社 | 半導体装置及びその製造方法 |
| JP2008018745A (ja) * | 2006-07-10 | 2008-01-31 | Mitsui Eng & Shipbuild Co Ltd | 水中清掃ロボット |
| JP2008060541A (ja) * | 2006-08-29 | 2008-03-13 | Korea Electronics Telecommun | Ｇｓｔカルコゲニドパターンを備える相変化メモリ素子の製造方法 |
-
1990
- 1990-06-13 JP JP2152678A patent/JP2879749B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0445585A (ja) | 1992-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2879749B2 (ja) | 相転移型メモリ素子およびその製造方法 | |
| US6908812B2 (en) | Phase change material memory device | |
| KR100534530B1 (ko) | 엘리베이티드 포어 상변화 메모리 | |
| US7786460B2 (en) | Phase change memory device and manufacturing method | |
| US7964437B2 (en) | Memory device having wide area phase change element and small electrode contact area | |
| US8143612B2 (en) | Phase change memory cell in via array with self-aligned, self-converged bottom electrode and method for manufacturing | |
| US4177475A (en) | High temperature amorphous memory device for an electrically alterable read-only memory | |
| KR100491978B1 (ko) | 저 전력 동작이 가능한 상변화 메모리 소자 및 그 제조 방법 | |
| US20070121374A1 (en) | Phase Change Memory Device and Manufacturing Method | |
| US20110189832A1 (en) | Phase Change Material Memory Device | |
| US7244956B2 (en) | Self-aligned process for manufacturing a phase change memory cell and phase change memory cell thereby manufactured | |
| US5030588A (en) | Method of making semiconductor device with film resistor | |
| US8525144B2 (en) | Programmable via devices | |
| JP2007273988A (ja) | 薄膜電極に周囲で接続した相変化メモリ素子およびその製造方法 | |
| JPH0445584A (ja) | 相転移型メモリ素子およびその製造方法 | |
| US5128732A (en) | Stacked semiconductor device | |
| JPH0445583A (ja) | 相転移型メモリ素子およびその製造方法 | |
| US20050184282A1 (en) | Phase change memory cell and method of its manufacture | |
| DE102021122555A1 (de) | Phasenänderungsspeicher (pcm) mit einem die widerstandsdrift reduzierenden liner | |
| JP2002246561A (ja) | 記憶セル、この記録セルを用いたメモリマトリックス及びこれらの製造方法 | |
| US20090111263A1 (en) | Method of Forming Programmable Via Devices | |
| KR20050111469A (ko) | 상변환기억 소자의 형성방법 | |
| US11038106B1 (en) | Phase change memory cell with a metal layer | |
| Holmberg et al. | Chalcogenide memory materials | |
| DE112021000643T5 (de) | Phasenwechselmaterialschalter und verfahren zu dessen fertigung |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |