JPH0445585A - 相転移型メモリ素子およびその製造方法 - Google Patents
相転移型メモリ素子およびその製造方法Info
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- JPH0445585A JPH0445585A JP2152678A JP15267890A JPH0445585A JP H0445585 A JPH0445585 A JP H0445585A JP 2152678 A JP2152678 A JP 2152678A JP 15267890 A JP15267890 A JP 15267890A JP H0445585 A JPH0445585 A JP H0445585A
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- 230000007704 transition Effects 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000004065 semiconductor Substances 0.000 claims abstract description 176
- 150000004770 chalcogenides Chemical class 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 13
- 239000011810 insulating material Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 3
- 239000013078 crystal Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 151
- 239000010408 film Substances 0.000 description 46
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000002425 crystallisation Methods 0.000 description 7
- 230000008025 crystallization Effects 0.000 description 7
- 239000002184 metal Substances 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 238000000059 patterning Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229920003217 poly(methylsilsesquioxane) Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、カルコゲナイド系半導体を用いた相転移型メ
モリ素子およびその製造方法に関するものである。
モリ素子およびその製造方法に関するものである。
最近、不揮発性メモリ素子として、カルコゲナイド系半
導体を用いた相転移型のメモリ素子が開発されている。
導体を用いた相転移型のメモリ素子が開発されている。
この相転移型メモリ素子は、基本的には一対の電極間に
カルコゲナイド系の半導体層を介在させたもので、この
相転移型メモリ素子としては、従来、第３図に示すよう
な構造のものが知られている。
カルコゲナイド系の半導体層を介在させたもので、この
相転移型メモリ素子としては、従来、第３図に示すよう
な構造のものが知られている。
この相転移型メモリ素子の構造を説明すると、図中１は
ガラス板等からなる絶縁性基板であり、この基板１上に
は下部電極２とそのライン部２ａが形成され、さらにこ
の基板１上には、前記下部電極２およびライン部２ａを
覆う層間絶縁膜３が形成されている。この絶縁膜３には
、下部電極２の一部を露出させる開口４が形成されてお
り、この開口４は一般に直径５μｍ〜１０μｍの大きさ
に形成されている。そして、カルコゲナイド系の半導体
層５は、前記絶縁膜３の開口４内からその周囲の絶縁膜
上面にわたって形成されており、開口４内の部分の下面
において前記下部電極２の上面に接している。また、前
記絶縁膜３の上には前記半導体層５を覆って上部電極６
が形成されており、前記半導体層５の上面はこの上部電
極６に接している。なお、６ａは上部電極６のライン部
である。
ガラス板等からなる絶縁性基板であり、この基板１上に
は下部電極２とそのライン部２ａが形成され、さらにこ
の基板１上には、前記下部電極２およびライン部２ａを
覆う層間絶縁膜３が形成されている。この絶縁膜３には
、下部電極２の一部を露出させる開口４が形成されてお
り、この開口４は一般に直径５μｍ〜１０μｍの大きさ
に形成されている。そして、カルコゲナイド系の半導体
層５は、前記絶縁膜３の開口４内からその周囲の絶縁膜
上面にわたって形成されており、開口４内の部分の下面
において前記下部電極２の上面に接している。また、前
記絶縁膜３の上には前記半導体層５を覆って上部電極６
が形成されており、前記半導体層５の上面はこの上部電
極６に接している。なお、６ａは上部電極６のライン部
である。
この相転移型メモリ素子は、カルコゲナイド系半導体の
アモルファス状態から結晶状態および結晶状態からアモ
ルファス状態への相転移を利用してオン状態とオフ状態
とに書換えられるもので、例えば半導体層５の層厚を０
．３μｍとした相転移型メモリ素子は、パルス幅３０μ
Ｓｅｅ〜２００μｓｅｃ 、 波高５ Ｖ〜ＩＯＶのセ
ットパルスの印加によりオン状態となり、パルス幅０．
３μｓｅｃ 。
アモルファス状態から結晶状態および結晶状態からアモ
ルファス状態への相転移を利用してオン状態とオフ状態
とに書換えられるもので、例えば半導体層５の層厚を０
．３μｍとした相転移型メモリ素子は、パルス幅３０μ
Ｓｅｅ〜２００μｓｅｃ 、 波高５ Ｖ〜ＩＯＶのセ
ットパルスの印加によりオン状態となり、パルス幅０．
３μｓｅｃ 。
電流値１００ｍＡのリセットパルスの印加によりオフ状
態に戻される。すなわち、下部電極２と上部電極６との
間に前記セットパルスを印加すると、この電極２，６間
の半導体層５中に生じるフィラメント状の電流バスＡを
流れる電流によりジュール熱が発生して半導体層５の電
流バスＡ部分がアモルファス状態から結晶状態に相転移
し、電流バスＡの抵抗値が低くなってメモリ素子がオン
状態となる。なお、第３図では半導体層５中に生ずる電
流バスＡを半導体層５の中央部に図示しているが、この
電流バスＡは、半導体層５の最も電流か流れやすい箇所
に形成される。また、カルコゲナイド系半導体は、結晶
化した後は印加電圧を下げてジュール熱をなくしてもア
モルファス状態には戻らず、したがってメモリ素子のオ
ン状態はそのまま保持される。また、電極２，６間に前
記リセットパルスを印加すると、半導体層５の電流パス
Ａ部分が一旦溶融した後その熱を周囲の半導体層５に奪
われて急冷され、この電流バスＡ部分が結晶状態からア
モルファス状態に戻って電流バスＡの抵抗値が高くなり
、メモリ素子がオフ状態となる。また、読出しは、電極
２．６の一方に読出しパルスを印加し、メモリ素子のオ
ン、オフ状−態に応じて変化する他方の電極の出力を読
取ることで行なわれる。
態に戻される。すなわち、下部電極２と上部電極６との
間に前記セットパルスを印加すると、この電極２，６間
の半導体層５中に生じるフィラメント状の電流バスＡを
流れる電流によりジュール熱が発生して半導体層５の電
流バスＡ部分がアモルファス状態から結晶状態に相転移
し、電流バスＡの抵抗値が低くなってメモリ素子がオン
状態となる。なお、第３図では半導体層５中に生ずる電
流バスＡを半導体層５の中央部に図示しているが、この
電流バスＡは、半導体層５の最も電流か流れやすい箇所
に形成される。また、カルコゲナイド系半導体は、結晶
化した後は印加電圧を下げてジュール熱をなくしてもア
モルファス状態には戻らず、したがってメモリ素子のオ
ン状態はそのまま保持される。また、電極２，６間に前
記リセットパルスを印加すると、半導体層５の電流パス
Ａ部分が一旦溶融した後その熱を周囲の半導体層５に奪
われて急冷され、この電流バスＡ部分が結晶状態からア
モルファス状態に戻って電流バスＡの抵抗値が高くなり
、メモリ素子がオフ状態となる。また、読出しは、電極
２．６の一方に読出しパルスを印加し、メモリ素子のオ
ン、オフ状−態に応じて変化する他方の電極の出力を読
取ることで行なわれる。
ところで、この相転移型メモリ素子においては、その半
導体層５中に生ずるフィラメント状の電流バスＡの直径
φは２μｍ〜３μｍ程度であり、半導体層５のアモルフ
ァス状態と結晶状態との相転移は電流パスＡ部分に発生
するだけであるが、半導体層５の相転移領域（電流バス
Ａが形成される部分）を除く部分がその全域にわたって
アモルファス状態であれば、半導体層５の相転移領域以
外の部分は常に高抵抗であるから、半導体層５の面積が
どのような大きさであっても、メモリ素子の特性にはほ
とんど差がない。このため従来の相転移型メモリ素子で
は、電極２，６間を絶縁する層間絶縁膜３に直径５μｍ
〜１０μｍの大きさの開口４を設けてこの部分全体に半
導体層５を形成している。
導体層５中に生ずるフィラメント状の電流バスＡの直径
φは２μｍ〜３μｍ程度であり、半導体層５のアモルフ
ァス状態と結晶状態との相転移は電流パスＡ部分に発生
するだけであるが、半導体層５の相転移領域（電流バス
Ａが形成される部分）を除く部分がその全域にわたって
アモルファス状態であれば、半導体層５の相転移領域以
外の部分は常に高抵抗であるから、半導体層５の面積が
どのような大きさであっても、メモリ素子の特性にはほ
とんど差がない。このため従来の相転移型メモリ素子で
は、電極２，６間を絶縁する層間絶縁膜３に直径５μｍ
〜１０μｍの大きさの開口４を設けてこの部分全体に半
導体層５を形成している。
しかしながら、前記従来の相転移型メモリ素子は、その
半導体層５中に生ずる電流バスＡの直径φが２μｍ〜３
μｍ程度であり、この電流パスＡ部分の半導体が結晶状
態とアモルファス状態とに相転移するため、この相転移
領域の体積が大きく、したがって、半導体層５の相転移
領域を結晶状態からアモルファス状態に戻してメモリ素
子をオン状態からオフ状態に書換えるリセットパルスと
して大きな電流パルス（半導体層５の層厚が０，３μｍ
の場合で１００ｍＡ）を必要とするという問題をもって
いた。
半導体層５中に生ずる電流バスＡの直径φが２μｍ〜３
μｍ程度であり、この電流パスＡ部分の半導体が結晶状
態とアモルファス状態とに相転移するため、この相転移
領域の体積が大きく、したがって、半導体層５の相転移
領域を結晶状態からアモルファス状態に戻してメモリ素
子をオン状態からオフ状態に書換えるリセットパルスと
して大きな電流パルス（半導体層５の層厚が０，３μｍ
の場合で１００ｍＡ）を必要とするという問題をもって
いた。
また、前記従来の相転移型メモリ素子は、半導体層５の
相転移領域を除く部分がその全域にわたってアモルファ
ス状態となっていることが必要であるため、その製造時
のプロセス温度に制約があるという問題ももっていた。
相転移領域を除く部分がその全域にわたってアモルファ
ス状態となっていることが必要であるため、その製造時
のプロセス温度に制約があるという問題ももっていた。
これは、相転移型メモリ素子の製造過程においてプロセ
ス温度がカルコゲナイド半導体の結晶化温度（アモルフ
ァス状態から結晶状態に相転移する温度）Ｔｃを越え、
しかもその後に徐冷されると、半導体層５がその全体に
わたって結晶化してしまうためである。なお、半導体層
５が結晶化しても、これを溶融して急冷すれば半導体層
５をアモルファス状態に戻すことができるが、面積の大
きな半導体層５の全体をアモルファス状態に戻すには大
きな電流パルス（例えば半導体層５の幅が１０μｍ１層
厚が０．３ａｍの場合は、数１００ｍＡ）を電極２゜６
間に印加しなければならないため、電極２，６間を絶縁
している絶縁膜３に絶縁破壊を発生させるおそれがある
。このため、従来の相転移型メモリ素子は、前記結晶化
温度Ｔｃを越えないようなプロセス温度で製造されてい
るが、カルコゲナイド半導体の結晶化温度Ｔｃは、この
半導体の組成にもよるが５０℃〜２００℃であるため、
この温度以下にプロセス温度を抑えるには製造プロセス
の自由度が大きく制約され、したがって、例えば同じ基
板１上に相転移型メモリ素子をマトリックス状に配列形
成するとともにその駆動回路を構成する薄膜トランジス
タを形成する場合に、前記薄膜トランジスタの製造プロ
セスも温度上の制約を受けてしまう。
ス温度がカルコゲナイド半導体の結晶化温度（アモルフ
ァス状態から結晶状態に相転移する温度）Ｔｃを越え、
しかもその後に徐冷されると、半導体層５がその全体に
わたって結晶化してしまうためである。なお、半導体層
５が結晶化しても、これを溶融して急冷すれば半導体層
５をアモルファス状態に戻すことができるが、面積の大
きな半導体層５の全体をアモルファス状態に戻すには大
きな電流パルス（例えば半導体層５の幅が１０μｍ１層
厚が０．３ａｍの場合は、数１００ｍＡ）を電極２゜６
間に印加しなければならないため、電極２，６間を絶縁
している絶縁膜３に絶縁破壊を発生させるおそれがある
。このため、従来の相転移型メモリ素子は、前記結晶化
温度Ｔｃを越えないようなプロセス温度で製造されてい
るが、カルコゲナイド半導体の結晶化温度Ｔｃは、この
半導体の組成にもよるが５０℃〜２００℃であるため、
この温度以下にプロセス温度を抑えるには製造プロセス
の自由度が大きく制約され、したがって、例えば同じ基
板１上に相転移型メモリ素子をマトリックス状に配列形
成するとともにその駆動回路を構成する薄膜トランジス
タを形成する場合に、前記薄膜トランジスタの製造プロ
セスも温度上の制約を受けてしまう。
さらに、前記従来の相転移型メモリ素子は、半導体層５
の面積が大きいため、メモリの素子面積を小さくして集
積度を上げることができないという問題ももっていた。
の面積が大きいため、メモリの素子面積を小さくして集
積度を上げることができないという問題ももっていた。
本発明はこのような実情にかんがみてなされたものであ
って、その目的とするところは、カルコゲナイド系半導
体を結晶状態からアモルファス状態にしてメモリ素子を
オン状態からオフ状態に書換えるリセットパルスの電流
値を小さくすることができるとともに、製造時のプロセ
ス温度の制約もなくして製造プロセスの自由度を広げる
ことができ、しかも素子面積も小さくして集積度を上げ
ることができる相転移型メモリ素子を提供するとともに
、あわせてその製造方法を提供することにある。
って、その目的とするところは、カルコゲナイド系半導
体を結晶状態からアモルファス状態にしてメモリ素子を
オン状態からオフ状態に書換えるリセットパルスの電流
値を小さくすることができるとともに、製造時のプロセ
ス温度の制約もなくして製造プロセスの自由度を広げる
ことができ、しかも素子面積も小さくして集積度を上げ
ることができる相転移型メモリ素子を提供するとともに
、あわせてその製造方法を提供することにある。
本発明の相転移型メモリ素子は、絶縁性基板上に形成さ
れた下部電極と、この下部電極の上に形成された柱状の
カルコゲナイド系半導体層と、この半導体層の周囲に少
なくとも前記半導体層０高さ以上の厚さに形成された絶
縁膜と、前記半導体層の上端面の上に形成された上部電
極とからなり、かつ前記半導体層の直径を１．５μｍ〜
０．１μｍの範囲にしたことを特徴とするものである。
れた下部電極と、この下部電極の上に形成された柱状の
カルコゲナイド系半導体層と、この半導体層の周囲に少
なくとも前記半導体層０高さ以上の厚さに形成された絶
縁膜と、前記半導体層の上端面の上に形成された上部電
極とからなり、かつ前記半導体層の直径を１．５μｍ〜
０．１μｍの範囲にしたことを特徴とするものである。
また、本発明の相転移型メモリ素子の製造方法は、絶縁
性基板上に下部電極を形成した後、この基板上にカルコ
ゲナイド系半導体層を堆積させる工程とミこの半導体層
の前記下部電極上の部分の上に直径が１．５μｍ〜０．
１μｍより僅かに大きい上部電極を形成する工程と、こ
の上部電極をマスクとして前記半導体層をエツチングし
、前記上部電極の下に直径１．５μｍ〜０．１μｍの柱
状半導体層を残す工程と、この後前記基板上に絶縁材を
塗布して少なくとも前記半導体層の高さ以上の厚さの絶
縁膜を形成する工程とからなることを特徴とするもので
ある。
性基板上に下部電極を形成した後、この基板上にカルコ
ゲナイド系半導体層を堆積させる工程とミこの半導体層
の前記下部電極上の部分の上に直径が１．５μｍ〜０．
１μｍより僅かに大きい上部電極を形成する工程と、こ
の上部電極をマスクとして前記半導体層をエツチングし
、前記上部電極の下に直径１．５μｍ〜０．１μｍの柱
状半導体層を残す工程と、この後前記基板上に絶縁材を
塗布して少なくとも前記半導体層の高さ以上の厚さの絶
縁膜を形成する工程とからなることを特徴とするもので
ある。
すなわち、本発明の相転移型メモリ素子は、下部電極と
上部電極との間のカルコゲナイド系半導体層を、従来の
相転移型メモリ素子においてその半導体層に形成される
電流バスの直径（２μｍ〜３μｍ）より小さな直径（１
，５μｍ〜０．１μｍ）の柱状半導体層とすることによ
り、この半導体層の全域が電流バスとなるようにしたも
のであり、この相転移型メモリ素子によれば、半導体層
の直径が小さく、したがって電流バスの体積（半導体層
全体の体積）が小さいため、カルコゲナイド系半導体を
結晶状態からアモルファス状態にしてメモリ素子をオン
状態からオフ状態に書換えるリセットパルスの電流値を
小さくすることができる。なお、本発明において前記半
導体層の直径を１．５μｍ〜０．１μｍの範囲としてい
るのは、この半導体層の直径を１．５μｍより大きくす
ると、リセットパルスの電流値をあまり小さくすること
ができなくなり、また半導体層の直径を０．１μｍより
小さくすると、半導体層の直径が小さすぎて安定した相
転移が得られなくなるためである。また、この相転移型
メモリ素子では、半導体層の全域が電流バスとなってこ
の半導体層全体がアモルファス状態と結晶状態とに相転
移するため、半導体層の初期状態はアモルファス状態で
も結晶状態でもよく、したがって、その製造過程でプロ
セス温度が半導体の結晶化温度を越えても構わないから
、製造時のプロセス温度の制約もなくして製造プロセス
の自由度を広げることができる。しかも、この相転移型
メモリ素子では、半導体層の直径を小さくしているため
、素子面積も小さくして集積度を上げることができる。
上部電極との間のカルコゲナイド系半導体層を、従来の
相転移型メモリ素子においてその半導体層に形成される
電流バスの直径（２μｍ〜３μｍ）より小さな直径（１
，５μｍ〜０．１μｍ）の柱状半導体層とすることによ
り、この半導体層の全域が電流バスとなるようにしたも
のであり、この相転移型メモリ素子によれば、半導体層
の直径が小さく、したがって電流バスの体積（半導体層
全体の体積）が小さいため、カルコゲナイド系半導体を
結晶状態からアモルファス状態にしてメモリ素子をオン
状態からオフ状態に書換えるリセットパルスの電流値を
小さくすることができる。なお、本発明において前記半
導体層の直径を１．５μｍ〜０．１μｍの範囲としてい
るのは、この半導体層の直径を１．５μｍより大きくす
ると、リセットパルスの電流値をあまり小さくすること
ができなくなり、また半導体層の直径を０．１μｍより
小さくすると、半導体層の直径が小さすぎて安定した相
転移が得られなくなるためである。また、この相転移型
メモリ素子では、半導体層の全域が電流バスとなってこ
の半導体層全体がアモルファス状態と結晶状態とに相転
移するため、半導体層の初期状態はアモルファス状態で
も結晶状態でもよく、したがって、その製造過程でプロ
セス温度が半導体の結晶化温度を越えても構わないから
、製造時のプロセス温度の制約もなくして製造プロセス
の自由度を広げることができる。しかも、この相転移型
メモリ素子では、半導体層の直径を小さくしているため
、素子面積も小さくして集積度を上げることができる。
さらに、この相転移型メモリ素子では前記半導体層の周
囲に少なくとも半導体層の高さ以上の厚さに絶縁膜を形
成しているから、半導体層の直径が１．５μｍ〜０．１
μｍと非常に小さくても、この半導体層をその周囲の絶
縁膜で補強することができ、したがって機械的な強度も
十分である。
囲に少なくとも半導体層の高さ以上の厚さに絶縁膜を形
成しているから、半導体層の直径が１．５μｍ〜０．１
μｍと非常に小さくても、この半導体層をその周囲の絶
縁膜で補強することができ、したがって機械的な強度も
十分である。
また、本発明の相転移型メモリ素子の製造方法によれば
、下部電極を形成した基板上にカルコゲナイド系半導体
層を堆積させ、この半導体層の上に直径が１．５μｍ−
０，１μｍより僅かに大きい上部電極を形成して、この
上部電極をマスクとして前記半導体層をエツチングする
ことにより前記上部電極の下に直径１．５μｍ−０，１
μｍの柱状半導体層を残しているから、前記上部電極を
利用して半導体層を柱状にバターニングすることができ
、したがって前記相転移型メモリ素子を容易に製造する
ことができるし、また前記半導体層を柱状にバターニン
グした後に前記基板上に絶縁材を塗布して絶縁膜を形成
しているため、この絶縁膜を半導体層の周囲に密接させ
て形成して、この絶縁膜で半導体層を補強させることが
できる。
、下部電極を形成した基板上にカルコゲナイド系半導体
層を堆積させ、この半導体層の上に直径が１．５μｍ−
０，１μｍより僅かに大きい上部電極を形成して、この
上部電極をマスクとして前記半導体層をエツチングする
ことにより前記上部電極の下に直径１．５μｍ−０，１
μｍの柱状半導体層を残しているから、前記上部電極を
利用して半導体層を柱状にバターニングすることができ
、したがって前記相転移型メモリ素子を容易に製造する
ことができるし、また前記半導体層を柱状にバターニン
グした後に前記基板上に絶縁材を塗布して絶縁膜を形成
しているため、この絶縁膜を半導体層の周囲に密接させ
て形成して、この絶縁膜で半導体層を補強させることが
できる。
以下、本発明の一実施例を図面を参照して説明する。
第１図はこの実施例の相転移型メモリ素子の断面図であ
り、ガラス板等からなる絶縁性基板１１の上には下部電
極１２およびそのライン部１２ａが形成されている。そ
して、前記下部電極１２の上には、柱状のカルコゲナイ
ド系半導体層１３が垂直に形成されている。この半導体
層１３はその断面形状がほぼ円形をなしており、その高
ざｈは０゜１ 、ｃｚｍ 〜０．５ｔｔｍＳ＠径ａは１
．５ｕｍ〜０．１μｍの範囲となっている。なお、カル
コゲナイド系半導体としては、例えばＧｅ−Ｔｅ。
り、ガラス板等からなる絶縁性基板１１の上には下部電
極１２およびそのライン部１２ａが形成されている。そ
して、前記下部電極１２の上には、柱状のカルコゲナイ
ド系半導体層１３が垂直に形成されている。この半導体
層１３はその断面形状がほぼ円形をなしており、その高
ざｈは０゜１ 、ｃｚｍ 〜０．５ｔｔｍＳ＠径ａは１
．５ｕｍ〜０．１μｍの範囲となっている。なお、カル
コゲナイド系半導体としては、例えばＧｅ−Ｔｅ。
Ｉｎ −３ｅ 、Ｓｂ −Ｇｅ−Ｔｅ等の各種組成の半
導体があり、この実施例でもこれら半導体を用いている
。この半導体層１３の上端面の上には、この半導体層１
３の直径より僅かに大きい直径（３μｍ〜１μｍ程度）
の円形な上部電極１４が形成されている。また、前記基
板１１上には、前記半導体層１３の周囲に密接する絶縁
膜１５が形成されており、この絶縁膜１５は、基板１１
のほぼ全面にわたって、半導体層１３の高さｈ以上でか
つ前記上部電極１４の上面が露出する厚さに形成されて
いる。この絶縁膜１５は、前記半導体層１３の補強と、
下部電極１２およびそのライン部１２ａと上部電極１４
およびそのライン部１４ｍとの間を絶縁する層間絶縁膜
とを兼ねており、上部電極１４のライン部１４ｇは、こ
の絶縁１１１５の上に上部電極１４の上に重ねて配線さ
れている。
導体があり、この実施例でもこれら半導体を用いている
。この半導体層１３の上端面の上には、この半導体層１
３の直径より僅かに大きい直径（３μｍ〜１μｍ程度）
の円形な上部電極１４が形成されている。また、前記基
板１１上には、前記半導体層１３の周囲に密接する絶縁
膜１５が形成されており、この絶縁膜１５は、基板１１
のほぼ全面にわたって、半導体層１３の高さｈ以上でか
つ前記上部電極１４の上面が露出する厚さに形成されて
いる。この絶縁膜１５は、前記半導体層１３の補強と、
下部電極１２およびそのライン部１２ａと上部電極１４
およびそのライン部１４ｍとの間を絶縁する層間絶縁膜
とを兼ねており、上部電極１４のライン部１４ｇは、こ
の絶縁１１１５の上に上部電極１４の上に重ねて配線さ
れている。
第２図は前記相転移型メモリ素子の製造工程図であり、
この相転移型メモリ素子は次のようにして製造される。
この相転移型メモリ素子は次のようにして製造される。
まず、第２図（ａ）に示すように、基板１１上にＣｒ等
の金属膜を堆積し、この金属膜をフォトリソグラフィ法
によりバターニングして下部電極１２とそのライン部１
２ａを形成する。
の金属膜を堆積し、この金属膜をフォトリソグラフィ法
によりバターニングして下部電極１２とそのライン部１
２ａを形成する。
次に、第２図（ｂ）に示すように、前記基板ｌｌ上にそ
の全面にわたってカルコゲナイド系半導体層１５をＣＶ
Ｄ法等により０．１μｍ〜０．５μｍの厚さに堆積させ
、さらにこの半導体層１５の上に上部電極１４となるＣ
ｒ等の金属膜Ｍを堆積させる。
の全面にわたってカルコゲナイド系半導体層１５をＣＶ
Ｄ法等により０．１μｍ〜０．５μｍの厚さに堆積させ
、さらにこの半導体層１５の上に上部電極１４となるＣ
ｒ等の金属膜Ｍを堆積させる。
次に、第２図（ｃ）に示すように、前記金属膜Ｍをフォ
トリソグラフィ法によりバターニングして、前記下部電
極１２に対応する部分に直径３μｍ〜１μｍ程度の円形
な上部電極１４を形成する。
トリソグラフィ法によりバターニングして、前記下部電
極１２に対応する部分に直径３μｍ〜１μｍ程度の円形
な上部電極１４を形成する。
次に、第２図（ｄ）に示すように、この上部電極１４を
マスクとして前記半導体層１３をエツチングして、この
上部電極１４の下の部分に直径１．５μｍ〜０．１μｍ
の柱状の半導体層１４を残す。この半導体層１３のエツ
チングは等方性エツチングによって行なう。この等方性
エツチングによって半導体層１３をエツチングすると、
半導体層１３の上部電極１４でマスクされていない部分
がエツチング除去されるとともに、上部電極１４の下に
柱状に残る半導体層１３の外周がサイドエツチングされ
て、この柱状半導体層１３の直径が上部電極１４の直径
より小さくなる。なお、半導体層１３の外周のサイドエ
ツチング量は、エツチング時間によって決まるから、上
部電極１４の直径とエツチング時間とを選択すれば、１
．５μｍ〜０．１μｍの範囲の任意の直径の半導体層１
３を残すことができる。
マスクとして前記半導体層１３をエツチングして、この
上部電極１４の下の部分に直径１．５μｍ〜０．１μｍ
の柱状の半導体層１４を残す。この半導体層１３のエツ
チングは等方性エツチングによって行なう。この等方性
エツチングによって半導体層１３をエツチングすると、
半導体層１３の上部電極１４でマスクされていない部分
がエツチング除去されるとともに、上部電極１４の下に
柱状に残る半導体層１３の外周がサイドエツチングされ
て、この柱状半導体層１３の直径が上部電極１４の直径
より小さくなる。なお、半導体層１３の外周のサイドエ
ツチング量は、エツチング時間によって決まるから、上
部電極１４の直径とエツチング時間とを選択すれば、１
．５μｍ〜０．１μｍの範囲の任意の直径の半導体層１
３を残すことができる。
次に、第２図（ｅ）に示すように、基板１１上に、５Ｏ
Ｇ（スピン・オン−ガラス）またはポリイミド樹脂等の
塗布型絶縁材からなる絶縁膜１５を上部電極１４の上面
高さより十分厚く被着させる。この場合、前記塗布型絶
縁材は塗布時には液体であり、塗布後に焼成されて固体
とされるものであるため、その塗布時に絶縁材が上部電
極１４の下に入り込んで半導体層１３の外周に密接する
。
Ｇ（スピン・オン−ガラス）またはポリイミド樹脂等の
塗布型絶縁材からなる絶縁膜１５を上部電極１４の上面
高さより十分厚く被着させる。この場合、前記塗布型絶
縁材は塗布時には液体であり、塗布後に焼成されて固体
とされるものであるため、その塗布時に絶縁材が上部電
極１４の下に入り込んで半導体層１３の外周に密接する
。
なお、塗布した絶縁材の焼成は、カルコゲナイド半導体
の結晶化温度Ｔｃを越える温度で行なってもよい。
の結晶化温度Ｔｃを越える温度で行なってもよい。
次に、第２図（ｆ）に示すように、前記絶縁膜１５を上
部電極１４の上面を露出させかつ半導体層１３の上端は
露出させない厚さまでエツチングバックする。
部電極１４の上面を露出させかつ半導体層１３の上端は
露出させない厚さまでエツチングバックする。
次に、第２図（ｇ）に示すように、前記絶縁膜１５の上
に、Ｃｒ等の金属膜を堆積しこの金属膜をフォトリソグ
ラフィ法によりパターニングする方法で、上部電極１４
の上に重なるライン部１４ａを形成し、相転移型メモリ
素子を完成する。
に、Ｃｒ等の金属膜を堆積しこの金属膜をフォトリソグ
ラフィ法によりパターニングする方法で、上部電極１４
の上に重なるライン部１４ａを形成し、相転移型メモリ
素子を完成する。
すなわち、この実施例の相転移型メモリ素子は、下部電
極１２と上部電極１４との間のカルコゲナイド系半導体
層１−３を、直径ａが１．５μｍ〜０．１μｍの柱状半
導体層としたものであり、この相転移型メモリ素子では
、その半導体層１３の直径ａが従来の相転移型メモリ素
子においてその半導体層に形成される電流バスの直径（
２μｍ〜３μｍ）より小さいため、半導体層１３の全域
が電流バスとなる。
極１２と上部電極１４との間のカルコゲナイド系半導体
層１−３を、直径ａが１．５μｍ〜０．１μｍの柱状半
導体層としたものであり、この相転移型メモリ素子では
、その半導体層１３の直径ａが従来の相転移型メモリ素
子においてその半導体層に形成される電流バスの直径（
２μｍ〜３μｍ）より小さいため、半導体層１３の全域
が電流バスとなる。
そして、この相転移型メモリ素子によれば、半導体層１
３の直径が小さく、したがって電流バスの体積（半導体
層１３全体の体積）が小さいため、カルコゲナイド系半
導体を結晶状態からアモルファス状態にしてメモリ素子
をオン状態からオフ状態に書換えるリセットパルスの電
流値を小さくすることができる。
３の直径が小さく、したがって電流バスの体積（半導体
層１３全体の体積）が小さいため、カルコゲナイド系半
導体を結晶状態からアモルファス状態にしてメモリ素子
をオン状態からオフ状態に書換えるリセットパルスの電
流値を小さくすることができる。
すなわち、下記の表は、半導体層１３の高さｈを０．３
μｍにした場合の、半導体層１３の直径と、この半導体
層１３を結晶状態からアモルファス状態に相転移させる
のに必要なリセットパルスの電流値との関係を示してい
る。
μｍにした場合の、半導体層１３の直径と、この半導体
層１３を結晶状態からアモルファス状態に相転移させる
のに必要なリセットパルスの電流値との関係を示してい
る。
この表のように、半導体層１３の直径が従来の相転移型
メモリ素子においてその半導体層に形成される電流バス
の直径と同程度（２μｍ）である場合は、半導体層１３
を結晶状態からアモルファス状態に相転移させるのに必
要なリセットパルスの電流値は１００ｍＡと従来の相転
移型メモリ素子とほぼ同じであるが、半導体層１３の直
径を１．５μｍにすると、前記リセットパルスの電流値
は５６．３ｍＡと、従来の相転移型メモリ素子のほぼ１
／２程度ですみ、さらに半導体層１３の直径を小さくす
ると、リセットパルスの電流値もさらに小さくてすむ。
メモリ素子においてその半導体層に形成される電流バス
の直径と同程度（２μｍ）である場合は、半導体層１３
を結晶状態からアモルファス状態に相転移させるのに必
要なリセットパルスの電流値は１００ｍＡと従来の相転
移型メモリ素子とほぼ同じであるが、半導体層１３の直
径を１．５μｍにすると、前記リセットパルスの電流値
は５６．３ｍＡと、従来の相転移型メモリ素子のほぼ１
／２程度ですみ、さらに半導体層１３の直径を小さくす
ると、リセットパルスの電流値もさらに小さくてすむ。
なお、この実施例において、半導体層１３の直径ａを１
゜５μｍ〜０．１μｍの範囲としているのは、半導体層
１３の直径を１．５μｍより大きくするとリセットパル
スの電流値をあまり小さくすることができなくなり、ま
た半導体層１３の直径を０．１μｍより小さくすると安
定した相転移が得られなくなるためである。
゜５μｍ〜０．１μｍの範囲としているのは、半導体層
１３の直径を１．５μｍより大きくするとリセットパル
スの電流値をあまり小さくすることができなくなり、ま
た半導体層１３の直径を０．１μｍより小さくすると安
定した相転移が得られなくなるためである。
また、この相転移型メモリ素子では、半導体層１３の全
域が電流パスとなってこの半導体層全体がアモルファス
状態と結晶状態とに相転移するため、半導体層１３の初
期状態はアモルファス状態でも結晶状態でもよく、した
がって、その製造過程でプロセス温度が半導体１３の結
晶化温度を越えても構わないから、製造時のプロセス温
度の制約もなくして製造プロセスの自由度を広げること
ができる。したがって、例えば同じ基板１１上に相転移
型メモリ素子をマトリックス状に配列形成するとともに
その駆動回路を構成する薄膜トランジスタを形成する場
合でも、前記薄膜トランジスタの製造プロセスに温度上
の制約を受けることはない。
域が電流パスとなってこの半導体層全体がアモルファス
状態と結晶状態とに相転移するため、半導体層１３の初
期状態はアモルファス状態でも結晶状態でもよく、した
がって、その製造過程でプロセス温度が半導体１３の結
晶化温度を越えても構わないから、製造時のプロセス温
度の制約もなくして製造プロセスの自由度を広げること
ができる。したがって、例えば同じ基板１１上に相転移
型メモリ素子をマトリックス状に配列形成するとともに
その駆動回路を構成する薄膜トランジスタを形成する場
合でも、前記薄膜トランジスタの製造プロセスに温度上
の制約を受けることはない。
しかも、この相転移型メモリ素子では、半導体層１３の
直径を小さくしているため、素子面積も小さくして集積
度を上げることができる。
直径を小さくしているため、素子面積も小さくして集積
度を上げることができる。
さらに、この相転移型メモリ素子では半導体層１３の周
囲にこの半導体層１３の高さ以上の厚さに絶縁膜１５を
形成しているから、半導体層１３の直径が１．５μｍ〜
０．１μｍと非常に小さくても、この半導体層１３をそ
の周囲の絶縁膜１５で補強することができ、したがって
機械的な強度も十分である。
囲にこの半導体層１３の高さ以上の厚さに絶縁膜１５を
形成しているから、半導体層１３の直径が１．５μｍ〜
０．１μｍと非常に小さくても、この半導体層１３をそ
の周囲の絶縁膜１５で補強することができ、したがって
機械的な強度も十分である。
また、前記実施例の相転移型メモリ素子の製造方法では
、下部電極１２を形成した基板１１上にカルコゲナイド
系半導体層１３を堆積させ、この半導体層１３の上に直
径が１．５μｍ〜０．１μｍより僅かに大きい上部電極
１４を形成して、この上部電極１４をマスクとして前記
半導体層１３をエツチングすることにより上部電極１４
の下に直径１．５μｍ〜０．１μｍの柱状半導体層１３
を残しているから、上部電極１４を利用して半導体層１
３を柱状にパターニングすることができ、したがって前
記相転移型メモリ素子を容易に製造することができるし
、また前記半導体層１３を柱状にパターニングした後に
基板１１上に絶縁材を塗布して絶縁膜１５を形成してい
るため、この絶縁膜１５を半導体層１３の周囲に密接さ
せて形成して、この絶縁膜１５で半導体層１３を補強さ
せることができる。
、下部電極１２を形成した基板１１上にカルコゲナイド
系半導体層１３を堆積させ、この半導体層１３の上に直
径が１．５μｍ〜０．１μｍより僅かに大きい上部電極
１４を形成して、この上部電極１４をマスクとして前記
半導体層１３をエツチングすることにより上部電極１４
の下に直径１．５μｍ〜０．１μｍの柱状半導体層１３
を残しているから、上部電極１４を利用して半導体層１
３を柱状にパターニングすることができ、したがって前
記相転移型メモリ素子を容易に製造することができるし
、また前記半導体層１３を柱状にパターニングした後に
基板１１上に絶縁材を塗布して絶縁膜１５を形成してい
るため、この絶縁膜１５を半導体層１３の周囲に密接さ
せて形成して、この絶縁膜１５で半導体層１３を補強さ
せることができる。
なお、前記実施例では、半導体層１３の周囲に密接する
絶縁膜１５を、半導体層１３の高さｈ以上でかつ上部電
極１４の上面が露出する厚さ−に形成しているが、この
絶縁膜１５は、半導体層１３の上端面と面一な厚さとし
てもよく、要は少なくとも半導体層１３の高さｈ以上の
厚さであればよい。
絶縁膜１５を、半導体層１３の高さｈ以上でかつ上部電
極１４の上面が露出する厚さ−に形成しているが、この
絶縁膜１５は、半導体層１３の上端面と面一な厚さとし
てもよく、要は少なくとも半導体層１３の高さｈ以上の
厚さであればよい。
また、前記実施例の製造方法では、基板１１上に堆積さ
せたカルコゲナイド系半導体層１３を、その上に形成し
た上部電極１４をマスクとしてエツチングして柱状にバ
ターニングしているが、この半導体層１３のバターニン
グは、フォトレジストをマスクとするフォトリソグラフ
ィ法によって行なってもよく、その場合は、基板１１上
に堆積させた半導体層１３の上に直径が１．５μｍ〜０
．１μｍより僅かに大きいフォトレジスト層を形成し、
このフォトレジスト層をマスクとして半導体層１３をエ
ツチングして直径１．５μｍ〜０．１μｍの柱状半導体
層を残した後、前記基板上に絶縁材を塗布して絶縁膜１
５を形成し、この絶縁膜１５をエツチングバックして、
その上に上部電極１４とそのライン部１４ａを同時に形
成すればよい。この場合、半導体層１３の上に形成した
フォトレジスト層は、絶縁膜１５の形成前に剥離しても
、絶縁膜１５の形成後に剥離してもよい。
せたカルコゲナイド系半導体層１３を、その上に形成し
た上部電極１４をマスクとしてエツチングして柱状にバ
ターニングしているが、この半導体層１３のバターニン
グは、フォトレジストをマスクとするフォトリソグラフ
ィ法によって行なってもよく、その場合は、基板１１上
に堆積させた半導体層１３の上に直径が１．５μｍ〜０
．１μｍより僅かに大きいフォトレジスト層を形成し、
このフォトレジスト層をマスクとして半導体層１３をエ
ツチングして直径１．５μｍ〜０．１μｍの柱状半導体
層を残した後、前記基板上に絶縁材を塗布して絶縁膜１
５を形成し、この絶縁膜１５をエツチングバックして、
その上に上部電極１４とそのライン部１４ａを同時に形
成すればよい。この場合、半導体層１３の上に形成した
フォトレジスト層は、絶縁膜１５の形成前に剥離しても
、絶縁膜１５の形成後に剥離してもよい。
なお、絶縁膜１５の形成前にフォトレジスト層を剥離し
た場合は、この後に塗布形成した絶縁膜１５を半導体層
１３の上端面と面一になるまでエツチングバックして半
導体層１３の上端面を露出させればよく、また絶縁膜１
５の形成後にフォトレジスト層を剥離する場合は、前記
絶縁膜１５をフォトレジスト層の上面を露出させかつ半
導体層１３の上端は露出させない厚さまでエツチングバ
ックして、この後フォトレジスト層を除去して半導体層
１３の上端面を露出させればよい。
た場合は、この後に塗布形成した絶縁膜１５を半導体層
１３の上端面と面一になるまでエツチングバックして半
導体層１３の上端面を露出させればよく、また絶縁膜１
５の形成後にフォトレジスト層を剥離する場合は、前記
絶縁膜１５をフォトレジスト層の上面を露出させかつ半
導体層１３の上端は露出させない厚さまでエツチングバ
ックして、この後フォトレジスト層を除去して半導体層
１３の上端面を露出させればよい。
本発明の相転移型メモリ素子は、下部電極と上部電極と
の間のカルコゲナイド系半導体層を、従来の相転移型メ
モリ素子においてその半導体層に形成される電流バスの
直径（２μｍ〜３μｍ）より小さな直径（１，５μｍ〜
０．１μｍ）の柱状半導体層とすることにより、この半
導体層の全域が電流バスとなるようにしたものであるか
ら、カルコゲナイド系半導体を結晶状態からアモルファ
ス状態にしてメモリ素子をオン状態からオフ状態に書換
えるリセットパルスの電流値を小さくすることができる
し、また、半導体層の全域が電流バスとなってこの半導
体層全体がアモルファス状態と結晶状態とに相転移する
ために半導体層の初期状態はアモルファス状態でも結晶
状態でもよいから、製造時のプロセス温度の制約もなく
して製造プロセスの自由度を広げることができる。しか
も、この相転移型メモリ素子では、半導体層の直径を小
さくしているため、素子面積も小さくして集積度を上げ
ることができるし、さらに前記半導体層の周囲に少なく
とも半導体層の高さ以上の厚さに絶縁膜を形成している
ため、半導体層の直径が１．５μｍ〜０．１μｍと非常
に小さくても、この半導体層をその周囲の絶縁膜で補強
することができ、したがって機械的な強度も十分である
。
の間のカルコゲナイド系半導体層を、従来の相転移型メ
モリ素子においてその半導体層に形成される電流バスの
直径（２μｍ〜３μｍ）より小さな直径（１，５μｍ〜
０．１μｍ）の柱状半導体層とすることにより、この半
導体層の全域が電流バスとなるようにしたものであるか
ら、カルコゲナイド系半導体を結晶状態からアモルファ
ス状態にしてメモリ素子をオン状態からオフ状態に書換
えるリセットパルスの電流値を小さくすることができる
し、また、半導体層の全域が電流バスとなってこの半導
体層全体がアモルファス状態と結晶状態とに相転移する
ために半導体層の初期状態はアモルファス状態でも結晶
状態でもよいから、製造時のプロセス温度の制約もなく
して製造プロセスの自由度を広げることができる。しか
も、この相転移型メモリ素子では、半導体層の直径を小
さくしているため、素子面積も小さくして集積度を上げ
ることができるし、さらに前記半導体層の周囲に少なく
とも半導体層の高さ以上の厚さに絶縁膜を形成している
ため、半導体層の直径が１．５μｍ〜０．１μｍと非常
に小さくても、この半導体層をその周囲の絶縁膜で補強
することができ、したがって機械的な強度も十分である
。
また、本発明の相転移型メモリ素子の製造方法によれば
、下部電極を形成した基板上にカルコゲナイド系半導体
層を堆積させ、この半導体層の上に直径が１．５μｍ〜
０．１μｍより僅かに大きい上部電極を形成して、この
上部電極をマスクとして前記半導体層をエツチングする
ことにより前記上部電極の下に直径１．５μｍ〜０．１
μｍの柱状半導体層を残しているから、前記上部電極を
利用して半導体層を柱状にバターニングすることができ
、したがって前記相転移型メモリ素子を容易に製造する
ことができるし、また前記半導体層を柱状にパターニン
グした後に前記基板上に絶縁材を塗布して絶縁膜を形成
しているため、この絶縁膜を半導体層の周囲に密接させ
て形成して、この絶縁膜で半導体層を補強させることが
できる。
、下部電極を形成した基板上にカルコゲナイド系半導体
層を堆積させ、この半導体層の上に直径が１．５μｍ〜
０．１μｍより僅かに大きい上部電極を形成して、この
上部電極をマスクとして前記半導体層をエツチングする
ことにより前記上部電極の下に直径１．５μｍ〜０．１
μｍの柱状半導体層を残しているから、前記上部電極を
利用して半導体層を柱状にバターニングすることができ
、したがって前記相転移型メモリ素子を容易に製造する
ことができるし、また前記半導体層を柱状にパターニン
グした後に前記基板上に絶縁材を塗布して絶縁膜を形成
しているため、この絶縁膜を半導体層の周囲に密接させ
て形成して、この絶縁膜で半導体層を補強させることが
できる。
第１図および第２図は本発明の一実施例を示す相転移型
メモリ素子の断面図およびその製造工程図、第３図は従
来の相転移型メモリ素子の断面図である。 １１・・・基板、１２・・・下部電極、１３・・・カル
コゲナイド系半導体層、１４・・・上部電極、１４ａ・
・・ライン部、１５・・・絶縁膜。
メモリ素子の断面図およびその製造工程図、第３図は従
来の相転移型メモリ素子の断面図である。 １１・・・基板、１２・・・下部電極、１３・・・カル
コゲナイド系半導体層、１４・・・上部電極、１４ａ・
・・ライン部、１５・・・絶縁膜。
Claims (2)
- （１）絶縁性基板上に形成された下部電極と、この下部
電極の上に形成された柱状のカルコゲナイド系半導体層
と、この半導体層の周囲に少なくとも前記半導体層の高
さ以上の厚さに形成された絶縁膜と、前記半導体層の上
端面の上に形成された上部電極とからなり、かつ前記半
導体層の直径を１．５μｍ〜０．１μｍの範囲にしたこ
とを特徴とする相転移型メモリ素子。 - （２）絶縁性基板上に下部電極を形成した後、この基板
上にカルコゲナイド系半導体層を堆積させる工程と、こ
の半導体層の前記下部電極上の部分の上に直径が１．５
μｍ〜０．１μｍより僅かに大きい上部電極を形成する
工程と、この上部電極をマスクとして前記半導体層をエ
ッチングし、前記上部電極の下に直径１．５μｍ〜０．
１μｍの柱状半導体層を残す工程と、この後前記基板上
に絶縁材を塗布して少なくとも前記半導体層の高さ以上
の厚さの絶縁膜を形成する工程とからなることを特徴と
する相転移型メモリ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2152678A JP2879749B2 (ja) | 1990-06-13 | 1990-06-13 | 相転移型メモリ素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2152678A JP2879749B2 (ja) | 1990-06-13 | 1990-06-13 | 相転移型メモリ素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0445585A true JPH0445585A (ja) | 1992-02-14 |
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ID=15545723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2152678A Expired - Fee Related JP2879749B2 (ja) | 1990-06-13 | 1990-06-13 | 相転移型メモリ素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2879749B2 (ja) |
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- 1990-06-13 JP JP2152678A patent/JP2879749B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2879749B2 (ja) | 1999-04-05 |
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