JP2008529291A - ピラー相変化メモリセル - Google Patents
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Abstract
本発明は、メモリセルと、選択素子と、接触部と、サブリソグラフィーによるピラーとを含む相変化メモリセル素子、および、その製造方法に関するものである。該接触部は、該選択素子に結合されている。該相変化ピラーは、該接触部に結合されている。該サブリソグラフィーによるピラーは、該接触部に結合されている。該サブリソグラフィーによるピラーは、絶縁材によって取り囲まれており、これにより、該サブリソグラフィーによるピラーのサブリソグラフィック横寸法が規定される。該サブリソグラフィーによるピラーと該接触部との間は、サブリソグラフィックな接触である。
Description
〔背景〕
本発明は、相変化メモリに関するものであり、特に、相変化材料と、正確に制御された横寸法を有するピラーとを備えた相変化メモリセルのシステムおよびその方法に関するものである。相変化材料は、少なくとも2つの異なる状態を示す。このため、相変化材料は、メモリセルにおいて用いられ、データのビットを記憶する。相変化材料の状態は、アモルファス状態および結晶状態と呼ばれている。これらの状態は、アモルファス状態が通常、結晶状態よりも高い抵抗値を示すという点が異なっている。通常、アモルファス状態は、より不規則な原子構造を含んでおり、一方、結晶状態は、規則的な格子である。
本発明は、相変化メモリに関するものであり、特に、相変化材料と、正確に制御された横寸法を有するピラーとを備えた相変化メモリセルのシステムおよびその方法に関するものである。相変化材料は、少なくとも2つの異なる状態を示す。このため、相変化材料は、メモリセルにおいて用いられ、データのビットを記憶する。相変化材料の状態は、アモルファス状態および結晶状態と呼ばれている。これらの状態は、アモルファス状態が通常、結晶状態よりも高い抵抗値を示すという点が異なっている。通常、アモルファス状態は、より不規則な原子構造を含んでおり、一方、結晶状態は、規則的な格子である。
上記相変化材料の相変化を、可逆的に誘導することができる。したがって、上記メモリは、温度変化に応じて、アモルファス状態から結晶状態に、およびその逆に変化する。該相変化材料の温度を、様々な方法によって変えることができる。例えば、該相変化材料へのレーザー照射、該相変化材料を介した電流の励振、あるいは、該相変化材料に隣接した抵抗ヒータを介した電流または電圧の供給が可能である。これらの方法のいずれにおいても、該相変化材料の加熱が制御可能であることによって、該相変化材料内における相変化が制御可能となる。
相変化メモリが相変化材料からなる複数のメモリセルを備えたメモリアレイを含んでいる場合、該相変化材料の記憶状態を用いてデータを記憶するように、該相変化メモリをプログラムすることができる。このような相変化メモリ素子におけるデータを読み出し、書き込むための1つの方法が、該相変化材料に、または、該相変化材料に隣接するヒータに供給される電流(または電圧)を制御することである。該相変化材料のメモリ状態を変えるために高電流または高電圧が必要であれば、該相変化メモリ全体の密度を損なうことになる。したがって、メモリ状態の変更に用いられる低電流および/または低電圧の相変化メモリセルが、望ましい。
これらの理由および他の理由のために、本発明が必要になる。
〔概要〕
本発明の一観点は、メモリセルと、選択素子と、接触部と、サブリソグラフィックピラーとを含む相変化メモリセル素子およびその製造方法を提供する。該接触部は、該選択素子に結合されている。該サブリソグラフィックピラーは、該接触部に結合されている。該サブリソグラフィックによるピラーは、絶縁材によって取り囲まれており、これにより、該サブリソグラフィーによるピラーのサブリソグラフィック横寸法が規定される。さらに、該サブリソグラフィーによるピラーと該接触部との間は、また、サブリソグラフィック接触である。
本発明の一観点は、メモリセルと、選択素子と、接触部と、サブリソグラフィックピラーとを含む相変化メモリセル素子およびその製造方法を提供する。該接触部は、該選択素子に結合されている。該サブリソグラフィックピラーは、該接触部に結合されている。該サブリソグラフィックによるピラーは、絶縁材によって取り囲まれており、これにより、該サブリソグラフィーによるピラーのサブリソグラフィック横寸法が規定される。さらに、該サブリソグラフィーによるピラーと該接触部との間は、また、サブリソグラフィック接触である。
〔図面の簡単な説明〕
本発明をさらに理解するために、図面を添付する。これらの図面は、本明細書に組み込まれ、その一部を構成する。該図面は、本発明の実施形態を例証し、本明細書における記載と共に本発明の原理を説明するためのものである。本発明の他の実施形態、および、本発明の意図する多くの利点については、以下の詳細な説明を参照することによって、より理解されるようになる。それに従って、本発明の意図が容易に認識されるだろう。該図面の構成要素は、必ずしも、互いに相対的な縮尺とはなっていない。類似の箇所には、同じ参照符号を付した。
本発明をさらに理解するために、図面を添付する。これらの図面は、本明細書に組み込まれ、その一部を構成する。該図面は、本発明の実施形態を例証し、本明細書における記載と共に本発明の原理を説明するためのものである。本発明の他の実施形態、および、本発明の意図する多くの利点については、以下の詳細な説明を参照することによって、より理解されるようになる。それに従って、本発明の意図が容易に認識されるだろう。該図面の構成要素は、必ずしも、互いに相対的な縮尺とはなっていない。類似の箇所には、同じ参照符号を付した。
図1は、メモリセル素子を示すブロック図である。
図2A〜図2Cは、本発明の様々な実施形態にかかる他の相変化メモリセルを示す断面図である。
図3は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
図4A〜4Dは、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
図5は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
図6は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
図7は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
図8は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
図9は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
図10は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
図11は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
図12は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
図13は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
図14は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
図15は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
図16は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
図17は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
図18は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
図19は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
図20は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
図21は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
〔詳細な説明〕
以下の詳細な説明では、添付図面を参照する。これらの添付図面は、本発明の一部を構成するものであり、本発明を実施しうる具体的な実施形態を例証として示している。これに関して、説明する図の方向について、例えば「上端」、「下端」、「前」、「後ろ」、「先端」、「後端」などといった方向を示す用語を用いる。本発明の実施形態の構成要素は多くの異なる方向に配置できるので、方向を示す用語は、説明するために用いられ、決して限定するためではない。他の実施形態を用い、構造的または論理的な変更を加えても、本発明の要旨を逸脱するものではない。したがって、以下の詳細な説明は、限定的な意味に解釈されるべきではなく、本発明の範囲は、添付の特許請求の範囲によって規定される。
以下の詳細な説明では、添付図面を参照する。これらの添付図面は、本発明の一部を構成するものであり、本発明を実施しうる具体的な実施形態を例証として示している。これに関して、説明する図の方向について、例えば「上端」、「下端」、「前」、「後ろ」、「先端」、「後端」などといった方向を示す用語を用いる。本発明の実施形態の構成要素は多くの異なる方向に配置できるので、方向を示す用語は、説明するために用いられ、決して限定するためではない。他の実施形態を用い、構造的または論理的な変更を加えても、本発明の要旨を逸脱するものではない。したがって、以下の詳細な説明は、限定的な意味に解釈されるべきではなく、本発明の範囲は、添付の特許請求の範囲によって規定される。
図1は、メモリセル素子5を示すブロック図である。メモリセル素子5は、書き込みパルス発生器6、分配回路7、メモリセル8a、8b、8c、8d、および、センスアンプ9を含んでいる。一実施形態では、メモリセル8a〜8dは、アモルファス相の結晶相への変化に基づいた相変化メモリセルである。一実施形態では、書き込みパルス発生器6が、分配回路7を介してメモリセル8a〜8dに供給される制御可能な電流パルスまたは電圧パルスを生成する。また、一実施形態では、分配回路7は、該メモリへの直流パルスまたは電圧パルスを供給して制御できる複数のトランジスタであり、他の実施形態では、該相変化メモリセルに隣接したヒータへの直流パルスまたは電圧パルスを制御できる複数のトランジスタである。
一実施形態では、メモリセル8a〜8dが、温度変化の影響を受けてアモルファス状態から結晶状態に、または、結晶状態からアモルファス状態に変わる相変化材料から形成されている。これにより、該アモルファス状態および結晶状態は、メモリセル素子5内のデータを記憶するための2つのビット状態を規定する。メモリセル8a〜8dの2つのビット状態の電気抵抗値は、著しく異なっている。該アモルファス状態での相変化材料の抵抗値は、該結晶状態での抵抗値よりも著しく高い。このようにして、あるメモリセル8a〜8dに割当てられるビット値を決定できるように、センスアンプ9がセル抵抗を読み出すことができる。
メモリセル素子5内のメモリセル8a〜8dをプログラムするために、書き込みパルス発生器6が、対象のメモリセル中の相変化材料を加熱するための電流パルスまたは電圧パルスを生成する。一実施形態では、書き込みパルス発生器6が、該対象のメモリセル8a〜8dにパルスを分配する分配回路7に、適切な電流パルスまたは電圧パルスを生成する。該電流パルスまたは電圧パルスの振幅および持続期間は、メモリセルがセットされているかリセットされているかに応じて制御される。通常、メモリセルの「セット」動作では、対象のメモリセルの相変化材料を、該相変化材料の結晶温度よりも高い温度で(しかし、該材料の融点よりも低く)、上記結晶状態を得るには十分長い間、加熱する。通常、メモリセルの「リセット」動作では、該対象のメモリセルの相変化材料を、該材料の融点よりも高い温度で急速加熱し、次に、該材料を急冷することにより、上記アモルファス状態が得られる。
メモリセルのリセットに必要である目的融点に達するために、振幅が比較的大きい電流または、短方向(short direction)の電圧パルスが、書き込みパルス発生器6から上記対象のメモリセル8a〜8dに送信され、これにより、上記相変化材料が融解され、続く急冷中にアモルファス化する。しかしながら、本発明では、従来の相変化メモリセルよりも小さいリセット電流を用いた相変化メモリセルが得られる。したがって、上記選択素子(例えば、トランジスタまたはダイオード)の最小加工寸法(幅)をより小さくすることにより、比較的高密度でコストの低い相変化メモリが得られる。
図2A〜図2Cは、本発明の様々な実施形態にかかる典型的な相変化メモリセル10を示す断面図である。相変化メモリセル10が、選択素子12、プレート線13、絶縁材料20、コンタクトプラグ22、相変化材料24、コンタクトパッド28、および、ビット線30を含んでいる。
選択素子12は、トランジスタまたはダイオードといった能動素子であってもよい。一実施形態では、選択素子12は、ソース14、ドレイン16、および、制御ゲート18を備えた、電界効果トランジスタである。選択素子12によって、プレート線13からコンタクトプラグ22、したがって相変化材料24への電流または電圧の印加を制御する。これは、相変化材料24をセットおよびリセットするためである。選択素子12は、リソグラフィ技術によって形成される。
図2A〜図2Cに示した各実施形態では、相変化メモリセル10は、コンタクトパッド28とコンタクトプラグ22との間に形成されたピラーに位置する相変化材料24を利用する。各実施形態において、該ピラーを、以下により詳しく記載する技術によって形成し、サブリソグラフィック横寸法を有するようにする。したがって、リセット動作には、ほんの少量の電流または電圧だけが必要になる。結果として、最大密度の相変化メモリセル10を得るための最小加工寸法を得ることができる。
図2Aに示した実施形態では、相変化材料24は、上記ピラーの上端電極25と下端電極26との間に位置している。図2Bに示した実施形態では、相変化材料24は、該ピラーの上端電極26の下に位置している。図2Cに示した実施形態では、相変化材料24は、ピラーの単一の材料である。当業者は、該ピラーの下端電極25上に相変化材料24を有する工程を含む他の変形例を用いることができることを理解するだろう。いずれの場合にもサブリソグラフィーの寸法を有する該ピラーを形成することにより、電力を低減して用いることができる。
図3〜図10は、様々な製造段階での相変化メモリセル10を示す断面図である。図2A〜図2Cに示した相変化メモリセル10の実施形態の各製造プロセスは、著しく類似している。それゆえに、記載を簡略化するために、(上記ピラーの上端電極26下に相変化材料24を備えた)図2Bに示した特定の実施形態について、製造プロセスを記載するが、当業者は、他の代替的な実施形態が同様に製造されていることを理解するだろう。さらに、2つのメモリセルの形成を図に示しているが、当業者は、代表的な一製造プロセスを示すことによって、複数のメモリセルの製造工程を一度に示していることを、認識するだろう。これらのメモリセルのそれぞれが相変化ピラーおよび選択素子を含んでいる、と仮定する。図の説明を簡略化するために、該メモリセルの中の1つのみについて以下に記載する。図4〜図21には、該選択素子およびそのプレート線を示していない。
図3に、リソグラフィ技術によって形成された選択素子12を示す。次に、選択素子12上に、絶縁材料20によって取り囲まれたコンタクトプラグ22を形成する。次に、相変化材料24を層として堆積する。一実施形態では、相変化材料24を、知られている堆積方法(例えば、スパッタ)によって、平坦な薄膜に堆積する。
一実施形態では、相変化材料24の一般的な厚さは、約30〜100ナノメートルである。他の実施形態では、相変化材料24は約50〜70ナノメートルである。本発明の相変化材料24は、様々な材料から形成されている。通常、このような材料には、周期表のIV族の1つまたは複数の元素を含むカルコゲナイド合金が用いられる。一実施形態では、メモリセル10の相変化材料24は、GeSbTeまたはInSbTeといったカルコゲナイド複合材料から形成されている。
図3に示したように、相変化材料24を堆積した後、相変化材料24の上に上端電極26を堆積する。また、金属を堆積するための知られている様々な技術のうちの1つによって、上端電極26を層として堆積する。一実施形態では、上端電極26は、窒化チタン、チタン窒化珪素、窒化チタンアルミニウム、または、窒化タングステンといった金属窒化物材料である。あるいは、他の実施形態では、該上端電極は、チタンタングステン材料であってもよい。上記したように、図3は、図2Bに示した特定の実施形態を形成するための工程を示している。図2Aに示した実施形態では、相変化材料からなる層の前に、下端電極25の層を堆積し、図2Cに示した実施形態では、電極層を形成しない。これらの各電極は、上記材料から形成されていてもよい。
図4A〜図4Dは、図3に示した実施形態とは異なる他の実施形態を示している。相変化材料24および上端電極26を堆積する前に、下部電極23を、コンタクトプラグ22に隣接して形成する。この他の実施形態では、初めに、コンタクトプラグ22をエッチバックして、図4Aに示したように凹部を形成する。次に、この積層上に、下部電極23の層を堆積する。該下部電極は、前工程のエッチバックによって形成されたビアの中に含まれている。このことを、図4Bに示す。次に、図4Cに示したように、化学的機械研磨法(「CMP」)によって、該積層の上面を平坦化し、均する。最後に、図4Dに示したように、該平坦化された積層上に、相変化材料24と上端電極26とを堆積する。該積層の下部電極23上に、下端電極25を堆積してもよい。下部電極23を、用途に応じて相変化材料24に拡散障壁を設けるために用いてもよい。
図5は、相変化メモリセル10の製造プロセスにおける続く工程を示している。ここでは、臨界の(最小の)リソグラフィプロセスによって、フォトレジストパッチ34を形成する。初めに、上端電極26上に反射防止膜(ARC)32を形成し、該ARC32上にフォトレジスト層34を形成する。一実施形態では、フォトレジスト層34の厚さは、ほぼ300ナノメートルであり、ARC層32の厚さはほぼ90ナノメートルである。一実施形態では、ARC32は、無機反射防止膜材料であり、他の実施形態では、有機反射防止膜材料であってもよい。
フォトレジスト34は、初めにリソグラフィを経る。ここでは、マスクを介して露光され、未反応部分が洗い流される。これにより、図5に示すように、レジストパッチ(フォトレジスト34)が残存することになる。次に、該レジストパッチ(フォトレジスト34)を、プラズマレジストトリミング工程によって側方方向にトリミングする。この工程では、該レジストパッチを、プラズマを含んだ、酸素およびフッ化炭素および/または臭化水素中でドライエッチングし、これにより、サブリソグラフィーのレジストピラーを形成する。一実施形態では、該エッチングプロセス中では、ポリマーを形成することによって、上端レジストの侵食の平衡が保たれている。つまり、厚さ(図6に示した左右方向における)の劇的な減少なしに、側方の臨界寸法(図6にしめした左右方向における)が減少させられている。一実施形態では、このトリミング工程を用いて、同時にARC32を開口してトリミングできる。一実施形態では、この処理工程の後の、ARC32とフォトレジスト34とのレジストピラーの通常の直径は、30〜50ナノメートルである。
無機ARC32を用いた場合、他のドライエッチング工程を用いてARC32を開口する。該ARCを、続くレジストピラーエッチングプロセス中にハードマスクとして用いることが有効である。
図7は、相変化メモリセル10の製造プロセスにおける続く工程を示している。ここで、前の工程において形成された(レジスト34およびARC32を含む)上記レジストピラーを、ドライエッチング工程中、エッチングマスクとして用いて、サブリソグラフィーの相変化ピラーを形成する。該相変化ピラーは、一実施形態では、相変化材料24および上端電極26から形成されている。上記したように、他の実施形態では、該相変化ピラーは、相変化材料24のみから形成されていてもよく、別の実施形態では、下端電極25、相変化材料24、および、上端電極26から形成されていてもよく、さらに別の実施形態では、下端電極25および相変化材料24から形成されていてもよい。いずれにしても、ARC32およびフォトレジスト34からなる該レジストピラーの形状は、該相変化ピラーに転写される。このエッチング工程後に、定められた量がこの構造上に残って該構造の形状を維持するように、該レジストピラーの本来の厚さの選択を行う。
明らかなように、相変化材料24と上端電極26との相変化ピラーの横寸法(つまり、図7に示した左右方向)は、上記エッチングプロセスにおいて正確に維持される。このように、上記サブリソグラフィーの相変化ピラーとコンタクトプラグ22との接触面を最小化し、しっかりと制御できる。一実施形態では、相変化材料24および上端電極26の相変化ピラーのサブリソグラフィック横寸法を、30〜50ナノメートルに制御できる。このようにサブリソグラフィーの寸法を制御し、隣接面との表面接触部を最小化することにより、相変化メモリセル10に必要なリセット電流を効果的に低減できる。これにより、ここでもセルを高密度に形成することができる。
図8は、相変化メモリセル10の製造プロセスにおける他の工程を示す断面図である。ここで、ARC32およびフォトレジスト34のレジストピラーの残余部分を剥離し、上記積層の表面に他の障壁材料40を堆積する。一実施形態では、ARC32およびフォトレジスト34を、プラズマを含んだ、酸素および/またはフッ素を用いて除去して、上記レジストを焼き去る。一実施形態では、障壁材料40は、上記相変化ピラーを封止して後続の処理工程から絶縁させる、窒化珪素材料である。
図9は、相変化メモリセル10の製造プロセスの他の工程を示す断面図である。ここで、障壁材料40上に、絶縁材料20を堆積する。一実施形態では、絶縁材料20は二酸化珪素であり、他の実施形態では、酸化プラズマである。相変化材料24および上端電極26の相変化ピラーがピラーの形状をしているので、絶縁材料20が上記積層の上方に堆積されるため、該絶縁材料の中にバンプ21が形成されることがある。したがって、CMPプロセスによって該バンプを除去する必要がある。
図10は、相変化メモリセル10の製造プロセスにおける一工程を示す断面図である。CMPプロセスは、上記積層の上端を平坦化するために用いられる。該CMP工程の終了点を、電極材26がいくぶん残り、相変化材料24が露出しないように選択する。当然ながら、相変化ピラーが相変化材料24のみからなる場合には、該相変化ピラーは、この工程において露出する。
図11は、相変化メモリセル10の製造プロセスにおける次の工程を示す断面図である。ここでは、上端電極26上に、コンタクトパッド28を形成する。上記相変化ピラーの幅が非常に狭いので、コンタクトパッド28は接続するために有用である。そして、後述の上記上部金属層への接触部を形成ために必要とされるコンタクトエッチを停止する上で有用である。一実施形態では、コンタクトパッド28を、混合物を含まない金属堆積、リソグラフィ、および、エッチング工程によって形成してもよい。次に、(図2に示した)ビット線30などの他の接触部を、デュアルダマシンおよびプラグ形成を用いた標準的な金属処理プロセスによって形成してもよい。一実施形態では、コンタクトパッド28は、窒化チタンであってもよく、ビット線30は、所望の障壁材料/下地膜材料を有する、アルミニウム材料または銅材料であってもよい。
材料24および上端電極26のサブリソグラフィー相変化ピラーを形成するというプロセスを用いることにより、相変化材料24と、上端電極26と、コンタクトプラグ22との接触領域を非常に小さくすることができる。このようにして、相変化メモリセル10のリセット電流は、これまでのアプリケーションよりも著しく小さくなり、これにより、セル密度を上げることができるようになる。該レジストピラーを形成するための臨界のリソグラフィプロセスに続いて、上記プラズマレジストトリミング工程を用い、次に、該レジストピラーから上記サブリソグラフィーの相変化ピラーを形成することにより、相変化ピラーの横寸法を非常にしっかりと制御することができる。さらに、このプロセスを用いることにより、電極と相変化材料24との界面を非常によく制御できる。このような界面は、研磨後に慎重に清浄するか、または、該界面において研磨またはエッチングを行う必要なく堆積すること得られる。例えば、下端電極25、相変化材料24、および、上端電極26を全てin-situで堆積した場合、真空を解除する必要はなく、これにより、汚染の可能性を低減できる。これにより、相変化メモリセル10のサイクル寿命を改善できる。
図2に示した相変化メモリセル10は、アクティブインビア(active‐in‐via)相変化メモリセルである。つまり、相変化材料24を加熱してセット動作およびリセット動作を行うために、該相変化材料を介して、直接、電流または電圧を選択的に与える。
本発明の他の実施形態では、相変化メモリセルがヒータセルであってもよい。したがって、図2に示したピラーのような形状をした相変化材料24を形成するのではなく、相変化材料24の代わりにヒータピラーを形成する。相変化ピラーの形成に関して上記したことと同様に、このようなヒータピラーは、上記レジストピラーを形成するための上記臨界の(最小の)リソグラフィプロセスに続いて上記プラズマレジストトリミング工程を用い、該レジストピラーから上記サブリソグラフィーのヒータピラーを形成する工程により、正確に制御された横寸法(ここでも、図2に示したように左右の方向の寸法)を有している。該ヒータピラーの横寸法を、上記したように、ここでも非常にしっかりと制御できる。
図12〜図21は、ヒータ型相変化メモリセル60の製造プロセスにおける様々な工程を示す断面図である。上記した相変化メモリセル10と同様に、ヒータ型相変化メモリセル60は、さらに、選択素子(図示せず)、絶縁材料70、コンタクトプラグ72、ヒータ材料75、(図21に示した)相変化材料74、コンタクトパッド76を含んでいる。該ヒータ型相変化メモリセルは、また、コンタクトパッド76に結合したビット線(図示せず)を含んでいてもよい。相変化メモリセル10と該ヒータ型相変化メモリセルとは非常に類似しているが、ヒータ型相変化メモリセル60の形成について、簡潔に以下に記載する。
図12では、コンタクトプラグ72と絶縁材料70とを組み合わせたものの上に堆積されたヒータ材料75を示している。次に、反射防止膜(ARC)82を堆積して、続いて、フォトレジスト層84を堆積する。次に、臨界の(最小の)リソグラフィプロセスによって、図13に示したフォトレジストパッチ84を形成する。次に、ARC72およびフォトレジスト74を用いてレジストピラーを形成し、これらのレジストピラーを、プラズマレジストトリミング/ARC開口工程によって側方方向にトリミングする。
図14は、ヒータ型相変化メモリセル60の製造プロセスにおける続く工程を示している。ここでは、前の工程において形成された上記レジストピラーは、ドライエッチング中にエッチングマスクとして用いられ、ヒータ材料75からなるサブリソグラフィーのヒータピラーを形成する。ARC82およびフォトレジスト84からなる該レジストピラーの形状を、該ヒータピラーに転写する。
明らかなように、該ヒータピラーの横寸法(つまり、図14に示した左右の方向)を、上記エッチングプロセスにおいて正確に維持する。このようにして、該サブリソグラフィーのヒータピラーと隣接しているコンタクトプラグ72との接触面を最小化し、確実に制御できる。
図15は、ヒータ型相変化メモリセル60の製造プロセスにおける他の工程を示す断面図である。ここで、ARC82およびフォトレジスト84のレジストピラーの残余部分を剥離し、上記積層の表面に他の絶縁材料70を堆積する。ヒータピラー75上に、バンプ71が形成されることがある。その結果、平坦化処理後に図16のようになるよう、CMPプロセスによってバンプを除去する必要がある。
次に、図17に示したように、相変化材料74からなる層に続いて、上端電極76の層を堆積する。次に、図18に示したように、これらの層の上にARC層86およびフォトレジスト層88を堆積する。上記処理工程と類似して、次に、リソグラフィプロセスによって、図19に示したフォトレジストパッチ86、88を形成し、次に、これらのレジストパッチを用いて、続くエッチング中に相変化材料74および上端電極76を覆う。これにより、図20に示した積層が得られる。
さらに、一実施形態では、図20に示した積層上に、障壁材料90を堆積し、次に、他の絶縁材料70を加えて、図21に示したヒータ型相変化メモリセル60を形成する。障壁材料90は、相変化材料74を封止して続く処理工程から相変化材料74を絶縁させる、窒化珪素材料であってもよい。
ヒータ型相変化メモリセル60と同様の他の実施形態のさらなる利点は、ヒータ75と相変化材料74との間、および、ヒータ75とコンタクトプラグ72との間の界面が正確に制御される点にある。したがって、寸法をこのようにしっかりと制御することにより、最小限の電流を用いて上記メモリセルでのリセットを行うことができる。結果として、ヒータを用いた相変化メモリセル60により、セル密度を上げることができる。
具体的な実施形態について図示および説明してきたが、当業者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および/または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または変型を含んでいる。従って本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
Claims (27)
- 選択素子と、
該選択素子に結合された接触部と、
該接触部に結合された、エッチングされたサブリソグラフィーによるピラーと、を含み、
該サブリソグラフィーによるピラーは、絶縁材によって囲まれ、これにより該サブリソグラフィーによるピラーのサブリソグラフィッック横寸法が規定され、該サブリソグラフィーによるピラーと該接触部との間に、サブリソグラフィック接触がある、相変化メモリセル素子。 - 上記サブリソグラフィーによるピラーは、さらに、上記ピラー内に相変化材料を含んでいる、請求項1に記載の相変化メモリセル素子。
- 上記サブリソグラフィーによるピラーは、さらに、上記ピラー内の相変化材料に隣接した電極を含んでいる、請求項2に記載の相変化メモリセル素子。
- 上記サブリソグラフィーによるピラーは、さらに、上記ピラー内の相変化材料の上下に、上端電極および下端電極を含んでいる、請求項3に記載の相変化メモリセル素子。
- 上記サブリソグラフィーによるピラーは、さらに、上記ピラー内にヒータ材料を含み、上記相変化メモリセルは、さらに、該ピラーと該相変化材料との間に、サブリソグラフィック接触があるように、該ピラーに隣接した相変化材料を含んでいる、請求項1に記載の相変化メモリセル素子。
- さらに、上記サブリソグラフィーによるピラーと上記接触部との間に下部電極が位置するように形成された、該接触部のエッチングされた領域を含んでいる、請求項1に記載のメモリセル素子。
- 書き込みパルスを発生させるための書き込みパルス発生器と、
読み出し信号を検出するためのセンスアンプと、
分配回路と、
少なくとも第1状態および第2状態を規定できる複数のメモリセルとを含み、
各メモリセルは、さらに、相変化材料を有する相変化ピラーを含み、該相変化材料は、レジストピラーマスクをエッチングすることによって形成されるサブリソグラフィック横寸法を有する、メモリ装置。 - 上記レジストピラーマスクは、リソグラフィプロセスによって形成され、その後、該レジストピラーマスクの寸法が、プラズマエッチングによって上記相変化ピラーに転写される、請求項7に記載のメモリ装置。
- 上記レジストピラーマスクは、フォトレジスト材料および有機反射防止膜材料を含んでいる、請求項8に記載のメモリ装置。
- 上記レジストピラーマスクは、フォトレジスト材料、および、ハードマスクとして用いられる無機反射防止膜材料を含んでいる、請求項8に記載のメモリ装置。
- 上記相変化ピラーの上記サブリソグラフィック横寸法は、上記相変化メモリセルを上記第1状態から上記第2状態に変えるために必要な上記書き込みパルスが最小化されるような横寸法である、請求項7に記載のメモリ装置。
- 第1の導電端子、第2の導電端子および制御端子を有するトランジスタと、
該第1の導電端子に結合された第1の接触部と、
該第1の接触部に隣接している相変化材料と、
該相変化材料に隣接している第2の接触部と、
該第2の接触部に結合されたビット線とを含み、
該相変化材料はサブリソグラフィック横寸法を有し、これにより、該相変化材料と上記隣接している接触部との間の該表面接触部が最小化されている、メモリセル素子。 - 上記相変化ピラーのサブリソグラフィック横寸法は、30〜50ナノメートルである、請求項12に記載のメモリセル素子。
- さらに、上記相変化材料と上記第1の接触部との間に、横寸法が2〜150ナノメートルである第1電極を含み、さらに、該相変化材料と該第2の接触部との間に、横寸法が10〜200ナノメートルである第2電極を含む、請求項12に記載のメモリセル素子。
- さらに、上記相変化材料上に障壁層を含む、請求項12に記載のメモリセル素子。
- 上記障壁層は、上記相変化材料と上記他の材料との間に障壁を設ける窒化珪素材料である、請求項15に記載のメモリセル素子。
- 選択素子と、
該選択素子に結合された接触部と、
該接触部に結合された、サブリソグラフィック横寸法を有するヒータピラーと、
上記ヒータピラーに隣接している相変化材料とを含み、
該ヒータピラーと該相変化材料との間がサブリソグラフィック接触であるようになっている、メモリセル素子。 - 上記ヒータピラーのサブリソグラフィック横寸法は、リソグラフィプロセスによって形成されたレジストピラーマスクをエッチングすることによって形成され、これらは、リソグラフィプロセス、後続のプラズマエッチング工程によって形成される、請求項17に記載のメモリセル素子。
- メモリセル素子の形成方法であって、
該メモリセル素子の第1の接触部を形成する工程と、
該第1の接触部上に相変化材料からなる層を堆積する工程と、
該相変化材料からなる層上にレジスト層を堆積する工程と、
該相変化材料上に、リソグラフィプロセスによってレジストマスクを形成する工程と、
該レジストマスクをエッチングして、レジストピラーを形成する工程と、
該レジストピラーおよび相変化材料をエッチングして、相変化ピラーを形成する工程とを含む、製造方法。 - 上記レジストマスクをエッチングする工程は、さらに、レジストピラーおよび相変化材料をエッチングする前に、該レジストマスクをプラズマによってトリミングして、サブリソグラフィック寸法を有する上記相変化ピラーを形成する工程を含んでいる、請求項19に記載の製造方法。
- さらに、上記相変化材料からなる層を堆積する前に、初めに、上記第1の接触部をエッチングして凹状領域をエッチングし、該凹状領域の下部電極を堆積して平坦化する工程を含んでいる、請求項19に記載の製造方法。
- さらに、上記相変化ピラー上に障壁層を堆積する工程を含んでいる、請求項19に記載の製造方法。
- さらに、上記相変化材料上に上記電極層を堆積する工程を含み、これにより、上記レジストピラーおよび該相変化材料をエッチングする工程が、上記相変化ピラーが該相変化材料および電極を含んでいるように該電極層をエッチングする、請求項19に記載の製造方法。
- さらに、上記相変化ピラーをビット線に結合する工程を含んでいる、請求項19に記載の製造方法。
- メモリセル素子の製造方法であって、
該メモリセル素子の第1の接触部を形成する工程と、
該第1の接触部上に、相変化材料からなる層を堆積する工程とを含み、
該相変化材料からなる層の上にレジストピラーを形成するための手段と、
該レジストピラーを用いて、相変化ピラーを形成するための手段とを含む、製造方法。 - メモリセル素子の製造方法であって、
該メモリセル素子へのリセット信号を制御するための選択素子を設ける工程と、
該選択素子に隣接している第1の接触部を形成する工程と、
該第1の接触部に隣接している相変化材料からなる層を堆積する工程と、
該相変化材料からなる層上にレジストマスクを堆積する工程と、
該レジストマスクをエッチングして、該相変化材料上に狭い横寸法を有するレジストピラーを形成する工程と、
該レジストピラーの狭い横寸法を該相変化材料に転写することによって相変化ピラーを形成するように、該レジストピラーおよび相変化材料をエッチングする工程と、
相変化ピラーに隣接している第2の接触部を形成して、該選択素子が該リセット信号を、該相変化ピラーを貫通して該第1の接触部および該第2の接触部を介して供給する工程とを含む、製造方法。 - 該レジストマスクをエッチングする工程が、さらに、プラズマレジストを備えた該レジストマスクをトリミングする工程を含む、請求項26に記載の製造方法。
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