JP2004152784A - 微細パターンの作製方法及び半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】基板上に、感光性レジスト材料を塗布し、露光及び現像を行って、レジストパターンを形成する。He、Ne、Ar、Xe、Kr、CO、CO2、及びN2からなる群より選択された少なくとも1つの第1のガスとSO2ガスとを含む混合ガスのプラズマにより、レジストパターンの側面及び上面の表層部をエッチングする。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、微細パターンの作製方法及び半導体装置の製造方法に関し、特に感光性レジスト膜の露光及び現像により微細なパターンを作製する方法、及びその微細なパターンを使用して半導体装置を製造する方法に関する。
【0002】
【従来の技術】
特許文献1に、有機物からなる反射防止膜の上に形成されたレジスト膜を露光現像した後、Cl2、HBr、O2、及びArの混合ガスを用いて、反射防止膜をエッチングする技術が開示されている。また特許文献2に、HBrとO2の混合ガスを用いる方法が開示されている。反射防止膜のエッチング時にレジストパターンの表層部もエッチングされて、パターンが縮小化される。これにより、現像直後のレジストパターンよりも微細なパターンを形成することができる。
【0003】
これらの方法では、レジストパターンの側壁に付着した保護膜の変形によってレジストパターンに応力が加わったり、ハロゲン系のガスによってレジスト樹脂が化学的作用を受けたりする。パターン寸法が大きい場合には、レジストパターンの受ける応力や化学的作用は顕在化しない。ところが、縮小化後のレジストパターンの最小寸法が100nm以下になると、レジストパターンの変形や倒壊が生じる場合がある。
【0004】
特許文献3に、Cl2とSO2とO2との混合ガス、またはSO2とO2との混合ガスを用いて、レジストパターンの下の有機反射防止膜をエッチングする技術が開示されている。エッチングガスにCl2等のハロゲンガスを含む場合には、レジストパターンへの化学的作用によるダメージが避けられない。
【0005】
【特許文献1】
特開平13−196355号公報
【特許文献2】
特開平10−98029号公報
【特許文献3】
特許2928391号公報
【特許文献4】
特許2971443号公報
【0006】
【発明が解決しようとする課題】
本発明の目的は、レジストパターンを縮小化させる際のパターンの変形や倒壊を防止することが可能な微細パターンの作製方法を提供することである。
【0007】
本発明の他の目的は、上述の微細パターンを用いて半導体装置を製造する方法を提供することである。
【0008】
【課題を解決するための手段】
本発明の一観点によると、(a)基板上に、感光性レジスト材料を塗布し、露光及び現像を行って、レジストパターンを形成する工程と、(b)He、Ne、Ar、Xe、Kr、CO、CO2、及びN2からなる群より選択された少なくとも1つの第1のガスとSO2ガスとを含む混合ガスのプラズマにより、前記レジストパターンの側面及び上面の表層部をエッチングする工程とを有する微細パターンの作製方法が提供される。
【0009】
本発明の他の観点によると、上記方法で作製した微細パターンをマスクとして有機反射防止膜をパターニングする工程と、表層部がエッチングされた微細パターン及びパターニングされた有機反射防止膜をマスクとして、その下の第1の膜をエッチングする工程と、レジストパターン及び有機反射防止膜を除去する工程とを有する半導体装置の製造方法が提供される。
【0010】
エッチング工程で用いるSO2ガスの代わりに、感光性レジスト材料と反応してイオンを含むポリマを形成するガスを用いてもよい。
エッチングガスにHe等を添加することにより、SO2ガス等が感光性レジスト材料と反応して保護膜を過剰に形成することを抑制し、レジストパターンの変形や倒壊を防止することができる。また、レジストパターンのトリミング量のばらつきを少なくすることができる。
【0011】
【発明の実施の形態】
図1〜図3を参照して、本発明の実施例による半導体装置の製造方法について説明する。
【0012】
図1(A)に示す状態に至るまでの工程を説明する。シリコン基板1の表層部に素子分離絶縁膜を形成し、活性領域を画定する。活性領域の表層部に、ウェル形成及び閾値制御のために必要なイオン注入を行う。図1(A)は、活性領域における基板の断面図を示す。
【0013】
シリコン基板1の表面上に、酸窒化シリコンからなる厚さ約1nmのゲート絶縁膜2を形成する。ゲート絶縁膜2は、例えば、基板表面を熱酸化して酸化シリコン膜を形成した後、この酸化シリコン膜を窒化することにより形成される。
【0014】
ゲート絶縁膜2の上に、多結晶シリコンからなる厚さ約110nmのゲート電極層3をCVDにより形成する。ゲート電極層3の上に、酸化シリコンからなる厚さ約30nmのハードマスク層4を、テトラエチルオルソシリケート(TEOS)を用いたCVDにより形成する。
【0015】
ハードマスク層4の上に、ArFレーザの波長域の光を吸収する有機材料からなる厚さ82nmの有機反射防止膜5を形成する。有機反射防止膜5として、例えば、日産化学工業株式会社製のARC39を用い、スピンコート法により有機反射防止膜5を形成することができる。
【0016】
有機反射防止膜5の上に、ArFレーザに感光する厚さ300nmのレジスト膜を形成する。レジスト材料として、例えば、住友化学工業株式会社製のPAR700を用いることができる。このレジスト膜をArFレーザで露光し、現像することによってレジストパターン6を形成する。レジストパターン6は、例えば、太さ80nmの複数の直線状パターンがピッチ160nmで配置されたラインアンドスペースパターン(縞状パターン)を有する。
【0017】
図1(B)に示すように、HeとSO2とO2との混合ガスのプラズマを用いて、レジストパターン6の表層部をエッチングし、縮小化する。これによりレジストパターン6が縮小化されたレジストパターン6aが残る。このとき、有機反射防止膜5の露出部分もエッチングされる。
【0018】
このエッチングは、誘導結合型プラズマ(ICP)装置を用いて、以下の条件で行った。He、SO2、及びO2の流量を、それぞれ60sccm、10sccm、及び20sccmとし、プラズマ室内の圧力を0.67Pa(0.5mTorr)とし、基板温度を20°とした。プラズマ発生のための高周波電力を300Wとし、基板を保持する電極へ供給するバイアス用高周波電力を25Wとした。いすれの高周波電力も、周波数は13.56MHzである。
【0019】
図2(C)に示すように、さらに、有機反射防止膜5の底面までエッチングを進める。この間に、レジストパターン6aがさらに縮小化され、その太さが約45nmになる。このように、初期の太さ80nmのレジストパターン6aを、太さ45nmまで細くすることができる。レジストパターン6aの細くなった量をトリミング量と呼ぶこととする。実施例の場合のトリミング量は35nmである。
【0020】
有機反射防止膜5の全厚さ分をエッチングした後、約20%のオーバエッチングを行う。ここで、20%のオーバエッチングとは、有機反射防止膜5の全厚さ分をエッチングするのに必要な時間の20%の時間だけ余分にエッチングを行うことを意味する。オーバエッチングにより、有機反射防止膜5の膜厚のばらつきによる残渣の発生を防止することができる。
【0021】
図2(D)に示すように、レジストパターン6a及び有機反射防止膜5をマスクとして、ハードマスク層4をエッチングする。ハードマスク層4は、例えばCF4ガスの誘導結合プラズマを用い、下記の条件でドライエッチングすることができる。例えば、プラズマ発生用の高周波電力を300W、基板を保持する電極へ供給する高周波電力を25W、プラズマ室内の圧力を約0.67Pa(5mTorr)、CF4ガス流量を100sccm、基板温度を20℃とする。ハードマスク層4がパターニングされ、ハードマスクパターン4aが形成される。
【0022】
次に、レジストパターン6a、反射防止膜5、及びハードマスクパターン4aをマスクとし、Cl2、HBr、CF4、及びO2の混合ガスの誘導結合プラズマを用いて、下記の条件でゲート電極層3をドライエッチングする。例えば、プラズマ発生用の高周波電力を500W、基板を保持する電極へ供給する高周波電力を34W、プラズマ室内の圧力を約1.4Pa(12mTorr)、Cl2、HBr、CF4、及びO2のガス流量をそれぞれ100sccm、250sccm、150sccm、及び10sccmとし、基板温度を60℃とする。
【0023】
図2(E)に、上記条件で21秒間エッチングを行った後の基板断面を示す。ゲート電極層3が途中までエッチングされ、レジストパターン6aが消失し、反射防止膜5の表層部がエッチングされている。
【0024】
この状態から、下記のエッチング条件に変えて、さらにゲート電極層3をエッチングする。プラズマ発生用の高周波電力を350W、基板を保持する電極へ供給する高周波電力を18W、プラズマ室内の圧力を約0.8Pa(6mTorr)、HBr及びO2のガス流量をそれぞれ180sccm及び5sccmとし、基板温度を60℃とする。
【0025】
図3(F)に、上記条件で21秒間のエッチングを行った後の基板の断面図を示す。ゲート電極層3の底面までエッチングが進み、多結晶シリコンからなるゲート電極3aが残る。このとき、有機反射防止膜5が完全に除去されてしまっても、ハードマスクパターン4aが残るため、所望の形状のゲート電極3aを形成することができる。
【0026】
さらに、以下の条件で40秒間のオーバエッチングを行う。プラズマ発生用の高周波電力を350W、基板を保持する電極へ供給する高周波電力を65W、プラズマ室内の圧力を約11Pa(80mTorr)、HBr、He、及びO2のガス流量をそれぞれ150sccm、150sccm、及び5sccmとし、基板温度を60℃とする。
【0027】
図3(G)に示すように、図3(F)に示されている反射防止膜5を、酸素プラズマを用いてアッシングすることにより除去する。さらに、例えば希弗酸処理及び硫酸過水処理を含むウェット後処理を行う。
【0028】
図3(H)に示すように、図3(G)に示されているゲート電極3a上のハードマスクパターン4a及び露出しているゲート絶縁膜2を、フッ酸により除去する。さらに、LDD構造のエクステンション部へのイオン注入、サイドウォールスペーサ8の形成、及びソース及びドレイン領域7へのイオン注入工程を経て、MISFET10を作製する。
【0029】
上記実施例では、図1(B)及び図2(C)に示したレジストパターン6の縮小化の工程において、SO2ガスとO2ガスにHeガスを加えたエッチングガスを使用している。Heガスを加えることにより、パターン変形やレジストパターンの倒壊を防止し、安定的にレジストパターンを縮小化することができる。
【0030】
Heガスの代わりに、Ne、Ar、Xe、Kr等の希ガスを用いてもよい。原子番号の大きな希ガスを使用すると、プラズマ中の電子温度を低下させ、酸素の過剰な乖離を抑制することができる。これにより、酸素ラジカルの発生を抑制し、レジストパターンのトリミング量の制御性を高めることができる。また、これら希ガスの代替として、CO、CO2、N2ガスを使用してもよい。
【0031】
エッチングガスの全流量に対するHeガスの流量の比を40%としたとき、同一基板内の5箇所のレジストパターンのトリミング量は、11.0nm、9.1nm、12.9nm、6.4nm、及び16.4nmであった。トリミング量の平均は11.2nmであり、3σは11.4nmである。これに対し、Heガスの流量の比を75%としたとき、同一基板内の5箇所のレジストパターンのトリミング量は、11.6nm、10.5nm、12.8nm、10.4nm、及び12.0nmであった。トリミング量の平均は11.5nmであり、3σは3.1nmである。
【0032】
このように、希ガスの流量比を大きくすることにより、トリミング量のばらつきを少なくすることができる。これは、SO2ガスによる保護膜の過剰な付着を抑制することができるためと考えられる。トリミング量低減の効果を高めるためには、エッチングガスの全流量に対する希ガスの流量の比を40%以上にすることが好ましい。SO2ガスによる保護膜の過剰な付着が防止されるため、保護膜の変形に起因するレジストパターンの変形や倒壊を防止することができる。
【0033】
また、上記第1の実施例で用いたエッチングガスはハロゲン系のガスを含まない。このため、ハロゲン系ガスの化学的作用に起因するレジストパターンの変形や倒壊を防止することができる。
【0034】
図4(A)に、上記実施例による方法で縮小化したレジストパターン21の断面図を、縮小化前のレジストパターン20と比較して示す。縮小化前のレジストパターン20の側面が後退して細くなると共に、上面からもエッチングが進み、そのレジストパターンが低くなる。低くなったレジストパターン21は、下地層をパターニングするのに必要な高さHtよりも高い。
【0035】
図4(B)に、従来の方法で縮小化した場合の縮小化前及び縮小化後のレジストパターンの断面図を示す。レジストパターン20の上面からのエッチング量が大きい。レジストパターンが細くなると、上面からのエッチング量が大きくなり、縮小化後のレジストパターン21aが、必要な高さHtを維持できなくなる場合がある。
【0036】
上記第1の実施例のように、エッチングガスに希ガス等を添加することにより、レジストパターンのエッチング速度を制御し、レジストパターンを細くすると共に、必要な高さを維持することが容易になる。
【0037】
図4(C)に、上記実施例による方法で縮小化したレジストパターン26の平面図を、縮小化前のレジストパターン25と比較して示す。縮小化によってレジストパターンが細くなると共に、その先端が後退する。図4(D)に、従来の方法で縮小化を行った場合の、縮小化前のレジストパターン25及び縮小化後のレジストパターン26aの平面図を示す。従来の場合には、レジストパターンの先端の後退量が大きい。このため、縮小化後のレジストパターン26aの先端を、その先に配置されているレジストパターン28に近づけることができない。
【0038】
上記実施例の場合には先端の後退量が小さいため、従来の方法を採用する場合に比べて、レジストパターン26の先端を、レジストパターン28に近づけることが可能である。
【0039】
図5を参照して、He、O2、及びSO2ガスの流量比が、トリミング量に与える影響について説明する。He、O2、及びSO2の流量比、及びオーバエッチング量を変えてレジストパターンを縮小化した複数の試料を作製し、トリミング量、及びレジストパターンの先端の後退量を測定した。
【0040】
図5の横軸はオーバエッチング量を単位「%」で表し、縦軸はトリミング量及び先端の後退量を単位「nm」で表す。図中の実線は、孤立したレジストパターンのトリミング量を示し、破線は、太さ0.13μm、ピッチ0.26μmのラインアンドスペースパターンを有するレジストパターンのトリミング量を示し、点線は、太さ1.3μmのレジストパターンの先端の後退量を示す。また、線群aは、He及びO2の流量をそれぞれ60sccm及び2sccmとし、SO2を添加しないで縮小化を行った試料のトリミング量を示す。線群bは、He、O2、及びSO2の流量をそれぞれ60sccm、20sccm、及び5sccmにして縮小化を行った試料のトリミング量を示す。線群cは、He、O2、及びSO2の流量をそれぞれ60sccm、20sccm、及び10sccmにして縮小化を行った試料のトリミング量を示す。なお、各線上に付された丸、三角、四角記号は、複数のレジストパターンの測定結果の平均値である。
【0041】
エッチングガスにSO2を加えると、オーバエッチング量を多くしてもトリミング量の変化が小さくなる。このため、SO2を加えることにより、トリミング量をほぼ一定に維持した状態で、オーバエッチングを行うことが可能になる。また、SO2を加えることにより、トリミング量のパターン密度依存性が低くなることがわかる。このため、孤立パターン及びラインアンドスペースパターンを、ほぼ均等に縮小化することが可能になる。
【0042】
また、SO2を添加しない場合には、パターン先端の後退量がトリミング量に比べて大きいが、SO2を添加すると、パターン先端の後退量がトリミング量と同程度まで小さくなる。
【0043】
図6に、O2ガス流量とトリミング量との関係を示す。He及びSO2の流量は、それぞれ60sccm及び10sccmとし、オーバエッチング量を20%とした。実線は、孤立したレジストパターンのトリミング量を示し、破線は、太さ0.13μm、ピッチ0.26μmのラインアンドスペースパターンを有するレジストパターンのトリミング量を示し、点線は、太さ1.3μmのレジストパターンの先端の後退量を示す。なお、各線上に付された丸、三角、四角記号は、複数のレジストパターンの測定結果の平均値である。O2ガス流量を多くすると、トリミング量及びレジストパターン先端の後退量が大きくなる。
【0044】
図7に、SO2ガス流量とトリミング量との関係を示す。He及びO2の流量は、それぞれ60sccm及び20sccmとし、オーバエッチング量を20%とした。実線、破線、及び点線は、図6に示した実線、破線、及び点線のパターンと同じパターンを意味する。なお、各線上に付された丸、三角、四角記号は、複数のレジストパターンの測定結果の平均値である。SO2ガス流量を多くすると、トリミング量及びレジストパターン先端の後退量が小さくなる。
【0045】
エッチングガスにSO2ガスを添加すると、レジストパターンの表面にイオンを含むポリマ層が形成される。このため、レジストパターンのエッチング速度が低下すると考えられる。イオンを含むポリマ層を効率的に形成するために、レジストパターンの縮小化時の基板温度を40℃以下にすることが好ましい。なお、SO2の代わりに、レジスト材料と反応してイオウを含むポリマ層を形成するガスを使用することも可能である。このようなガスとして、例えば硫化カルボニル、硫化水素(H2S)等が挙げられる。
【0046】
図6及び図7からわかるように、O2とSO2との流量比を変えることにより、トリミング量を制御することが可能になる。
図2(C)に示した工程において、有機反射防止膜5の底面までエッチングするのに必要な時間だけエッチングを行った後、エッチングガスの全流量に対するSO2ガスの流量の比を大きくすることにより、トリミング量の増加を抑制しつつ、有機反射防止膜5のオーバエッチングを行うことができる。これにより、有機反射防止膜5の側壁を、切り立った形状にすることが可能になる。
【0047】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【0048】
上記実施例より、以下の付記に示された発明が導出される。
(付記1) (a)基板上に、感光性レジスト材料を塗布し、露光及び現像を行って、レジストパターンを形成する工程と、
(b)He、Ne、Ar、Xe、Kr、CO、CO2、及びN2からなる群より選択された少なくとも1つの第1のガスとSO2ガスとを含む混合ガスのプラズマにより、前記レジストパターンの側面及び上面の表層部をエッチングする工程と
を有する微細パターンの作製方法。
【0049】
(付記2) 前記混合ガスが、さらにO2ガスを含む付記1に記載の微細パターンの作製方法。
(付記3) 前記工程(b)において、前記第1のガスの流量を、前記混合ガス全体の流量の40%以上にする付記1または2に記載の微細パターンの作製方法。
【0050】
(付記4) 前記工程(b)において、前記基板の温度を40℃以下に保った状態でエッチングを行う付記1〜3のいずれかに記載の微細パターンの作製方法。
【0051】
(付記5) 前記基板が、下地表面上に形成された有機物からなる反射防止膜を有し、
前記工程(b)において、前記レジストパターンの表層部をエッチングすると共に、該レジストパターンをマスクとして、前記反射防止膜をエッチングする付記1〜4のいずれかに記載の微細パターンの作製方法。
【0052】
(付記6) 前記混合ガスがO2ガスを含み、前記工程(b)が、エッチングの途中に、O2ガスの流量に対するSO2ガスの流量の比を増加させる工程を含む付記5に記載の微細パターンの作製方法。
【0053】
(付記7) 前記工程(b)において、前記反射防止膜の全厚さ分がエッチングされるのに必要な時間が経過した時点で、SO2ガスの流量比を増加させる付記6に記載の微細パターンの作製方法。
【0054】
(付記8) (i)半導体基板の上に、第1の膜を形成する工程と、
(j)前記第1の膜の上に、有機物からなる反射防止膜を形成する工程と、
(k)前記反射防止膜の上に、感光性レジスト材料からなるレジスト膜を形成する工程と、
(l)前記レジスト膜を露光し、現像して、レジストパターンを形成する工程と、
(m)He、Ne、Ar、Xe、Kr、CO、CO2、及びN2からなる群より選択された少なくとも1つの第1のガスとSO2ガスとを含む混合ガスのプラズマにより、前記レジストパターンの側面及び上面の表層部をエッチングすると共に、該レジストパターンをマスクとして前記反射防止膜をパターニングする工程と、
(n)表層部がエッチングされた前記レジストパターン及びパターニングされた前記反射防止膜をマスクとして、前記第1の膜をエッチングする工程と、
(o)前記レジストパターン及び前記反射防止膜を除去する工程と
を有する半導体装置の製造方法。
【0055】
(付記9) 前記工程(i)が、前記半導体基板の上に第2の膜を形成し、該第2の膜の上に前記第1の膜を形成する工程を含み、
前記工程(n)の後に、前記第1の膜をハードマスクとして前記第2の膜をエッチングする工程を含む付記8に記載の半導体装置の製造方法。
【0056】
(付記10) 前記混合ガスが、さらにO2ガスを含む付記8または9に記載の半導体装置の製造方法。
(付記11) 前記工程(m)において、前記第1のガスの流量を、前記混合ガス全体の流量の40%以上にする付記8〜10のいずれかに記載の半導体装置の製造方法。
【0057】
(付記12) 前記工程(m)において、前記基板の温度を40℃以下に保った状態でエッチングを行う付記8〜11のいずれかに記載の半導体装置の製造方法。
【0058】
(付記13) 前記混合ガスがO2ガスを含み、前記工程(m)が、エッチングの途中に、O2ガスの流量に対するSO2ガスの流量の比を増加させる工程を含む付記8〜12のいずれかに記載の半導体装置の製造方法。
【0059】
(付記14) 前記工程(m)において、前記反射防止膜の全厚さ分がエッチングされるのに必要な時間が経過した時点で、SO2ガスの流量比を増加させる付記13に記載の半導体装置の製造方法。
【0060】
(付記15) 基板上に、感光性レジスト材料を塗布し、露光及び現像を行って、レジストパターンを形成する工程と、
He、Ne、Ar、Xe、Kr、CO、CO2、及びN2からなる群より選択された少なくとも1つの第1のガスと、前記感光性レジスト材料と反応してイオンを含むポリマを形成する第2のガスとの混合ガスのプラズマにより、前記レジストパターンの側面及び上面の表層部をエッチングする工程と
を有する微細パターンの作製方法。
【0061】
(付記16) 前記混合ガスが、さらにO2ガスを含む付記15に記載の微細パターンの作製方法。
(付記17) 半導体基板の上に、第1の膜を形成する工程と、
前記第1の膜の上に、有機物からなる反射防止膜を形成する工程と、
前記反射防止膜の上に、感光性レジスト材料からなるレジスト膜を形成する工程と、
前記レジスト膜を露光し、現像して、レジストパターンを形成する工程と、
He、Ne、Ar、Xe、Kr、CO、CO2、及びN2からなる群より選択された少なくとも1つの第1のガスと、前記感光性レジスト材料と反応してイオンを含むポリマを形成する第2のガスとを含む混合ガスのプラズマにより、前記レジストパターンの側面及び上面の表層部をエッチングすると共に、該レジストパターンをマスクとして前記反射防止膜をパターニングする工程と、
表層部がエッチングされた前記レジストパターン及びパターニングされた前記反射防止膜をマスクとして、前記第1の膜をエッチングする工程と、
前記レジストパターン及び前記反射防止膜を除去する工程と
を有する半導体装置の製造方法。
【0062】
(付記18) 前記混合ガスが、さらにO2ガスを含む付記17に記載の半導体装置の製造方法。
【0063】
【発明の効果】
以上説明したように、本発明によれば、SO2ガスに、希ガス等を添加した混合ガスのプラズマを用いてレジストパターンを縮小化させることにより、パターンの変形や倒壊を防止し、縮小化の制御性を高めることができる。
【図面の簡単な説明】
【図1】本発明の実施例による半導体装置の製造方法を説明するための基板の断面図(その1)である。
【図2】本発明の実施例による半導体装置の製造方法を説明するための基板の断面図(その2)である。
【図3】本発明の実施例による半導体装置の製造方法を説明するための基板の断面図(その3)である。
【図4】レジストパターンの縮小化前後の形状を示す断面図及び平面図である。
【図5】オーバエッチング量とトリミング量との関係を、エッチングガスの種類ごとに示すグラフである。
【図6】O2ガスの流量とトリミング量との関係を示すグラフである。
【図7】SO2ガスの流量とトリミング量との関係を示すグラフである。
【符号の説明】
1 半導体基板
2 ゲート絶縁膜
3 ゲート電極層
3a ゲート電極
4 ハードマスク層
4a ハードマスクパターン
5 反射防止膜
6、20、25、28 レジストパターン
6a、21、21a、26、26a 縮小化されたレジストパターン
7 ソース及びドレイン領域
8 サイドウォールスペーサ
10 MISFET
Claims (10)
- (a)基板上に、感光性レジスト材料を塗布し、露光及び現像を行って、レジストパターンを形成する工程と、
(b)He、Ne、Ar、Xe、Kr、CO、CO2、及びN2からなる群より選択された少なくとも1つの第1のガスとSO2ガスとを含む混合ガスのプラズマにより、前記レジストパターンの側面及び上面の表層部をエッチングする工程と
を有する微細パターンの作製方法。 - 前記工程(b)において、前記第1のガスの流量を、前記混合ガス全体の流量の40%以上にする請求項1に記載の微細パターンの作製方法。
- 前記基板が、下地表面上に形成された有機物からなる反射防止膜を有し、
前記工程(b)において、前記レジストパターンの表層部をエッチングすると共に、該レジストパターンをマスクとして、前記反射防止膜をエッチングする請求項1または2に記載の微細パターンの作製方法。 - 前記混合ガスがO2ガスを含み、前記工程(b)が、エッチングの途中に、O2ガスの流量に対するSO2ガスの流量の比を増加させる工程を含む請求項3に記載の微細パターンの作製方法。
- (i)半導体基板の上に、第1の膜を形成する工程と、
(j)前記第1の膜の上に、有機物からなる反射防止膜を形成する工程と、
(k)前記反射防止膜の上に、感光性レジスト材料からなるレジスト膜を形成する工程と、
(l)前記レジスト膜を露光し、現像して、レジストパターンを形成する工程と、
(m)He、Ne、Ar、Xe、Kr、CO、CO2、及びN2からなる群より選択された少なくとも1つの第1のガスとSO2ガスとを含む混合ガスのプラズマにより、前記レジストパターンの側面及び上面の表層部をエッチングすると共に、該レジストパターンをマスクとして前記反射防止膜をパターニングする工程と、
(n)表層部がエッチングされた前記レジストパターン及びパターニングされた前記反射防止膜をマスクとして、前記第1の膜をエッチングする工程と、
(o)前記レジストパターン及び前記反射防止膜を除去する工程と
を有する半導体装置の製造方法。 - 前記工程(i)が、前記半導体基板の上に第2の膜を形成し、該第2の膜の上に前記第1の膜を形成する工程を含み、
前記工程(n)の後に、前記第1の膜をハードマスクとして前記第2の膜をエッチングする工程を含む請求項5に記載の半導体装置の製造方法。 - 前記混合ガスがO2ガスを含み、前記工程(m)が、エッチングの途中に、O2ガスの流量に対するSO2ガスの流量の比を増加させる工程を含む請求項5または6に記載の半導体装置の製造方法。
- 前記工程(m)において、前記反射防止膜の全厚さ分がエッチングされるのに必要な時間が経過した時点で、SO2ガスの流量比を増加させる請求項7に記載の半導体装置の製造方法。
- 基板上に、感光性レジスト材料を塗布し、露光及び現像を行って、レジストパターンを形成する工程と、
He、Ne、Ar、Xe、Kr、CO、CO2、及びN2からなる群より選択された少なくとも1つの第1のガスと、前記感光性レジスト材料と反応してイオンを含むポリマを形成する第2のガスとの混合ガスのプラズマにより、前記レジストパターンの側面及び上面の表層部をエッチングする工程と
を有する微細パターンの作製方法。 - 半導体基板の上に、第1の膜を形成する工程と、
前記第1の膜の上に、有機物からなる反射防止膜を形成する工程と、
前記反射防止膜の上に、感光性レジスト材料からなるレジスト膜を形成する工程と、
前記レジスト膜を露光し、現像して、レジストパターンを形成する工程と、
He、Ne、Ar、Xe、Kr、CO、CO2、及びN2からなる群より選択された少なくとも1つの第1のガスと、前記感光性レジスト材料と反応してイオンを含むポリマを形成する第2のガスとを含む混合ガスのプラズマにより、前記レジストパターンの側面及び上面の表層部をエッチングすると共に、該レジストパターンをマスクとして前記反射防止膜をパターニングする工程と、
表層部がエッチングされた前記レジストパターン及びパターニングされた前記反射防止膜をマスクとして、前記第1の膜をエッチングする工程と、
前記レジストパターン及び前記反射防止膜を除去する工程と
を有する半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002312941A JP4034164B2 (ja) | 2002-10-28 | 2002-10-28 | 微細パターンの作製方法及び半導体装置の製造方法 |
US10/692,722 US7670759B2 (en) | 2002-10-28 | 2003-10-27 | Micro pattern forming method and semiconductor device manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002312941A JP4034164B2 (ja) | 2002-10-28 | 2002-10-28 | 微細パターンの作製方法及び半導体装置の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007217253A Division JP4614995B2 (ja) | 2007-08-23 | 2007-08-23 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004152784A true JP2004152784A (ja) | 2004-05-27 |
JP4034164B2 JP4034164B2 (ja) | 2008-01-16 |
Family
ID=32457694
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002312941A Expired - Fee Related JP4034164B2 (ja) | 2002-10-28 | 2002-10-28 | 微細パターンの作製方法及び半導体装置の製造方法 |
Country Status (2)
Country | Link |
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US (1) | US7670759B2 (ja) |
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US9941155B2 (en) | 2007-12-18 | 2018-04-10 | Micron Technology, Inc. | Methods for isolating portions of a loop of pitch-multiplied material and related structures |
US9666695B2 (en) | 2007-12-18 | 2017-05-30 | Micron Technology, Inc. | Methods for isolating portions of a loop of pitch-multiplied material and related structures |
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Also Published As
Publication number | Publication date |
---|---|
US20040157169A1 (en) | 2004-08-12 |
US7670759B2 (en) | 2010-03-02 |
JP4034164B2 (ja) | 2008-01-16 |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A02 | Decision of refusal |
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A521 | Written amendment |
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A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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S111 | Request for change of ownership or part of ownership |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S531 | Written request for registration of change of domicile |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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