JP2007110112A - 炭素含有膜エッチング方法及びこれを利用した半導体素子の製造方法 - Google Patents

炭素含有膜エッチング方法及びこれを利用した半導体素子の製造方法 Download PDF

Info

Publication number
JP2007110112A
JP2007110112A JP2006272137A JP2006272137A JP2007110112A JP 2007110112 A JP2007110112 A JP 2007110112A JP 2006272137 A JP2006272137 A JP 2006272137A JP 2006272137 A JP2006272137 A JP 2006272137A JP 2007110112 A JP2007110112 A JP 2007110112A
Authority
JP
Japan
Prior art keywords
carbon
containing film
gas
etching
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006272137A
Other languages
English (en)
Other versions
JP2007110112A5 (ja
JP5122106B2 (ja
Inventor
根熙 ▲ペ▼
Keun-Hee Bai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2007110112A publication Critical patent/JP2007110112A/ja
Publication of JP2007110112A5 publication Critical patent/JP2007110112A5/ja
Application granted granted Critical
Publication of JP5122106B2 publication Critical patent/JP5122106B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/0206Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02115Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/3146Carbon layers, e.g. diamond-like layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】炭素含有膜エッチング方法及びこれを利用した半導体素子の製造方法を提供する。
【解決手段】炭素含有膜上に炭素含有膜の上面を一部露出させるマスクパターンを形成し、マスクパターンをエッチングマスクとして利用して、O、及びSi含有ガスからなる混合ガスのプラズマによって炭素含有膜を異方性エッチングする炭素含有膜エッチング方法である。これにより、高密度セルアレイ領域で互いに隣接した2個のコンタクトホールの間隔が数十nmまたはそれ以下のレベルに小さくなっても、コンタクトホールが互いに良好に分離して隣接した単位セル間の短絡が防止される。
【選択図】図2C

Description

本発明は、半導体素子製造のためのエッチング方法及びこれを利用した半導体素子の製造方法に係り、特に、新しいエッチングガスを利用する炭素含有膜エッチング方法及びこれを利用した半導体素子の製造方法に関する。
半導体素子の集積度が向上してフィーチャーサイズが縮小するにつれて、素子の水平方向サイズは縮小し、垂直方向サイズは増加しつつある。その結果、単位素子及びこれらを電気的に連結させるためのコンタクトの高さが増大し、それによって、コンタクトホールのアスペクト比が高まっている。このように高まったアスペクト比を有するパターンを形成するためのエッチング工程においては、エッチングされる膜厚は厚くなり、フォトレジストパターンの高さによるエッチング工程マージンも不足している。これにより、微細パターン形成のためのエッチング工程時のフォトレジスト膜の厚さは、次第に薄くなっている。薄くなった厚さを有するフォトレジストパターンから引き起こされる問題を克服するために、エッチングマスクとしてACL(amorphous carbon layer)を導入する技術が開発されている(例えば、特許文献1)。
ACLを導入したエッチングマスクを利用するに当って、サブミクロン以下の高集積化された半導体素子の微細パターンを形成するために、通常、基板上の被エッチング膜上にACL、キャッピング層、及びフォトレジスト膜を順次に積層した多層構造を利用したエッチングマスクが使われる。この場合、露光及び現像工程を通じて形成されたフォトレジストパターンは、反射防止膜及びキャッピング層に転写されてキャッピング層パターンを形成し、これをエッチングマスクとして使用してACLをエッチングして、前記キャッピング層パターンをACLに転写してACLパターンを形成する。このように形成されたACLパターンは、最終的に基板上の被エッチング膜をエッチングするためのエッチングマスクとして利用される。前記被エッチング膜がエッチングされた後、ACLパターンの残留物及びエッチング副産物は、アッシング及びストリップ工程によって除去される。
前記のように多層構造のエッチングマスクを利用するに当って、ACLは、主成分が炭素であるので、これをエッチングするために、一般的にO、N、またはこれらの組み合わせからなるエッチングガスを利用する。ACLとフォトレジスト膜との間に介在するキャッピング層は、ACLエッチングガスとして使われるO、Nのような成分に対して耐エッチング性が高く、低温蒸着が可能な物質、例えばSiONまたはSiOからなる。
しかし、半導体素子の集積度が持続的に高まり、単位素子の幅も次第に縮小することによって、フォトレジスト膜の厚さもさらに縮小しており、それに比例してキャッピング層の厚さも縮小しつつある。このように薄くなったキャッピング層をエッチングマスクとして使用してACLをエッチングする時、キャッピング層とACL膜とのエッチング選択比が最終エッチングマスクとして使われるACLパターンで良好な側壁プロファイルを得るのに重要な変数として作用する。特に、プラズマ方式によってACLをエッチングする時、イオンによってキャッピング層がスパッタリングされ、それによってキャッピング層の耐エッチング性が低下する現象が発生する。
従来技術では、薄くなった厚さを有するキャッピング層をエッチングマスクとして利用してACLをエッチングする時、キャッピング層の耐エッチング性を向上させるための方法としてフルオロカーボン系ガスを注入して、キャッピング層上に炭素系ポリマーを積み重ねた。しかし、ACLは、炭素が主成分であるので、炭素のエッチングに必要なN、Oのようなエッチングガスを使用しなければならない。したがって、フルオロカーボン系ガスを使用するACLエッチング工程では、キャッピング層上に炭素系ポリマーが蒸着され難く、その結果、ACLとキャッピング層との間に所望のエッチング選択比を確保することが困難である。
また、フォトリソグラフィ工程の解像限界を超えるサイズの微細パターン、例えばコンタクトホールパターンを形成するためには、通常、前記コンタクトホールの形成に必要なエッチングマスクによって限定されるホール形状は、その底部CD(critical dimension)がホールの入口である上部より小さく形成されることが要求される。したがって、ACLのエッチングによって得られるACLパターンは、その側壁プロファイルがホールの底部CDを減少させる方向に傾斜して形成されなければならない。このように傾斜した側壁プロファイルを得るためには、ACLのエッチング過程でエッチングによって得られるホールの側壁にエッチングマスクとして作用されるポリマーが蒸着されなければならない。しかし、前記従来技術によるエッチング条件下では、ポリマー蒸着を利用した傾斜エッチングが困難である。
米国特許公開第2004/0079726A1号公報
本発明は、前記従来技術での問題点を解決するためのものであって、微細パターン形成のためのエッチング工程時、ACLのような炭素含有膜とそのエッチングマスクとして使われるキャッピング層との間に十分なエッチング選択比を確保し、かつ炭素含有膜エッチングによって得られる炭素含有膜パターンにおいて、ホールの入口である上部より小さな底部CDを有する傾斜した側壁プロファイルのコンタクトホールを形成しうる炭素含有膜エッチング方法を提供することである。
本発明の他の目的は、高集積化された半導体素子のコンタクト形成に必要な高いアスペクト比を有するコンタクトホールを形成するに当って、隣接したコンタクトホール間の間隔が数十nmまたはそれ以下のレベルに非常に狭くても、コンタクトホール形成のためのエッチング時に隣接したコンタクトホールが互いにオープンされて、隣接したコンタクト間の短絡を引き起こす現象を防止するように、十分な耐エッチング性を有するエッチングマスクを利用してコンタクトホールを形成しうる半導体素子の製造方法を提供することである。
前記目的を達成するために、本発明による炭素含有膜エッチング方法では、炭素含有膜上に前記炭素含有膜の上面を一部露出させるマスクパターンを形成する。前記マスクパターンをエッチングマスクとして利用して、O、及びSi含有ガスからなる混合ガスのプラズマによって、前記炭素含有膜を異方性エッチングして炭素含有膜パターンを形成する。
前記他の目的を達成するために、本発明による半導体素子の製造方法では、半導体基板上に層間絶縁膜を形成する。前記層間絶縁膜上に炭素含有膜を形成する。前記炭素含有膜上にキャッピング層を形成する。フォトリソグラフィ工程を利用して、前記キャッピング層をパターニングして、前記炭素含有膜の上面を一部露出させるキャッピング層パターンを形成する。前記キャッピング層パターンをエッチングマスクとして、O、及びSi含有ガスからなる混合ガスのプラズマによって前記炭素含有膜を異方性エッチングして、炭素含有膜パターンを形成する。前記炭素含有膜パターンをエッチングマスクとして、前記層間絶縁膜を異方性エッチングして、前記層間絶縁膜を貫通するコンタクトホールを形成する。
前記Si含有ガスは、SiF、SiCl、SiH、及びSiCl(x+y=4)からなる群から選択されるいずれか一つ、またはその組み合わせからなりうる。
前記混合ガスがO、及びSi含有ガスのみからなる場合、前記混合ガスは、その総量を基準に50〜95体積%のOと、5〜50体積%のSi含有ガスからなることが望ましい。
前記混合ガスは、N及び非活性ガスのうちから選択される少なくとも一つの物質をさらに含みうる。この場合、前記混合ガスは、前記混合ガスの総量を基準に20〜95体積%のOと、前記混合ガスの総量を基準に5〜50体積%のSi含有ガスと、前記Oの総量を基準に0〜100体積%のNと、前記Oの総量を基準に0〜50体積%の非活性ガスとからなりうる。但し、N及び非活性ガスの含有量が同時に0ではない。
本発明によれば、エッチングマスクとして使われる炭素含有膜を異方性エッチングするために、O、及びSi含有ガスからなる混合ガスのプラズマを利用することによって、炭素含有膜エッチング時に、エッチングマスクとして使われるキャッピング層パターン上にエッチング副産物であるSi系ポリマー副産物層が形成される。これによって、キャッピング層パターンが保護されて、キャッピング層パターンと炭素含有膜との間に十分なエッチング選択比を確保することができる。また、炭素含有膜エッチングによって得られるホールの入口の上部より底部CDをさらに小さくエッチングすることが可能である。したがって、本発明は、高集積化された半導体素子のコンタクト形成に必要な高いアスペクト比を有するコンタクトホールを形成するのに特に有利に適用されうる。
本発明では、高集積化された半導体素子の微細パターン形成のためのエッチング工程時、エッチングマスクとして使われる炭素含有膜を異方性エッチングするために、O、及びSi含有ガスからなる混合ガスのプラズマを利用する。かかる条件で前記炭素含有膜をエッチングすることによって、前記炭素含有膜エッチング時にエッチングマスクとして使われるキャッピング層パターン上にエッチング副産物であるSi系ポリマー副産物層が形成され、このポリマー副産物層によって、前記キャッピング層パターンが保護されて、キャッピング層パターンと炭素含有膜との間に十分なエッチング選択比を確保することができる。また、前記炭素含有膜がエッチングされる間に、Si系ポリマー副産物層が炭素含有膜パターンの側壁にも蒸着され、このように炭素含有膜側壁に蒸着されたポリマー副産物層は、後続のエッチング過程でエッチングマスクの役割を行って、結果的に得られるホールの底部CDを減らすことができる。
したがって、本発明は、高集積化された半導体素子のコンタクト形成に必要な高いアスペクト比を有するコンタクトホールの形成に特に有利に適用され、隣接したコンタクトホール間の間隔が数十nmまたはそれ以下のレベルに非常に狭くても、コンタクトホール形成のためのエッチング時、隣接したコンタクトホールが互いにオープンされて隣接したコンタクト間の短絡を引き起こす現象を防止できる。また、十分な耐エッチング性を有するエッチングマスクを利用して炭素含有膜をエッチングし、それから得られた炭素含有膜パターンをエッチングマスクとして利用して被エッチング膜をエッチングすることによって、所望の形状のコンタクトホールを安定的に形成することができる。
図1は、本発明の望ましい実施形態による半導体素子の製造方法が有利に適用されうる例示的な半導体素子の要部レイアウトである。
図1には、NAND型フラッシュメモリ素子を構成するセルブロックの一部レイアウトが例示されており、そのうちでも特に、ビットラインBLに連結されるダイレクトコンタクトDCの配置が例示されている。最近要求されるデザインルールでは、前記ダイレクトコンタクトDCは、互いに数十nm、例えば20〜40nmの間隔で配置される。本発明では、ACLをエッチングマスクとして利用して、前記のように狭い間隔をおいて配置されるパターンを形成する方法を提供する。
図2Aないし図2Dは、本発明の望ましい実施形態による半導体素子の製造方法を説明するために工程順序によって示した断面図である。図2Aないし図2Dは、半導体基板上に、図1に例示されたようにダイレクトコンタクトDCを形成する工程を例として説明するために、図1のII−II'線の断面に対応する部分の断面図を工程順序に従って示した。
まず、図2Aを参照すれば、半導体基板100上に被エッチング膜である層間絶縁膜110を形成する。前記層間絶縁膜110は、例えば酸化膜、窒化膜またはこれらの組み合わせからなりうる。前記層間絶縁膜110は、例えば約5,000〜15,000Åの厚さに形成されうる。
前記層間絶縁膜110上に炭素含有膜120を形成する。前記炭素含有膜120は、炭素及び水素からなる膜、または炭素、水素、及び酸素からなる膜から構成されうる。例えば、前記炭素含有膜120は、APF(商品名、AMAT社製、“ACL”と称する)、SiLK(商品名、Dow Chemical社製)、NCP(商品名、ASM社製)、AHM(商品名、Novellous社製)などからなりうる。前記炭素含有膜120の厚さは、被エッチング膜の前記層間絶縁膜110の厚さを考慮して決定され、例えば1,000〜2,000Åの厚さに形成されうる。
前記炭素含有膜120上にキャッピング層130を形成する。前記キャッピング層130は、前記炭素含有膜120をエッチングする時に、エッチングマスクとして使用するために形成するものであって、低温蒸着、例えば、約400℃以下の温度で蒸着可能な膜からなることが望ましい。例えば、前記キャッピング層130は、SiON、PE(plasma−enhanced)酸化膜、TEOS(tetraethyl orthosilicate)、ALD(atomic layer deposition)によって形成された酸化膜、Si、SiGe、またはこれらの組み合わせからなりうる。キャッピング層130の厚さは、その上に形成されるフォトレジスト膜の厚さによって決定される。例えば、前記キャッピング層130は、約300〜500Åの厚さに形成されうる。
前記キャッピング層130上に有機反射防止膜140及びフォトレジストパターン150を順次に形成する。前記有機反射防止膜140は、例えば、約300〜500Åの厚さに形成され、場合によっては省略可能である。
前記フォトレジストパターン150は、使われる光源によってKrF用、ArF用、またはF用のフォトレジスト物質からなり、これに制限されるものではない。
図2Bを参照すれば、前記フォトレジストパターン150をエッチングマスクとして、前記有機反射防止膜140及びキャッピング層130を順次に異方性乾式エッチングして、有機反射防止膜パターン140a及びキャッピング層パターン130aを形成する。このエッチング過程中に前記フォトレジストパターン150の一部または全部が除去されうる。
図2Cを参照すれば、前記キャッピング層パターン130aをエッチングマスクとして、プラズマエッチング工程によって前記炭素含有膜120を異方性エッチングして、ホール120hを限定する炭素含有膜パターン120aを形成する。この過程中に、前記有機反射防止膜140は除去されうる。または、前記有機反射防止膜140は、前記炭素含有膜パターン120aの形成のためのエッチング工程前または後に別途の工程によって除去されることもある。
前記炭素含有膜パターン120aの形成のためのプラズマエッチング工程は、ICP(inductively coupled plasma)方式または二重周波数CCP(dual frequency capacitively coupled plasma)方式のプラズマエッチング設備を利用して行なわれる。この時、エッチングガスとしてO、及びSi含有ガスからなる混合ガス160を使用する。
本発明の例示的な実施形態において、前記Si含有ガスは、SiF、SiCl、SiH、及びSiCl(x+y=4)からなる群から選択されるいずれか一つ、またはその組み合わせからなりうる。前記混合ガス160がO、及びSi含有ガスのみからなる場合、前記混合ガス160は、その総量を基準に約50〜95体積%のOと、約5〜50体積%のSi含有ガスとからなりうる。
このように、前記キャッピング層パターン130aをエッチングマスクとして、炭素含有膜120をエッチングするに当って、Oと共にSi含有ガスを使用することによって、前記キャッピング層パターン130aと炭素含有膜120とのエッチング選択比を高めることができ、前記ホール120hの底部B CDを効果的に縮小させることができる。すなわち、図2Cに概略的なメカニズムを例示したように、前記炭素含有膜120をエッチングするために、Si含有ガスが含まれた混合ガス160を使用すれば、Si含有ガスから解離して生じたSi含有物質、例えば、SiFを使用した場合には、SiFから解離して生じたSiのようなラジカル及びイオンが前記キャッピング層パターン130aの表面に蒸着されて、Si(x,y,zはそれぞれ定数)のようなポリマー副産物層170を形成して、前記キャッピング層パターン130aをパッシベーションすると共に、前記キャッピング層パターン130aと炭素含有膜120とのエッチング選択比を向上させる役割を行う。図2Cには、便宜上前記ポリマー副産物層170にSi原子及びO原子のみを表示したが、本発明はこれに限定されるものではない。また、SiのようなSi含有ガスのラジカル及びイオンは、前記炭素含有膜120のエッチングが進んでホール120hが形成される間、前記ホール120hの側壁にSiのようなポリマー副産物層170が形成されてパッシベーション膜を形成し、このパッシベーション膜は、前記ホール120hの形成のためのエッチング工程が終了するまでエッチングマスクの役割を行って、前記ホール120hの入口側CDより底部B CDを縮小できる。
本発明者によって行なわれた実験結果によれば、前記ホール120hの底部Bでは、Si含有ガスから解離された前記Siのようなラジカル及びイオンから形成されるポリマー副産物層170の形成は観察されなかった。この理由は、Siのようなラジカル及びイオンは、前記ホール120hの底部Bまで到達することはできるが、前記ホール120hの底部B付近まで到達すれば、ホール120hの入口側の上部に比べてそのフラックス(flux)が少ないだけでなく、ホール120hの側壁にさらに蒸着されて、ホール120hの底に行くほどフラックス減少量が大きくなるためであると推定される。
本発明の他の例示的な実施形態において、前記混合ガス160は、O、及びSi含有ガスと、N及び非活性ガスのうちから選択される少なくとも一つの物質をさらに含みうる。この場合、前記混合ガス160は、前記混合ガス160の総量を基準に約20〜95体積%のOと、前記混合ガス160の総量を基準に約5〜50体積%のSi含有ガスと、前記混合ガス160内のOの総量を基準に約0〜100体積%のNと、前記混合ガス160内のOの総量を基準に約0〜50体積%の非活性ガスとからなりうる。この場合、N及び非活性ガスの含有量が同時に0ではない。Nガスは、前記炭素含有膜120に対してOよりは低いエッチング率を提供するが、前記炭素含有膜120がエッチングされながらホール120h内に露出される前記炭素含有膜パターン120aの側壁をパッシベーションする役割を行うことで、異方性エッチング特性を向上させると共に、前記ホール120hの底部CDを減らすのに役立つ。前記非活性ガスは、異方性乾式エッチング特性を向上させながらプラズマ雰囲気を安定化させる役割を行う。前記非活性ガスは、Ar、He、Xe、及びKrからなる群から選択されるいずれか一つでありうる。
本発明のさらに他の例示的な実施形態において、前記混合ガス160は、CF、C、C、C、C、CのようなC系列のガスをさらに含んでもよい。前記C系列のガスは、前記炭素含有膜120のエッチング率を高めるために必要に応じて追加するものであって、その量は、前記混合ガス160総量を基準に10体積%を超えない範囲内で使用する。
また、前記炭素含有膜パターン120によって限定されるホール120hで良好な側壁プロファイルを得るための異方性エッチング条件を最適に設定するために、エッチング設備内で前記半導体基板100側のRFバイアスパワーの大きさを適切に制御する必要がある。
図2Dを参照すれば、前記ポリマー副産物層170を除去する。このために、例えば、CF及びArの混合ガス、またはCl及びArの混合ガスを使用するエッチング工程を利用しうる。
その後、前記炭素含有膜パターン120aをエッチングマスクとして前記層間絶縁膜110を異方性エッチングして、ダイレクトコンタクトホール(DCH)を限定する層間絶縁膜パターン110aを形成する。この過程で、前記キャッピング層パターン130aは除去されうる。または、前記キャッピング層パターン130aは、前記ダイレクトコンタクトホール(DCH)の形成のためのエッチング工程前または後に別途の工程によって除去されてもよい。
本例では、層間絶縁膜110にダイレクトコンタクトホール(DCH)を形成するために、炭素含有膜パターン120a及びキャッピング層パターン130aを利用する方法について例示したが、本発明はこれに限定されるものではない。すなわち、本発明の基本思想によれば、層間絶縁膜のエッチング時のみならず、半導体素子に必要な他の膜質、例えばポリシリコン層、絶縁層、導電層などの多様な物質膜のエッチングのために、炭素含有膜パターン120aをエッチングマスクとして利用する場合であれば、いずれの場合でも同一に適用されうるということは、当業者であれば理解できるであろう。
本発明の方法によってキャッピング層パターンをエッチングマスクとして、炭素含有膜をエッチングするに当って、エッチングガスの含有量による炭素含有膜のエッチング特性を評価するために、次のように実験用サンプルを準備した。まず、半導体基板上の層間絶縁膜上にACLを約1500Åの厚さに形成した後、その上にSiONからなるキャッピング層を約260Åの厚さに形成した。そして、前記キャッピング層上に有機反射防止膜及びフォトレジスト膜をそれぞれ約380Å及び1600Åの厚さに形成した。通常の方法でフォトレジスト膜をパターニングしてフォトレジストパターンを形成し、そのパターンを前記キャッピング層に転写してキャッピング層パターンを形成した。その後、デュアルプラズマCCP方式のプラズマエッチング設備で、前記キャッピング層パターンをエッチングマスクとして前記ACLをエッチングした。エッチング条件として、工程温度(基板側温度)は約30℃であり、工程圧力は約15mTであった。そして、エッチングガスとしてO、SiF、N、及びArの混合ガスを使用した。この時、O、SiF、N、及びArの流量をそれぞれ40sccm、20sccm、20sccm、及び20sccmとした。エッチング時間は約90秒であった。
図3A及び図3Bは、それぞれ前記のような方法によって、キャッピング層パターンをエッチングマスクとして炭素含有膜をエッチングした例の結果物を示す断面SEMイメージ及び斜線方向から見た平面SEMイメージである。
図3A及び図3Bにおいて、ACLパターン310と、その上に残っているキャッピング層パターン320と、Si系ポリマーと推定されるポリマー副産物層330とを見ることができる。また、図3Aに示された前記ACLパターン310の幅は、約80nmであった。
図4A及び図4Bは、エッチング時間を1800秒に設定したことを除いて、図3A及び図3Bの場合と同じ条件で評価した例の結果物を示す断面SEMイメージ及び斜線方向から見た平面SEMイメージである。
図4A及び図4Bにおいて、図3A及び図3Bの場合と同様にACLパターン410と、その上に残っているキャッピング層パターン420と、Si系ポリマーと推定されるポリマー副産物層430とを見ることができる。但し、図3A及び図3Bとの差異点は、前記ACLパターン410の側壁プロファイルの傾斜度が大きくなって、ホールの底部CDが図3A及び図3Bの場合よりさらに小さくなり、前記キャッピング層パターン420上に残っているポリマー副産物層430の厚さがさらに厚くなった。このような結果から、ACLのエッチング時にエッチング時間を調節することによって、ポリマーによるパッシベーション効果を所望の程度で調節でき、その結果、所望の側壁傾斜度及び底部CDを有するホールを限定するACLパターンを形成することが可能であるということが分かる。かかる側壁傾斜度及び底部CD制御効果は、エッチング時間によってのみ制御されるのではなく、Si含有ガスの流量比を調節する方法によっても同じ効果を得ることができる。
図5A及び図5Bは、本発明による方法との比較のために実施した実験例の結果物を示す断面SEMイメージ及び斜線方向から見た平面SEMイメージである。
図5A及び図5Bは、エッチングガスとしてO、N、及びArの混合ガスを使用し、ここでO、N、及びArの流量をそれぞれ40sccm、20sccm、及び20sccmとしたことを除いて、図3A及び図3Bの場合と同じ方法で実験した結果を示す。
図5A及び図5Bに示したように、ACLパターン510上には、キャッピング層パターン520の一部のみ残っていて、ACLのエッチング時にエッチングマスクの役割を十分に行えず、その結果、図5Bに示したように、互いに隣接しているホールが分離されずに部分的に連結されている。
すなわち、図5A及び図5Bに示す例のように、エッチングガスとしてSiFを添加しない混合ガスを使用してACLをエッチングした場合には、キャッピング層として使われたSiON膜の損傷(erosion)が大きく起こる。しかし、図3A及び図3Bと図4A及び図4Bとに示す例のように、SiFを添加したエッチングガスを使用してACLをエッチングした場合には、SiFによるパッシベーション効果によってキャッピング層パターンのエッチング率が遅くなり、キャッピング層として使われたSiON膜の損傷が著しく抑制される。また、図4A及び図4Bに示す例のように、SiFを添加したエッチングガスを使用してACLをエッチングした場合には、エッチング時間を延長させてもSiON膜に悪影響がないのみならず、むしろSiのようなポリマー残留物層によってSiON膜及びACLパターンの側壁がパッシベーションされてSiON膜の損傷を防止し、ACLパターンによって限定されるホールの底部CDを減らす効果を示す。
以上、本発明を望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想及び範囲内で当業者によって多様な変形及び変更が可能である。
本発明による半導体素子の微細パターン形成方法は、大規模、高集積の半導体回路素子を製造するのに有用に適用されうる。
本発明の望ましい実施形態による半導体素子の製造方法が有利に適用されうる例示的な半導体素子の要部レイアウトである。 本発明の望ましい実施形態による半導体素子の製造方法を説明するために工程順序によって示した断面図である。 本発明の望ましい実施形態による半導体素子の製造方法を説明するために工程順序によって示した断面図である。 本発明の望ましい実施形態による半導体素子の製造方法を説明するために工程順序によって示した断面図である。 本発明の望ましい実施形態による半導体素子の製造方法を説明するために工程順序によって示した断面図である。 本発明の一例による半導体素子の製造方法によって、キャッピング層パターンをエッチングマスクとして炭素含有膜をエッチングした例の結果物を示す断面SEMイメージである。 本発明の一例による半導体素子の製造方法によって、キャッピング層パターンをエッチングマスクとして炭素含有膜をエッチングした例の結果物を示す斜線方向から見た平面SEMイメージである。 本発明の他の例による半導体素子の製造方法によって、キャッピング層パターンをエッチングマスクとして炭素含有膜をエッチングした例の結果物を示す断面SEMイメージである。 本発明の他の例による半導体素子の製造方法によって、キャッピング層パターンをエッチングマスクとして炭素含有膜をエッチングした例の結果物を示す斜線方向から見た平面SEMイメージである。 従来技術による方法によってキャッピング層パターンをエッチングマスクとして、炭素含有膜をエッチングした例の結果物を示す断面SEMイメージである。 従来技術による方法によってキャッピング層パターンをエッチングマスクとして、炭素含有膜をエッチングした例の結果物を示す斜線方向から見た平面SEMイメージである。
符号の説明
100 半導体基板
110 層間絶縁膜
110a 層間絶縁膜パターン
120 炭素含有膜
120a 炭素含有膜パターン
120h ホール
130 キャッピング層
130a、320、420 キャッピング層パターン
140 有機反射防止膜
140a 有機反射防止膜パターン
150 フォトレジストパターン
160 混合ガス
170、330、430 ポリマー副産物層
310、410 ACLパターン
B 底部

Claims (23)

  1. 炭素含有膜上に前記炭素含有膜の上面を一部露出させるマスクパターンを形成する段階と、
    前記マスクパターンをエッチングマスクとして利用して、O、及びSi含有ガスからなる混合ガスのプラズマによって前記炭素含有膜を異方性エッチングして、炭素含有膜パターンを形成する段階とを含むことを特徴とする炭素含有膜エッチング方法。
  2. 前記Si含有ガスは、SiF、SiCl、SiH、及びSiCl(x+y=4)からなる群から選択されるいずれか一つ、またはその組み合わせからなることを特徴とする請求項1に記載の炭素含有膜エッチング方法。
  3. 前記混合ガスは、その総量を基準に50〜95体積%のOと、5〜50体積%のSi含有ガスからなることを特徴とする請求項1に記載の炭素含有膜エッチング方法。
  4. 前記混合ガスは、N及び非活性ガスのうちから選択される少なくとも一つの物質をさらに含むことを特徴とする請求項1に記載の炭素含有膜エッチング方法。
  5. 前記混合ガスは、前記混合ガスの総量を基準に20〜95体積%のOと、前記混合ガスの総量を基準に5〜50体積%のSi含有ガスと、前記Oの総量を基準に0〜100体積%のNと、前記Oの総量を基準に0〜50体積%の非活性ガスとからなること(但し、N及び非活性ガスの含有量が同時に0ではない)を特徴とする請求項4に記載の炭素含有膜エッチング方法。
  6. 前記非活性ガスは、Ar、He、Xe、及びKrからなる群から選択されるいずれか一つであることを特徴とする請求項4に記載の炭素含有膜エッチング方法。
  7. 前記混合ガスは、C(x,yはそれぞれ定数)系ガスをさらに含むことを特徴とする請求項1に記載の炭素含有膜エッチング方法。
  8. 前記C系ガスは、前記混合ガスの総量を基準に10体積%未満の量で含まれることを特徴とする請求項7に記載の炭素含有膜エッチング方法。
  9. 前記炭素含有膜は、ACL、SiLK、NCP、及びAHMからなる群から選択されるいずれか一つからなることを特徴とする請求項1に記載の炭素含有膜エッチング方法。
  10. 前記炭素含有膜パターンが形成された後、前記炭素含有膜パターン及び前記マスクパターン上に存在するポリマー副産物を、CF、Cl、またはこれらの組み合わせからなるガスを利用するプラズマエッチング工程によって除去する段階をさらに含むことを特徴とする請求項1に記載の炭素含有膜エッチング方法。
  11. 前記マスクパターンは、シリコン酸化膜、シリコン酸化窒化膜、Si、SiGe、またはこれらの組み合わせからなることを特徴とする請求項1に記載の炭素含有膜エッチング方法。
  12. 半導体基板上に層間絶縁膜を形成する段階と、
    前記層間絶縁膜上に炭素含有膜を形成する段階と、
    前記炭素含有膜上にキャッピング層を形成する段階と、
    フォトリソグラフィ工程を利用して前記キャッピング層をパターニングして、前記炭素含有膜の上面を一部露出させるキャッピング層パターンを形成する段階と、
    前記キャッピング層パターンをエッチングマスクとして、O、及びSi含有ガスからなる混合ガスのプラズマによって、前記炭素含有膜を異方性エッチングして炭素含有膜パターンを形成する段階と、
    前記炭素含有膜パターンをエッチングマスクとして、前記層間絶縁膜を異方性エッチングして、前記層間絶縁膜を貫通するコンタクトホールを形成する段階とを含むことを特徴とする半導体素子の製造方法。
  13. 前記Si含有ガスは、SiF、SiCl、SiH、及びSiCl(x+y=4)からなる群から選択されるいずれか一つ、またはその組み合わせからなることを特徴とする請求項12に記載の半導体素子の製造方法。
  14. 前記混合ガスは、その総量を基準に50〜95体積%のOと、5〜50体積%のSi含有ガスとからなることを特徴とする請求項12に記載の半導体素子の製造方法。
  15. 前記混合ガスは、N及び非活性ガスのうちから選択される少なくとも一つの物質をさらに含むことを特徴とする請求項12に記載の半導体素子の製造方法。
  16. 前記混合ガスは、前記混合ガスの総量を基準に20〜95体積%のOと、前記混合ガスの総量を基準に5〜50体積%のSi含有ガスと、前記Oの総量を基準に0〜100体積%のNと、前記Oの総量を基準に0〜50体積%の非活性ガスとからなること(但し、N及び非活性ガスの含有量が同時に0ではない)を特徴とする請求項15に記載の半導体素子の製造方法。
  17. 前記非活性ガスは、Ar、He、Xe、及びKrからなる群から選択されるいずれか一つであることを特徴とする請求項15に記載の半導体素子の製造方法。
  18. 前記混合ガスは、C系ガスをさらに含むことを特徴とする請求項12に記載の半導体素子の製造方法。
  19. 前記C(x,yはそれぞれ定数)系ガスは、前記混合ガスの総量を基準に10体積%未満の量で含まれることを特徴とする請求項18に記載の半導体素子の製造方法。
  20. 前記炭素含有膜は、ACL、SiLK、NCP、及びAHMからなる群から選択されるいずれか一つからなることを特徴とする請求項12に記載の半導体素子の製造方法。
  21. 前記炭素含有膜パターンが形成された後、前記炭素含有膜パターン及びキャッピング層パターン上に存在するポリマー副産物を、CF、Cl、またはこれらの組み合わせからなるガスを利用するプラズマエッチング工程によって除去する段階をさらに含むことを特徴とする請求項12に記載の半導体素子の製造方法。
  22. 前記キャッピング層は、シリコン酸化膜、シリコン酸化窒化膜、Si、SiGe、またはこれらの組み合わせからなることを特徴とする請求項12に記載の半導体素子の製造方法。
  23. 前記キャッピング層は、SiON、PE酸化膜、TEOS、ALDによって形成された酸化膜、Si、SiGe、またはこれらの組み合わせからなることを特徴とする請求項12に記載の半導体素子の製造方法。
JP2006272137A 2005-10-12 2006-10-03 炭素含有膜エッチング方法及びこれを利用した半導体素子の製造方法 Active JP5122106B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050096164A KR100780944B1 (ko) 2005-10-12 2005-10-12 탄소함유막 식각 방법 및 이를 이용한 반도체 소자의 제조방법
KR10-2005-0096164 2005-10-12

Publications (3)

Publication Number Publication Date
JP2007110112A true JP2007110112A (ja) 2007-04-26
JP2007110112A5 JP2007110112A5 (ja) 2009-11-19
JP5122106B2 JP5122106B2 (ja) 2013-01-16

Family

ID=37911496

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006272137A Active JP5122106B2 (ja) 2005-10-12 2006-10-03 炭素含有膜エッチング方法及びこれを利用した半導体素子の製造方法

Country Status (4)

Country Link
US (1) US7494934B2 (ja)
JP (1) JP5122106B2 (ja)
KR (1) KR100780944B1 (ja)
CN (1) CN100570830C (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010016213A (ja) * 2008-07-04 2010-01-21 Tokyo Electron Ltd プラズマエッチング方法、制御プログラム及びコンピュータ記憶媒体
KR20150079931A (ko) * 2012-11-01 2015-07-08 어플라이드 머티어리얼스, 인코포레이티드 낮은-k 유전 필름을 패턴화시키는 방법
JP2017059822A (ja) * 2015-09-18 2017-03-23 セントラル硝子株式会社 ドライエッチング方法及びドライエッチング剤
KR20180124705A (ko) * 2017-05-11 2018-11-21 주성엔지니어링(주) 기판 처리 방법 및 그를 이용한 유기 발광 소자 제조 방법
KR20190017227A (ko) * 2017-08-10 2019-02-20 삼성전자주식회사 집적회로 소자의 제조 방법
JP2019186572A (ja) * 2016-03-28 2019-10-24 株式会社日立ハイテクノロジーズ プラズマ処理方法
JP2021515988A (ja) * 2018-03-16 2021-06-24 ラム リサーチ コーポレーションLam Research Corporation 誘電体における高アスペクト比フィーチャのプラズマエッチング化学物質

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7517804B2 (en) * 2006-08-31 2009-04-14 Micron Technologies, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
TWI455203B (zh) * 2007-05-03 2014-10-01 Lam Res Corp 開孔之硬遮罩及藉由開孔之硬遮罩施行之蝕刻輪廓控制
KR100950553B1 (ko) * 2007-08-31 2010-03-30 주식회사 하이닉스반도체 반도체 소자의 콘택 형성 방법
JP5226296B2 (ja) * 2007-12-27 2013-07-03 東京エレクトロン株式会社 プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
US8133819B2 (en) 2008-02-21 2012-03-13 Applied Materials, Inc. Plasma etching carbonaceous layers with sulfur-based etchants
JP2010041028A (ja) 2008-07-11 2010-02-18 Tokyo Electron Ltd 基板処理方法
JP2010283213A (ja) * 2009-06-05 2010-12-16 Tokyo Electron Ltd 基板処理方法
TW201304162A (zh) * 2011-05-17 2013-01-16 Intevac Inc 製作太陽能電池背側點接觸的方法
US8916054B2 (en) * 2011-10-26 2014-12-23 International Business Machines Corporation High fidelity patterning employing a fluorohydrocarbon-containing polymer
JP5932599B2 (ja) * 2011-10-31 2016-06-08 株式会社日立ハイテクノロジーズ プラズマエッチング方法
TWI497586B (zh) 2011-10-31 2015-08-21 Hitachi High Tech Corp Plasma etching method
KR20130107628A (ko) 2012-03-22 2013-10-02 삼성디스플레이 주식회사 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법
CN103377991B (zh) * 2012-04-18 2016-02-17 中芯国际集成电路制造(上海)有限公司 沟槽的形成方法
CN104425221B (zh) * 2013-08-28 2017-12-01 中芯国际集成电路制造(上海)有限公司 图形化方法
CN104425222B (zh) * 2013-08-28 2018-09-07 中芯国际集成电路制造(上海)有限公司 图形化方法
KR102362065B1 (ko) 2015-05-27 2022-02-14 삼성전자주식회사 반도체 소자의 제조 방법
JP6907217B2 (ja) * 2016-01-20 2021-07-21 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated 横方向ハードマスク凹部縮小のためのハイブリッドカーボンハードマスク
US10978302B2 (en) 2017-11-29 2021-04-13 Lam Research Corporation Method of improving deposition induced CD imbalance using spatially selective ashing of carbon based film
CN108538712B (zh) * 2018-04-25 2020-08-25 武汉新芯集成电路制造有限公司 接触孔的制造方法
CN111446204B (zh) * 2019-01-17 2024-02-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN114270476A (zh) * 2019-06-24 2022-04-01 朗姆研究公司 选择性碳沉积
JP7321059B2 (ja) * 2019-11-06 2023-08-04 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590224A (ja) * 1991-01-22 1993-04-09 Toshiba Corp 半導体装置の製造方法
JPH10144676A (ja) * 1996-11-14 1998-05-29 Tokyo Electron Ltd 半導体素子の製造方法
JP2002093778A (ja) * 2000-09-11 2002-03-29 Toshiba Corp 有機膜のエッチング方法およびこれを用いた半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960000375B1 (ko) * 1991-01-22 1996-01-05 가부시끼가이샤 도시바 반도체장치의 제조방법
JP3282292B2 (ja) * 1993-06-07 2002-05-13 ソニー株式会社 ドライエッチング方法
US5545579A (en) * 1995-04-04 1996-08-13 Taiwan Semiconductor Manufacturing Company Method of fabricating a sub-quarter micrometer channel field effect transistor having elevated source/drain areas and lightly doped drains
JP2002510878A (ja) 1998-04-02 2002-04-09 アプライド マテリアルズ インコーポレイテッド 低k誘電体をエッチングする方法
US6703265B2 (en) * 2000-08-02 2004-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP3526438B2 (ja) * 2000-09-07 2004-05-17 株式会社日立製作所 試料のエッチング処理方法
US6835663B2 (en) 2002-06-28 2004-12-28 Infineon Technologies Ag Hardmask of amorphous carbon-hydrogen (a-C:H) layers with tunable etch resistivity
US20040079726A1 (en) 2002-07-03 2004-04-29 Advanced Micro Devices, Inc. Method of using an amorphous carbon layer for improved reticle fabrication
KR20040003652A (ko) * 2002-07-03 2004-01-13 주식회사 하이닉스반도체 반도체 소자의 게이트 형성 방법
JP2004031892A (ja) 2002-12-27 2004-01-29 Fujitsu Ltd アモルファスカーボンを用いた半導体装置の製造方法
KR100510558B1 (ko) * 2003-12-13 2005-08-26 삼성전자주식회사 패턴 형성 방법
US7115524B2 (en) * 2004-05-17 2006-10-03 Micron Technology, Inc. Methods of processing a semiconductor substrate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590224A (ja) * 1991-01-22 1993-04-09 Toshiba Corp 半導体装置の製造方法
JPH10144676A (ja) * 1996-11-14 1998-05-29 Tokyo Electron Ltd 半導体素子の製造方法
JP2002093778A (ja) * 2000-09-11 2002-03-29 Toshiba Corp 有機膜のエッチング方法およびこれを用いた半導体装置の製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010016213A (ja) * 2008-07-04 2010-01-21 Tokyo Electron Ltd プラズマエッチング方法、制御プログラム及びコンピュータ記憶媒体
KR20150079931A (ko) * 2012-11-01 2015-07-08 어플라이드 머티어리얼스, 인코포레이티드 낮은-k 유전 필름을 패턴화시키는 방법
KR102164568B1 (ko) * 2012-11-01 2020-10-12 어플라이드 머티어리얼스, 인코포레이티드 낮은-k 유전 필름을 패턴화시키는 방법
JP2017059822A (ja) * 2015-09-18 2017-03-23 セントラル硝子株式会社 ドライエッチング方法及びドライエッチング剤
JP2019186572A (ja) * 2016-03-28 2019-10-24 株式会社日立ハイテクノロジーズ プラズマ処理方法
KR20180124705A (ko) * 2017-05-11 2018-11-21 주성엔지니어링(주) 기판 처리 방법 및 그를 이용한 유기 발광 소자 제조 방법
KR102582762B1 (ko) 2017-05-11 2023-09-25 주성엔지니어링(주) 기판 처리 방법 및 그를 이용한 유기 발광 소자 제조 방법
KR20190017227A (ko) * 2017-08-10 2019-02-20 삼성전자주식회사 집적회로 소자의 제조 방법
KR102372892B1 (ko) 2017-08-10 2022-03-10 삼성전자주식회사 집적회로 소자의 제조 방법
JP2021515988A (ja) * 2018-03-16 2021-06-24 ラム リサーチ コーポレーションLam Research Corporation 誘電体における高アスペクト比フィーチャのプラズマエッチング化学物質
JP7366918B2 (ja) 2018-03-16 2023-10-23 ラム リサーチ コーポレーション 誘電体における高アスペクト比フィーチャのプラズマエッチング化学物質

Also Published As

Publication number Publication date
US7494934B2 (en) 2009-02-24
CN1956154A (zh) 2007-05-02
US20070082483A1 (en) 2007-04-12
CN100570830C (zh) 2009-12-16
JP5122106B2 (ja) 2013-01-16
KR100780944B1 (ko) 2007-12-03
KR20070040633A (ko) 2007-04-17

Similar Documents

Publication Publication Date Title
JP5122106B2 (ja) 炭素含有膜エッチング方法及びこれを利用した半導体素子の製造方法
US9508560B1 (en) SiARC removal with plasma etch and fluorinated wet chemical solution combination
US7291550B2 (en) Method to form a contact hole
US6800550B2 (en) Method for forming t-shaped conductive wires of semiconductor device utilizing notching phenomenon
US8106519B2 (en) Methods for pitch reduction
JP2004096117A (ja) 自己整合型接点用の突出スペーサ
US20090068842A1 (en) Method for forming micropatterns in semiconductor device
US8089153B2 (en) Method for eliminating loading effect using a via plug
WO2022100070A1 (zh) 光刻胶的处理方法及自对准双图案化方法
JP2008218999A (ja) 半導体装置の製造方法
US20080160759A1 (en) Method for fabricating landing plug contact in semiconductor device
TW200824002A (en) Method for fabricating semiconductor device
JP2007096214A (ja) 半導体装置の製造方法
KR100851922B1 (ko) 반도체 소자의 제조방법
US10224414B2 (en) Method for providing a low-k spacer
US20120122310A1 (en) Method of manufacturing semiconductor device
JP2005327873A (ja) 半導体装置及びその製造方法
KR101037690B1 (ko) 반도체소자의 제조방법
JP2005136097A (ja) 半導体装置の製造方法
KR20070000719A (ko) 반도체 소자의 비트라인콘택 형성방법
KR100764452B1 (ko) 반도체 소자 및 이의 제조 방법
KR20080061165A (ko) 반도체 소자의 콘택홀 형성 방법
JP5276824B2 (ja) 半導体装置の製造方法
JP4768732B2 (ja) 半導体装置及びその製造方法、ドライエッチング方法、配線材料の作製方法、並びにエッチング装置
TWI419201B (zh) 圖案化的方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091001

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091001

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100922

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110921

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110927

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111227

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120403

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120801

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20120808

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120925

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121024

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151102

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5122106

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250