JP2017059822A - ドライエッチング方法及びドライエッチング剤 - Google Patents

ドライエッチング方法及びドライエッチング剤 Download PDF

Info

Publication number
JP2017059822A
JP2017059822A JP2016161824A JP2016161824A JP2017059822A JP 2017059822 A JP2017059822 A JP 2017059822A JP 2016161824 A JP2016161824 A JP 2016161824A JP 2016161824 A JP2016161824 A JP 2016161824A JP 2017059822 A JP2017059822 A JP 2017059822A
Authority
JP
Japan
Prior art keywords
dry etching
etching
sih
etching agent
alkylsilane
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016161824A
Other languages
English (en)
Other versions
JP6748354B2 (ja
Inventor
啓之 大森
Noriyuki Omori
啓之 大森
章史 八尾
Akifumi Yao
章史 八尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Central Glass Co Ltd
Original Assignee
Central Glass Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Central Glass Co Ltd filed Critical Central Glass Co Ltd
Publication of JP2017059822A publication Critical patent/JP2017059822A/ja
Application granted granted Critical
Publication of JP6748354B2 publication Critical patent/JP6748354B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09KMATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00Etching, surface-brightening or pickling compositions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

【課題】本発明は、上記の問題点に鑑みてなされたものであり、アモルファスカーボンをエッチングする際に、ボーイングや側壁表面の荒れなどのエッチング形状異常の発生を抑制できるエッチング方法を提供する。
【解決手段】チャンバ内に設置された、アモルファスカーボン膜を有する被処理基板にたいして、少なくとも酸素とアルキルシランを含むドライエッチング剤をプラズマ化して得られるプラズマガスを用いて、無機膜をマスクとして前記アモルファスカーボン膜をプラズマエッチングするドライエッチング方法を用いる。前記アルキルシランが、(CHSi、(CHSiH、(CHSiH及び(CH)SiHからなる群から選ばれる少なくとも1種であることが好ましい。
【選択図】図1

Description

本発明は、有機系ハードマスクとして用いられるアモルファスカーボンのドライエッチング方法などに関する。
今日、半導体製造においては、微細化が進むにつれて、露光によりパターンが形成されてエッチングマスクとして使用されるフォトレジスト層は薄膜化が進行している。しかし、薄膜化したフォトレジスト層では、エッチング対象にパターンを形成するには、エッチング耐性が十分でないことがあった。この問題は、アスペクト比(パターン寸法と深さの比)の大きいパターンを形成する場合により顕著である。そのため、フォトレジスト層のパターンを別の厚い下層部に転写し、下層部をマスクとして被エッチング対象にパターンを形成する、多層レジストプロセスが近年採用されている。
多層レジストプロセスの一例を、図2を用いて説明する。図2に示す被処理基板1において、例えばシリコン系の下地層3に高アスペクト比のホールパターンやラインパターンを形成することを目的とする場合を示している。まず、図2(a)に示すように、基板2の上に、エッチング対象である下地層3を形成し、さらにアモルファスカーボン(a−C)層4、無機中間層5、フォトレジスト層6を順に積層する。次に、図2(b)に示すように、図示しないフォトマスクなどを用いてフォトレジスト層6を露光し、さらに現像を行うことで、フォトレジスト層6に所定の開口パターンを形成する。次に、図2(c)に示すように、フォトレジスト層6をマスクとして無機中間層5をエッチングし、無機中間層5にフォトレジスト層6の開口パターンを転写する。次に、図2(d)に示すように、無機中間層5をマスクとしてa−C層4をエッチングし、a−C層4に、無機中間層5の開口パターン(すなわち、フォトレジスト層6の開口パターン)を転写する。その後、図2(e)に示すように、a−C層4をマスクとして下地層3をエッチングすることで、下地層3に、所定のパターンを形成する。最後に、図2(f)に示すように、a−C層4などのマスクを除去することで、所定のパターンを有する下地層3を得ることができる。そのため、a−C層4、無機中間層5、フォトレジスト6を合わせて多層レジスト膜と呼ばれることがある。
例えば、特許文献1に記載の方法では、多層レジストマスクは上層レジスト膜(図2のフォトレジスト層6に対応)、 無機系中間膜(図2の無機中間層5に対応)、及び下層レジスト膜(図2のa−C層4に対応)からなり、それぞれ異なる工程もしくは、異なるエッチングガスを用いて加工されている。具体的には、上層レジスト膜はリソグラフィ技術により露光されパターニングされる。無機系中間膜は、上記上層レジスト膜をマスクとしてSF及びCHFの混合ガスからなるドライエッチング剤を用いてプラズマエッチングされる。有機膜である下層レジスト膜については、上記無機系中間膜をマスクとして、O、HBr及びNからなる混合ガスを用いてプラズマエッチングされる。
このフォトレジスト層6を構成するフォトレジスト及び無機中間層5を構成するシリコン系材料(SiONが多用される)については、既存の露光装置やドライエッチング装置がそのまま転用可能である。
しかしながら、a−C層4を構成するアモルファスカーボンのエッチング方法には確固たる方法が確立しているとはいえない。
というのも、主たるエッチング剤であるOをプラズマ化させてアモルファスカーボンをエッチングした場合、等方的なエッチングが生じ易く、図3に示すようなサイドエッチが進行し易い。そのため、いわゆるボーイングと呼ばれる丸みを帯びた断面形状となる。図3では、下地層3の上に形成されたa−C層4と、さらに所定の開口部を有する無機中間膜5(無機系ハードマスク)が形成されており、a−C層4をエッチングする際に、等方的なエッチングが生じ、意図する以上にa−C層4が削れてしまい、サイドエッチ7が発生している。
これを防ぐため、アモルファスカーボン層のエッチングには、OにCOS(硫化カルボニル)を添加した、OとCOSの混合ガス(特許文献2)や、OとCOSとClの混合ガス(特許文献3)などが用いられている。
特開2012−15343号公報 特開2011−49360号公報 特開2015−12178号公報 特開平10−242127号公報
前述のように、多層レジスト膜の下層部分を構成するアモルファスカーボン層4のエッチング方法としては、特許文献2や特許文献3に記載されているように、OなどにCOSを添加した混合ガスなどが用いられていた。なお、COSは、特許文献4に記載されているように、元来、有機系の反射防止膜のエッチング工程中にエッチングガスとして使用されているガスであり、エッチング時にレジストマスクの側壁やパターニングされつつある有機系膜の側壁に選択的に堆積して強固な側壁保護膜を形成することができる。
しかしながら、OへのCOSの添加は、厚さ100nm程度の反射防止膜のような比較的膜厚の薄いものであれば、十分な効果が得られたが、下層レジストのように、次工程のエッチング工程に耐えるだけの膜厚、例えば厚さ200nm〜1μm程度、を持たせた場合、サイドエッチの進行がより顕著になり、COSによる側壁保護効果では不十分であった。マスクであるアモルファスカーボン層の寸法ズレは、その後のエッチング工程の寸法ズレに直結するため、アモルファスカーボン層をエッチングする際のボーイング等のエッチング形状異常の発生を抑制するエッチング法が求められていた。
また、COSを添加すると、エッチング中に形成される側壁保護膜の表面が荒れることが多かった。アモルファスカーボン層に形成された開口部の側壁の表面が平滑でないと、アモルファスカーボン層をマスクとして用いるエッチング工程で所望のエッチング形状が得られないと考えられる。
また、特許文献3では、ボーイングの発生の抑制だけでなく、形成された側壁に傾斜(テーパ)をつけることを目的とし、COSだけでなくClを添加しているが、確かにボーイングを抑える効果は認められるものの、塩素がチャンバの構成材料であるAlへの腐食性が強く、これに代わる添加剤が求められていた。
本発明は、上記の問題点に鑑みてなされたものであり、アモルファスカーボン膜を有する被処理基板をチャンバ内に設置し、無機膜をマスクとして前記アモルファスカーボン膜をエッチングして開口パターンを形成する際に、ボーイングや側壁表面の荒れなどのエッチング形状異常の発生を抑制できるエッチング方法を提供することを目的としている。
本発明者等は、上記目的を達成すべく種々検討した結果、Oにアルキルシランを添加した混合ガスでアモルファスカーボンをエッチングすることにより、強固で表面が滑らかな側壁保護膜を形成でき、サイドエッチングを抑えられることを見出した。
すなわち、本発明は、チャンバ内に設置された、アモルファスカーボン膜を有する被処理基板にたいして、少なくとも酸素とアルキルシランを含むドライエッチング剤をプラズマ化して得られるプラズマガスを用いて、無機膜をマスクとして前記アモルファスカーボン膜をプラズマエッチングするドライエッチング方法を提供する。
本発明により、アモルファスカーボンパターンの側壁に側壁保護膜を形成することができ、サイドエッチングを抑制し、寸法ズレを防止でき、さらにその側壁保護膜の表面が平滑であるために、アモルファスカーボンのエッチング時のエッチング形状異常の発生を抑制できるエッチング方法を提供することができる。
(a)実施例2、(b)比較例3にて垂直に設置されたシリコンウエハCのエッチング後の切断面の表面走査型電子顕微鏡画像。 多層レジストプロセスを説明する概略図である。 多層レジスト膜の下層部分を構成するアモルファスカーボン層をエッチングした際に発生する、望ましくない等方性エッチングの概略図である。 実施例・比較例で使用した反応装置の概略図である。
以下、本発明の実施方法について以下に説明する。なお、本発明の範囲は、これらの説明に拘束されることはなく、以下の例示以外についても、本発明の趣旨を損なわない範囲で適宜変更し、実施することができる。
本発明によるドライエッチング方法では、少なくとも酸素とアルキルシランを含むドライエッチング剤を使用し、プラズマエッチングを行うことで、無機膜をマスクとして、アモルファスカーボン層のエッチングを行う。
マスクとして用いられる無機膜としては、Si(シリコン)、SiON(酸化窒化シリコン)、SiN(窒化シリコン)、SiO(酸化シリコン)、SiC(炭化シリコン)、SiOC(炭素添加酸化シリコン)などのシリコン系材料の膜や、金属膜を使用することができる。また、アモルファスカーボン層の成膜方法は特に限定されるものではないが、塗布法やCVD法によって成膜することできる。塗布法の場合には、主にベンゼン環骨格を含む高分子材料を、N−メチルピロリドンやジメチルホルムアミド、ハロゲン化炭化水素などの溶剤に溶解させて得られる溶液を塗布、乾燥することにより得られる。一方、CVD法の場合には、この際の処理ガスとしては、プロピレン(C)、プロピン(C)、プロパン(C)、ブタン(C10)、ブチレン(C)、ブタジエン(C)、アセチレン(C)等の炭化水素ガスや、これらの化合物を主体とするものを用いることができる。また、処理ガスに酸素を含有させてもよい。
アルキルシランとしては、(CHSi、(CHSiH、(CHSiH、及び(CH)SiHからなる群より選ばれる化合物とそれらの混合物が挙げられる。流通状況や入手のし易さを考えると(CHSi又は(CHSiHが特に好ましい。
アルキルシランは、Oと混合しプラズマ化した場合、メチル基はOと反応することによりHOやCOとして除去されるが、Siは、Siの重合膜もしくはその酸化物であるSiO重合膜として、貫通孔の側壁に堆積して保護膜を形成する。そのため、Oのみでは進行してしまうアモルファスカーボンの等方的なエッチングを抑制することができ、選択的なエッチングが可能となる。
アルキルシランの濃度が高すぎるとアモルファスカーボンの表層にも強固な保護膜を形成してしまい、エッチングが進行しにくくなる。そのためアルキルシランの濃度はO流量に対して15体積%以下であることが好ましく、5体積%以下であることがより好ましく、4体積%以下であることがさらに好ましい。一方、低すぎるとアモルファスカーボンの保護効果が得られなくなってしまうため、O流量に対して0.1体積%以上であることが好ましい。
また、十分なアモルファスカーボンのエッチングレートを得るうえで、総流量に対して、O濃度が10体積%以上であることが好ましく、50体積%以上であることがより好ましく、80体積%以上であることがさらに好ましく、90体積%以上であることがさらにより好ましい。また、ドライエッチング剤が、酸素と、アルキルシランのみから構成されてもよい。
また、ドライエッチング剤には、コストを下げつつ取り扱いの安全性を増すことを目的に、不活性ガスを含んでもよい。不活性ガスとしては、アルゴンガス、ヘリウムガス、ネオンガス、クリプトンガス、キセノンガスの希ガス類や、窒素ガスを用いることができる。また、ドライエッチング剤が、酸素と、アルキルシランと、不活性ガスのみから構成されてもよい。
また、ドライエッチング剤には、エッチング速度や選択比を調整するため、さらに公知のガスを添加することができる。添加ガスとして、O、CO、CO、H、NH、NO、NO、硫化カルボニル等が挙げられる。また、ドライエッチング剤が、酸素とアルキルシランと上記添加ガスのみから、又は、酸素とアルキルシランと不活性ガスと上記添加ガスのみから構成されてもよい。
エッチング時には、バイアス電圧が印加されることが好ましく、発生させるバイアス電圧は、層に対して垂直方向に直進性の高いエッチングを行うため、500V以上であることが好ましく、1000V以上であることがより好ましい。バイアス電圧が高ければ高いほどサイドエッチを減少させることが可能であるが、一方、バイアス電圧が10000Vを超えると、基板へのダメージが大きくなり、好ましくない。
エッチングガスに含有されるO、アルキルシラン、不活性ガスは、それぞれ純度99.9%以上のエッチング用高純度品を用いることができる。
エッチングガスに含有されるガス成分についてはそれぞれ独立してチャンバ内に導入してもよく、又は予め混合ガスとして調製した上で、チャンバ内に導入しても構わない。反応チャンバに導入するドライエッチング剤の総流量は、反応チャンバの容積、及び排気部の排気能力により、前記の濃度条件と圧力条件を考慮して適宜選択できる。
エッチングを行う際の圧力は、安定したプラズマを得るため、及びイオンの直進性を高めてサイドエッチを抑制するため、10Pa以下が好ましく、5Pa以下が特に好ましい。一方で、チャンバ内の圧力が低すぎると、電離イオンが少なくなり十分なプラズマ密度が得られなくなることから、0.05Pa以上であることが好ましい。
また、エッチングを行う際の基板温度は50℃以下が好ましく、特に異方性エッチングを行うためには20℃以下とすることが望ましい。50℃を超える高温では、側壁への保護膜の生成量が減少し、等方的にエッチングが進行する傾向が強まり、必要とする加工精度が得られない。
エッチング時間は素子製造プロセスの効率を考慮すると、30分以内であることが好ましい。ここで、エッチング時間とは、チャンバ内にプラズマを発生させ、ドライエッチング剤と試料とを反応させている時間である。
また、本発明のドライエッチング剤を用いたエッチング方法は、容量結合型プラズマ(CCP)エッチング、反応性イオンエッチング(RIE)、誘導結合型プラズマ(ICP)エッチング、電子サイクロトロン共鳴(ECR)プラズマエッチング及びマイクロ波エッチング等の各種エッチング方法に限定されず、行うことができる。
以下に本発明の実施例を比較例とともに挙げるが、本発明は以下の実施例に制限されるものではない。
[実施例1]
(エッチング工程)
図4は、実施例・比較例で用いた反応装置10の概略図である。チャンバ11内には、ウエハを保持する機能を有しステージとしても機能する下部電極14と、上部電極15と、圧力計12が設置されている。また、チャンバ11上部には、ガス導入口16が接続されている。チャンバ11内は圧力を調整可能であると共に、高周波電源(13.56MHz)13によりドライエッチング剤を励起させることができる。これにより、下部電極14上に設置した試料18に対し励起させたドライエッチング剤を接触させ、試料18をエッチングすることができる。ドライエッチング剤を導入した状態で、高周波電源13から高周波電力を印加すると、プラズマ中のイオンと電子の移動速度の差から、上部電極15と下部電極14の間にバイアス電圧と呼ばれる直流電圧が発生させることができるように構成されている。チャンバ11内のガスはガス排出ライン17を経由して排出される。
試料18として、アモルファスカーボン層を有するシリコンウエハA、及び、SiON層を有するシリコンウエハBをステージ上に水平に設置した。また、サイドエッチ量を測定する目的で、アモルファスカーボン層を有するシリコンウエハCをステージと垂直に設置した。アモルファスカーボン層及びSiON層はCVD法により作製した。
ここに、エッチング剤として、O及び(CHSiHをそれぞれ、総流量に対して99.9体積%及び0.1体積%で混合し、合計100sccmとして、流通させ高周波電力を400Wで印加してエッチング剤をプラズマ化させることにより、エッチングを行った。なお、バイアス電圧は500Vである。
シリコンウエハAのアモルファスカーボン層、シリコンウエハBのSiON層、シリコンウエハCのアモルファスカーボン層のエッチング前後の厚さの変化からエッチング速度を求めた。
[実施例2]
エッチング剤として、O及び(CHSiHをそれぞれ、総流量に対して98体積%、2体積%で混合した以外は実施例1と同じ条件でエッチングを行った。
[実施例3]
エッチング剤として、O及び(CHSiHをそれぞれ、総流量に対して96体積%、4体積%で混合した以外は実施例1と同じ条件でエッチングを行った。
[実施例4]
エッチング剤として、O及び(CHSiHをそれぞれ、総流量に対して95体積%、5体積%で混合した以外は実施例1と同じ条件でエッチングを行った。
[実施例5]
エッチング剤として、O及び(CHSiHをそれぞれ、総流量に対して90体積%、10体積%で混合した以外は実施例1と同じ条件でエッチングを行った。
[実施例6]
エッチング剤として、Ar、O及び(CHSiHをそれぞれ、総流量に対して89体積%、10体積%、1体積%で混合した以外は実施例1と同じ条件でエッチングを行った。
[実施例7]
エッチング剤として、O及び(CHSiをそれぞれ、総流量に対して98体積%、2体積%で混合した以外は実施例1と同じ条件でエッチングを行った。
[比較例1]
エッチング剤として、Oのみを使用し、その他の添加ガスを加えなかった以外は実施例1と同じ条件でエッチングを行った。
[比較例2]
エッチング剤として、O及びCOSをそれぞれ、総流量に対して90体積%、10体積%で混合した以外は実施例1と同じ条件でエッチングを行った。
[比較例3]
エッチング剤として、O及びCOSをそれぞれ、総流量に対して80体積%、20体積%で混合した以外は実施例1と同じ条件でエッチングを行った。
[比較例4]
エッチング剤として、O及びCOSをそれぞれ、総流量に対して98体積%、2体積%で混合した以外は実施例1と同じ条件でエッチングを行った。
[比較例5]
エッチング剤として、O及びトリフルオロメタンスルホニルフロリド(CFSOF)をそれぞれ、総流量に対して90体積%、10体積%で混合した以外は実施例1と同じ条件でエッチングを行った。
各実施例・比較例の結果を表1に記載した。表1において、a−Cエッチング速度(縦方向)は、水平に設置したシリコンウエハAのアモルファスカーボン層のエッチング速度であり、SiONエッチング速度はシリコンウエハBのSiON層のエッチング速度であり、a−Cエッチング速度(サイド)は、垂直に設置したシリコンウエハCのアモルファスカーボン層のエッチング速度である。エッチング選択比(a−C/SiON)は、シリコンウエハAのアモルファスカーボン層のエッチング速度とシリコンウエハBのSiON層のエッチング速度の比であり、a−Cエッチング速度比(縦方向/サイドエッチング)は、シリコンウエハAとシリコンウエハCのアモルファスカーボン層のエッチング速度の比である。
実施例1〜7をみると、アルキルシランを含むOガスによりアモルファスカーボンをエッチングすることにより、アルキルシランを含まない比較例1に比べて、サイドエッチング量が抑制されていることがわかる。特に、実施例1〜3では、a−Cエッチング速度比を3以上にすることができた。またEDSによる表面の元素分析を行った結果、アルキルシランを含むOによるエッチング行った場合、シリコン系の化合物がアモルファスカーボン表面に保護膜を形成していることがわかった。
一方で、比較例1においては、Oのみでエッチングを行っており、保護膜を形成する元素種が系内に存在しないため、サイドエッチングが大きく進行している。また、比較例2〜4においては、添加ガスとして用いたCOSがサイドエッチングの抑制に効果を示しているものの、その速度比は3未満にとどまっている。特に、COSを2体積%含む比較例4は、トリメチルシランを2体積%含む実施例2とテトラメチルシランを2体積%含む実施例7に比べてサイドエッチングの抑制は不十分であり、アルキルシランがCOSに比べて、少ない量で十分な側壁保護効果があることが分かる。
比較例5においては、添加剤としてCFSOFを用いており、分子内にFが含まれることから、SiONのエッチングが進行しており、十分な選択性が得られていない。
また、図1は、実施例2と比較例3にて、垂直方向に設置されたシリコンウエハCのエッチング後の切断面のアモルファスカーボン層を斜めから観察した表面走査型電子顕微鏡写真である。写真の上半分はシリコンウエハCの表面であり、写真の下半分はシリコンウエハCの断面である。図1(a)に示すように、アルキルシランを添加した実施例2のアモルファスカーボン層の表面は比較的平滑であったが、図1(b)に示すように、COSガスを添加した比較例3のアモルファスカーボン層の表面にうろこ状の堆積物が多数生成していた。これら堆積物は、COSガスに由来する残渣又は反応生成物であると考えられ、特許文献2でも問題とされていた。したがって、アルキルシランを添加する方が、COSを添加する場合に比べて、エッチング後のアモルファスカーボン表面が滑らかになり、引いてはエッチングにより開口部を設けたアモルファスカーボンをマスクとして、下地層をエッチングする際に良好なエッチング形状が得られると考えられる。
本発明は、半導体製造プロセスにおいて、三次元的に集積された素子への配線形成に有効である。
1 被処理基板
2 基板
3 下地層3
4 a−C層
5 無機中間層
6 フォトレジスト層
7 サイドエッチ
10 反応装置
11 チャンバ
12 圧力計
13 高周波電源
14 下部電極
15 上部電極
16 ガス導入口
17 排ガスライン
18 試料

Claims (15)

  1. チャンバ内に設置された、アモルファスカーボン膜を有する被処理基板に対して、少なくとも酸素とアルキルシランを含むドライエッチング剤をプラズマ化して得られるプラズマガスを用いて、無機膜をマスクとして前記アモルファスカーボン膜をプラズマエッチングするドライエッチング方法。
  2. 前記ドライエッチング剤中に含まれる前記酸素の濃度が、前記ドライエッチング剤の10体積%以上であり、
    前記ドライエッチング剤中の前記アルキルシランの濃度が、前記ドライエッチング剤に含まれる酸素の0.1体積%以上15体積%以下であることを特徴とする請求項1に記載のドライエッチング方法。
  3. 前記アルキルシランが(CHSi、(CHSiH、(CHSiH及び(CH)SiHからなる群から選ばれる少なくとも1種であることを特徴とする請求項1又は2に記載のドライエッチング方法。
  4. 前記ドライエッチング剤が、さらに、N、He、Ne、Ar、Kr及びXeからなる群から選ばれる少なくとも1種の不活性ガスを含むことを特徴とする請求項1〜3のいずれか1項に記載のドライエッチング方法。
  5. 前記プラズマガスにバイアス電圧を印加することを特徴とする請求項1〜4のいずれか1項に記載のドライエッチング方法。
  6. 前記ドライエッチング剤中に含まれる前記酸素の濃度が、前記ドライエッチング剤の80体積%以上であることを特徴とする請求項2に記載のドライエッチング方法。
  7. 前記ドライエッチング剤が前記酸素と前記アルキルシランのみからなり、
    前記ドライエッチング剤中に含まれる前記Oの濃度が、前記ドライエッチング剤の10体積%以上であり、
    前記ドライエッチング剤中の前記アルキルシランの濃度が、前記ドライエッチング剤に含まれるOの0.1体積%以上15体積%以下であり、
    前記アルキルシランが(CHSi、(CHSiH、(CHSiH及び(CH)SiHからなる群から選ばれる少なくとも1種であることを特徴とする請求項1に記載のドライエッチング方法。
  8. 前記ドライエッチング剤中の前記アルキルシランの濃度が、前記ドライエッチング剤に含まれる酸素の0.1体積%以上4体積%以下であることを特徴とする請求項7に記載のドライエッチング方法。
  9. 請求項1に記載のドライエッチング方法に用いられるドライエッチング剤であって、
    (CHSi、(CHSiH、(CHSiH及び(CH)SiHからなる群より選ばれる少なくとも1種のアルキルシランと、酸素と、を含むドライエッチング剤。
  10. さらに、N、He、Ne、Ar、Kr及びXeからなる群から選ばれる少なくとも1種の不活性ガスを含むことを特徴とする請求項9に記載のドライエッチング剤。
  11. 前記アルキルシランが(CHSiHであることを特徴とする請求項9に記載のドライエッチング剤。
  12. 前記ドライエッチング剤が、前記アルキルシランと前記酸素とのみからなることを特徴とする請求項9に記載のドライエッチング剤。
  13. 前記ドライエッチング剤中に含まれる前記酸素の濃度が、前記ドライエッチング剤の10体積%以上であり、
    前記ドライエッチング剤中の前記アルキルシランの濃度が、前記ドライエッチング剤に含まれる酸素の0.1体積%以上15体積%以下である請求項9〜12のいずれか1項に記載のドライエッチング剤。
  14. アモルファスカーボンをエッチングするための酸素を含むドライエッチング剤に添加して、エッチング中にアモルファスカーボンに側壁保護膜を生成するための、少なくともアルキルシランを含むレジストの側壁保護膜生成用添加剤。
  15. 前記アルキルシランが(CHSi、(CHSiH、(CHSiH及び(CH)SiHからなる群から選ばれる少なくとも1種である請求項14に記載のレジストの側壁保護膜生成用添加剤。
JP2016161824A 2015-09-18 2016-08-22 ドライエッチング方法及びドライエッチング剤 Active JP6748354B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015184728 2015-09-18
JP2015184728 2015-09-18

Publications (2)

Publication Number Publication Date
JP2017059822A true JP2017059822A (ja) 2017-03-23
JP6748354B2 JP6748354B2 (ja) 2020-09-02

Family

ID=58283104

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016161824A Active JP6748354B2 (ja) 2015-09-18 2016-08-22 ドライエッチング方法及びドライエッチング剤

Country Status (4)

Country Link
US (1) US9929021B2 (ja)
JP (1) JP6748354B2 (ja)
KR (1) KR101948186B1 (ja)
TW (1) TWI636121B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023234305A1 (ja) * 2022-05-31 2023-12-07 株式会社レゾナック エッチング方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941123B1 (en) * 2017-04-10 2018-04-10 Lam Research Corporation Post etch treatment to prevent pattern collapse
US11270890B2 (en) * 2018-12-14 2022-03-08 Lam Research Corporation Etching carbon layer using doped carbon as a hard mask

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002075960A (ja) * 2000-08-25 2002-03-15 Kobe Steel Ltd 炭素系材料のエッチング方法
JP2002141407A (ja) * 2000-10-31 2002-05-17 Rohm Co Ltd 半導体装置およびその製造方法
JP2002367972A (ja) * 2001-02-15 2002-12-20 Interuniv Micro Electronica Centrum Vzw 半導体デバイスの製造方法
JP2007110112A (ja) * 2005-10-12 2007-04-26 Samsung Electronics Co Ltd 炭素含有膜エッチング方法及びこれを利用した半導体素子の製造方法
JP2007258242A (ja) * 2006-03-20 2007-10-04 National Institute Of Advanced Industrial & Technology ダイヤモンド構造体及びその加工方法
JP2009536787A (ja) * 2006-05-10 2009-10-15 ラム リサーチ コーポレーション ピッチの低減
JP2010283213A (ja) * 2009-06-05 2010-12-16 Tokyo Electron Ltd 基板処理方法
JP2011211225A (ja) * 2003-03-03 2011-10-20 Lam Research Corp デュアルドープゲートの用途におけるプロフィル制御とn/pローディングを改善する方法
JP2013541842A (ja) * 2010-09-15 2013-11-14 ラム リサーチ コーポレーション 半導体製造中にプラズマ成分のフラックス及び蒸着を制御するための方法、並びにそれを実現するための装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242127A (ja) 1997-02-26 1998-09-11 Sony Corp 有機系反射防止膜のプラズマエッチング方法
CN101952945B (zh) 2007-11-29 2013-08-14 朗姆研究公司 控制微负载的脉冲式偏置等离子体工艺
JP2011014872A (ja) 2009-06-04 2011-01-20 Tokyo Electron Ltd アモルファスカーボン膜の形成方法および形成装置
JP2011049360A (ja) 2009-08-27 2011-03-10 Tokyo Electron Ltd プラズマエッチング方法
JP5655296B2 (ja) * 2009-12-01 2015-01-21 セントラル硝子株式会社 エッチングガス
JP2012015343A (ja) 2010-07-01 2012-01-19 Hitachi High-Technologies Corp プラズマエッチング方法
JP5942985B2 (ja) * 2011-03-29 2016-06-29 日本ゼオン株式会社 プラズマエッチングガス及びプラズマエッチング方法
JP2013030531A (ja) 2011-07-27 2013-02-07 Central Glass Co Ltd ドライエッチング剤
JP6185305B2 (ja) * 2013-06-28 2017-08-23 東京エレクトロン株式会社 プラズマエッチング方法およびプラズマエッチング装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002075960A (ja) * 2000-08-25 2002-03-15 Kobe Steel Ltd 炭素系材料のエッチング方法
JP2002141407A (ja) * 2000-10-31 2002-05-17 Rohm Co Ltd 半導体装置およびその製造方法
JP2002367972A (ja) * 2001-02-15 2002-12-20 Interuniv Micro Electronica Centrum Vzw 半導体デバイスの製造方法
JP2011211225A (ja) * 2003-03-03 2011-10-20 Lam Research Corp デュアルドープゲートの用途におけるプロフィル制御とn/pローディングを改善する方法
JP2007110112A (ja) * 2005-10-12 2007-04-26 Samsung Electronics Co Ltd 炭素含有膜エッチング方法及びこれを利用した半導体素子の製造方法
JP2007258242A (ja) * 2006-03-20 2007-10-04 National Institute Of Advanced Industrial & Technology ダイヤモンド構造体及びその加工方法
JP2009536787A (ja) * 2006-05-10 2009-10-15 ラム リサーチ コーポレーション ピッチの低減
JP2010283213A (ja) * 2009-06-05 2010-12-16 Tokyo Electron Ltd 基板処理方法
JP2013541842A (ja) * 2010-09-15 2013-11-14 ラム リサーチ コーポレーション 半導体製造中にプラズマ成分のフラックス及び蒸着を制御するための方法、並びにそれを実現するための装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023234305A1 (ja) * 2022-05-31 2023-12-07 株式会社レゾナック エッチング方法

Also Published As

Publication number Publication date
JP6748354B2 (ja) 2020-09-02
KR101948186B1 (ko) 2019-02-14
TWI636121B (zh) 2018-09-21
US9929021B2 (en) 2018-03-27
KR20170034346A (ko) 2017-03-28
TW201715020A (zh) 2017-05-01
US20170084467A1 (en) 2017-03-23

Similar Documents

Publication Publication Date Title
TWI648783B (zh) Dry etching method
JP4579611B2 (ja) ドライエッチング方法
KR101468213B1 (ko) 플라즈마 에칭 성능 강화 방법
CN101515542B (zh) 用硫基蚀刻剂等离子体蚀刻含碳层
TWI671795B (zh) 利用共形碳薄膜減低臨界尺寸之方法
JP2015012178A5 (ja)
JP6544215B2 (ja) ドライエッチング方法
WO2014104290A1 (ja) ドライエッチング方法
TWI810396B (zh) 乾式蝕刻方法
TWI532097B (zh) 蝕刻氣體及蝕刻方法
JP6748354B2 (ja) ドライエッチング方法及びドライエッチング剤
TW201421581A (zh) 電漿蝕刻方法
JP7445150B2 (ja) ドライエッチング方法及び半導体デバイスの製造方法
TWI677919B (zh) 電漿蝕刻方法
JP2012028431A (ja) 半導体装置の製造方法
US11315797B2 (en) Plasma etching method using gas molecule containing sulfur atom
CN116097407A (zh) 各向同性氮化硅移除
JP4889199B2 (ja) 低誘電率層間絶縁膜のドライエッチング方法
WO2023100476A1 (ja) デポジション膜の形成方法
TWI812185B (zh) 蝕刻方法
JP2000058507A (ja) 半導体装置の製造方法
JP6421480B2 (ja) プラズマエッチング方法
JP6163820B2 (ja) エッチング方法
JP2007005528A (ja) トレンチ構造を有する半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190514

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190620

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20190709

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200206

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200212

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20200331

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200601

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200707

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200720

R150 Certificate of patent or registration of utility model

Ref document number: 6748354

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250