KR101468213B1 - 플라즈마 에칭 성능 강화 방법 - Google Patents

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Abstract

유전체 층 내에 피쳐를 에칭하는 방법이 제공된다. 그 유전체 층 위에는 마스크가 형성된다. 보호 실리콘 함유 코팅이 마스크의 노출된 표면상에 형성된다. 피쳐가 마스크 및 보호 실리콘 함유 코팅을 통하여 에칭된다. 피쳐는 보호 실리콘 함유 코팅이 형성되기 전에 부분적으로 에칭될 수도 있다.
유전체 층, 보호 실리콘 함유 코팅, 보호 코팅 가스

Description

플라즈마 에칭 성능 강화 방법{METHOD FOR PLASMA ETCHING PERFORMANCE ENHANCEMENT}
본 발명은 플라즈마를 이용하여 에칭 마스크에 의해 규정되는 구조물을 통하여 에칭함으로써 반도체 웨이퍼 상에 구조물을 획득하는 방법에 관한 것이다.
반도체 플라즈마 에칭 애플리케이션에 있어서, 플라즈마 에쳐는 보통, 포토레지스트 마스크 패턴을, Si 웨이퍼 상의 원하는 박막 및/또는 막 스택 (도전체 또는 유전성 절연체 (dielectric insulator)) 의 회로 및 라인 패턴으로 전사하기 위해 사용된다. 이것은 마스크 패턴의 개방된 영역에서 포토레지스트 재료의 하부에 있는 막 (및 막 스택) 을 에칭 제거 (etching away) 함으로써 달성된다. 이러한 에칭 반응은 반응기 챔버라고도 지칭되는 진공 인클로저 내에 포함된 반응 혼합물 (reactant mixture) 에 전기 방전을 여기시킴으로써 발생되는 화학적 활성 종 및 전기적 충전 입자 (이온) 에 의해 개시된다. 부가적으로, 이온은 또한 가스 혼합물과 웨이퍼 재료 간에 생성되는 전기장을 통하여 웨이퍼 재료를 향해 가속화되어, 이방성 에칭으로 지칭되는 방식에 의해 이온 궤도 (ion trafectory) 의 방향을 따라 에칭 재료의 방향성 제거를 발생시킨다. 에칭 시퀀스의 마무리 단 계에서는, 마스킹 재료가 스트립하여 제거되어, 그 장소에는 원래 의도된 마스크 패턴의 측면 패턴의 복제부가 남겨진다. 에칭 프로세스 동안, 마스크 재료는 보통, 패턴 전사와 교환으로 부식 및/또는 손상된다. 그 결과, 또한, 일부 손상 및 부식은 하부 층들에 전사되어 줄무늬 (striation), CD 확대 등과 같은 그러한 원하지 않는 패턴 변형이 남겨질 수도 있다.
따라서, 에칭 방법의 목적은, 포토레지스트 마스크 부식을 감소시켜 포토레지스트 마스크 패턴으로부터의 패턴 전사의 충실도 (fidelity) 를 강화시키는 것을 포함한다.
유전체 에칭에서, 애스펙트비 (AR) 는 도 9 에 도시된 것처럼, 피쳐 깊이 (d) 와 폭 (w1) 간의 비로서 규정되며, 여기서 도 9 는 실리콘 질화물 장벽층 (910) 위의 유전체 층 (908) 위의 포토레지스트 마스크 (904) 를 나타낸다. 유전체 층 (908) 은 에칭되어, 보잉된 측벽을 갖는 피쳐 (916) 를 형성하고 있다. AR 이 10 보다 더 큰 고 애스펙트 비 (HAR) 유전체 에칭에서는, 다수의 경쟁적 요건을 충족해야 한다:
유전체 층과 마스크 층 간의 고 에칭 선택도
수직으로 일직선의 피쳐 프로파일
CD (Critical Dimension) 의 제어
더 높은 에칭 선택도는, 에칭 프로세서 전반에 걸쳐 마스크 패턴을 보존하도록 요구되고 에칭 프로파일에 있어서의 원하지 않는 불균일한 편차 (줄무늬) 를 방지하도록 요구된다. 수직으로 일직선의 피쳐 프로파일은 디바이스 산출량을 유 지하기 위해 필요하다. 수직으로 일직선의 프로파일로부터 편차를 야기하는 몇 가지 메커니즘이 존재하는데, 보잉 (bowing) 은 피쳐의 상부-중간부에서 폭이 넓어지는 것을 지칭하고 (도 9 에서 w2 > w1); 네킹 (necking) 은 피쳐의 최상부 근방에서 폭이 좁아지는 것을 지칭하고 (도 10 에서 w4 < w1); 테이퍼링 (tapering) 은 피쳐의 저부를 향해 폭이 좁아지는 것을 지칭하고 (w2 > w3); 그리고 트위스팅 (twisting) 은 저부 형상의 변형 또는 피쳐의 저부에서의 위치 및 방위의 랜덤 편차를 지칭하며, 이들은 하부 활성 디바이스에 정렬불량을 유도한다. 보잉 깊이 dB 는 도시된 것처럼 보잉이 발생하는 깊이로서 나타내진다. CD 제어는 피쳐 사이즈가 계속하여 축소될수록 점차 중요해진다. 흔히, 마스크 내에 규정된 값으로부터의 CD 의 감소 또는 축소는 HAR 에칭 동안 달성되어야 한다.
도 10 은 피쳐 (1016) 를 형성하기 위해 종래 기술을 이용하여 수행된 다른 에칭의 개략도이다. 이 예에서는, 보잉이 발생하여 피쳐 폭 w2 을 형성하기 전에, 네킹이 발생하여 피쳐 폭 w4 을 형성한다.
이들 문제를 해결하기 위해 종래 기술에서 노력이 행해지고 있다. 가장 힘든 문제 중 하나는 보우 보호 (bow protection) 이고, 또는 수직의 프로파일 보잉을 제거하는 것이다. 공통 종래의 방법은 플라즈마 에칭 동안 피쳐 측벽을 패시베이팅하기 위해 플루오로카본 화학 물질 (fluorocarbon chemistry) 을 중합하여 이용하는 것이다. 그러나, 이 접근법은 복합의 경쟁적 화학 물질에 의해 제한되고, 보우 보호와 에칭 정지 사이의 트레이드 오프이다. 애스펙트비가 더욱 증가할수록, 이 종래의 방법은 보우 보호에 부적절해진다. 에칭 동안 측벽 패시베이션 (증착) 에서의 변동이 조사되는데, 예를 들어, 에칭 단계 동안 패시베이션 부가물을 제공하는 것은 플라즈마 에칭 동안 중합화의 경향을 증가시켜, 측벽 패시베이션 및 보우 보호를 강화시킨다. 그러나, 에칭 화학 물질이 훨씬 더 복잡해지고, 그 결과 에칭 정지와 같은 트레이드 오프 제한의 영향을 받기가 더 쉬워진다.
전술한 것을 달성하기 위해 그리고 본 발명의 목적에 따라서, 유전체 층에 피쳐를 에칭하는 방법이 제공된다. 유전체 층 위에 마스크가 형성된다. 마스크의 노출된 표면상에는 보호 실리콘 함유 코팅이 형성된다. 피쳐는 그 마스크 및 보호 실리콘 함유 코팅을 통하여 에칭된다.
본 발명의 다른 명시에서, 유전체 층에 피쳐를 에칭하는 방법이 제공된다. 유전체 층 위에 마스크가 형성된다. 피쳐가 유전체 층 내에 부분적으로 에칭된다. 보호 실리콘 함유 코팅은 부분적으로 에칭된 피쳐의 측벽 상에 형성된다. 피쳐는 완전히 에칭된다.
본 발명의 다른 명시에서, 마스크 아래에 배치된 유전체 층에 피쳐를 형성하는 장치가 제공된다. 플라즈마 처리 챔버 인클로저를 형성하는 챔버 벽, 플라즈마 처리 챔버 인클로저 내에 기판을 지지하는 기판 지지대, 플라즈마 처리 챔버 인클로저 내의 압력을 조정하는 압력 조정기, 플라즈마를 유지하기 위해 플라즈마 처리 챔버 인클로저에 전력을 제공하는 하나 이상의 전극, 플라즈마 처리 챔버 인클로저 내에 가스를 제공하는 가스 인렛, 및 플라즈마 처리 챔버 인클로저로부터 가스를 배기하는 가스 아웃렛을 포함하는, 플라즈마 처리 챔버가 제공된다. 가스 소스는 가스 인렛과 유체 연결하고 있고, 여기서 가스 소스는 실리콘 함유 증착 가스 소스 및 에칭 가스 소스를 포함한다. 제어기는 가스 소스 및 하나 이상의 전극에 제어가능하게 연결되고 하나 이상의 프로세서 및 컴퓨터 판독가능 매체를 포함한다. 컴퓨터 판독가능 매체는 실리콘 함유 가스 소스로부터 실리콘 함유 증착 가스를 제공하는 컴퓨터 판독가능 코드, 실리콘 함유 증착 가스를 플라즈마로 형성하는 컴퓨터 판독가능 코드, 마스크의 노출된 표면상에 플라즈마로부터 실리콘 함유 층을 증착시키는 컴퓨터 판독가능 코드, 및 실리콘 함유 가스 소스로부터 실리콘 함유 증착 가스를 제공하는 것을 종결시키는 컴퓨터 판독가능 코드를 포함한, 마스크의 노출된 표면상에 실리콘 함유 코팅을 형성하는 컴퓨터 판독가능 코드를 포함한다. 컴퓨터 판독가능 매체는 또한, 에칭 가스 소스로부터 에칭 가스를 제공하는 컴퓨터 판독가능 코드, 에칭 가스를, 유전체 층 내에 피쳐를 에칭하는 플라즈마로 형성하는 컴퓨터 판독가능 코드, 및 에칭 가스 소스로부터 에칭 가스를 제공하는 것을 종결시키는 컴퓨터 판독가능 코드를 포함한, 마스크 및 보호 실리콘 함유 층을 통하여 피쳐를 에칭하는 컴퓨터 판독가능 코드를 포함한다.
본 발명의 이들 및 다른 목적은 본 발명의 상세한 설명 및 다음의 도면과 관련하여 이하 더 상세히 설명될 것이다.
본 발명에 의하면, 포토레지스트 마스크 부식을 감소시켜 포토레지스트 마스크 패턴으로부터의 패턴 전사의 충실도를 강화시킨다.
본 발명은 일 예로서, 그리고 제한 없이, 첨부된 도면의 도형으로 도시되며, 여기서 동일한 참조 번호는 유사한 엘리먼트를 지칭한다.
본 발명은 이제 첨부된 도면에 도시된 것처럼 몇몇 본 발명의 바람직한 실시형태를 참조하여 상세히 설명될 것이다. 후속 설명에서, 다수의 특정 상세는 본 발명의 완벽한 이해를 제공하기 위하여 설명된다. 그러나, 본 발명이 이들 특정 상세의 일부 또는 전부 없이도 실시될 수도 있음이 당업자에게 명백하다. 다른 경우에, 널리 공지된 프로세스 단계 및/또는 구조물은 본 발명을 불필요하게 모호하지 않게 하기 위하여 상세히 설명되지 않는다.
본 발명은 비 에칭 단계를 갖는 에칭을 제공하는데, 여기서 실리콘 함유 층이 증착되어 유전체 에칭 선택도에 대해 향상된 마스크를 허용하고, 및/또는 보다 수직의 프로파일을 제공하기 위해 보잉을 감소시킨다. 더 바람직하게는, 본 발명은 고 에칭 선택도를 제공하여 수직으로 일직선의 피쳐 프로파일 (측벽) 및 CD 의 제어 이외에, 10:1 보다 더 큰 피쳐 폭 대 피쳐 깊이의 비를 갖는 유전체 층 내의 고 애스펙트비 (HAR) 피쳐의 에칭을 허용한다. 바람직하게는, 수직의 측벽은 저부에서 최상부까지 피쳐의 저부와 88°내지 90°사이의 각을 이루는 측벽이다.
더 높은 선택도는 향상된 레졸루션 (resolution) 을 위해 더 얇은 마스크 패턴을 허용하기 위해 마스크를 보존하고 에칭 프로파일에 있어서의 원하지 않는 불균일한 편차 (줄무늬) 를 방지한다.
본 발명의 에칭 프로세스는 다양한 실시형태를 통하여 구현될 수도 있다. 이해를 용이하게 하기 위해, 도 1 은 본 발명의 일부 실시형태에서 사용될 수도 있는 고 레벨의 흐름도이다. 마스크는 에칭될 층 상에 제공된다 (단계 104). 도 2a 는 기판상에 있는 실리콘 질화물 장벽 층 (210) 위에 있는 에칭될 유전체 층 (208) 상에 형성된 마스크 (204) 를 나타낸다. 그 기판은 프로세스 챔버 내에 배치된다 (단계 106).
도 3 은 본 발명의 바람직한 실시형태에서 사용될 수도 있는 프로세스 챔버 (300) 의 개략도이다. 이 실시형태에서, 플라즈마 처리 챔버 (300) 는 한정 링 (302), 상부 전극 (304), 하부 전극 (308), 가스 소스 (310), 및 배기 펌프 (320) 를 포함한다. 가스 소스 (310) 는 증착 가스 소스 (312), 에천트 가스 소스 (314), 및 부가적인 가스 소스 (316) 를 포함한다. 플라즈마 처리 챔버 (300) 내에서, 기판 웨이퍼 (380) 는 하부 전극 (308) 위에 위치지정된다. 하부 전극 (308) 은 기판 웨이퍼 (380) 를 유지하는 적절한 기판 척킹 (chucking) 메커니즘 (예를 들어, 정전기, 기계적 클램핑, 등) 을 포함한다. 반응기 최상부 (reactor top; 328) 는 하부 전극 (308) 의 바로 대향하여 배치된 상부 전극 (304) 을 포함한다. 상부 전극 (304), 하부 전극 (308), 및 한정 링 (302) 은 한정된 플라즈마 볼륨 (340) 을 규정한다. 가스는, 가스 소스 (310) 에 의해 가스 인렛 (343) 을 통하여 한정된 플라즈마 볼륨에 공급되고, 배기 펌프 (320) 에 의해 한정 링 (302) 및 배기 포트를 통하여 그 한정된 플라즈마 볼륨으로부터 배기된다. 배기 펌프 (320) 는 플라즈마 처리 챔버를 위해 가스 아웃렛을 형성한다. 제 1 RF 소스 (344) 는 상부 전극 (304) 에 전기적으로 연결된다. 제 2 RF 소스 (348) 는 하부 전극 (308) 에 전기적으로 연결된다. 챔버 벽 (352) 은 한정 링 (302), 상부 전극 (304), 및 하부 전극 (308) 이 배치되는 플라즈마 인클로저를 규정한다. 제 1 RF 소스 (344) 와 제 2 RF 소스 (348) 양자는 60MHz 전력 소스, 27MHz 전력 소스, 및 2MHz 전력 소스를 포함할 수도 있다. RF 전력을 전극에 연결하는 상이한 조합이 가능하다. 캘리포니아주 프레몬트 소재의 LAM Research CorporationTM 에 의해 제조된 300mm Flex45 전단 유전체 에처가 본 발명의 바람직한 실시형태에서 사용될 수도 있다. 제어기 (335) 는 제 1 RF 소스 (344), 제 2 RF 소스 (348), 배기 펌프 (320), 증착 가스 소스 (312) 에 연결된 제 1 제어 밸브 (337), 에천트 가스 소스 (314) 에 연결된 제 2 제어 밸브 (339), 및 부가적인 가스 소스 (316) 에 연결된 제 3 제어 밸브 (341) 에 제어가능하게 연결된다. 가스 인렛 (343) 은 가스 소스 (312, 314, 316) 로부터의 가스를 플라즈마 처리 인클로저 내에 제공한다. 샤워헤드는 가스 인렛 (343) 에 연결될 수도 있다. 가스 인렛 (343) 은 각각의 가스 소스마다 단일 인렛 또는 각각의 가스 소스마다 상이한 인렛 또는 각각의 가스 소스마다 복수의 인렛 또는 다른 가능한 조합일 수도 있다.
도 4a 및 도 4b 는 제어기 (335) 로서 사용하기 적절한 컴퓨터 시스템 (400) 을 나타낸 것이다. 도 4a 는 제어기 (335) 용으로 사용될 수도 있는 컴퓨터 시스템의 하나의 가능한 물리적 형태를 나타낸 것이다. 물론, 컴퓨터 시스템은 집적 회로, 인쇄 회로 기판, 및 소형의 핸드헬드 디바이스로부터 대형 슈퍼 컴퓨터에 이르기까지 다수의 물리적 형태를 가질 수도 있다. 컴퓨터 시스템 (400) 은 모니터 (402), 디스플레이 (404), 하우징 (406), 디스크 드라이브 (408), 키보드 (410), 및 마우스 (412) 를 포함한다. 디스크 (414) 는 컴퓨터 시스템 (400) 에 그리고 컴퓨터 시스템 (400) 으로부터 데이터를 전송하기 위해 사용되는 컴퓨터 판독가능 매체이다.
도 4b 는 컴퓨터 시스템 (400) 의 블록도의 일 예이다. 시스템 버스 (420) 에는 다양한 범위의 서브시스템이 부가된다. (중앙 처리 유닛, 또는 CPU 라고도 지칭되는) 프로세서(들) (422) 는 메모리 (424) 를 포함한 저장 디바이스에 커플링된다. 메모리 (424) 는 RAM (Random Access Memory) 및 ROM (Read Only Memory) 을 포함한다. 당업계에 널리 공지된 것처럼, ROM 은 데이터 및 명령을 CPU 에 단일 방향으로 전송하도록 작용하고 RAM 은 보통, 데이터 및 명령을 양 방향 방식으로 전송하는데 사용된다. 이들 유형의 메모리 모두는 이하에 설명되는 임의의 적절한 유형의 컴퓨터 판독가능 매체를 포함할 수도 있다. 고정형 디스크 (426) 는 또한 CPU (422) 에 양방향으로 커플링되어 있는데, 그것은 부가적인 데이터 저장 수용능력 (capacity) 을 제공하고 또한 이하에 설명되는 컴퓨터 판독가능 매체 중 임의의 매체를 포함할 수도 있다. 고정형 디스크 (426) 는 프로그램, 데이터 등을 저장하는데 사용될 수도 있고, 보통은 1 차 저장 매체보다 느린 (하드 디스크와 같은) 2 차 저장 매체이다. 고정형 디스크 (426) 내에 보유된 정보가 적절한 경우에는, 메모리 (424) 내의 가상 메모리로서 표준 방식으로 포함될 수도 있다는 것을 알게 될 것이다. 착탈식 디스크 (414) 는 이하 설명되는 임의의 컴퓨터 판독가능 매체의 형태를 취할 수도 있다.
CPU (422) 는 또한 디스플레이 (404), 키보드 (410), 마우스 (412), 및 스피커 (430) 와 같은 다양한 입/출력 디바이스에 커플링될 수도 있다. 일반적으로, 입/출력 디바이스는 비디오 디스플레이, 트랙 볼, 마우스, 키보드, 마이크로폰, 접촉 감지 디스플레이, 변환기 카드 판독기, 자기 또는 페이퍼 테이프 판독기, 타블렛, 스타일러스, 음성 또는 필체 인식기, 생체정보 (biometric) 판독기, 또는 다른 컴퓨터 중 임의의 것일 수도 있다. CPU (422) 는 옵션으로는 네트워크 인터페이스 (440) 를 이용하여 또 다른 컴퓨터 또는 통신 네트워크에 커플링될 수도 있다. 그러한 네트워크 인터페이스에 의해, CPU 가 네트워크로부터 정보를 수신할 수도 있고 또는 상기 설명된 방법 단계를 수행하는 동안에 네트워크에 정보를 출력할 수도 있다고 예상한다. 게다가, 본 발명의 방법 실시형태는 CPU (422) 상에서만 단독으로 실행할 수도 있고 또는 처리의 일부를 공유하는 원격 CPU 와 연결된 인터넷과 같은 네트워크를 통해 실행할 수도 있다.
게다가, 본 발명의 실시형태는, 또한, 다양한 컴퓨터 구현 동작을 수행하기 위한 컴퓨터 코드를 갖는 컴퓨터 판독가능 매체를 갖는 컴퓨터 저장 제품에 관한 것이다. 그 매체 및 컴퓨터 코드는 본 발명의 목적을 위해 특별히 설계 및 구성된 것일 수도 있고, 또는 컴퓨터 소프트웨어 업계의 당업자에게 널리 공지되어 있으며 이용가능한 것일 수도 있다. 컴퓨터 판독가능 매체의 예는 한정하려는 것은 아니지만 하드 디스크, 플로피 디스크, 및 자기 테이프와 같은 자기 매체; CD-ROM 및 홀로그래픽 디바이스와 같은 광학 매체; 플롭티컬 디스크와 같은 자기 광학 매체; 및 주문형 집적 회로 (ASIC), 프로그램가능 로직 디바이스 (PLD), 및 ROM 과 RAM 디바이스와 같은 프로그램 코드를 저장 및 실행하도록 특별히 구성된 하드웨어 디바이스를 포함한다. 컴퓨터 코드의 예는 컴파일러에 의해 생성되는 머신 코드, 및 인터프리터를 이용하여 컴퓨터에 의해 실행되는 상위 레벨의 코드를 포함한 파일을 포함한다. 컴퓨터 판독가능 매체는 또한 반송파에 포함되고 프로세서에 의해 실행가능한 명령의 시퀀스를 나타내는 컴퓨터 데이터 신호에 의해 송신되는 컴퓨터 코드일 수도 있다.
보호 실리콘 함유 층 (212) 은 도 2b 에 도시된 것처럼, 마스크 (204) 상에 형성된다 (단계 108). 보호 실리콘 함유 층은 SiF4 를 포함한 실리콘 전구체를 이용하여 형성되는 것이 바람직하다. 이론에 의한 제한 없이, SiF4 는 실리콘 함유 보호 층에 대해 증착되는 실리콘과, 실리콘 층의 일부 프로파일 형성을 제공하는 플루오르 모두를 제공하고, 에칭될 피쳐의 저부에서의 에칭 정지를 방지하는 것으로 생각된다. 증착은, 증착량이 에칭된 유전체 피쳐의 저부 위보다는 마스킹 재료 및 피쳐 측벽 상에 우선적으로 더 많이 형성되도록 비대칭인 것이 바람직하다. 도 2b 에서 알 수 있는 것처럼, 피쳐의 저부 상의 유전체 표면 위보다는 마스크 (204) 의 최상부 위에 더 두꺼운 보호 실리콘 층 (212) 이 형성된다. 바람직하게는, 도 2b 에 도시된 것처럼, 플루오르는 피쳐의 저부 상의 실리콘을 제거한다. 바람직한 실시형태에서는, 마스크의 측벽 상에 얇은 보호층을 또한 증착시키는 화학 기상 증착 (CVD) 프로세스를 이용하여 에칭 챔버에서 인 시츄로 증착이 행해진다. 바람직하게는, 증착은 그러한 증착의 선택도를 허용하기 위해 어느 정도의 이온 에너지를 이용한다. 증착이 완료될 때, 증착 가스의 흐름이 정지될 수도 있다.
다른 실시형태에서, 처리 조건은 실리콘 보호 층의 두께 및 공간적 분포를 변화시키기 위해 변경될 수도 있다. 예를 들어, 후속 에칭에 의한 추가 변형 또는 보잉으로부터 에칭 구조물을 보호하기 위하여, 에칭이 더 깊게 진행될 때 에칭 구조물의 측벽 상에 더 두꺼운 코팅을 형성하는 것이 바람직할 수도 있다. 처리 조건의 변동은 이러한 목적을 위하여 제공될 수도 있다. 보호 실리콘 층의 증착 및 에칭이 개별 단계이기 때문에, 에칭 프로세스와 간섭하지 않고 보호 실 리콘 함유 층의 증착을 위한 프로세스 조건이 이러한 결과를 위해 최적화될 수도 있다.
실리콘 함유 보호 층의 CVD 증착용으로 사용될 수도 있는 증착 화학 물질의 예는, 한정하려는 것은 아니지만 SiH4, Si(CH3)4, SiH(CH3)3, SiH2(CH3)2, SiH3(CH3), Si(C2H5)4, SiF4, 및 Si(OC2H5)4 와 같은 다른 유기실리콘 화합물일 수도 있다. 이들 화학 물질은 4:1 이하의 할로겐 대 실리콘 비를 갖는 것이 바람직하다. SiF4 는 그것이 불연성이고 반도체 제조 공장 (fab) 에서 이용가능하고/존재하기 쉽기 때문에 가장 바람직한 전구체이다. 증착을 위한 SiF4 에서 실리콘을 릴리징하기 위해, 수소 (H2) 와 같은 플루오르 스캐빈저 (fluorine scavenger) 가 증착 플라즈마 내에 부가된다. SiF4 증착을 위해, 충분한 양의 수소 (H2) 가 요구된다. H2 대 SiF4 흐름 레이트의 비는 0.5~5 의 범위에 있고, 바람직한 범위는 1.5~2.5 이다. CH4 및/또는 CF4 와 같은 카본 함유 전구체가 또한 막 조성을 변경시키기 위해 부가될 수도 있다. 마스크 및 보우 보호를 위해, 증착은 마스크와 피쳐 측벽에 걸쳐 등각이어야 한다. 동시에, 에칭 정지를 방지하기 위해, 증착은 피쳐의 저부에서 억제되거나 방해되어야 한다. 게다가, 증착은 웨이퍼 표면 전체에 걸쳐 균일해야 한다.
증착된 보호 층은 마스크 위의 아모퍼스 실리콘 함유 층 (또는 폴리모퍼스 실리콘 (polymorphous silicon) 이다. 실리콘 보호 층은 일부 F, C, 및 H 컴포 넌트의 존재로 변형된다. F 의 존재는 증착이 우선적으로, 일부 상에만 발생하고 다른 표면상에는 발생하지 않도록 상이한 재료 표면상에 선택적 활성 (selective activity) 을 야기한다. 예를 들어, 증착은 에칭된 유전체 피쳐의 저부의 위보다는 마스크 표면의 위와 에칭된 피쳐의 측벽 위에 보다 우선적이다. 마스크 표면상의 우선적인 증착은 마스크 보호를 초래하고 에칭 선택도를 향상시킨다. 에칭된 피쳐의 측벽 상의 우선적인 증착은 측면 에칭을 억제하므로, 에칭된 피쳐의 보잉을 최소화한다.
실리콘 함유 보호 층의 증착은 상이한 재료의 상이한 에칭 애플리케이션을 위한 증착 가스의 상이한 조합을 포함할 수도 있는 에칭 프로세스에서 독립적인 단계이며, 여기서, 증착은 가능한 멀티 단계 가스 스위칭 시퀀스를 이용하여, 마스킹 피쳐를 포함한 에칭 피쳐 주변에 실리콘 함유 보호 코팅을 제공한다. 이 단계를 달성하기 위해, 제어기 (335) 는 제 1 제어 밸브 (337) 로 하여금 증착 가스 소스 (312) 로부터 SiF4 함유 증착 가스를 프로세스 챔버 (300) 내로 허용하게 할 수도 있는 한편, 제 2 제어 밸브 (339) 로 하여금 에천트 가스 소스 (314) 로부터의 에칭 가스가 프로세스 챔버로 진입하는 것을 방지하게 할 수도 있다. 제어기 (335) 는 또한, 배기 펌프 (320) 및 제 1 및 제 2 RF 소스 (344, 348) 에 의해 공급된 전력을 제어할 수도 있다. 제어기는 또한 웨이퍼 영역 압력, 백사이드 He 냉각 압력, 기판상의 바이어스, 및 다양한 온도를 제어하기 위해 사용될 수도 있다.
다음에, 유전체 층 (208) 이 마스크 (204) 를 통하여 에칭되어, 도 2c 에 도시된 것처럼, 피쳐 (216) 가 형성된다. 에칭 애플리케이션은 한정하려는 것은 아니지만 유전체 셀 에칭, 유전체 콘택트 에칭 (고 애스펙트 비 콘택트 (HARC) 또는 다마신), 컨덕터 트렌치 에칭 (쉘로우 또는 딥), 자기 정렬 콘택트 에칭, 게이트 마스크 개구 에칭, 콘택트 에칭, 비아 유전체 에칭, 듀얼 다마신 비아 에칭, 듀얼 다마신 트렌치 에칭, 컨덕터 게이트 에칭, 컨덕터 딥 트렌치 에칭, 컨덕터 쉘로우 트렌치 분리 에칭, 및 하드마스크 개방을 포함할 수도 있다. 바람직하게는, 에칭은 높은 이온 에너지를 이용하여 방향성 에칭을 제공한다. 에칭은 도시된 것처럼, 보호 실리콘 함유 층 (212) 의 일부를 제거할 수도 있다. 표면의 일부분 위에 있는 보호층 모두가 제거될 수도 있다. 이 예에서는, 마스크 (204) 상에 측벽을 형성한 보호 층이 제거된다. 보호 실리콘 함유 층의 다른 부분은 부분적으로만 제거될 수도 있다. 이 예에서, 마스크 (204) 의 최상부 표면상의 보호 실리콘 함유 층 (212) 의 일부분만이 제거된다. 다른 실시형태에서, 보호 층의 다른 부분이 부분적으로 에칭 제거될 수도 있고 또는 완전히 에칭 제거될 수도 있다. 이 단계를 달성하기 위해, 제어기 (335) 는 제 1 제어 밸브 (337) 로 하여금 증착 가스 소스 (312) 로부터의 증착 가스의 프로세스 챔버 (300) 내로의 흐름을 정지하게 할 수도 있는 한편, 제 2 제어 밸브 (339) 로 하여금 에천트 가스 소스 (314) 로부터의 에칭 가스를 프로세스 챔버 내에 흐르게 할 수도 있다. 제어기 (335) 는 제 1 및 제 2 RF 소스 (344, 348) 에 의해 공급된 전력을 변경시킬 수도 있고 배기 펌프 (320) 의 설정을 변경시켜 에칭을 도모할 수도 있다. 제어기는 또한, 웨이퍼 영역 압력, 백사이드 압력, 및 다양한 온도를 변경시켜 에칭 프로세스를 도모하기 위해 사용될 수도 있다.
피쳐가 적어도 부분적으로 에칭된 이후, 에칭이 추가로 수행되어야 하는지의 여부에 대한 결정이 행해진다 (단계 116). 이것은 설정된 레시피에 의해 또는 측정을 수행함으로써 행해질 수도 있다. 에칭을 추가로 수행하는 것이 바람직한 경우, 프로세스 사이클은, 부가적인 실리콘 보호 층 (218) 이 도 2d 에 도시된 것처럼 마스크 상에 증착되는 단계 108 로 되돌아간다. 이 예에서, 이전의 보호 층의 나머지 부분은 신규 보호 실리콘 층의 부분이 된다. 이 단계에서, 제어기 (335) 는, 다시 제 1 제어 밸브 (337) 를 개방하여 증착 가스를 제공하고 제 2 제어 밸브 (339) 를 폐쇄하여 에칭 가스의 흐름을 정지시킨다. 제어기 (335) 는 또한 다른 파라미터를 변경하여 증착을 도모할 수도 있다.
그 후, 마스크를 통하여 피쳐를 추가로 에칭하여 (단계 112), 도 2e 에 도시된 것처럼 더 깊은 피쳐 (216) 를 제공한다. 이 단계에서, 제어기 (335) 는 다시 제 1 제어 밸브 (337) 를 폐쇄하여 증착 가스를 정지시키고 제 2 제어 밸브 (339) 를 개방하여 에칭 가스의 흐름을 허용한다. 제어기 (335) 는 또한 다른 파라미터를 변경시켜 에칭을 도모할 수도 있다.
바람직하게는, 교대로 증착 및 에칭 단계를 제공하는 이 사이클 또는 루프가 일 회 이상 반복된다. 바람직하게는, 이 사이클은 3 회보다 더 많이 반복된다. 바람직하게는, 이 사이클은 5 회 이상 반복된다. 이 사이클은 수십 회 반복될 수도 있다. 이 사이클을 100 회 반복하는 것이 바람직할 수도 있다.
다른 실시형태에서, 에칭 단계는 마스크 상에 실리콘 보호 층을 증착시키는 단계 108 전에 부가될 수도 있다.
바람직하게는, 보호 층의 에칭 및 증착은 동일 챔버 내에서 행해지지만, 상이한 챔버 내에서 행해질 수도 있다. 증착 및 에칭이 동일 챔버 내에서 행해지기 때문에, 증착 및 에칭 간의 사이클링이 신속히 행해질 수도 있다.
바람직하게는, 마스크는 유기물이며, 여기서 유기물은 포토레지스트, 폴리머, 또는 아모퍼스 카본으로서 규정된다. 무기물이 또한 마스크로서 사용될 수 있다. 유전체 에칭을 위한 무기물 마스크의 예는 폴리 실리콘 마스크 및 금속 산화물 마스크를 포함한다. 유기물 마스크에 대한 재료의 예는 한정하려는 것은 아니지만, 딥 UV 포토레지스트, 193nm 포토레지스트, 157nm 포토레지스트, EUV 포토레지스트, e-빔 포토레지스트, 및 x-선 포토레지스트와 같은 신세대 포토레지스트, 및 아모퍼스 카본과 같은 다른 넌-리소그래픽 마스크를 포함할 수도 있다. 구세대 포토레지스트 폴리머 재료는 C-C 이중 결합 및 심지어는 C-C 3 중 결합과 같은 불포화 C-C 결합을 포함하여 요구되는 고 에칭 저항 (resistance), 즉, 에칭 가스 혼합물에 대한 화학적 불활성을 제공하도록 설계된다. 이들 결합은 강하여 끊기 (break) 위해 높은 활성화 에너지를 요구하므로, 비교적 낮은 이온 에너지에서, 구세대 포토레지스트는 에칭 가스 혼합물에 대해 상당히 낮은 에칭 레이트를 나타낼 수 있다. 이들 불포화 결합이 리소그래피 노출 파장에서 흡수되기 때문에, 193nm 및 157nm 을 포함한 신세대 포토레지스트는 이들 불포화 결합을 포함하지 않아, 포토레지스트 에칭 저항을 훨씬 더 감소시킨다. 에칭 단계 동안 포토 레지스트 상에 실리콘 함유 보호 코팅을 제공함으로써, 포토레지스트의 에칭 저항이 심지어는 높은 이온 충격 에너지에서조차, 훨씬 더 향상된다. 본 발명이 마스크의 에칭 저항을 향상시킬 수도 있는 높은 이온 충격 에너지는 50~2,000eV 일 수도 있다. 더 바람직하게는, 이온 충격 에너지는 200~1,500eV 일 수도 있다. 가장 바람직하게는, 이온 충격 에너지는 500~1,000eV 이다.
이 실시형태에서, 인 시츄 플라즈마 화학적 프로세스는 에칭 진행 동안, 마스크는 물론 에칭 피쳐의 수직 측벽을 강화 및/또는 보수하기 위해 사용된다. 이 실시형태에서, 플라즈마 화학적 증착 프로세스는 웨이퍼가 원하는 기간 동안 에칭 플라즈마에 노출되기 전 및/또는 후의 단 기간 동안 개시된다. 증착 프로세스는 박막의 실리콘을 마스크 패턴 상에 형성하여 마스크를 최근의 에칭 부식으로부터 보호하는 그러한 방식에서 선택된다. 이것은 그 마스크가 의사 하드마스크 (pseudo hardmask) 처럼 작용하여, 실리콘 하드마스크의 어느 정도의 유익한 에칭 특성을 갖도록 마스크 패턴의 표면 조성을 변경한다.
단일 에칭 증착 에칭 사이클
도 5 는 본 발명의 다른 실시형태의 고 레벨의 흐름도이다. 이 실시형태에서, 포토레지스트 마스크는 에칭될 층 상에 제공된다 (단계 504). 도 6a 는 기판 상에 있는 실리콘 질화물 장벽 층 (610) 위에 있는, 에칭될 유전체 층 (608) 상에 제공된 포토레지스트 마스크 (604) 를 나타낸다. 그 기판은 프로세스 챔버 내에 배치된다 (단계 506). 프로세스 챔버는 도 3 에 도시된 프로세스 챔버 (300) 일 수도 있고 또는 다른 프로세스 챔버일 수도 있다. 피쳐는 도 9 에 도 시된 것처럼 보잉 깊이 (dB) 까지 에칭된다 (단계 508). 보잉 깊이 (dB) 는 전체 에칭 프로세스(들) 가 원하는 피쳐/막 스택을 완성한 후에 보잉이 발생한 깊이이다. 보잉 깊이 (dB) 는 예를 들어, 단면 SEM (Scanning Electron Microscopy) 에 의해 결정될 수 있다. 일 예에서, 보잉 깊이는 0.2㎛ 내지 0.5㎛ 인 것으로 확인되었다. 그러나, 보잉 깊이는 막 스택의 유형, 에칭 깊이, 및 에칭 시간에 의존하기 때문에, 보잉 깊이는 상이한 조건에 따라 변한다.
보호 실리콘 함유 층 (618) 이 도 6c 에 도시된 것처럼 증착된다 (단계 512). 바람직한 실시형태에서, 보호 실리콘 함유 층 (618) 은 SiF4 를 포함한 증착 가스를 제공함으로써 형성된다. 플라즈마가 증착 가스로부터 형성된다. 그 플라즈마는 보호 실리콘 함유 층 (618) 을 증착한다. 이전의 실시형태에서 언급된 것처럼, 플라즈마 파라미터는 실리콘이 마스크의 최상부 표면상에 선택적으로 증착되어 마스크의 최상부 표면상에 가장 두꺼운 층을 형성하도록 조정될 수도 있다. 플라즈마는 그 후 피쳐의 측벽 상에 덜 선택적으로 증착되어 피쳐의 측벽 위에 더 얇은 층을 형성할 수도 있다. 플라즈마는 피쳐의 저부 상에 최소로 선택적으로 증착된다. 상기 언급된 것처럼, SiF4 의 이용 및 적절한 플라즈마 파라미터는 도시된 것처럼 피쳐 (616) 의 저부 상에 실리콘 증착을 허용하지 않는 것으로 생각된다. 피쳐의 에칭은 그 후 도 6d 에 도시된 것처럼 완료된다. 그 마스크는 스트립된다 (단계 520).
단일 증착 에칭 사이클
도 7 은 본 발명의 다른 실시형태의 고 레벨의 흐름도이다. 이 실시형태에서, 마스크는 에칭될 층 상에 제공된다 (단계 704). 도 8a 는 기판상에 있는 실리콘 질화물 장벽 층 (810) 위에 있는, 에칭될 유전체 층 (808) 상에 제공된 마스크 (804) 를 나타낸다. 그 기판은 프로세스 챔버 내에 배치된다 (단계 706). 프로세스 챔버는 도 3 에 도시된 프로세스 챔버 (300) 일 수도 있고 또는 다른 프로세스 챔버일 수도 있다. 보호 실리콘 함유 층 (818) 은 도 8b 에 도시된 것처럼 증착된다 (단계 708). 이전의 실시형태에서 언급된 것처럼, 플라즈마 파라미터는 실리콘이 마스크의 최상부 표면상에 선택적으로 증착되어 포토레지스트의 최상부 표면상에 가장 두꺼운 층을 형성하도록 조정될 수도 있다. 플라즈마는 그 후 마스크의 측벽 상에 덜 선택적으로 증착되어 마스크의 측벽 위에 더 얇은 층을 형성할 수도 있다. 그 플라즈마는 유전체 층의 최상부 표면상에 최소로 선택적으로 증착된다. 상기 언급된 것처럼, SiF4 의 이용 및 적절한 플라즈마 파라미터는 도시된 것처럼, 유전체 층 (808) 의 최상부 표면상에 실리콘 증착을 허용하지 않는 것으로 생각된다. 피쳐가 아직 유전체 층 내에 에칭되지 않은 이 실시형태에서, 피쳐의 저부는 유전체 층의 최상부 표면인 마스크 피쳐의 저부이다.
이 실시형태에서, 단일의 메인 에칭은 도 8c 에 도시된 것처럼, 장벽 층 (810) 까지 피쳐 (816) 를 완전히 에칭 (단계 712) 하기 위해 사용될 수도 있다. 그 마스크는 그 후 도 8d 에 도시된 것처럼, 스트립된다 (단계 716).
이 실시형태에서, 보호 실리콘 함유 층은 마스크의 보호를 위해 사용되지만 측벽 프로파일 보호를 위한 것은 아니다.
이점
종래의 PECVD 에서, 기판은 접지된 페데스탈 (pedestal) 상에 배치되어 수백 ℃ 로 가열된다. 최상부 전극에 RF 전력을 공급함으로써, 또는 유도 커플링 플라즈마 (ICP) 를 이용함으로써 증착 플라즈마가 유지된다. 그러한 종래의 PECVD 방법은 웨이퍼가 RF 전력공급된 하부 전극 상에 배치되고 최상부 전극이 보통 접지되거나 개별 주파수에 의해 구동되는, 공통 반응성 이온 에칭 (RIE) 유형의 플라즈마 에쳐에 적용가능하지 않다. 더욱이, 웨이퍼 전극 가열은 보통, 활성 디바이스 열적 버짓 (thermal budget) 및 손상 관계로 인해 100℃ 훨씬 아래로 제한된다. SiF4 기반 PECVD 는, 막이 동시에 에칭 및 스퍼터링함으로써 연속적으로 제거되기 때문에 RIE 모드 플라즈마가 충분한 증착을 제공하지 않을 것을 제안한다. 예상외로, 로버스트 막 (robust film) 이 최적의 조건 하에서 RIE 모드 플라즈마에 의해 충분한 레이트로 증착될 수 있는 것이 발견되고 있다. 더욱이, 최적 량의 RF 바이어스 전력 (예를 들어, 2MHz 또는 다른 저 주파수 전력, 여기서 저 주파수 전력은 5MHz 미만으로 규정된다) 을 부가하는 것은 증착 균일도 및 막 강건성을 향상시킬 수 있다. 최적의 2MHz 전력은 바람직하게는 0~1000W 이고, 또는 더 바람직하게는 5~500W 이다. 낮은 바이어스 에너지를 제공하는 다른 방법이 사용될 수도 있다. 에칭될 층은 (실리콘 산화물과 같은) 유전체 층, (금속 및 실리콘 또는 다른 유형의 반도체와 같은) 도전층, 또는 (실리콘 질화물 및 실리콘 옥시질화물 (oxynitride) 과 같은) 하드마스크 층일 수도 있다. 컨덕터 층을 에칭하기 위해, 염소, 플루오르, 또는 브롬과 같은 할로겐이 에칭 단계에서 사용될 수도 있다.
일부 실시형태의 다른 이점은 에칭 테이퍼링 및 에칭 정지가 방지된다는 것이다.
또한, 예상외로, SiF4 를 포함한 보호 층 가스로의 H2 의 부가가 증착 프로세서의 제어를 허용한다는 것이 발견되고 있다.
본 발명의 바람직한 실시형태에서, 일부 혼합이 개별 증착 및 에칭 프로세스를 갖는 효율을 감소시키기 때문에, 증착 가스의 컴포넌트의 일부가 에칭 가스의 컴포넌트와 혼합되지 않는 것이 바람직하다. 그 결과, 제어기는, 하나의 가스가 다른 가스가 부가되기 전에 고갈되도록 가스가 흐르는 시간을 제어하여야 한다. 상기 실시형태에서, SiF4 는 에칭 동안 제공되지 않는다.
아르곤 대신에 다른 불활성 가스가 에칭 및 증착 모두 동안 캐리어 가스로서 사용될 수도 있다. 다른 불활성 가스의 예는 헬륨, 네온, 및/또는 크세논이다.
바람직한 실시형태에서, 고농도로 중합한 화학 물질은 유전체 에칭 동안 요구되지 않는다. 덜 중합한 에칭 화학 물질은 테이퍼링 및 에칭 정지를 피하도록 돕는다.
바람직한 실시형태에서, 통상의 HAR 플루오로카본 에칭 화학 물질은 CH3F 또는 CH2F2 와 같은 개별의 고농도로 중합한 컴포넌트를 부가하지 않고 사용될 수도 있다.
테스트 결과
다음의 테스트가 수행되었다.
테스트 1. 블랭킷 실리콘 웨이퍼 증착 및 에칭 특성
이 테스트는 SiF4 를 이용하여 베어 실리콘 웨이퍼 상에 실리콘 함유 막을 증착시키는 방법을 증명한다. 이 예에서는, 다음의 프로세스 조건, 즉, 웨이퍼 영역 압력 (WAP) 100mTorr, 60MHz RF 의 500W, 100sccm SiF4, 190sccm H2, 225sccm Ar, 공급 가스 분포 70% 센터 웨이트 (feed gas distribution 70% center weight), 하부 전극 온도 60℃, 상부 전극 온도 100℃, 내부 및 외부 구역 모두를 위한 백사이드 헬륨 압력 30Torr, 및 프로세스 시간 180 초가 사용되었다. 증착된 막은 KLA F5X 엘립소메터 (ellipsometer) 에 의해 특징지어졌다. 이 테스트는 19.7nm (13.7%) 의 범위의 전체 웨이이퍼 (16.1nm) 걸쳐, 143.3nm 의 평균 두께, 47.8nm/min 의 평균 증착 레이트, 및 11.3% 의 3 시그마 균일도로 실리콘 층 증착을 제공한다. 증착된 막은 그 후 통상의 HAR 산화물 에칭 프로세스가 60 초 실시되었다. 에칭된 웨이퍼는 그 후 신규의 막 모델 (film model) 을 갖는 KLA F5X 엘립소메터에 의해 특징지어졌다. 그 결과, 그 실리콘 층은 27.1nm/min (47.6%) 의 범위의 전체 웨이퍼 (20.8nm/min) 에 걸쳐, 57.1nm/min 의 평균 에칭 레이트 및 36.5% 의 3 시그마 균일도를 갖는다.
테스트 2. 2 MHz RF 바이어스에 의한 증착 프로세스의 비교
이 테스트에서, 모든 프로세스 조건은 200W 의 2MHz RF 바이어스 전력이 동시에 인가되었다는 것을 제외하고는 테스트 1 의 조건과 동일하였다. 이 테스트는 10.4nm (7.8%) 범위의 전체 웨이퍼 (8.7nm) 에 걸쳐, 133.3nm 의 평균 두께, 44.43nm/min 의 평균 증착 레이트, 및 6.6% 의 3 시그마 균일도로 실리콘 층 증착을 제공하였다. 증착된 막은 그 후 통상의 HAR 산화물 에칭 프로세스가 60 초 실시되었다. 에칭된 웨이퍼는 그 후 신규의 막 모델을 갖는 KLA F5X 엘립소메터에 의해 특징지어졌다. 그 결과, 그 실리콘 층은 5.6nm/min (12.0%) 의 범위의 전체 웨이퍼 (3.5nm/min) 에 걸쳐, 46.4nm/min 의 평균 에칭 레이트 및 7.5% 의 3 시그마 균일도를 갖는다. 2MHz RF 전력의 부가는 증착 균일도 (3 시그마에서 46% 감소) 및 HAR 산화물 에칭에 대한 저항 (에칭 레이트에서 23% 감소) 모두를 상당히 향상시켰다.
테스트 3. 부분적으로 에칭되어 패터닝된 웨이퍼 상의 증착
이 테스트에서, 테스트 2 에서와 동일한 증착 프로세스는, 통상의 HAR 산화물 에칭 플라즈마가 300 초 만큼 미리 에칭된 웨이퍼에 120 초 동안 적용되었다. 실시예 3 의 단면 SEM 분석 결과는 표 1 에 주어진다. 또한, 비교를 위해, 에칭만 300 초 실시한 샘플 (비교예 3a) 이 분석되어 표 1 에 요약된다. 데이터는 어떠한 핀치 오프나 저부 플러깅 없이 최상부 CD 의 극적인 (44%) 감소를 나타낸다. 사실상, 예상외로, 홀 깊이가 SiF4 증착 프로세스 동안에 152nm 만큼 연장되었음이 발견되었다. 이것은, SiF4 기반 증착 프로세스가 고 애스펙트비 홀에 있어서 에칭 정지를 야기하지 않고 마스크 CD 를 축소시키는 효율적인 방법이라는 것을 증명한다.
Figure 112007059580952-pat00001
테스트 4. 패터닝된 웨이퍼의 사후 증착 에칭
이 테스트에서, 테스트 3 으로부터의 웨이퍼는 동일한 통상의 HAR 산화물 에칭 플라즈마가 100 초만큼 추가 에칭되어 풀 에칭 프로세스가 완료되었다. 그 샘플은 그 후 산소 애싱 플라즈마에 의해 처리되어 마스크 층을 제거하였고 SEM 을 위해 단면화되었다. 그 테스트 (실시예 4) 는 이하 표 2 에 주어진다. 비교를 위해, 비교예 (4a) 가 SiF4 증착 단계 없이 2 단계 에칭 (300 초 + 100 초) HAR 에칭을 겪은 샘플에 대한 결과를 나타낸다. 표에 나타낸 것처럼, 보잉은 제 2 샘플 (에칭-증착-에칭) 에서 거의 완전히 제거된다. 산소 애싱 플라즈마 는 양자의 샘플로부터 유기 마스크 (organic mask) 를 제거한다. 반면에, 무기의 실리콘 함유 패시베이션 층은 산소 애싱 플라즈마를 견디고, 제 2 샘플의 SEM 에서 명확히 볼 수 있다. 이것은 우리의 SiF4 증착 프로세스가 에칭된 홀 내로의 딥 다운 도중 내내 마스크로부터 순응적으로 박막의 실리콘 함유 막을 증착시킨다는 직접 증거이다. 실리콘 기반 측벽 패시베이션 막은 원하지 않는 최근의 에칭에 대해 더 저항적이기 때문에, 프로파일의 보잉을 최소화시킨다. 이 실시예는 부분적인 에칭 이후에 SiF4 증착을 적용하는 것이 효과적인 보우 보호 방법임을 나타낸다.
Figure 112007059580952-pat00002
테스트 5. 연속적인 에칭-증착-에칭 프로세스
이 테스트에서, 웨이퍼는 단일의 레시피에서 다음의 시퀀스, 즉, 200 초의 통상의 HAR 에칭, 60 초의 SiF4 증착, 및 200 초의 통상의 HAR 에칭에 의해 연속 처 리되었다. 처리된 웨이퍼는 그 후 02 애싱 플라즈마를 실시하였고 SEM 을 위해 단면화되었다. 그 결과는 이하 표 3 에 도시된다 (실시예 5). 400 초 연속 에칭의 비교예 (비교예 5a) 에 있어서, 최상부 CD 는 심각한 줄무늬로 인해 148nm 까지 블로우 아웃 (blow out) 되었다. 심각한 줄무늬는 마스크 층의 손상 및 변형의 결과이다. 반면에, 실시예 5 의 탑다운 SEM 은 에칭 완료 후에 HAR 홀의 줄무늬 없는 원형 개구 (striation free circuilar opening) 를 나타낸다. 표 3 은 또한 SiF4 증착 단계가 에칭 동안 적용되는 경우 에칭 이후 마스크가 더 많이 남겨졌음을 나타낸다. 최상부 줄무늬 이외에, 비교예 5a 는 최상부와 보우 깊이 사이에 129nm 의 네킹 (폭이 좁은) CD (도 10 의 w4) 를 나타낸다 (도 10 참조). 반면에, SiF4 증착이 에칭 동안 적용된 샘플에는 네킹이 관측되지 않는다. 이 실시예는 HAR 에칭 프로세스 사이에 SiF4 증착을 인가하는 것이 보우를 감소시킬 뿐만 아니라, 마스크 층을 보호하기 때문에, 줄무늬, 블로우 아웃된 최상부 CD, 및 네킹을 감소시킨다는 것을 나타낸다.
Figure 112007059580952-pat00003
테스트 6. 최상부 CD 축소를 위한 사전 증착
이 테스트에서, 웨이퍼는 단일 레시피에서, 먼저 SiF4 증착을 30 초 처리한 후, 통상의 HAR 산화물 에칭을 400 초 처리하였다. 그 결과는 이하 표 4 에서 나타내진다. 또한, 비교를 위해, SiF4 사전 증착 없이 직접 에칭으로부터의 데이터 (비교예 5a) 가 표 4 에 리스팅된다. 그 표에 도시된 것처럼, 에칭에 앞서 SiF4 증착을 30 초 적용하는 것은 36nm 최상부 CD 감소를 달성하였다. 더욱이, 사전 에칭 SiF4 증착 처리된 샘플에서는 마스크가 더 많이 남겨져 있다. 이 것은 SiF4 사전 증착이 에칭 동안 마스크 층을 보호하는 것을 나타낸다.
Figure 112007059580952-pat00004
도 11 은 본 발명의 실시형태 중 하나를 이용하여 에칭된 피쳐 (1116) 의 개략도이다. 도시된 것처럼, 피쳐 (1116) 는 보잉을 갖지 않지만 수직 프로파일을 갖는다.
본 발명이 몇몇 바람직한 실시형태에 의해 설명되고 있지만, 본 발명의 범위 내에서 변형, 변경, 및 대체 균등물이 존재한다. 또한, 본 발명의 방법 및 장치를 구현하는 다수의 대안의 방법이 존재한다는 것을 알 수 있다. 따라서, 다음의 첨부된 청구범위가 본 발명의 진정한 사상 및 범위 내에 있는 모든 이러한 변형, 변경, 및 대체의 등가물을 포함하는 것으로서 해석되는 것으로 의도된다.
도 1 은 본 발명의 에칭 프로세스의 흐름도.
도 2a 내지 도 2f 는 본 발명의 프로세스를 이용한 피쳐 형성의 개략도.
도 3 은 본 발명을 실시하는데 사용될 수도 있는 시스템의 개략도.
도 4a 및 도 4b 는 본 발명을 실시하는데 사용될 수도 있는 컴퓨터 시스템의 개략도.
도 5 는 본 발명의 다른 실시형태의 흐름도.
도 6a 내지 도 6d 는 본 발명의 프로세스를 이용한 피쳐 형성의 개략도.
도 7 은 본 발명의 다른 실시형태의 보다 명확한 흐름도.
도 8a 내지 도 8d 는 본 발명의 프로세스를 이용한 피쳐 형성의 개략도.
도 9 는 보잉을 야기하는 프로세스를 이용한 종래 기술에서 에칭된 피쳐의 개략 단면도.
도 10 은 보잉을 야기하는 프로세스를 이용한 종래 기술에서 에칭된 다른 피쳐의 개략 단면도.
도 11 은 본 발명의 일 실시형태를 이용하여 에칭된 피쳐의 개략 단면도.
*도면의 주요 부분에 대한 부호의 설명*
204: 마스크 208: 유전체 층
210: 실리콘 질화물 장벽층 300: 프로세스 챔버
302: 한정 링 304: 상부 전극
308: 하부 전극 310: 가스 소스
320: 배기 펌프 335: 제어기
344, 348: RF 소스 337, 339: 제어 밸브

Claims (24)

  1. 유전체 층 내에 피쳐를 에칭하는 방법으로서,
    상기 유전체 층 위에 마스크를 형성하는 단계;
    상기 마스크의 노출된 표면상에 보호 실리콘 함유 코팅을 형성하는 단계; 및
    상기 마스크 및 보호 실리콘 함유 코팅을 통하여 피쳐를 에칭하는 단계를 포함하며,
    상기 보호 실리콘 함유 코팅을 형성하는 단계는,
    SiF4 및 H2를 포함하는 보호 코팅 가스를 제공하는 단계;
    상기 보호 코팅 가스를 플라즈마로 변형시키는 단계;
    상기 플라즈마로부터 상기 보호 실리콘 함유 코팅을 증착시키는 단계; 및
    상기 보호 코팅 가스를 정지시키는 단계를 포함하는, 피쳐 에칭 방법.
  2. 제 1 항에 있어서,
    상기 피쳐는 저부를 가지며,
    상기 보호 실리콘 함유 코팅을 형성하는 단계는 상기 피쳐의 저부 상에 상기 보호 실리콘 함유 코팅을 증착시키지 않는, 피쳐 에칭 방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 마스크 및 보호 실리콘 함유 코팅을 통하여 피쳐를 에칭하는 단계는,
    CH3F 및 CH2F2 가 없는 에칭 가스를 제공하는 단계; 및
    상기 피쳐를 에칭하는 상기 에칭 가스로부터 플라즈마를 형성하는 단계를 포함하는, 피쳐 에칭 방법.
  7. 제 6 항에 있어서,
    상기 보호 실리콘 함유 코팅을 형성하기 전에 보잉 깊이까지 상기 유전체 층 내에 상기 피쳐를 부분적으로 에칭하는 단계를 더 포함하는, 피쳐 에칭 방법.
  8. 제 6 항에 있어서,
    상기 보호 실리콘 함유 코팅을 형성하는 단계 및 상기 피쳐를 에칭하는 단계는 3 회 이상의 사이클 동안 순환적으로 수행되는, 피쳐 에칭 방법.
  9. 제 1 항에 있어서,
    상기 보호 실리콘 함유 코팅을 증착시키는 단계는 5 W 와 500W 사이의 바이어스 전력을 제공하는 단계를 포함하는, 피쳐 에칭 방법.
  10. 제 9 항에 있어서,
    상기 바이어스 전력을 제공하는 단계는 저 주파수 RF 신호를 제공하는 단계를 포함하는, 피쳐 에칭 방법.
  11. 제 10 항에 있어서,
    상기 피쳐는 수직 프로파일을 갖는, 피쳐 에칭 방법.
  12. 제 1 항에 있어서,
    상기 보호 실리콘 함유 코팅을 형성하는 단계 전에 보잉 깊이까지 상기 유전체 층 내에 상기 피쳐를 부분적으로 에칭하는 단계를 더 포함하는, 피쳐 에칭 방법.
  13. 제 1 항에 있어서,
    상기 마스크는 유기물 마스크인, 피쳐 에칭 방법.
  14. 제 1 항에 있어서,
    상기 마스크 및 보호 실리콘 함유 코팅을 통하여 피쳐를 에칭하는 단계는,
    CH3F 및 CH2F2 가 없는 에칭 가스를 제공하는 단계; 및
    상기 피쳐를 에칭하는 상기 에칭 가스로부터 플라즈마를 형성하는 단계를 포함하는, 피쳐 에칭 방법.
  15. 유전체 층 내에 피쳐를 에칭하는 방법으로서,
    유전체 층 위에 마스크를 형성하는 단계;
    상기 유전체 층 내에 피쳐를 부분적으로 에칭하는 단계;
    상기 부분적으로 에칭된 피쳐의 측벽 상에 보호 실리콘 함유 코팅을 형성하는 단계; 및
    상기 피쳐를 완전히 에칭하는 단계를 포함하며,
    상기 보호 실리콘 함유 코팅을 형성하는 단계는,
    SiF4 및 H2를 포함하는 보호 코팅 가스를 제공하는 단계;
    상기 보호 코팅 가스를 플라즈마로 변형시키는 단계;
    상기 플라즈마로부터 상기 보호 실리콘 함유 코팅을 증착시키는 단계; 및
    상기 보호 코팅 가스를 정지시키는 단계를 포함하는, 피쳐 에칭 방법.
  16. 제 15 항에 있어서,
    상기 피쳐를 부분적으로 에칭하는 단계는 상기 피쳐를 보잉 깊이까지 에칭하는, 피쳐 에칭 방법.
  17. 제 16 항에 있어서,
    상기 피쳐는 저부를 가지며,
    상기 보호 실리콘 함유 코팅을 형성하는 단계는 상기 피쳐의 상기 저부 상에 상기 보호 실리콘 함유 코팅을 증착시키지 않는, 피쳐 에칭 방법.
  18. 삭제
  19. 제 17 항에 있어서,
    상기 보호 실리콘 함유 코팅을 증착시키는 단계는 5W 와 500W 사이의 바이어스 전력을 제공하는 단계를 포함하는, 피쳐 에칭 방법.
  20. 제 19 항에 있어서,
    상기 바이어스 전력을 제공하는 단계는 저 주파수 RF 신호를 제공하는 단계 를 포함하는, 피쳐 에칭 방법.
  21. 제 20 항에 있어서,
    상기 피쳐는 수직 프로파일을 갖는, 피쳐 에칭 방법.
  22. 제 15 항에 있어서,
    상기 마스크는 유기물 마스크인, 피쳐 에칭 방법.
  23. 제 15 항에 있어서,
    상기 피쳐를 완전히 에칭하는 단계는,
    CH3F 및 CH2F2 가 없는 에칭 가스를 제공하는 단계; 및
    상기 피쳐를 에칭하는 상기 에칭 가스로부터 플라즈마를 형성하는 단계를 포함하는, 피쳐 에칭 방법.
  24. 마스크 아래에 배치된 유전체 층 내에 피쳐를 형성하는 장치로서,
    플라즈마 처리 챔버,
    가스 인렛과 유체 연결된 가스 소스, 및
    상기 가스 소스 및 하나 이상의 전극에 제어가능하게 연결된 제어기를 포함하며,
    상기 플라즈마 처리 챔버는,
    플라즈마 처리 챔버 인클로저를 형성하는 챔버 벽;
    상기 플라즈마 처리 챔버 인클로저 내에 기판을 지지하는 기판 지지대;
    상기 플라즈마 처리 챔버 인클로저 내의 압력을 조정하는 압력 조정기;
    플라즈마를 유지하기 위해 상기 플라즈마 처리 챔버 인클로저에 전력을 제공하는 하나 이상의 전극;
    상기 플라즈마 처리 챔버 인클로저 내에 가스를 제공하는 가스 인렛; 및
    상기 플라즈마 처리 챔버 인클로저로부터 가스를 배기하는 가스 아웃렛을 포함하고,
    상기 가스 소스는,
    실리콘 함유 증착 가스 소스; 및
    에칭 가스 소스를 포함하며,
    상기 제어기는,
    하나 이상의 프로세서; 및
    컴퓨터 판독가능 매체를 포함하며,
    상기 컴퓨터 판독가능 매체는,
    상기 실리콘 함유 가스 소스로부터 실리콘 함유 증착 가스를 제 공하는 컴퓨터 판독가능 코드;
    상기 실리콘 함유 증착 가스를 플라즈마로 형성하는 컴퓨터 판독가능 코드;
    상기 마스크의 노출된 표면상에 상기 플라즈마로부터 실리콘 함유 층을 증착시키는 컴퓨터 판독가능 코드; 및
    상기 실리콘 함유 가스 소스로부터 실리콘 함유 증착 가스를 제공하는 것을 종결시키는 컴퓨터 판독가능 코드를 포함한, 상기 마스크의 노출된 표면상에 실리콘 함유 코팅을 형성하는 컴퓨터 판독가능 코드와,
    상기 에칭 가스 소스로부터 에칭 가스를 제공하는 컴퓨터 판독가능 코드;
    상기 에칭 가스를, 상기 유전체 층 내에 피쳐를 에칭하는 플라즈마로 형성하는 컴퓨터 판독가능 코드; 및
    상기 에칭 가스 소스로부터 에칭 가스를 제공하는 것을 종결시키는 컴퓨터 판독가능 코드를 포함한, 상기 마스크 및 보호 실리콘 함유 층을 통하여 피쳐를 에칭하는 컴퓨터 판독가능 코드를 포함하는, 피쳐 형성 장치.
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