CN115513051B - 硬掩模层返工方法及dmos形成方法 - Google Patents
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Abstract
本发明提供了一种硬掩模层返工方法及DMOS形成方法，硬掩模层返工方法包括：提供一衬底，衬底包括相对设置的第一表面和第二表面，第二表面上形成有背面膜层；形成第一硬掩模层和第二硬掩模层，第一硬掩模层位于所述第一表面上，第二硬掩模层覆盖所述背面膜层；检测所述第一硬掩模层上的颗粒是否超标，若是，对所述第一硬掩模层执行离子注入工艺，并且对所述第二硬掩模层执行氮化工艺；对所述第一硬掩模层和所述第二硬掩模层同时执行湿法刻蚀工艺，所述湿法刻蚀工艺中所述第一硬掩模层的刻蚀速率大于所述第二硬掩模层的刻蚀速率，以去除全部厚度的所述第一硬掩模层和部分厚度的所述第二硬掩模层。保留部分厚度的所述第二硬掩模层，以保护背面膜层。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种硬掩模层返工方法及DMOS形成方法。
背景技术
双扩散场MOS效应晶体管(Double Diffused MOSFET，DMOS)产品需要形成沟槽(Trench) 以制作栅极结构。通常采用正硅酸乙酯 (TEOS) 分解为二氧化硅，形成硬掩模(hard mask)层，再通过光刻和刻蚀工艺得到沟槽结构。
具体的，TEOS采用炉管低压沉积工艺，使得晶圆的正面和背面都淀积上二氧化硅膜层。一般二氧化硅厚度在3000埃~6500埃左右，厚膜层在淀积的过程中，可能发生异常，导致二氧化硅膜层颗粒超标。一旦颗粒超标而且颗粒刚好落在沟槽的位置，将直接影响后续形成的沟槽形貌。
通常情况，二氧化硅膜层发生颗粒超标，需做返工流程，将晶圆正面和背面的二氧化硅膜层及颗粒剥除，重新淀积二氧化硅。传统做法是通过酸性液体过量腐蚀，将晶圆正面和背面的二氧化硅全部剥除。但是DMOS产品使用的晶圆背面有一层低温氧化层(LowTemperature Oxide，LTO)以形成背面膜层，在返工去除正面二氧化硅膜层的时候，酸性液体通常腐蚀到晶片背面的LTO，从而损坏LTO甚至可能导致晶圆直接报废。
发明内容
本发明的目的在于提供一种硬掩模层返工方法，以解决在返工去除正面硬掩模层时酸性液体腐蚀到晶圆背面的背面膜层的问题。
为解决上述技术问题，本发明提供一种硬掩模层返工方法，包括：
提供一衬底，所述衬底包括相对设置的第一表面和第二表面，所述第二表面上形成有背面膜层；
形成第一硬掩模层和第二硬掩模层，所述第一硬掩模层位于所述第一表面上，所述第二硬掩模层覆盖所述背面膜层；
检测所述第一硬掩模层上的颗粒是否超标，若是，对所述第一硬掩模层执行离子注入工艺，并且对所述第二硬掩模层执行氮化工艺；
对所述第一硬掩模层和所述第二硬掩模层同时执行湿法刻蚀工艺，所述湿法刻蚀工艺中所述第一硬掩模层的刻蚀速率大于所述第二硬掩模层的刻蚀速率，以去除全部厚度的所述第一硬掩模层和部分厚度的所述第二硬掩模层。
可选的，所述离子注入工艺步骤中，离子注入的深度不超过所述第一硬掩模层的厚度的90%。
可选的，通过调整所述离子注入工艺中的注入离子的种类、注入能量或者注入剂量中至少一种来调整所述第一硬掩模层在所述湿法刻蚀工艺中的刻蚀速率，以控制所述湿法刻蚀工艺后所述第二硬掩模层的剩余厚度。
可选的，所述离子注入工艺注入的离子为III-V族离子。
可选的，所述离子注入工艺采用的机台采用大束流离子注入机台或者高能量离子注入机台。
可选的，对所述第二硬掩模层执行的所述氮化工艺包括离子注入工艺或者DPN工艺。
可选的，对所述第一硬掩模层和所述第二硬掩模层执行湿法刻蚀工艺之后，所述第二硬掩模层的剩余厚度大于500埃。
可选的，所述第一表面上形成有外延层，所述外延层与第一硬掩模层的材质不同，所述背面膜层与所述第二硬掩模层的材质相同。
可选的，对所述第一硬掩模层和所述第二硬掩模层执行湿法刻蚀工艺之后，还包括：
在所述外延层上形成新的第一硬掩模层，同时在剩余的所述第二硬掩模层上形成新的第二硬掩模层。
可选的，所述背面膜层、所述第一硬掩模层和所述第二硬掩模层均为二氧化硅。
基于同一发明构思，本发明还提供一种DMOS形成方法，包括上述任一项所述的硬掩模层返工方法。
在本发明提供的硬掩模层返工方法及DMOS形成方法中，通过对所述第一硬掩模层执行离子注入工艺，并且对所述第二硬掩模层执行氮化工艺，以使所述第一硬掩模层的刻蚀速率大于所述第二硬掩模层的刻蚀速率，因此，在对所述第一硬掩模层和所述第二硬掩模层执行湿法刻蚀工艺时，所述第一硬掩模层可以全部去除，而所述第二硬掩模层可以保留部分厚度，以保护背面膜层，避免湿法刻蚀工艺中的酸性液体腐蚀到晶圆背面的背面膜层，防止损坏背面膜层。
附图说明
图1是本发明实施例的DMOS形成方法流程图；
图2是本发明实施例的衬底上形成外延层和背面膜层的结构示意图；
图3是本发明实施例的形成第一硬掩模层和第二硬掩模层的结构示意图；
图4是本发明实施例的对第一硬掩模层离子注入的结构示意图；
图5是本发明实施例的去除全部第一硬掩模层和部分第二硬掩模层的结构示意图；
图6是本发明实施例的形成新的第一硬掩模层和第二硬掩模层的结构示意图；
图7是本发明实施例的形成图形化的光刻胶层的结构示意图；
图8是本发明实施例的形成开口的结构示意图；
图9是本发明实施例的去除图形化的光刻胶的结构示意图；
图10是本发明实施例的形成沟槽的结构示意图；
图中，
10-衬底；11-外延层；12-背面膜层；13-第一硬掩模层；14-第二硬掩模层；15-图形化的光刻胶层；16-开口；17-沟槽。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
图1为本发明实施例的DMOS形成方法流程图。如图1所示，本实施例提供一种硬掩模层返工方法，包括：
步骤S10，提供一衬底，所述衬底包括相对设置的第一表面和第二表面，所述第一表面形成有外延层，所述第二表面形成有背面膜层；
步骤S20，形成第一硬掩模层和第二硬掩模层，所述第一硬掩模层覆盖所述外延层，所述第二硬掩模层覆盖所述背面膜层；
步骤S30，检测所述第一硬掩模层上的颗粒是否超标；
步骤S40，若是，对所述第一硬掩模层执行离子注入工艺，并且对所述第二硬掩模层执行氮化工艺，以使所述第一硬掩模层的刻蚀速率大于所述第二硬掩模层的刻蚀速率；
步骤S50，对所述第一硬掩模层和所述第二硬掩模层执行湿法刻蚀工艺，以去除全部厚度的所述第一硬掩模层和部分厚度的所述第二硬掩模层。
进一步的，对所述第一硬掩模层执行的所述离子注入工艺步骤中，离子注入工艺注入的离子为III-V族离子。离子注入工艺注入的离子例如是硼（B）、磷（P）、碳（C）、锗（Ge）或者砷（As）。离子注入的深度不超过所述第一硬掩模层的厚度的90%。通过调整所述离子注入工艺中的注入离子的种类、注入能量或者注入剂量中至少一种来调整所述第一硬掩模层在所述湿法刻蚀工艺中的刻蚀速率，以控制所述湿法刻蚀工艺后所述第二硬掩模层的剩余厚度。
对所述第二硬掩模层执行氮化工艺包括离子注入工艺或者去耦合等离子体氮化（decoupled plasma nitridation，DPN）工艺。也就是说对所述第二硬掩模层执行的离子注入工艺，注入的氮离子，以使所述第二硬掩模层氮化。
继续参考图1，本实施例还提供一种DMOS形成方法，包括上述硬掩模层返工方法的步骤S10~S50，还包括：在步骤S50之后，继续执行步骤S20。
在步骤S30中，若检测的所述第一硬掩模层上的颗粒不超标，则执行步骤S60，在所述外延层内形成沟槽。具体的，包括以下子步骤：
步骤S61，在第一硬掩模层上形成图形化的光刻胶层，暴露出待刻蚀的部分所述第一硬掩模层。
步骤S62，以图形化的光刻胶层为掩模，刻蚀所述第一硬掩模层，并过刻蚀部分所述外延层，形成贯穿所述第一硬掩模层并延伸到所述外延层的开口。
步骤S63，去除图形化的光刻胶层。
步骤S64，以第一硬掩模层为掩模，沿所述开口继续刻蚀所述外延层，形成沟槽，所述沟槽的底部位于所述外延层内。
图2～图10为本实施例提供的硬掩模层返工方法及DMOS形成方法的相应步骤对应的结构示意图。下面结合图2～图10对本实施例提供的硬掩模层返工方法及DMOS形成方法进行详细说明。
请参考图2，在步骤S10中，提供一衬底10，其中，所述衬底10可以为N型重掺杂衬底，所述衬底10例如是掺磷硅衬底。该N型掺磷硅衬底的材料可以是任意合适的衬底材料，例如硅、锗、绝缘体上硅、硅锗或砷化镓。
在本实施例中，所述衬底10包括相对设置的第一表面和第二表面。所述第一表面形成有外延层11。所述外延层11可以是通过外延生长工艺形成在N型掺磷硅衬底上的N型外延层。所述外延层11为轻掺杂N型外延层，用于后续制作半导体器件。所述第二表面上形成有背面膜层12。所述背面膜层12例如是低温氧化层(Low Temperature Oxide，LTO)。由于所述衬底10为重掺杂衬底，在高温工艺中重掺杂的离子会逸出，因此在所述衬底10的第二表面形成背面膜层12，有利于防止所述衬底10中的重掺离子在高温工艺中逸出。
请参考图3，在步骤S20中，同时形成第一硬掩模层13和第二硬掩模层14，所述第一硬掩模层13覆盖所述外延层11，所述第二硬掩模层14覆盖所述背面膜层12。所述第一硬掩模层13和所述第二硬掩模层14例如均为氧化层。可以采用低压力化学气相沉积工艺（LowPressure Chemical Vapor Deposition，LPCVD）将正硅酸乙酯 (TEOS) 分解为二氧化硅，形成所述第一硬掩模层13和所述第二硬掩模层14。所述第一硬掩模层13和所述第二硬掩模层14的厚度例如是3000埃~6500埃。研究发现，较厚的膜层在淀积的过程中，可能发生异常，导致硬膜层颗粒超标。一旦颗粒超标而且颗粒刚好落在沟槽的位置，将直接影响后续沟槽形貌。因此，需要对所述第一硬掩模层13表面的颗粒是否超标进行检测。
在步骤S30中，检测所述第一硬掩模层13上的颗粒是否超标。
请参考图4，在步骤S40中，若是，对所述第一硬掩模层13执行离子注入工艺，以使所述第一硬掩模层13和所述第二硬掩模层14的刻蚀速率不同。由于在所述第一硬掩模层13内进行离子注入，注入的离子占位或者取代了所述第一硬掩模层13内的原子位置，并且通过注入离子，所述第一硬掩模层13变的不再致密，因此，在湿法刻蚀的时候，刻蚀液对所述第一硬掩模层13的刻蚀速率更快，即，通过对所述第一硬掩模层13执行离子注入工艺，所述第一硬掩模层的刻蚀速率大于所述第二硬掩模层的刻蚀速率。
具体实施时，可以通过调整离子注入工艺中的注入离子的种类、注入能量或者注入剂量中至少一个来调整所述第一硬掩模层的刻蚀速率，以控制湿法刻蚀工艺后所述第二硬掩模层的剩余厚度。
离子注入工艺注入的离子为III-V族离子。离子注入工艺注入的离子例如是硼（B）、磷（P）、碳（C）、锗（Ge）或者砷（As）。
在一个可选实施例中，离子注入工艺中采用的机台包括大束流离子注入（HCI）机台。所述大束流离子注入（HCI）机台的注入剂量例如为E14/cm2~E15/cm2，注入能量为50Kev~160Kev。所述大束流离子注入机台注入的离子例如是硼（B）、磷（P）和碳（C）。
在另一个可选实施例中，离子注入工艺中采用的机台包括高能量离子注入（HEI）机台。所述高能量离子注入（HEI）机台的注入剂量例如为E11/cm2~E14/cm2，注入能量为350Kev~450Kev。所述高能量离子注入机台注入的离子例如是锗（Ge）或者砷（As）。
本领域技术人员能够根据注入不同的离子种类、离子注入的能量和剂量调整所述第一硬掩模层13在湿法刻蚀工艺中的刻蚀速率，进而控制所述第二硬掩模层14在湿法刻蚀工艺后的剩余厚度。
优选方案中，离子注入的深度小于所述第一硬掩模层的厚度的90%，以防止离子注入的离子影响到所述外延层11的性能。
在步骤S40中，并且对所述第二硬掩模层执行氮化工艺，对所述第二硬掩模层执行氮化工艺包括离子注入工艺或者DPN工艺。采用离子注入工艺对所述第二硬掩模层氮化处理，注入的离子是氮离子，离子注入工艺的注入能量例如是5Kev~10Kev，离子注入工艺的注入剂量例如是E14/cm2~E15/cm2。采用DPN工艺对所述第二硬掩模层氮化处理，DPN工艺主要包括等离子氮处理及氮处理后的退火(Post Nitridation Anneal，PNA)工艺。这两步工艺的高度集成是整体DPN工艺的关键。等离子氮化后，游离态的N原子集中在第二硬掩模层表面，不稳定及易挥发，需及时进行固化，使N 原子与SiO2分子键合，形成Si-N-O 稳态结构。等离子氮处理工艺的工艺条件例如为：等离子体处理功率为1500W～2500W；等离子体处理压强例如是10mTorr～30mTorr,等离子体处理气体例如是N2和He,其中N2流量例如是50sccm～100sccm,He流量例如是100sccm～150sccm，N2的掺杂浓度E15/cm2~E16/cm2，等离子体处理时间例如是40秒~80秒。氮处理后的退火工艺的温度范围例如为1000℃～1200℃，反应时间范围为10秒～100秒，氮处理后的退火工艺的气体例如是N2和O2,其中N2流量例如是5sccm～10sccm, O2流量例如是1sccm～10sccm, 氮处理后的退火工艺压强例如是10mTorr～80mTorr。请参考图5，在步骤S50中，对所述第一硬掩模层13和所述第二硬掩模层14执行湿法刻蚀工艺，以去除全部的所述第一硬掩模层13和部分所述第二硬掩模层14。
其中，湿法刻蚀工艺的溶液例如是DHF（即稀释的HF），在本实施中，湿法刻蚀工艺的溶液中HF和水的比例例如是1:150~1:200。DHF和氧化硅反应，并且，所述第一硬掩模层13经过离子注入后变得不再致密，因此，所述第一硬掩模层13的刻蚀速率较快，而所述第二硬掩模层14经过氮化处理形成Si-N-O 稳态结构，而DHF对SiO2与Si-O-N蚀刻选择比较大，故所述第二掩模层14在DHF中的刻蚀速率较低。由于需要全部去除所述第一硬掩模层13，所以需要进行过刻蚀，但由于要保护背面膜层12，所述第二硬掩模层14需要保留一部分。较佳的，对所述第一硬掩模层13和所述第二硬掩模层14执行湿法刻蚀工艺之后，所述第二硬掩模层的剩余厚度大于500埃，以防止所述背面膜层12在湿法刻蚀工艺中被刻蚀。
请参考图6，在步骤S50之后，继续执行步骤S20。也就是说，对所述第一硬掩模层13和所述第二硬掩模层14执行湿法刻蚀工艺之后，继续在所述外延层11上形成新的所述第一硬掩模层13，同时在剩余的所述第二硬掩模层14上形成新的第二硬掩模层14。
请参考图7~图10，在步骤S30中，若检测的所述第一硬掩模层13上的颗粒不超标，则执行步骤S60，在所述外延层11内形成沟槽17。
具体的，步骤S30包括以下子步骤：
请参考图7，在步骤S61中，在第一硬掩模层13上形成图形化的光刻胶层15，暴露出待刻蚀的部分所述第一硬掩模层13。
请参考图8，在步骤S62中，以图形化的光刻胶层15为掩模，刻蚀所述第一硬掩模层13，并过刻蚀部分所述外延层11，形成贯穿所述第一硬掩模层13并延伸到所述外延层11的开口16。延伸到所述外延层11中的深度例如是150埃~250埃。所述开口16的宽度例如是150nm~250nm。可以采用干法刻蚀工艺形成开口16。刻蚀气体例如是CF4，所述CF4的气体流量例如为50sccm-150sccm。
请参考图9，在步骤S63中，去除图形化的光刻胶层15。通常采用灰化工艺或者剥离的方式去除残留的图形化的光刻胶层15。
请参考图10，在步骤S64中，以第一硬掩模层13为掩模，沿所述开口16继续刻蚀所述外延层11，形成沟槽17，所述沟槽17的底部位于所述外延层11内。所述沟槽17的深度例如是1.0μm~1.5μm。
综上可见，在本发明提供的硬掩模层返工方法及DMOS形成方法中，通过对所述第一硬掩模层执行离子注入工艺，并且对所述第二硬掩模层执行氮化工艺，以使所述第一硬掩模层的刻蚀速率大于所述第二硬掩模层的刻蚀速率，因此，在对所述第一硬掩模层和所述第二硬掩模层执行湿法刻蚀工艺时，所述第一硬掩模层可以全部去除，而所述第二硬掩模层可以保留部分厚度，以保护背面膜层，避免湿法刻蚀工艺中的酸性液体腐蚀到晶圆背面的背面膜层，损坏背面膜层从而损坏晶圆。
此外还应该认识到，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
Claims (11)
1.一种硬掩模层返工方法，其特征在于，包括：
提供一衬底，所述衬底包括相对设置的第一表面和第二表面，所述第二表面上形成有背面膜层；
形成第一硬掩模层和第二硬掩模层，所述第一硬掩模层位于所述第一表面上，所述第二硬掩模层覆盖所述背面膜层；
检测所述第一硬掩模层上的颗粒是否超标，若是，对所述第一硬掩模层执行离子注入工艺，并且对所述第二硬掩模层执行氮化工艺；
对所述第一硬掩模层和所述第二硬掩模层同时执行湿法刻蚀工艺，所述湿法刻蚀工艺中所述第一硬掩模层的刻蚀速率大于所述第二硬掩模层的刻蚀速率，以去除全部厚度的所述第一硬掩模层和部分厚度的所述第二硬掩模层。
2.如权利要求1所述的硬掩模层返工方法，其特征在于，所述离子注入工艺步骤中，离子注入的深度不超过所述第一硬掩模层的厚度的90%。
3.如权利要求1所述的硬掩模层返工方法，其特征在于，通过调整所述离子注入工艺中的注入离子的种类、注入能量或者注入剂量中至少一种来调整所述第一硬掩模层在所述湿法刻蚀工艺中的刻蚀速率，以控制所述湿法刻蚀工艺后所述第二硬掩模层的剩余厚度。
4.如权利要求3所述的硬掩模层返工方法，其特征在于，所述离子注入工艺注入的离子为III-V族离子。
5.如权利要求3所述的硬掩模层返工方法，其特征在于，所述离子注入工艺采用的机台采用大束流离子注入机台或者高能量离子注入机台。
6.如权利要求1所述的硬掩模层返工方法，其特征在于，对所述第二硬掩模层执行的所述氮化工艺包括离子注入工艺或者DPN工艺。
7.如权利要求1所述的硬掩模层返工方法，其特征在于，对所述第一硬掩模层和所述第二硬掩模层执行湿法刻蚀工艺之后，所述第二硬掩模层的剩余厚度大于500埃。
8.如权利要求1所述的硬掩模层返工方法，其特征在于，所述第一表面上形成有外延层，所述外延层与第一硬掩模层的材质不同，所述背面膜层与所述第二硬掩模层的材质相同。
9.如权利要求8所述的硬掩模层返工方法，其特征在于，对所述第一硬掩模层和所述第二硬掩模层执行湿法刻蚀工艺之后，还包括：
在所述外延层上形成新的第一硬掩模层，同时在剩余的所述第二硬掩模层上形成新的第二硬掩模层。
10.如权利要求1所述的硬掩模层返工方法，其特征在于，所述背面膜层、所述第一硬掩模层和所述第二硬掩模层均为二氧化硅。
11.一种DMOS形成方法，其特征在于，包括权利要求1~10任一项所述的硬掩模层返工方法。
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3945857A (en) * | 1974-07-01 | 1976-03-23 | Fairchild Camera And Instrument Corporation | Method for fabricating double-diffused, lateral transistors |
| CN101131927A (zh) * | 2006-08-22 | 2008-02-27 | 兰姆研究有限公司 | 增强等离子体蚀刻性能的方法 |
| CN103003940A (zh) * | 2009-10-12 | 2013-03-27 | 莫诺利特斯3D<sup>TM</sup>有限公司 | 具有半导体装置和结构的系统 |
| CN105448736A (zh) * | 2014-09-26 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN106558486A (zh) * | 2015-09-30 | 2017-04-05 | 无锡华润上华科技有限公司 | 去除半导体基片掩膜层的方法 |
| CN107785318A (zh) * | 2016-08-30 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的制造方法 |
| CN110277309A (zh) * | 2018-03-14 | 2019-09-24 | 台湾积体电路制造股份有限公司 | 用于半导体制程的方法 |
| CN115241122A (zh) * | 2022-07-08 | 2022-10-25 | 上海华虹宏力半导体制造有限公司 | 深沟槽刻蚀的硬掩膜结构及工艺方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016179025A1 (en) * | 2015-05-01 | 2016-11-10 | The Regents Of The University Of California | Enhanced patterning of integrated circuit layer by tilted ion implantation |
-
2022
- 2022-11-04 CN CN202211373128.3A patent/CN115513051B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3945857A (en) * | 1974-07-01 | 1976-03-23 | Fairchild Camera And Instrument Corporation | Method for fabricating double-diffused, lateral transistors |
| CN101131927A (zh) * | 2006-08-22 | 2008-02-27 | 兰姆研究有限公司 | 增强等离子体蚀刻性能的方法 |
| CN103003940A (zh) * | 2009-10-12 | 2013-03-27 | 莫诺利特斯3D<sup>TM</sup>有限公司 | 具有半导体装置和结构的系统 |
| CN105448736A (zh) * | 2014-09-26 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN106558486A (zh) * | 2015-09-30 | 2017-04-05 | 无锡华润上华科技有限公司 | 去除半导体基片掩膜层的方法 |
| CN107785318A (zh) * | 2016-08-30 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的制造方法 |
| CN110277309A (zh) * | 2018-03-14 | 2019-09-24 | 台湾积体电路制造股份有限公司 | 用于半导体制程的方法 |
| CN115241122A (zh) * | 2022-07-08 | 2022-10-25 | 上海华虹宏力半导体制造有限公司 | 深沟槽刻蚀的硬掩膜结构及工艺方法 |
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