CN105448736A - 晶体管的形成方法 - Google Patents

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Abstract

一种晶体管的形成方法，包括：提供衬底，所述衬底表面具有栅极膜；在所述栅极膜表面形成掩膜层，所述掩膜层内掺杂有碳离子；以所述掩膜层为掩膜，刻蚀所述栅极膜之至暴露出衬底表面为止，形成栅极层；在所述栅极层和掩膜层的侧壁表面形成第一侧墙，所述第一侧墙内掺杂有碳离子；在所述栅极层和第一侧墙两侧的衬底内形成应力层。所形成的晶体管性能提高。

Description

晶体管的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶体管的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件正朝着更高的元件密度以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短。然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。目前，现有技术主要通过提高载流子迁移率来提高半导体器件性能。当载流子的迁移率提高，晶体管的驱动电流提高，则晶体管中的漏电流减少，而提高载流子迁移率的一个关键要素是提高晶体管沟道区中的应力，因此提高晶体管沟道区的应力可以极大地提高晶体管的性能。
现有技术提高晶体管沟道区应力的一种方法为：在晶体管的源区和漏区形成应力层。其中，PMOS晶体管的应力层材料为硅锗(SiGe)，由于硅锗和硅具有相同的晶格结构，即“金刚石”结构，而且在室温下，硅锗的晶格常数大于硅的晶格常数，因此硅和硅锗之间存在晶格失配，使应力层能够向沟道区提供压应力，从而提高PMOS晶体管沟道区的载流子迁移率性能。相应地，NMOS晶体管的应力层材料为碳化硅(SiC)，由于在室温下，碳化硅的晶格常数小于硅的晶格常数，因此硅和碳化硅之间存在晶格失配，能够向沟道区提供拉应力，从而提高NMOS晶体管的性能。
然而，对于现有的源区和漏区形成有应力层的晶体管，其形貌不良、性能不稳定。
发明内容
本发明解决的问题是，改善在源区和漏区形成应力层的晶体管的形貌，提高晶体管的性能。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供衬底，所述衬底表面具有栅极膜；在所述栅极膜表面形成掩膜层，所述掩膜层内掺杂有碳离子；以所述掩膜层为掩膜，刻蚀所述栅极膜直至暴露出衬底表面为止，形成栅极层；在所述栅极层和掩膜层的侧壁表面形成第一侧墙，所述第一侧墙内掺杂有碳离子；在所述栅极层和第一侧墙两侧的衬底内形成应力层。
可选的，所述掩膜层的形成工艺包括：在所述栅极膜表面形成掩膜薄膜；对所述掩膜薄膜进行离子注入，在所述掩膜薄膜内掺杂碳离子；在所述离子注入工艺之后，刻蚀部分所述掩膜薄膜，暴露出部分所述栅极膜表面，形成所述掩膜层。
可选的，对所述掩膜薄膜进行的离子注入工艺包括：注入剂量为1E3atoms/cm2～1E6atoms/cm2，能量为5KeV～50KeV。
可选的，还包括：在对所述掩膜表面进行离子注入工艺之后，刻蚀部分掩膜薄膜之前，在所述掩膜薄膜表面形成保护膜；在所述离子注入工艺之后，刻蚀部分所述保护膜和掩膜薄膜，形成掩膜层、以及位于掩膜层表面的保护层。
可选的，所述保护层的材料为氧化硅；所述保护层的厚度为5纳米～100纳米。
可选的，所述掩膜层的材料包括氮化硅；所述掩膜层的厚度为5纳米～100纳米。
可选的，所述第一侧墙的形成工艺包括：在所述衬底、栅极层和掩膜层表面形成第一侧墙膜；对所述第一侧墙膜进行离子注入，在所述第一侧墙膜内掺杂碳离子；在所述离子注入工艺之后，回刻蚀所述第一侧墙膜，直至暴露出衬底表面为止，形成第一侧墙。
可选的，对所述第一侧墙膜进行的离子注入工艺包括：注入剂量为1E3atoms/cm2～1E6atoms/cm2，能量为5KeV～50KeV。
可选的，所述第一侧墙膜的材料包括氮化硅；所述第一侧墙膜的厚度为5纳米～100纳米。
可选的，还包括：在形成第一侧墙之后，形成应力层之前，在所述栅极层和第一侧墙两侧的衬底内形成轻掺杂区。
可选的，所述轻掺杂区内掺杂有P型离子或N型离子。
可选的，在形成所述轻掺杂区之后，形成所述应力层之前，在所述第一侧墙表面形成第二侧墙。
可选的，所述第二侧墙的形成工艺包括：在所述衬底、第一侧墙和掩膜层表面形成第二侧墙膜；回刻蚀所述第二侧墙膜，直至暴露出衬底表面为止，形成第二侧墙。
可选的，还包括：在形成第二侧墙膜之后，回刻蚀所述第二侧墙膜之前，对所述第二侧墙膜进行离子注入，在所述第二侧墙膜内掺杂碳离子。
可选的，对所述第二侧墙膜进行的离子注入工艺包括：注入剂量为1E3atoms/cm2～1E6atoms/cm2，能量为5KeV～50KeV。
可选的，所述第二侧墙膜的材料包括氧化硅、氮化硅、氮氧化硅中的一种或多种；所述第二侧墙膜的厚度为5纳米～100纳米。
可选的，所述应力层形成于所述第二侧墙、第一侧墙和栅极层两侧的衬底内。
可选的，所述应力层的形成工艺包括：在所述栅极层和第一侧墙两侧的衬底内形成开口；采用选择性外延沉积工艺在所述开口内形成应力层，所述应力层的表面高于或齐平于所述衬底表面。
可选的，所述应力层的材料为硅锗，所述应力层内掺杂有P型离子；所述应力层的材料为碳化硅，所述应力层内掺杂有N型离子。
可选的，还包括：在形成所述栅极膜之前，在所述衬底表面形成栅介质膜；所述栅极膜形成于所述栅介质膜表面。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的形成方法中，在用于刻蚀形成栅极层的掩膜层内掺杂碳离子；并且，在以所述掩膜层刻蚀形成栅极层之后，在形成于栅极层和掩膜层侧壁表面的第一侧墙内掺杂碳离子。由于所述碳离子与半导体离子之间具有较强的键合能，在形成应力层的过程中，工艺气体中的半导体离子在进入所述掩膜层和第一侧墙内时，会优先与所述碳离子发生键合，从而避免了所述半导体离子透过所述掩膜层和第一侧墙之后栅极层发生反应的问题，从而能够避免在所述掩膜层表面和第一侧墙顶部表面形成外延颗粒，所形成的晶体管形貌良好，能够避免所述晶体管产生漏电流，晶体管的性能稳定、可靠性提高。
进一步，所述掩膜层由掩膜薄膜刻蚀形成，而对所述掩膜薄膜进行的离子注入工艺包括：注入剂量为1E3atoms/cm2～1E6atoms/cm2，能量为5KeV～50KeV。所述离子注入工艺的注入剂量能够保证掩膜层内的碳离子足以阻挡半导体离子向栅极层扩散；同时，所述离子注入工艺的能量能够保证碳离子进入掩膜薄膜的同时，不会进一步进入栅极层内。
进一步，在对所述掩膜表面进行离子注入工艺之后，刻蚀部分掩膜薄膜之前，在所述掩膜薄膜表面形成保护膜。所述保护膜用于在后续形成第一侧墙的过程中保护所述掩膜层，避免在形成所述第一侧墙的回刻蚀工艺中，消耗所述掩膜层内的碳离子，从而保证了掩膜层内的碳离子足以阻挡半导体离子的扩散。
进一步，所述应力层的形成工艺包括：在所述栅极层和第一侧墙两侧的衬底内形成开口；采用选择性外延沉积工艺在所述开口内形成应力层。由于所述应力层的材料为硅锗或碳化硅，因此，在所述选择性外延沉积工艺中，需要利用硅离子进行外延，而由于所述掩膜层和第一侧墙内均具有碳离子，而所述碳离子与硅离子之间具有较强的键合能，因此，扩散入所述掩膜层和第一侧墙的硅离子优先与所述碳离子发生键合，从而避免了所述硅离子与栅极层相接触，能够抑制在所述第一侧墙顶部表面形成外延颗粒的问题。
附图说明
图1是本发明一种在源区和漏区形成应力层的晶体管实施例的剖面结构示意图；
图2至图14是本发明实施例的晶体管的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，在晶体管的源区和漏区形成应力层之后，容易造成晶体管的形貌不良、性能不稳定。
经过研究发现，请参考图1，图1是本发明一种在源区和漏区形成应力层的晶体管实施例的剖面结构示意图，包括：衬底100；位于衬底100表面的栅极结构110，所述栅极结构110包括：位于衬底100表面的栅介质层111，位于所述栅介质层表面的栅极层112，位于所述栅极层112表面的掩膜层113，以及位于所述栅介质层111、栅极层112和掩膜层112侧壁表面的侧墙114；位于所述栅极结构110两侧衬底内的应力层120。所述栅极层112的材料为多晶硅，所述栅极层112能够作为晶体管的栅极，也能够是作为伪栅极，而所述伪栅极用于为后续需要形成的金属栅占据空间位置。
其中，所述应力层120的形成工艺包括：在衬底100表面形成栅极结构110之后，在所述栅极结构110两侧的衬底100内形成开口；采用选择性外延沉积工艺在所述开口内形成应力层120。当所述晶体管为PMOS晶体管时，所形成的应力层120的材料为硅锗；当所述晶体管为NMOS晶体管时，所述应力层120的材料为碳化硅。
随着半导体器件尺寸的缩小，用于形成所述开口和应力层120的掩膜除了暴露出栅极结构100两侧需要形成应力层120的衬底100表面之外，还会暴露出所述栅极结构110，而所述栅极层112表面具有掩膜层113进行保护，而所述栅极层112的侧壁表面具有侧墙114进行保护。所述掩膜暴露出的区域面积较大，能够确保形成掩膜层的光刻工艺精确度，使所述掩膜暴露出的区域尺寸和形状精确。
然而，在采用选择性外延沉积工艺形成应力层120的过程中，由于所述掩膜会暴露出所述栅极结构110，而随着半导体器件尺寸的缩小，所述掩膜层113和侧墙114的厚度也随之减薄，导致形成应力层120的工艺气体容易扩散进入所述掩膜层113和侧墙114内，并且与所述多晶硅材料的栅极层112相接触。因此，所述选择性外延沉积工艺除了能够在开口内形成应力层112之外，还会在所述掩膜层113表面以及侧墙114的表面形成外延颗粒130(EPIparticle，或称为蘑菇形缺陷Mushroomdefect)，尤其是与掩膜层113相接的侧墙114顶部更容易形成所述外延颗粒130。由于所述外延颗粒130的材料为半导体材料，因此所述外延颗粒130容易导致所述栅极层112顶部、或后续形成的金属栅顶部产生漏电，导致所形成的晶体管的性能不稳定、可靠性变差、良率下降。
为了解决上述问题，本发明提出一种晶体管的形成方法。其中，在用于刻蚀形成栅极层的掩膜层内掺杂碳离子；并且，在以所述掩膜层刻蚀形成栅极层之后，在形成于栅极层和掩膜层侧壁表面的第一侧墙内掺杂碳离子。由于所述碳离子与半导体离子之间具有较强的键合能，在形成应力层的过程中，工艺气体中的半导体离子在进入所述掩膜层和第一侧墙内时，会优先与所述碳离子发生键合，从而避免了所述半导体离子透过所述掩膜层和第一侧墙之后，与栅极层发生反应的问题，从而能够避免在所述掩膜层表面和第一侧墙顶部表面形成外延颗粒的问题。因此，所形成的晶体管形貌良好，避免了所述晶体管产生漏电流，晶体管的性能稳定、可靠性提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图14是本发明实施例的晶体管的形成过程的剖面结构示意图。
请参考图2，提供衬底200，所述衬底200表面具有栅极膜201。
所述衬底200为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底。在本实施例中，所述衬底200为硅衬底，由于后续需要在所形成的栅极层两侧衬底200内形成应力层，而应力层的材料为硅锗或碳化硅，而所述硅衬底与应力层之间存在晶格失配，使所述应力层能够对栅极层底部的衬底200施加应力，以此提高栅极层底部的沟道区的载流子迁移率。
所述栅极膜201用于刻蚀形成栅极层，所述栅极膜201的材料为多晶硅，形成工艺为化学气相沉积工艺或物理气相沉积工艺。在本实施例中，所需形成的晶体管为高K金属栅极(High-KMetalGate，简称HKMG)结构晶体管，所述栅极层作为伪栅，所述伪栅用于为后续形成的金属栅占据空间，后续需要以金属栅替代所述伪栅。
在本实施例中，所述栅极膜201形成于衬底200表面，后续去除由所述栅极膜201形成的栅极层之后，暴露出衬底200表面，并且在所述衬底200表面形成高K栅介质层，在高K栅介质层表面形成金属栅。
在一实施例中，在形成所述栅极膜201之前，还包括：在形成所述栅极膜201之前，在所述衬底200表面形成栅介质膜；所述栅极膜形成于所述栅介质膜表面。在该实施例中，所述栅介质膜的材料为氧化硅，所述栅介质膜后续用于刻蚀形成栅极层与衬底200之间的栅介质层，所述栅介质层用于在后续去除栅介质层时，保护衬底200表面免受损伤。
在所述栅介质膜与栅极膜201之间，还能够形成高K介质膜，所述高K介质膜用于刻蚀形成高K栅介质层，则后续去除所述栅极层之后，暴露出所述高K栅介质层，并在所述高K栅介质层表面形成金属栅。
在另一实施例中，所述栅介质膜的材料为高K介质材料，由后续有所述栅介质膜刻蚀形成栅介质层；并且，在后续刻蚀去除所述栅极层之后，暴露出所述栅介质层，在所述栅介质层表面形成金属栅。
在其它实施例中，后续由所述栅极膜201刻蚀形成的栅极层即晶体管的栅极，则在所述栅极膜201和衬底200之间，还需要形成栅介质膜，由所述栅介质膜刻蚀形成栅极层；所述栅极膜201的材料为多晶硅，形成工艺为化学气相沉积工艺或物理气相沉积工艺；所述栅介质膜的材料为氧化硅，形成工艺为化学气相沉积工艺或物理气相沉积工艺。
请参考图3，在所述栅极膜201表面形成掩膜薄膜202。
所述掩膜薄膜202用于形成刻蚀栅极膜201的掩膜层，而所述掩膜层还能够在后续形成第一侧墙、第二侧墙以及应力层的过程中，保护由所述栅极膜201刻蚀形成的栅极层顶部表面，避免后续工艺使所述栅极层的厚度减薄，从而保证了所述栅极层的结构尺寸精确。
所述掩膜薄膜202的材料包括氮化硅、氧化硅、氮氧化硅、无定形碳中的一种或多种；在本实施例中，所述掩膜薄膜202的材料为氮化硅。所述掩膜薄膜202的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述掩膜薄膜202的厚度为5纳米～100纳米；由于后续所述掩膜薄膜202刻蚀形成的掩膜层用于保护栅极层的顶部表面，因此所述掩膜薄膜202需要具有足够的厚度，避免在后续工艺中，所述掩膜层被刻蚀工艺过度消耗而暴露出栅极层的顶部表面；同时，所述掩膜薄膜的厚度不宜过厚，以保证后续形成的掩膜层图形尺寸精确，有利于保证后续刻蚀形成的栅极层的结构尺寸精确易控；因此，当所述掩膜薄膜202的厚度在5纳米～100纳米范围内时，能够使后续形成的掩膜层具有足以保护栅极层，又能够使刻蚀形成的栅极层尺寸精确。
由所述掩膜薄膜202刻蚀形成的掩膜层用于在形成应力层的过程中，保护后续形成的栅极层顶部表面。然而，在后续形成所述应力层的外延沉积及工艺中，工艺气体的离子容易扩散进入所述掩膜层内，并且容易进一步穿过所述掩膜层与栅极层相接触，使得所述工艺气体的离子与所述栅极层的材料发生反应，并且在所述掩膜层的表面生成外延颗粒。为了避免所述工艺气体的离子穿过所述掩膜层，并与栅极层反应，后续需要在所述掩膜薄膜202内掺杂碳离子，以阻挡工艺气体离子的扩散。
请参考图4，对所述掩膜薄膜202进行离子注入，在所述掩膜薄膜202内掺杂碳离子。
在本实施例中，后续在衬底200内形成的应力层材料为硅锗或碳化硅，形成应力层的工艺为选择性外延沉积工艺，在所述选择性外延沉积工艺中，工艺气体带有半导体离子，例如硅离子。而经过研究发现，与栅极膜201的材料相比，半导体离子与碳离子之间具有更强的键合能，因此，对所述掩膜层内掺杂碳离子，能够在形成应力层的过程中，使工艺气体中的半导体离子会优先与掩膜层内的碳离子发生键合，从而避免了半导体离子穿过所述掩膜层，并进一步与栅极层发生反应的问题，以此防止在掩膜层表面生成外延颗粒，使得所形成的晶体管性能稳定、可靠性提高。
本实施例中，在对所述掩膜薄膜202进行刻蚀之前，在所述掩膜薄膜202内注入碳离子，由于所述栅极膜201完全由所述掩膜薄膜202覆盖，则所述碳离子不易进入所述栅极膜201，使得后续刻蚀形成掩膜层之后，对暴露出的栅极膜201进行刻蚀时，刻蚀速率和刻蚀时间容易控制，能够保证所形成的栅极层形貌良好，且不易对衬底200表面造成损伤。
而且，由于所衬底200表面具有栅极膜201和掩膜薄膜202覆盖，因此所注入的碳离子不易进入衬底200内，有利于使所形成的晶体管性能更为稳定，不会因所述碳离子影响后续形成的源区、漏区以及沟道区的性能。
在其它实施例中，还能够在后续刻蚀形成掩膜层之后，刻蚀栅极膜201之前，在所述掩膜层内掺杂碳离子。
本实施例中，对所述掩膜薄膜202进行的离子注入工艺包括：注入剂量为1E3atoms/cm2～1E6atoms/cm2，能量为5KeV～50KeV。所述注入剂量决定了掩膜薄膜202内的碳离子浓度，继而决定了在后续形成应力层的过程中，所述碳离子阻挡工艺气体离子的能力强度；当所述注入剂量在1E3atoms/cm2～1E6atoms/cm2范围内时，能够保证所述碳离子足以阻挡工艺气体离子，尤其是半导体离子进入掩膜层，同时还能避免因所述碳离子浓度过大而向栅极层内扩散。所述注入能量决定了所述碳离子进入掩膜薄膜202的深度；当所述注入能量在5KeV～50KeV范围内时，能够保证所述碳离子掺杂入所述掩膜薄膜202内，而且不会进一步进入栅极膜201内，以此保证后续刻蚀栅极膜201的刻蚀工艺速率能够保持均匀。
请参考图5，在所述离子注入工艺之后，在所述掩膜薄膜202表面形成保护膜203。
所述保护膜203后续刻蚀形成保护层，所述保护层位于掩膜层表面，用于在后续形成第一侧墙的过程中，保护所述掩膜层，避免因形成所述第一侧墙的工艺使得所述掩膜层的厚度被减薄，并且避免形成所述第一侧墙的工艺消耗掩膜层内的碳离子。
所所保护膜203的材料与所述掩膜薄膜202的材料相同或不同；而且，所述保护膜203的材料还能够与后续形成的第一侧墙的材料相同或不同。
在本实施例中，所述保护膜203的材料为氧化硅，形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺，厚度为5纳米～100纳米。当所述保护膜203的厚度在5纳米～100纳米范围内时，即能够保证由所述保护膜203形成的保护层对后续形成的掩膜层具有足够大的保护能力，又能够避免因保护膜203厚度过大，而影响后续刻蚀形成的栅极层尺寸精确度。
在另一实施例中，还能够不形成所述保护膜，则在掩膜薄膜内注入碳离子之后，直接对所述掩膜薄膜进行刻蚀，以形成掩膜层。
请参考图6，在形成所述保护膜203之后，刻蚀部分所述保护膜203(如图5所示)和掩膜薄膜202(如图5所示)，暴露出部分所述栅极膜201表面，在所述栅极膜201表面形成掩膜层202a、以及位于掩膜层202a表面的保护层203a，所述掩膜层202a内掺杂有碳离子。
形成所述掩膜层202a的工艺包括：在所述掩保护膜203表面形成图形化的光刻胶层；以所述光刻胶层为掩膜，刻蚀所述保护膜203和掩膜薄膜202，在暴露出栅极膜201表面为止，形成保护层203a和掩膜层202a。
所述图形化的光刻胶层覆盖的区域图形即所需形成的栅极层投影于衬底200表面的图形。所述图形化的光刻胶层的形成工艺包括：在所述保护膜203表面涂布光刻胶膜；对所述光刻胶膜进行曝光显影，以形成图形化的光刻胶层。
刻蚀所述保护膜203和掩膜薄膜202的工艺为各向异性的干法刻蚀工艺，且刻蚀方向垂直于200衬底200表面，使得所述掩膜层202a覆盖的区域图形与所述图形化的光刻胶层一致，则所述掩膜层202a覆盖的区域图形、即所需形成的栅极层投影于衬底200表面的图形。
在另一实施例中，所述掩膜薄膜表面未形成所述保护膜，则所述图形化的光刻胶层形成于所述掩膜薄膜表面，且所述刻蚀工艺仅对所述掩膜薄膜进行刻蚀。
由于所形成的掩膜层203内掺杂由碳离子，而所述碳离子与半导体离子之间具有较强的键合能，在后续形成应力层的过程中，所述碳离子能够阻止工艺气体内的半导体离子在掩膜层203内的扩散，防止所述半导体离子与后续形成的栅极层的材料发生反应，从而避免了在掩膜层203表面形成外延颗粒。
请参考图7，以所述掩膜层202a为掩膜，刻蚀所述栅极膜201(如图6所示)之至暴露出衬底200表面为止，形成栅极层201a。
刻蚀所述栅极膜201的工艺为各向异性的干法刻蚀工艺，所形成的栅极层201a的侧壁垂直于衬底200表面。在本实施例中，所述栅极层201a的材料为多晶硅，刻蚀形成所述栅极层201a的工艺包括：刻蚀气体包括氯气、溴化氢、氯化氢、氯化硅中的一种或多种混合，溴化氢、氯化氢或氯化硅的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟；此外，气体还包括载气，所述载气能够为惰性气体或氮气，所述载气的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托。
在本实施例中，所述栅极层201a作为伪栅，用于为后续形成的金属栅占据空间，后续形成应力层之后，需要以所述高K栅介质层和金属栅替代所述栅极层201a。
在一实施例中，所述栅极层201a作为伪栅，且所述衬底200和栅极膜201之间还形成有栅介质膜，则所述刻蚀工艺能够停止于所述栅介质膜表面，所述栅介质膜能够保护所述衬底200表面免受刻蚀工艺的损伤。
在另一实施例中，所述衬底200和栅极膜201之间还形成有栅介质膜，所述栅介质膜的材料为氧化硅，则在刻蚀所述栅极膜201之后，刻蚀所述栅介质膜，直至暴露出衬底200表面为止，形成栅介质层。所述栅介质层即晶体管的栅介质，而所述栅极层201a即晶体管的栅极。
请参考图8，在所述衬底200、栅极层201a和掩膜层202a表面形成第一侧墙膜204。
所述第一侧墙膜204用于形成第一侧墙，所述第一侧墙用于保护所述栅极层201a的侧壁表面；而且，所述第一侧墙204用于定义后续形成的轻掺杂区的位置，避免所述轻掺杂区与栅极层201a之间的重叠面积过大，避免所形成的晶体管中寄生电容过大。
所述第一侧墙204的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合，所述第一侧墙膜204的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺，所述第一侧墙膜204的厚度为5纳米～100纳米；本实施例中，所述第一侧墙膜204的材料为氮化硅。
所述第一侧墙膜204的厚度决定了后续形成的第一侧墙的厚度，继而决定了所述轻掺杂区与栅极层201a之间的相对位置。所述第一侧墙膜204不宜过厚，以保证所述轻掺杂区到栅极层201a的距离足以减少漏电流；而所述第一侧墙膜204不宜过薄，所述第一侧墙膜204过薄会造成轻掺杂区与栅极层201a之间的重叠面积过大，继而造成晶体管的寄生电容较大。
由于所述第一侧墙用于保护所述栅极层201a的侧壁表面。而在后续形成应力层的外延沉积工艺中，工艺气体的离子容易扩散进入所述第一侧墙内，并且容易进一步穿过所述第一侧墙与栅极层201a相接触，而所述工艺气体的离子与所述栅极层201a的材料发生反应后，会在所述第一侧墙的表面生成外延颗粒；尤其是在所述第一侧墙与掩膜层202a相接触的顶部表面更易于形成所述外延颗粒，所述外延颗粒会造成所形成的晶体管栅极顶部产生漏电流，使所形成的晶体管性能下降。因此，为了避免所述工艺气体的离子穿过所述第一侧墙，并与栅极层201a反应，后续需要在所述第一侧墙膜204内掺杂碳离子，以阻挡工艺气体离子的扩散。
请参考图9，对所述第一侧墙膜204进行离子注入，在所述第一侧墙膜204内掺杂碳离子。
在本实施例中，后续需要在衬底200内形成的应力层材料为硅锗或碳化硅，形成应力层的工艺为选择性外延沉积工艺，在所述选择性外延沉积工艺中，工艺气体带有半导体离子，例如硅离子。由于与栅极层201a的材料相比，半导体离子与碳离子之间具有更强的键合能，因此，在所述第一侧墙膜204内掺杂碳离子之后，能够在后续形成应力层的过程中，使工艺气体中的半导体离子优先与第一侧墙内的碳离子发生键合，从而避免了半导体离子穿过所述第一侧墙，并进一步与栅极层201a发生反应的问题，以此防止在第一侧墙表面生成外延颗粒，使得所形成的晶体管性能稳定、可靠性提高。
本实施例中，在回刻蚀所述第一侧墙膜204之前，在所述掩膜薄膜202内注入碳离子，由于所述衬底200表面也能够由所述第一侧墙膜204覆盖，则所述碳离子不易进入所述衬底200，使得后续形成于衬底200内的源区、漏区和沟道区的性能更为稳定。
本实施例中，对所述第一侧墙膜204进行的离子注入工艺包括：注入剂量为1E3atoms/cm2～1E6atoms/cm2，能量为5KeV～50KeV。所述注入剂量决定了第一侧墙膜204内的碳离子浓度，继而决定了在后续形成应力层的过程中，所述碳离子阻挡工艺气体离子的能力强度；当所述注入剂量在1E3atoms/cm2～1E6atoms/cm2范围内时，能够保证所述碳离子足以阻挡工艺气体离子，尤其是半导体离子进入第一侧墙，同时还能避免因所述碳离子浓度过大而向栅极层201a内扩散。所述注入能量决定了所述碳离子进入第一侧墙膜204的深度；当所述注入能量在5KeV～50KeV范围内时，能够保证所述碳离子掺杂入所述第一侧墙膜204内，而且不会进一步进入栅极膜201内；在本实施例中，后续需要以金属栅替代所述栅极层201a，则使后续去除栅极层201a的刻蚀工艺速率能够保持均匀；在另一实施例中，所述栅极层201a即作为晶体管的栅极，则能够保证所述栅极层201a的性能稳定。
请参考图10，在所述离子注入工艺之后，回刻蚀所述第一侧墙膜204(如图9所示)，直至暴露出衬底200表面为止，在所述栅极层201a和掩膜层202a的侧壁表面形成第一侧墙204a，所述第一侧墙204a内掺杂有碳离子。
本实施例中，在所述回刻蚀第一侧墙膜204的过程中、或回刻蚀所述第一侧墙膜204之后，去除所述保护层203a(如图9所示)。
所述回刻蚀工艺为各向异性的干法刻蚀工艺，刻蚀方向垂直于衬底200表面，因此能够去除掩膜层202a和衬底200表面的第一侧墙膜204，并且在栅极层201a的侧壁表面保留部分第一侧墙膜204作为第一侧墙。
所述各向异性的干法刻蚀工艺包括：温度为20℃～80℃，气压为5毫托～50毫托，刻蚀气体包括含碳氟气体，例如CF4、CH3F或CHF3，所述刻蚀气体还能够包括氧气和载气，所述载气包括氮气或惰性气体，所述刻蚀气体的流量为20sccm～200sccm。
请参考图11，在形成第一侧墙204a之后，在所述栅极层201a和第一侧墙204a两侧的衬底200内形成轻掺杂区205。
所述轻掺杂区205的形成工艺为离子注入工艺，所注入的离子为P型离子或N型离子；当所形成的晶体管为PMOS晶体管时，所注入的离子为P型离子，所述P型离子包括硼离子或铟离子；当所形成的晶体管为NMOS晶体管时，所注入的离子为N型离子，所述N型离子包括磷离子或砷离子。所述轻掺杂区205内的离子掺杂浓度较后续形成的源区和漏区低，用于防止源区和漏区内的掺杂离子发生扩散，减少漏电流，防止短沟道相应。
请参考图12，在形成所述轻掺杂区205之后，在所述第一侧墙204a表面形成第二侧墙206。
在本实施例中，在所述第一侧墙204a表面形成第二侧墙206，所述第二侧墙206用于定义后续形成的应力层与栅极层201a之间的相对位置。在其他实施例中，也能够不形成所述第二侧墙206，在形成所述第一侧墙204a之后，直接形成应力层。
所述第二侧墙206的形成工艺包括：在所述衬底200、第一侧墙204a和掩膜层202a表面形成第二侧墙膜；回刻蚀所述第二侧墙膜，直至暴露出衬底200表面为止，形成第二侧墙206。
所述第二侧墙膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述第二侧墙膜的材料与第一侧墙204a或掩膜层202a的材料不同，以避免在回刻蚀所述第二侧墙膜时，损伤所述第一侧墙204a和掩膜层202a。本实施例中，所述第二侧墙膜的材料包括氧化硅、氮化硅、氮氧化硅中的一种或多种。
所述第二侧墙膜的厚度为5纳米～100纳米。所述第二侧墙膜的厚度决定了后续形成的第二侧墙的厚度，继而决定了应力层与栅极层201a之间的相对位置。所述第二侧墙膜不宜过厚，以保证应力层能够对晶体管的沟道区提供足够大的应力；而所述第二侧墙膜不宜过薄，所述第二侧墙膜过薄会造成应力层与栅极层201a之间具有重叠面积，造成所形成的晶体管具有寄生电容。
所述回刻蚀工艺为各向异性的干法刻蚀工艺，刻蚀方向垂直于衬底200表面，因此能够去除掩膜层202a和衬底200表面的第二侧墙膜，并且在栅极层201a的侧壁表面保留部分第二侧墙膜作为第二侧墙206。
在一实施例中，还能够在形成第二侧墙膜之后，回刻蚀所述第二侧墙膜之前，对所述第二侧墙膜进行离子注入，在所述第二侧墙膜内掺杂碳离子。对所述第二侧墙膜进行的离子注入工艺包括：注入剂量为1E3atoms/cm2～1E6atoms/cm2，能量为5KeV～50KeV。
在所述第二侧墙膜内掺杂碳离子能够进一步避免后续形成应力层过程中，工艺气体中的半导体离子与栅极层201a发生反应的问题，以此防止在第二侧墙206表面生成外延颗粒，使得所形成的晶体管性能更稳定
请参考图13，在所述第二侧墙206、第一侧墙204a和栅极层201a两侧的衬底200内形成开口207。
所述开口207形成于所述第二侧墙206、第一侧墙204a和栅极层201a两侧的衬底200内，所述开口207用于形成应力层。
在本实施例中，所述开口207的侧壁与衬底200表面呈“Σ”(Sigma，西格玛)形，所述开口207的侧壁具有顶角，所述顶角向栅极层201a底部的衬底200内延伸。形成于所述开口207内的应力层到栅极层201a的距离较小，能够使栅极层201a底部的沟道区获得更大的应力，有利于提高载流子迁移率提高，使所形成的晶体管的性能提高。
所述开口207的形成工艺包括：在掩膜层202a、第一侧墙204a和第二侧墙206两侧，以各向异性的干法刻蚀工艺刻蚀所述衬底200，在衬底200内形成开口，所述开口侧壁相对于衬底200表面垂直；在所述各向异性的干法刻蚀工艺之后，采用各向异性的湿法刻蚀工艺刻蚀所述开口的侧壁和底部，使形成的开口207侧壁与衬底200表面呈“Σ”形。
其中，所述各向异性的干法刻蚀工艺为：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为15秒～60秒。
所述各向异性的湿法刻蚀工艺为：刻蚀液包括碱性溶液，所述碱性溶液为氢氧化钾(KOH)、氢氧化钠(NaOH)、氢氧化锂(LiOH)、氨水(NH4OH)或四甲基氢氧化铵(TMAH)中的一种或多种组合。
在本实施例中，所述衬底200的表面晶向为<100>或<110>，而所述各向异性的湿法刻蚀速率在垂直以及平行于衬底200表面的方向上较快，而在晶向<111>的方向上，刻蚀速率最慢，因此，能够使所形成的开口侧壁与衬底200表面呈“Σ”形。
在另一实施例中，所述开口的侧壁相对于衬底表面方向垂直，所述开口的形成工艺为各向异性的干法刻蚀工艺，则形成所述开口的工艺简单，有利于节省工艺时间和成本。
请参考图14，采用选择性外延沉积工艺在所述开口207(如图13所示)内形成应力层208。
本实施例中，所述第一侧墙204a表面还形成有第二侧墙206，所述应力层208形成于所述第二侧墙206、第一侧墙204a和栅极层201a两侧的衬底200内。在其它实施例中，不形成所述第二侧墙206，则所述应力层形成于第一侧墙204a和栅极层201a两侧的衬底200内。
所述应力层208的表面高于或齐平于所述衬底200表面；本实施例中，所述应力层208的表面高于衬底200的表面，而高于衬底200表面的部分应力层208能够用于形成金属硅化物层，金属硅化物层能够作为晶体管源区和漏区的电接触层。
所述应力层208的材料为硅锗或碳化硅，形成工艺为选择性外延沉积工艺。当所形成的晶体管为PMOS晶体管时，所述应力层208的材料为硅锗，且所述应力层208内掺杂有P型离子；当所形成的晶体管为NMOS晶体管时，所述应力层208的材料为碳化硅，所述应力层208内掺杂有N型离子。
所述选择性外延沉积工艺包括：温度为500摄氏度～800摄氏度，气压为1托～100托，工艺气体包括HCl和H2，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟。
在一实施例中，所述应力层208的材料为碳化硅，则所述选择性外延沉积工艺中，工艺气体还包括：硅源气体(SiH4或SiH2Cl2)和碳源气体(CH4、CH3Cl或CH2Cl2)，所述硅源气体和碳源气体的流量为1标准毫升/分钟～1000标准毫升/分钟。
在另一实施例中，所述应力层208的材料为硅锗，则所述选择性外延沉积工艺中，工艺气体还包括：硅源气体(SiH4或SiH2Cl2)和锗源气体(GeH4)，所述硅源气体或锗源气体的流量为1标准毫升/分钟～1000标准毫升/分钟。
本实施例中，在所述选择性外延沉积工艺中，当硅源气体所产生的硅离子扩散进入掩膜层202a和第一侧墙204a之后，由于所述掩膜层202a和第一侧墙204a内具有碳离子，而所述碳离子与硅离子之间具有较强的键合能，因此，所述硅离子会优先与所述碳离子发生键合，并形成稳定的碳硅键，从而避免了所述硅离子穿过所述掩膜层202a和第一侧墙204a并与栅极层201a发生反应，从而抑制了在第一侧墙204a和掩膜层202a表面形成外延颗粒的问题，以此避免所形成的晶体管产生漏电流，提高所形成的晶体管性能和可靠性。
在一实施例中，在采用所述选择性外延沉积工艺形成应力层208时，还能够以原位掺杂工艺在应力层208内形成源区或漏区。所述原位掺杂工艺能够调控源区或漏区内的掺杂离子分布和掺杂离子浓度，从而能够避免掺杂离子发生扩散，抑制了短沟道效应。
在另一实施例中，在形成应力层208之后，采用离子注入工艺在所述栅极层201a两侧的应力层208和部分衬底200内形成源区和漏区(未示出)，所注入的掺杂离子为N型离子或P型离子。
在本实施例中，所形成的晶体管为高K金属栅晶体管，因此在形成所述源区和漏区之后，需要在所述衬底200表面形成介质层，所述介质层的表面与所述栅极层201a的表面齐平；去除所述掩膜层202a和栅极层201a，在所述介质层内形成开口；在所述开口的底部表面形成高K栅介质层；在所述高K栅介质层表面形成填充满所述开口的金属栅极。
综上所述，在用于刻蚀形成栅极层的掩膜层内掺杂碳离子；并且，在以所述掩膜层刻蚀形成栅极层之后，在形成于栅极层和掩膜层侧壁表面的第一侧墙内掺杂碳离子。由于所述碳离子与半导体离子之间具有较强的键合能，在形成应力层的过程中，工艺气体中的半导体离子在进入所述掩膜层和第一侧墙内时，会优先与所述碳离子发生键合，从而避免了所述半导体离子透过所述掩膜层和第一侧墙之后栅极层发生反应的问题，从而能够避免在所述掩膜层表面和第一侧墙顶部表面形成外延颗粒，所形成的晶体管形貌良好，能够避免所述晶体管产生漏电流，晶体管的性能稳定、可靠性提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种晶体管的形成方法，其特征在于，包括：
提供衬底，所述衬底表面具有栅极膜；
在所述栅极膜表面形成掩膜层，所述掩膜层内掺杂有碳离子；
以所述掩膜层为掩膜，刻蚀所述栅极膜直至暴露出衬底表面为止，形成栅极层；
在所述栅极层和掩膜层的侧壁表面形成第一侧墙，所述第一侧墙内掺杂有碳离子；
在所述栅极层和第一侧墙两侧的衬底内形成应力层。
2.如权利要求1所述的晶体管的形成方法，其特征在于，所述掩膜层的形成工艺包括：在所述栅极膜表面形成掩膜薄膜；对所述掩膜薄膜进行离子注入，在所述掩膜薄膜内掺杂碳离子；在所述离子注入工艺之后，刻蚀部分所述掩膜薄膜，暴露出部分所述栅极膜表面，形成所述掩膜层。
3.如权利要求2所述的晶体管的形成方法，其特征在于，对所述掩膜薄膜进行的离子注入工艺包括：注入剂量为1E3atoms/cm2～1E6atoms/cm2，能量为5KeV～50KeV。
4.如权利要求2所述的晶体管的形成方法，其特征在于，还包括：在对所述掩膜表面进行离子注入工艺之后，刻蚀部分掩膜薄膜之前，在所述掩膜薄膜表面形成保护膜；在所述离子注入工艺之后，刻蚀部分所述保护膜和掩膜薄膜，形成掩膜层、以及位于掩膜层表面的保护层。
5.如权利要求4所述的晶体管的形成方法，其特征在于，所述保护层的材料为氧化硅；所述保护层的厚度为5纳米～100纳米。
6.如权利要求1所述的晶体管的形成方法，其特征在于，所述掩膜层的材料包括氮化硅；所述掩膜层的厚度为5纳米～100纳米。
7.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一侧墙的形成工艺包括：在所述衬底、栅极层和掩膜层表面形成第一侧墙膜；对所述第一侧墙膜进行离子注入，在所述第一侧墙膜内掺杂碳离子；在所述离子注入工艺之后，回刻蚀所述第一侧墙膜，直至暴露出衬底表面为止，形成第一侧墙。
8.如权利要求7所述的晶体管的形成方法，其特征在于，对所述第一侧墙膜进行的离子注入工艺包括：注入剂量为1E3atoms/cm2～1E6atoms/cm2，能量为5KeV～50KeV。
9.如权利要求7所述的晶体管的形成方法，其特征在于，所述第一侧墙膜的材料包括氮化硅；所述第一侧墙膜的厚度为5纳米～100纳米。
10.如权利要求1所述的晶体管的形成方法，其特征在于，还包括：在形成第一侧墙之后，形成应力层之前，在所述栅极层和第一侧墙两侧的衬底内形成轻掺杂区。
11.如权利要求10所述的晶体管的形成方法，其特征在于，所述轻掺杂区内掺杂有P型离子或N型离子。
12.如权利要求10所述的晶体管的形成方法，其特征在于，在形成所述轻掺杂区之后，形成所述应力层之前，在所述第一侧墙表面形成第二侧墙。
13.如权利要求12所述的晶体管的形成方法，其特征在于，所述第二侧墙的形成工艺包括：在所述衬底、第一侧墙和掩膜层表面形成第二侧墙膜；回刻蚀所述第二侧墙膜，直至暴露出衬底表面为止，形成第二侧墙。
14.如权利要求13所述的晶体管的形成方法，其特征在于，还包括：在形成第二侧墙膜之后，回刻蚀所述第二侧墙膜之前，对所述第二侧墙膜进行离子注入，在所述第二侧墙膜内掺杂碳离子。
15.如权利要求14所述的晶体管的形成方法，其特征在于，对所述第二侧墙膜进行的离子注入工艺包括：注入剂量为1E3atoms/cm2～1E6atoms/cm2，能量为5KeV～50KeV。
16.如权利要求13所述的晶体管的形成方法，其特征在于，所述第二侧墙膜的材料包括氧化硅、氮化硅、氮氧化硅中的一种或多种；所述第二侧墙膜的厚度为5纳米～100纳米。
17.如权利要求12所述的晶体管的形成方法，其特征在于，所述应力层形成于所述第二侧墙、第一侧墙和栅极层两侧的衬底内。
18.如权利要求1所述的晶体管的形成方法，其特征在于，所述应力层的形成工艺包括：在所述栅极层和第一侧墙两侧的衬底内形成开口；采用选择性外延沉积工艺在所述开口内形成应力层，所述应力层的表面高于或齐平于所述衬底表面。
19.如权利要求18所述的晶体管的形成方法，其特征在于，所述应力层的材料为硅锗，所述应力层内掺杂有P型离子；所述应力层的材料为碳化硅，所述应力层内掺杂有N型离子。
20.如权利要求1所述的晶体管的形成方法，其特征在于，还包括：在形成所述栅极膜之前，在所述衬底表面形成栅介质膜；所述栅极膜形成于所述栅介质膜表面。
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