CN117690974A - 半导体器件、半导体器件的制作方法以及三维存储器 - Google Patents
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Abstract
本申请提供了一种半导体器件、半导体器件的制作方法以及三维存储器。该器件包括衬底、栅极结构以及两个外延部，其中，栅极结构位于衬底的部分表面上；两个外延部分别位于栅极结构的两侧的衬底中，外延部的预定截面的形状在靠近栅极结构的一侧具有至少两个尖角，且一个外延部的至少两个尖角沿着预定方向排列。该器件的两个外延部的预定截面的形状在靠近栅极结构的一侧具有至少两个尖角，且一个外延部的至少两个尖角沿着预定方向排列，两个外延部形成了至少两对相对的尖角，进一步增加沟道内的应力，从而提升半导体器件的性能，进而解决了现有技术中半导体器件的沟道内应力较低导致半导体性能较差的问题。
Description
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种半导体器件、半导体器件的制作方法以及三维存储器。
背景技术
随着集成电路的发展，场效应管的特征尺寸越来越小，半导体制造中引入了应力技术来改变沟道中的晶格结构，从而提高沟道中的载流子的迁移率；从现有的研究来看在沟道上施加拉应力能提高电子的迁移率，而施加应力则能提高空穴的迁移率。嵌入式SiGe技术被广泛应用以提高PMOS的性能，嵌入式SiGe技术通过在PMOS在源区和漏区嵌入SiGe材料，能够向沟道区施加应力，使得PMOS的性能得到显著的提升，再搭配特定的形状，典型的方法是通过六边形形状，可通过正对着的tips(尖角)来增加沟道内的应力，从而提高PMOS的性能。同样，NMOS管也能通过嵌入式外延层来提高沟道载流子的迁移率。
但是，随着工艺节点越来越先进，对半导体器件性能有了更高的要求，再加上工艺的不稳定，使得嵌入式外延层对半导体器件速度提高的效果在很多时候变得有限，因此，需要进一步提高沟道区受到的应力，从而进一步提高半导体器件的性能。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种半导体器件、半导体器件的制作方法以及三维存储器，以解决现有技术中半导体器件的沟道内应力较低导致半导体性能较差的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种半导体器件，包括衬底、栅极结构以及两个外延部，其中，栅极结构位于衬底的部分表面上；两个外延部分别位于栅极结构的两侧的衬底中，外延部的预定截面的形状在靠近栅极结构的一侧具有至少两个尖角，且一个外延部的至少两个尖角沿着预定方向排列，预定方向为衬底的厚度方向，预定截面为沿着预定方向的截面。
可选地，两个外延部的预定截面的形状分别为沿着预定方向排列，且依次连接的至少两个凸六边形构成的形状，任意两个相邻的凸六边形共用一条边。
可选地，外延部在预定表面上的投影与栅极结构在预定表面上的投影部分重叠，预定表面为垂直于预定方向的表面。
可选地，两个外延部的预定截面的形状均为相接的第一凸六边形和第二凸六边形，两个第一凸六边形的一条边均在衬底的靠近栅极结构的表面上。
可选地，两个所述外延部的所述第一凸六边形全等，且两个所述外延部的所述第二凸六边形全等。
可选地，外延部的材料包括SiGe和SiC中之一。
根据本申请的另一方面，提供了一种半导体器件的制作方法，包括：提供衬底；在衬底的部分表面上形成栅极结构；在栅极结构的两侧的衬底中各形成一个第一凹槽，第一凹槽的预定截面的形状在靠近栅极结构的一侧具有至少两个尖角，且一个第一凹槽的至少两个尖角沿着预定方向排列，预定方向为衬底的厚度方向，预定截面为沿着预定方向的截面；在两个第一凹槽中分别形成两个外延部。
可选地，在栅极结构的两侧的衬底中各形成一个第一凹槽，包括：采用干法刻蚀在栅极结构的两侧的衬底中各形成一个第二凹槽，两个第二凹槽的预定截面的形状均为矩形；采用各向同性湿法刻蚀第二凹槽，形成两个第三凹槽，两个第三凹槽的预定截面的形状均为第一凸六边形；采用干法刻蚀继续向下刻蚀第三凹槽，形成两个第四凹槽，两个第四凹槽的预定截面的形状分别为沿着预定方向排列，且依次相接的所述第一凸六边形和矩形，两个所述第一凸六边形的一条边均在衬底的靠近栅极结构的表面上；采用各向同性湿法刻蚀第四凹槽，形成两个第一凹槽，使得第四凹槽的预定截面的所述矩形形成第二凸六边形。
可选地，各向同性湿法刻蚀采用的刻蚀剂包括以下至少之一：氢氧化钾、氨水或四甲基氢氧化氨。
根据本申请的另一方面，提供了一种三维存储器，包括任一种的半导体器件或者采用任一种的半导体器件的制作方法得到的半导体器件。
应用本申请的技术方案，半导体器件包括衬底、栅极结构以及两个外延部，其中，栅极结构位于衬底的部分表面上；两个外延部分别位于栅极结构的两侧的衬底中，外延部的预定截面的形状在靠近栅极结构的一侧具有至少两个尖角，且一个外延部的至少两个尖角沿着预定方向排列，预定方向为衬底的厚度方向，预定截面为沿着预定方向的截面。该半导体器件的两个外延部的预定截面的形状在靠近栅极结构的一侧具有至少两个尖角，且一个外延部的至少两个尖角沿着预定方向排列，两个外延部形成了至少两对相对的尖角，进一步增加沟道内的应力，从而提升半导体器件的性能，进而解决了现有技术中半导体器件的沟道内应力较低导致半导体性能较差的问题。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请的一种实施例的半导体器件的衬底的结构示意图；
图2示出了根据本申请的一种实施例的形成栅极结构后的半导体器件的结构示意图；
图3示出了根据本申请的一种实施例的形成图形化的掩模层后的半导体器件的结构示意图；
图4示出了根据本申请的一种实施例的形成第二凹槽后的半导体器件的结构示意图；
图5示出了根据本申请的一种实施例的形成第三凹槽后的半导体器件的结构示意图；
图6示出了根据本申请的一种实施例的形成第四凹槽后的半导体器件的结构示意图；
图7示出了根据本申请的一种实施例的形成第一凹槽后的半导体器件的结构示意图；
图8示出了根据本申请的一种实施例的半导体器件的结构示意图；
图9示出了根据本申请的另一种实施例的半导体器件的结构示意图；
图10示出了根据本申请的一种实施例的半导体器件的制作方法流程图。
其中，上述附图包括以下附图标记：
10、衬底；20、栅极结构；30、外延部；201、栅介质层；202、栅电极；203、侧墙；301、第一凹槽；302、第二凹槽；303、第三凹槽；304、第四凹槽；305、图形化的掩模层。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件（诸如层、膜、区域、或衬底）描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术中所介绍的，现有技术中半导体器件的沟道内应力较低导致半导体性能较差，为解决如上的问题，本申请的实施例提供了一种半导体器件、半导体器件的制作方法以及三维存储器。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
本申请的一种典型实施例中，提供了一种半导体器件，如图8所示，包括衬底10、栅极结构20以及两个外延部30，其中，栅极结构20位于衬底10的部分表面上；两个外延部30分别位于栅极结构20的两侧的衬底10中，外延部30的预定截面的形状在靠近栅极结构20的一侧具有至少两个尖角，且一个外延部30的至少两个尖角沿着预定方向排列，预定方向为衬底10的厚度方向，预定截面为沿着预定方向的截面。
本申请的半导体器件包括衬底、栅极结构以及两个外延部，其中，栅极结构位于衬底的部分表面上；两个外延部分别位于栅极结构的两侧的衬底中，外延部的预定截面的形状在靠近栅极结构的一侧具有至少两个尖角，且一个外延部的至少两个尖角沿着预定方向排列，预定方向为衬底的厚度方向，预定截面为沿着预定方向的截面。该半导体器件的两个外延部的预定截面的形状在靠近栅极结构的一侧具有至少两个尖角的形状，且一个外延部的至少两个尖角沿着预定方向排列，两个外延部形成了至少两对相对的尖角，进一步增加沟道内的应力，从而提升半导体器件的性能，进而解决了现有技术中半导体器件的沟道内应力较低导致半导体性能较差的问题。
为了提高MOS 晶体管的性能，可以通过改进热电子效应来实现，另外，由于应力可以改变硅材质的能隙和载流子迁移率，因此通过应力来提高MOS 晶体管的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子(NMOS 晶体管中的电子，PMOS 晶体管中的空穴) 迁移率，进而提高驱动电流，以此极大地提高MOS 晶体管的性能。以PMOS晶体管为例，可以采用嵌入式硅锗技术(Embedded SiGe Technology) 以在晶体管的沟道区域产生应力，进而提高载流子迁移率。所谓嵌入式硅锗技术是指在半导体衬底的需要形成源极及漏极的区域中埋置硅锗材质，利用硅与硅锗(SiGe) 之间的晶格失配对沟道区域产生应力，上述实施例中的外延部即是采用嵌入式硅锗技术在半导体器件的沟道区域产生应力来提高半导体器件中载流子的迁移率。
由于硅和锗硅的两相界面(Interphase) 中以及硅和碳化硅的两相界面中存在晶格错配(Lattice Mismatch)，锗硅层和碳化硅层会对沟道区产生应力作用，改变其中的硅晶格排布，因此，沟道区中的载流子迁移率得以提高，从而改善晶体管的性能。本申请的再一种实施例中，外延部的材料包括SiGe和SiC中之一。
具体地，当半导体器件是PMOS管时，由于SiGe能够对沟道区产生应力，有利于提高载流子（空穴）的迁移率，因此，外延部作为应力层，外延部的材料是SiGe；当半导体器件是NMOS管时，由于SiC能够对沟道区产生拉应力，有利于提高载流子(电子) 的迁移率，因此，外延部作为应力层，外延部的材料是SiC，当半导体器件是NMOS管时，外延部的材料还可以是SiP。两个外延部可以分别充当源极和漏极，也就是说，位于栅极结构一侧的掺杂的应力层作为晶体管的源极，位于栅极结构的另一侧的掺杂的应力层作为晶体管的漏极。
实际应用中，衬底的材料包括单晶硅。衬底的材料可以是硅衬底或绝缘体上硅衬底等，本领域的技术人员可以根据实际情况进行选择，在此不再赘述。
另一种具体的实施例中，如图2所示，栅极结构20包括位于衬底10表面上的栅介质层201和位于栅介质层201的远离衬底10的表面上的栅电极202，还包括位于栅介质层201和栅电极202两侧的侧墙203。栅电极202、栅介质层201以及侧墙203构成栅极结构20，栅介质层201的材料可为氧化硅，栅电极202可以是多晶硅栅电极或金属栅电极，侧墙203的材质可以为现有介电材质，例如氮化硅、氮氧化硅、氧化硅等。一种具体的实施例中，栅极的材料包括TiN、TaN以及Al中的至少一种。优选地，本实施例中栅极的材料为TiN，在其他实施例中也可以是TaN或Al，或TiN、TaN以及Al的组合。
需要说明的是，本申请解决的技术问题是如何对沟道区产生更大的应力作用以提高载流子的迁移率，因此，两个外延部的预定截面的形状在靠近栅极结构的一侧具有至少两个尖角，且一个外延部的至少两个尖角沿着预定方向排列即可，然而，在半导体制造工艺中，为使工艺简便、可操作性强，形成的结构常具有对称性，因此，本发明的附图中示出的外延部均为对称的结构，仅为示例性的说明，不应对保护范围形成不适当的限制。
为了使得制作工艺简便、可操作性更强，本申请的一种实施例中，如图8所示，两个外延部30的预定截面的形状分别为沿着预定方向排列，且依次连接的至少两个凸六边形构成的形状，任意两个相邻的凸六边形共用一条边。两个外延部的各具有至少两个凸六边形，两个外延部靠近栅极结构的一侧至少有两对尖角相对，从而可以增大沟道区的应力。
本申请的另一种实施例中，如图9所示，外延部30在预定表面上的投影与栅极结构20在预定表面上的投影部分重叠，预定表面为垂直于预定方向的表面。外延部在预定表面上的投影与栅极结构在预定表面上的投影部分重叠，也就是说，外延部延伸至栅极结构的下方，因此，外延部作为应力层，更加靠近沟道区，产生的应力能够带来更明显的作用。
实际应用中，外延部的尖角到栅极结构的竖直边沿之间的水平方向的距离对沟道产生的应力有影响，当尖角距离栅极结构的竖直边沿较远时，对沟道产生的应力较小，不利于提高半导体器件的载流子迁移率，但是，尖角距离栅极结构的竖直边沿太近时，会破坏沟道，因此，尖角距离栅极结构的竖直边沿的水平距离需要控制在适当范围内，比如为-5nm~5nm。
由于在外延部的形成过程中，需要先形成凹槽，而凹槽刻蚀的时间过长，容易造成底部的面积过小，过小的底面面积不利于后续外延生长形成外延部，而且，外延部的底部出现向下突出的尖角容易对器件的性能造成不良影响，如图8所示，本申请的又一种实施例中，两个外延部30的预定截面的形状均为相接的第一凸六边形和第二凸六边形，两个第一凸六边形的一条边均在衬底10的靠近栅极结构20的表面上。外延部形成两个相接的凸六边形，既可以使得外延部的底部面积不会过小，又能使得两个外延部之间形成两对相对的尖角，提高沟道区的应力，从而提升半导体器件的性能。
为了使得两个外延部的尖角正对，从而最大程度提高应力，两个外延部的第一凸六边形全等，且两个外延部的第二凸六边形全等。两个第一凸六边形的靠近沟道区的尖角的顶点的连线以及两个第二凸六边形的靠近沟道区的尖角的顶点的连线均与衬底的表面平行。
本申请的另一种典型实施例中，还提供了一种半导体器件的制作方法
图10是根据本申请实施例的半导体器件的制作方法的流程图。如图10所示，该方法包括以下步骤：
步骤S1001，如图1所示，提供衬底10；
具体地，衬底的材料包括单晶硅。衬底的材料可以是硅衬底或绝缘体上硅衬底等，本领域的技术人员可以根据实际情况进行选择，在此不再赘述。
步骤S1002，如图2所示，在衬底10的部分表面上形成栅极结构20；
步骤S1003，如图7所示，在栅极结构20的两侧的衬底10中各形成一个第一凹槽301，第一凹槽301的预定截面的形状在靠近栅极结构20的一侧具有至少两个尖角，且一个第一凹槽301的至少两个尖角沿着预定方向排列，预定方向为衬底10的厚度方向，预定截面为沿着预定方向的截面；
步骤S1004，如图8所示，在两个第一凹槽301中分别形成两个外延部30。
具体地，上述外延部的表面与上述衬底的表面齐平。
通过本实施例，该半导体器件的制作过程中，形成的两个外延部的预定截面的形状在靠近栅极结构的一侧具有至少两个尖角，且一个外延部的至少两个尖角沿着预定方向排列，两个外延部形成了至少两对相对的尖角，进一步增加沟道内的应力，从而提升半导体器件的性能，进而解决了现有技术中半导体器件的沟道内应力较低导致半导体性能较差的问题。
具体实现过程中，上述步骤S1002可以通过以下步骤实现：如图2所示，在衬底10的部分表面上形成栅介质层201，在栅介质层201的远离衬底10的表面形成栅电极202；在栅电极202和栅介质层201的两侧形成侧墙203，栅介质层201、栅电极202以及侧墙203构成栅极结构20。
一个具体的实施例中，栅介质层可利用热氧化法形成，栅电极可利用传统的化学气相沉积(CVD)工艺形成，侧墙的形成可以通过在栅电极、栅介质层以及衬底的裸露表面上淀积一层均等厚度的氮化硅，接着采用回蚀(Etch back)，即无掩模板刻蚀，形成底部大，顶部小的侧墙。淀积氮化硅的方法例如为化学气相沉积法(CVD)和原子层沉积法(ALD)等。
具体实现过程中，上述步骤S1003可以通过以下步骤实现：如图4所示，采用干法刻蚀在栅极结构20的两侧的衬底10中各形成一个第二凹槽302，两个第二凹槽302的预定截面的形状均为矩形；如图4和图5所示，采用各向同性湿法刻蚀第二凹槽302，形成两个第三凹槽303，两个第三凹槽303的预定截面的形状均为第一凸六边形；如图5和图6所示，采用干法刻蚀继续向下刻蚀第三凹槽303，形成两个第四凹槽304，两个第四凹槽304的预定截面的形状分别为沿着预定方向排列，且依次相接的上述第一凸六边形和矩形，两个上述第一凸六边形的一条边均在衬底的靠近栅极结构20的表面上；如图6和图7所示，采用各向同性湿法刻蚀第四凹槽304，形成两个第一凹槽301，使得第四凹槽304的预定截面的上述矩形形成第二凸六边形。该方法使得两个第一凹槽301的靠近栅极结构20的一侧分别形成两个尖角，从而使得沟道区的应力增大，增加了半导体器件的载流子迁移率，进而提升半导体器件的性能。
上述实现过程中，在半导体制造工艺中，为使工艺简便、可操作性强，形成的结构常具有对称性，形成凸六边形可以使得制作工艺简便、可操作性更强。另外，第一凹槽的底面面积在预定范围，更加有利于后续外延生长形成外延部，而第一凹槽的底面面积可以通过刻蚀时间来控制，刻蚀时间越长，第一凹槽的底部面积越小。因此控制第一凹槽的预定截面形状为两个相接的凸六边形，制作过程中刻蚀时间不会过长，因此，可以保证第一凹槽的底部面积在预定范围内，且能够节省制作成本，又能使得两个外延部之间形成两对相对的尖角，提高沟道区的应力，从而提升半导体器件的性能。
一种具体实施例中，为了使得两个第一凹槽的尖角正对，从而最大程度提高应力，两个第一凹槽的第一凸六边形全等，且两个第一凹槽的第二凸六边形全等。
具体实现过程中，上述步骤S1004中嵌入的外延部可以采用外延生长工艺(MBE)形成。
为了形成具有尖角的第一凹槽，本申请的另一种实施例中，各向同性湿法刻蚀采用的刻蚀剂包括以下至少之一：氢氧化钾、氨水或四甲基氢氧化氨。在本发明的一个具体实施例中，利用四甲基氢氧化氨进行湿法刻蚀，温度为15~70摄氏度，时间为20~500秒。
各向同性湿法腐蚀采用的溶液为碱性溶液，例如氨水溶液、氢氧化钾溶液等，其它实施例中，也可以为四甲基氢氧化氨溶液。一个实施例中，第一凹槽的形成工艺参数包括：时间为60s~180s，温度为0℃~90℃，四甲基氢氧化氨溶液质量百分比浓度为2％~20％。碱性溶液具有较高的腐蚀速率，且晶向选择性好，其在晶向<100>及<110>方向上的腐蚀速度较快，而在其它晶向方向，如晶向<111> 上的腐蚀速率很缓慢，因此，可利用碱性溶液在硅衬底的不同晶向上具有不同刻蚀速率的特性，继续腐蚀矩形凹槽以形成具有尖角的凹槽，得到第一凹槽。
另一种具体实施例中，如图9所示，形成的外延部30在预定表面上的投影与栅极结构20在预定表面上的投影部分重叠，预定表面为垂直于预定方向的表面。外延部在预定表面上的投影与栅极结构在预定表面上的投影部分重叠，也就是说，外延部延伸至栅极结构的下方，因此，外延部作为应力层，更加靠近沟道区，产生的应力能够带来更明显的作用。
该发明中，在形成第一凹槽的具体制作工艺可以是：如图3所示，先在衬底10以及栅极结构20上形成图形化的掩模层305；以图形化的掩模层305为掩模，掩模层为氮化硅、氧化硅中的至少一种；如图3和图4所示，沿图形干法刻蚀去除部分衬底10，在栅极结构20的两侧的衬底10中各形成一个相同的矩形凹槽，即第二凹槽302；如图4和图5所示，对第二凹槽302进行各向同性湿法刻蚀，形成两个相同的凸六边形凹槽，即第三凹槽303，此处的凸六边形即为第一凸六边形；如图5和图6所示，进一步进行干法刻蚀，在两个第三凹槽303下方分别形成两个相同的矩形凹槽，形成第四凹槽304；如图6和图7所示，再继续进行各向同性湿法刻蚀，在两个第四凹槽304下方分别形成两个相同的凸六边形，此处的凸六边形即为第二凸六边形，最终形成第一凹槽301。实际应用中，由于在刻蚀形成第二凸六边形的过程中，第一凸六边形也在继续受到刻蚀的作用，因此，最终形成的两个第二凸六边形的沿着垂直预定方向的相对的尖角顶点之间的距离比两个第一凸六边形的沿着垂直预定方向的相对的尖角顶点之间的距离要大。
在该发明中，形成图形化的掩模层的步骤具体包括：在衬底以及栅极结构上形成掩模层（未在图中示出）；在掩模层上利用光刻工艺形成光刻胶层（未在图中示出）；图形化光刻胶层；以图形化的光刻胶层为掩模，刻蚀掩模层，形成图形化的掩模层；去除上述光刻胶层。
本申请的再一种典型实施例中，提供了一种三维存储器，包括任一种的半导体器件或者采用任一种的半导体器件的制作方法得到的半导体器件。
为了使得本领域技术人员能够更加清楚地了解本申请的技术方案，以下将结合具体的实施例对本申请的半导体器件的制作方法的实现过程进行详细说明。
本实施例涉及一种具体的半导体器件的制作方法，包括如下步骤：
步骤S1：如图1所示，提供衬底10。衬底10的材料包括单晶硅。
步骤S2：如图2所示，在衬底10的部分表面上形成栅极结构20。具体地，利用热氧化法在衬底10的部分表面上形成栅介质层201，栅介质层201的材料可为氧化硅；利用传统的化学气相沉积工艺在栅介质层201的远离衬底10的表面形成栅电极202，栅电极202可以是多晶硅栅电极或金属栅电极；在栅电极202、栅介质层201以及衬底10的裸露表面上淀积一层均等厚度的氮化硅，淀积氮化硅的方法例如化学气相沉积法(CVD)和原子层沉积法(ALD)等；接着采用回蚀，即无掩模板刻蚀，在栅电极202和栅介质层201的两侧形成侧墙203，侧墙的材料可以为现有介电材质，例如氮化硅、氮氧化硅、氧化硅等，栅介质层201、栅电极202以及侧墙203构成栅极结构20。
步骤S3：如图3所示，在衬底10以及栅极结构20上形成图形化的掩模层305。掩模层为氮化硅、氧化硅中的至少一种。
步骤S4：如图3和图4所示，以图形化的掩模层305为掩模，沿图形干法刻蚀去除部分衬底10，在栅极结构20的两侧的衬底10中各形成一个相同的矩形凹槽，即第二凹槽302。
步骤S5：如图4和图5所示，对第二凹槽302进行各向同性湿法刻蚀，形成两个相同的凸六边形凹槽，即第三凹槽303，此处的凸六边形即为第一凸六边形，各向同性湿法刻蚀采用的刻蚀剂包括以下至少之一：氢氧化钾、氨水或四甲基氢氧化氨。
步骤S6：如图5和图6所示，进一步进行干法刻蚀，在两个第三凹槽303下方分别形成两个相同的矩形凹槽，形成第四凹槽304；
步骤S7：如图6和图7所示，再继续进行各向同性湿法刻蚀，在两个第四凹槽304下方分别形成两个相同的凸六边形，此处的凸六边形即为第二凸六边形，最终形成第一凹槽301。
步骤S8：如图7和图8所示，采用外延生长工艺在两个第一凹槽301中分别形成两个外延部30。外延部的材料包括SiGe和SiC中之一，具体地，当半导体器件是PMOS管时，外延部的材料是SiGe，当半导体器件是NMOS管时，外延部的材料是SiC或SiP，两个外延部可以分别充当源极和漏极。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (10)
1.一种半导体器件，其特征在于，包括：
衬底；
栅极结构，位于所述衬底的部分表面上；
两个外延部，分别位于所述栅极结构的两侧的所述衬底中，所述外延部的预定截面的形状在靠近所述栅极结构的一侧具有至少两个尖角，且一个所述外延部的至少两个所述尖角沿着预定方向排列，所述预定方向为所述衬底的厚度方向，所述预定截面为沿着所述预定方向的截面。
2.根据权利要求1所述的半导体器件，其特征在于，两个所述外延部的所述预定截面的形状分别为沿着所述预定方向排列，且依次连接的至少两个凸六边形构成的形状，任意两个相邻的所述凸六边形共用一条边。
3.根据权利要求1所述的半导体器件，其特征在于，所述外延部在预定表面上的投影与所述栅极结构在所述预定表面上的投影部分重叠，所述预定表面为垂直于所述预定方向的表面。
4.根据权利要求1所述的半导体器件，其特征在于，两个所述外延部的所述预定截面的形状均为相接的第一凸六边形和第二凸六边形，两个所述第一凸六边形的一条边均在所述衬底的靠近所述栅极结构的表面上。
5.根据权利要求4所述的半导体器件，其特征在于，两个所述外延部的所述第一凸六边形全等，且两个所述外延部的所述第二凸六边形全等。
6.根据权利要求1所述的半导体器件，其特征在于，所述外延部的材料包括SiGe和SiC中之一。
7.一种半导体器件的制作方法，其特征在于，包括：
提供衬底；
在所述衬底的部分表面上形成栅极结构；
在所述栅极结构的两侧的衬底中各形成一个第一凹槽，所述第一凹槽的预定截面的形状在靠近所述栅极结构的一侧具有至少两个尖角，且一个所述第一凹槽的至少两个所述尖角沿着预定方向排列，所述预定方向为所述衬底的厚度方向，所述预定截面为沿着所述预定方向的截面；
在两个所述第一凹槽中分别形成两个外延部。
8.根据权利要求7所述的方法，其特征在于，在所述栅极结构的两侧的衬底中各形成一个第一凹槽，包括：
采用干法刻蚀在所述栅极结构的两侧的衬底中各形成一个第二凹槽，两个所述第二凹槽的所述预定截面的形状均为矩形；
采用各向同性湿法刻蚀所述第二凹槽，形成两个第三凹槽，两个所述第三凹槽的所述预定截面的形状均为第一凸六边形；
采用干法刻蚀继续向下刻蚀所述第三凹槽，形成两个第四凹槽，两个所述第四凹槽的所述预定截面的形状分别为沿着所述预定方向排列，且依次相接的所述第一凸六边形和矩形，两个所述第一凸六边形的一条边均在所述衬底的靠近所述栅极结构的表面上；
采用各向同性湿法刻蚀所述第四凹槽，形成两个所述第一凹槽，使得所述第四凹槽的所述预定截面的所述矩形形成第二凸六边形。
9.根据权利要求8所述的方法，其特征在于，所述各向同性湿法刻蚀采用的刻蚀剂包括以下至少之一：氢氧化钾、氨水或四甲基氢氧化氨。
10.一种三维存储器，其特征在于，包括权利要求1至6中任一项所述的半导体器件或者采用权利要求7至9中任一项所述的半导体器件的制作方法得到的半导体器件。
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