JP2008098264A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ゲート電極側壁の基板表面に掘れを発生させることなくサイドウォールを形成することが可能で、これによりソース／ドレインなどの拡散層領域の形成位置が安定化して素子特性が均一な半導体装置を得ることが可能な製造方法を提供する。
【解決手段】基板上にゲート絶縁膜を介してゲート電極を形成する。ゲート電極を覆う状態で、酸化シリコンからなる絶縁性下層膜を成膜し、さらに窒化シリコンからなる上層膜を当積層成膜する。絶縁性下層膜をストッパにして上層膜を異方性エッチングすることにより、ゲート電極の側壁のみに上層膜を残す。基板および上層膜に対して選択的に絶縁性下層膜をウェットエッチングすることにより、基板の表面を露出させると共にゲート電極の側壁に上層膜と絶縁性下層膜とからなるサイドウォールを形成する。ゲート電極とサイドウォールとをマスクにして基板の表面層に不純物を導入してなるエクステンション領域を形成する。
【選択図】図１

Description

本発明は半導体装置の製造方法に関し、特には微細化が進んだＭＯＳ型トランジスタにおいて短チャネル効果を確実に防止できる半導体装置の製造方法に関する。

半導体装置の微細化が進展している中、ＭＯＳ型のトランジスタの製造においては、ソース／ドレイン拡散層の形成に、サイドウォールプロセスが適用されている。サイドウォールプロセスは、ゲート電極脇にサイドウォールを形成し、基板を露出させた状態でイオン注入を行うことにより、結晶欠陥の少ない浅い接合深さのソース／ドレインを形成できる（以上、例えば下記特許文献1参照）。

またこのサイドウォールプロセスによれば、ゲート電極に対して自己整合的にやや長めの実効ゲート長を形成でき、短チャネル効果の抑制を可能としている。さらに、ゲート電極の側壁が絶縁膜となるため、ゲート絶縁膜を介してのゲート電極とソース／ドレインとの間のオーバーラップ容量の低減も可能としている。

以下、上記サイドウォールプロセスを適用した半導体装置の製造を説明する。先ず、図３（１）に示すように、単結晶シリコンからなる基板１上に、酸化シリコンからなるゲート絶縁膜３を介してポリシリコンからなるゲート電極５をパターン形成する。次に、図３（２）に示すように、熱酸化プロセスにより、基板１およびゲート電極５の露出表面に酸化シリコン膜７を形成してゲート電極５の角部分をラウンド形状とし、さらに酸化シリコン膜９をＣＶＤ法によって堆積成膜する。その後、図３（３）に示すように、酸化シリコン膜９，７を上方からエッチバックする。これにより基板1の表面を露出させると共に、ゲート電極５の側壁に酸化シリコン７，９からなるサイドウォール１１を形成する。次に、図３（４）に示すように、ゲート電極５およびサイドウォール１１をマスクにしたイオン注入を行い、基板1の表面側に浅いソース／ドレインとしてエクステンション領域１３を形成する。

特開平５−１６０１４６号公報

しかしながら、上述した製造方法では、図３（３）で示したサイドウォール１１形成のための酸化シリコン膜９，７のエッチングは、時間固定で行われている。このため、例えば基板１上におけるゲート電極５の疎密等に依存し、酸化シリコン膜９の膜厚や酸化シリコン９，７のエッチングレートが基板１の面内でばらつくと、この影響によってサイドウォール１１の幅Ｗにばらつきが生じ、さらにオーバーエッチングが過剰となる分部では、基板１の表面に掘れが発生するなど、基板１の表面形状にもばらつきが生じることになる。

そして、以上のようなサイドウォール１１の幅Ｗや基板１の表面形状のばらつきは、ゲート電極５の両脇のエクステンション領域１３の形成位置に影響を与え、このプロセスを適用して得られるトランジスタの素子特性をばらつかせる要因となる。

また以上のようなサイドウォール１１の幅Ｗや基板１の表面形状のばらつきは、もはやＳＥＭ（二次電子顕微鏡）でも見えない数ｎｍのオーダーであり、このばらつきを解消すべく個々のプロセスばらつきを小さくすることも限界となってきている。しかしながら、今後、ゲート長４５ｎｍ以降の世代のＭＯＳ型トランジスタにおいては、これらのばらつきを小さく抑えて素子特性を均一化する技術の提案が臨まれている。

そこで本発明は、ゲート電極側壁の基板表面に掘れを発生させることなくサイドウォールを形成することが可能で、これによりソース／ドレインなどの拡散層領域の形成位置が安定化して素子特性が均一な半導体装置を得ることが可能な製造方法を提供することを目的とする。

このような目的を達成するための本発明の半導体装置の製造方法は、次の工程を順次行うことを特徴としている。先ず、基板上にゲート絶縁膜を介してゲート電極を形成する。次に、このゲート電極を覆う状態で、絶縁性下層膜を成膜し、さらに絶縁性下層膜と異なる材質からなる上層膜を積層成膜する。次いで、絶縁性下層膜をストッパにして上層膜を異方性エッチングすることにより、ゲート電極の側壁のみに当該上層膜を残す。その後、基板および上層膜に対して選択的に絶縁性下層膜をウェットエッチングする。これにより、基板の表面を露出させると共に、ゲート電極の側壁に上層膜と絶縁性下層膜とからなるサイドウォールを形成する。次に、ゲート電極とサイドウォールとをマスクにして、基板の表面層に不純物を導入してなる拡散層領域を形成する。

このような構成の製造方法では、材質の異なる絶縁性下層膜と上層膜との積層膜をエッチングすることにより、ゲート電極の側壁に形成したサイドウォールを形成している。この際、絶縁性下層膜をストッパにした異方性エッチングによって上層膜をエッチングすることにより、基板に対してダメージを加えることなくゲート電極の側壁のみに上層膜がサイドウォール形状で残される。そして、この上層膜と基板とに対して選択的に絶縁性下層膜をウェットエッチングすることにより、基板を掘下げることなく上層膜の下に絶縁性下層膜を残してサイドウォールが形成される。そして、基板を掘下げることなく形成されたサイドウォールとゲート電極とをマスクにして拡散層領域が形成される。

以上説明した本発明によれば、ゲート電極側壁の基板表面に掘れを発生させることなくサイドウォールを形成することが可能である。このため、これをマスクにした拡散層領域の形成位置（基板の深さ方向）が安定化し、確実に短チャネル効果が防止された素子特性が均一な半導体装置を得ることができる。

以下本発明の実施の形態を図面に基づいて詳細に説明する。尚、図３を用いて説明した従来の製造方法と同一の構成要素には同一の符号を付して説明を行うこととする。

先ず、図１（１）に示すように、例えば単結晶シリコンのような半導体材料からなる基板１上に、酸化シリコンからなるゲート絶縁膜３を介してポリシリコンからなるゲート電極５をパターン形成する。このゲート電極５は、例えば最小線幅４０ｎｍ程度で形成する。

次に、図１（２）に示すように、ゲート電極５を覆う状態で、基板１上に絶縁性下層膜１０１を成膜する。ここでは、例えば熱酸化プロセスにより、基板１およびゲート電極５の露出表面に酸化シリコンからなる絶縁性下層膜１０１を形成することが好ましい。これにより、ゲート電極５の角部分Ａをラウンド形状とし、角部分Ａへの電界集中を防止する。この絶縁性下層膜１０１は、例えば５ｎｍ程度の膜厚で形成する。

次いで、図１（３）に示すように、絶縁性下層膜１０１上に上層膜１０３を形成する。この上層膜１０３は、絶縁性下層膜１０１のエッチングに対して耐性を有する材料を用いて形成されることとする。ここでは、絶縁性下層膜１０１が酸化シリコンからなることから、窒化シリコン（ＳｉＮ）からなる上層膜１０３を５ｎｍの膜厚で形成することとする。このような上層膜１０３は、成膜温度を６００℃としたＣＶＤ法によって堆積成膜される。

その後、図１（４）に示すように、絶縁性下層膜１０１をストッパにして、窒化シリコンからなる上層膜１０３を異方性エッチングし、ゲート電極５の側壁のみに上層膜１０３を残す。この工程では、ストッパとして用いた絶縁性下層膜１０１も多少エッチングされても良く、例えば２ｎｍ程度（多い部分で３ｎｍ程度）の膜減りが生じても良い。ただし、基板１を露出させることなく行うことが重要である。

次に、図１（５）に示すように、窒化シリコンからなる上層膜１０３および単結晶シリコンからなる基板１に対して選択的に、酸化シリコンからなる絶縁性下層膜１０１をウェットエッチングする。ここでは、希フッ酸を用いたウェットエッチングを行うこととする。これにより、ゲート電極５の両脇に基板１の表面を露出させると共に、ゲート電極５の側壁に酸化シリコンからなる絶縁性下層膜１０１と窒化シリコンからなる上層膜１０３とからなるサイドウォール１０５を形成する。

この工程では、ゲート電極５の上部における絶縁性下層膜１０１も除去され、ポリシリコンからなるゲート電極５が露出される。希フッ酸を用いたウェットエッチングに対しては、ポリシリコンからなるゲート電極５もエッチング耐性を有するため、ゲート電極５の膜厚は確保される。

またこのウェットエッチングでは、絶縁性下層膜１０１の等方的なエッチングが進む。このため、上層膜１０３と基板１との間において絶縁性下層膜１０１の横方向のエッチングが進み、上層膜１０３がオーバーハング形状となる。そこで、このような絶縁性下層膜１０１の横方向のエッチングが、酸化シリコンからなるゲート絶縁膜３に影響をおよぼすことのないように、絶縁性下層膜１０１の膜厚ｔに対して、サイドウォール１０５の幅Ｗが充分に大きいことが好ましい。ここでサイドウォール１０５の幅は、絶縁性下層膜１０１の膜厚ｔと上層膜１０３の膜厚との合計である。このため、絶縁性下層膜１０１の膜厚ｔに対してサイドウォール１０５の幅Ｗを充分に大きくするためには、上層膜１０３の膜厚を厚めにすることが有効である。

またこのウェットエッチングによっては、上層膜１０３がエッチングされることがない。このため、ウェットエッチングが、サイドウォール１０５の幅Ｗに影響を与えることはなく、この幅Ｗは上層膜１０３を異方性エッチングした時点の幅に保たれる。

尚、ゲート電極５が最小線幅４０ｎｍ程度で形成されている場合には、サイドウォール１０５の幅Ｗ＝３〜１５ｎｍとなるように、絶縁性下層膜１０１および上層膜１０３の成膜膜厚が調整されることとする。

以上の後の工程は、従来と同様の手順を行って良い。

すなわち先ず図２（１）に示すように、ゲート電極５およびサイドウォール１０５をマスクにしたイオン注入とその後の熱処理により、基板1の表面側に浅いソース／ドレイン（拡散層領域）としてエクステンション領域（拡散層領域）１３を形成する。ここでは、深さ（注入飛廷）Ｘｊ＝３０ｎｍ程度の浅いエクステンション領域１３を形成することとする。また必要に応じて、しきい値調整のためのポケットイオン注入を合わせて行っても良い。

尚、基板１上に、ｎ型のＭＯＳトランジスタ領域と、ｐ型のＭＯＳトランジスタ領域とが設けられている場合には、各領域をレジストパターンで覆った状態でそれぞれのイオン注入が行われることとする。

その後は、図２（２）に示すように、サイドウォール１０５の外側に、さらにサイドウォール２１を形成する。ここでは、先ず酸化シリコン膜を１５ｎｍの膜厚で堆積成膜し、次いで窒化シリコン膜を５０ｎｍの膜厚で堆積成膜する。その後全面エッチバックを行うことにより、酸化シリコン膜と窒化シリコン膜との２層構造からなるサイドウォール２１を形成する。このサイドウォール２１は、例えば幅５０ｎｍ程度で形成される。

次に、図２（３）に示すように、ゲート電極５およびサイドウォール２１をマスクにしたイオン注入を行い、その後活性化の熱処理を行うことにより、深さ（注入飛廷）Ｘｊ＝１３０ｎｍのソース／ドレイン２３を形成する。

その後、図２（４）に示すように、ソース／ドレイン２３およびゲート電極５の露出表面層にシリサイド層２５を形成する。この際先ず、ソース／ドレイン２３およびゲート電極５の表面に形成された自然酸化膜（酸化シリコン）を、希フッ酸を用いたウェットエッチングによって除去する。これにより、ソース／ドレイン２３表面に単結晶シリコンを露出させると共に、ゲート電極５表面にポリシリコンを露出させる。次に、例えばニッケル（Ｎｉ）層を９ｎｍの膜厚で成膜した後、３５０℃程度のＲＴＡ（Rapid Thermal Annealing）を行うことによりＮｉ層とシリコン層との界面にＮｉＳｉ合金層（すなわちシリサイド層）２５を形成する。次に、硫酸（Ｈ₂ＳＯ₄）を用いたウェットエッチングによってＮｉ層の未反応部分を除去し、５００℃程度のＲＴＡを行うことによりシリサイド層２５を構成するＮｉＳｉを相転移させて低抵抗化させる。

以上により、ＭＯＳトランジスタ（半導体装置）２７を得る。その後は必要に応じて層間絶縁膜の形成、接続孔の形成、さらには配線の形成を行う。

以上説明した製造方法によれば、図１（４），（５）を用いて説明したように、酸化シリコンからなる絶縁性下層膜１０１と窒化シリコンからなる上層膜１０３との積層膜をエッチングすることによってサイドウォール１０５を形成している。この際、絶縁性下層膜１０１をストッパにした異方性エッチングによって上層膜１０３をエッチングすることにより、基板１に対してダメージを加えることなくゲート電極５の側壁のみに上層膜１０３がサイドウォール形状で残される。そして、この上層膜１０３と基板１とに対して選択的に絶縁性下層膜１０１をウェットエッチングすることにより、基板１を掘下げることなく上層膜１０３の下に絶縁性下層膜１０１を残してサイドウォール１０５が形成される。

このため、次の図２（１）を用いて説明した工程では、基板１を掘下げることなく形成されたサイドウォール１０５とゲート電極５とをマスクにしてエクステンション領域１３を形成することができる。したがって、エクステンション領域１３の形成位置が、基板１の深さ方向に対して安定化し、ゲート電極５下のチャネル領域とエクステンション領域１３との深さ方向の位置関係（イオン注入における注入飛廷Ｘｊ）が均一化される。

また、サイドウォール１０５の幅Ｗも、上層膜１０３の異方性エッチングを終了した時点の幅に保たれるため、ばらつきが小さく抑えられる。したがって、エクステンション領域１３の水平方向の形成位置も、プロセスばらつきの依存を小さくおさえて均一化される。

以上の結果、確実に短チャネル効果が防止され、かつ素子特性が均一な半導体装置（ＭＯＳトランジスタ）を得ることができる。

尚、以上説明した実施形態にいては、酸化シリコンからなる絶縁性下層膜１０１を形成し、さらに窒化シリコンからなる上層膜１０３を形成する場合を説明した。しかしながら、絶縁性下層膜１０１と上層膜１０３とは、これらの材質に限定されることはない。すなわち、絶縁性下層膜１０１のウェットエッチングに対して、上層膜１０３と基板１とがエッチング耐性を備えるように、基板１および各膜１０１，１０３の材質が選択されれば良い。このため、絶縁性下層膜１０１が酸化シリコンからなる場合には、上層膜１０３はポリシリコンからなる構成であっても良い。上層膜１０３をポリシリコンとした場合、ポリシリコン膜はゲート電極の疎密による基板１面内での膜厚ばらつきが小さく成膜されるため、さらにサイドウォール１０５の幅Ｗを均一化してエクステンション領域１３の形成位置を均一化できる。また、絶縁性下層膜１０１は、基板１およびゲート電極５の表面処理によって成長させた絶縁膜であり、これによりゲート電極の角部分をラウンド形状として角部分への電界集中を防止できる構成であることが好ましい。

第１実施形態を説明するための断面工程図（その１）である。 第１実施形態を説明するための断面工程図（その２）である。 従来の製造方法を説明するための断面工程図である。

符号の説明

１・基板、３…ゲート絶縁膜、５…ゲート電極、１３…エクステンション領域（拡散層領域）、２７…半導体装置、１０１…絶縁性下層膜、１０３…上層膜、１０５…サイドウォール、ｔ…絶縁性下層膜の膜厚、Ｗ…サイドウォールの幅

Claims (4)

1. 基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
   前記ゲート電極を覆う状態で、絶縁性下層膜を成膜し、当該絶縁性下層膜と異なる材質からなる上層膜を当該絶縁性下層膜上に積層成膜する工程と、
   前記絶縁性下層膜をストッパにして前記上層膜を異方性エッチングすることにより、前記ゲート電極の側壁のみに当該上層膜を残す工程と、
   前記基板および上層膜に対して選択的に前記絶縁性下層膜をウェットエッチングすることにより、前記基板の表面を露出させると共に前記ゲート電極の側壁に当該上層膜と絶縁性下層膜とからなるサイドウォールを形成する工程と、
   前記ゲート電極とサイドウォールとをマスクにして前記基板の表面層に不純物を導入してなる拡散層領域を形成する工程とを行う
   ことを特徴とする半導体装置の製造方法。
2. 請求項1記載の半導体装置の製造方法において、
   前記サイドウォールの幅は、前記絶縁性下層膜の膜厚よりも大きい
   ことを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、
   前記絶縁性下層膜は、前記基板およびゲート電極の表面処理によって成長させる
   ことを特徴とする半導体装置の製造方法。
4. 請求項1記載の半導体装置の製造方法において、
   前記拡散層領域を形成した後、前記サイドウォールを構成する上層膜を選択的に除去する工程を行う
   ことを特徴とする半導体装置の製造方法。

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