TW202107618A - 半導體裝置形成方法 - Google Patents

半導體裝置形成方法 Download PDF

Info

Publication number
TW202107618A
TW202107618A TW109118714A TW109118714A TW202107618A TW 202107618 A TW202107618 A TW 202107618A TW 109118714 A TW109118714 A TW 109118714A TW 109118714 A TW109118714 A TW 109118714A TW 202107618 A TW202107618 A TW 202107618A
Authority
TW
Taiwan
Prior art keywords
fin
region
gate
semiconductor
mask
Prior art date
Application number
TW109118714A
Other languages
English (en)
Inventor
吳中書
胥穎亞
潘擎宇
曹修豪
魏安祺
邱遠鴻
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202107618A publication Critical patent/TW202107618A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種方法，包括在基底上形成鰭片，在基底上形成絕緣材料，凹蝕絕緣材料以形成環繞鰭片的隔離區，其中鰭片的上部於隔離區的上方突出，執行修整製程以減少鰭片的上部的寬度，以及形成延伸至隔離區上方與鰭片的上部的上方的閘極結構。

Description

半導體裝置形成方法
本發明實施例是關於半導體技術，特別是關於一種控制鰭式場效電晶體中的鰭片寬度的方法。
半導體裝置被用於各種電子應用，例如個人電腦、行動電話、數位相機以及其他電子設備。通常藉由依序地在半導體基底上沉積材料的絕緣層或介電層、導電層、以及半導體層，並利用微影製程圖案化各種材料層以形成電路組件及元件來製造半導體裝置。
半導體產業透過不斷縮小最小特徵尺寸(minimum feature size)來持續提升各種電子組件（例如：電晶體、二極體、電阻器、電容器等等）的積集度(integration density)，其允許在一給定面積內整合更多的部件。然而，隨著最小特徵尺寸的縮小，應解決的額外問題也隨之出現。
本發明實施例提供一種方法，包括形成鰭片於基底上，形成絕緣材料於基底上，以及凹蝕絕緣材料以形成環繞鰭片的隔離區。其中，鰭片的上部於隔離區的上方突出。之後，執行修整製程以減少鰭片的上部的寬度，以及形成延伸至隔離區上方與鰭片的上部的上方的閘極結構。
本發明實施例提供一種半導體裝置的形成方法，包括形成從基底突出的半導體鰭片，其中每個半導體鰭片具有第一寬度。接著在半導體鰭片之間形成淺溝槽隔離(STI)區，以及以電子束照射半導體鰭片，其中在照射半導體鰭片之後，半導體鰭片具有小於第一寬度的第二寬度。
本發明實施例提供一種方法，包括形成第一半導體鰭片於基底的第一區域上，以及形成第二半導體鰭片於基底的第二區域上。之後形成環繞第一半導體鰭片且環繞第二半導體鰭片的隔離區，且形成遮罩於第一區域與第二區域上，接著圖案化遮罩以暴露第一區域的第一半導體鰭片，將第一半導體鰭片暴露於電子束，之後移除遮罩。其中在移除遮罩之後，第一半導體鰭片具有比第二半導體鰭片還小的寬度。
以下發明實施例提供了許多不同的實施例或範例，用於實施本發明之不同特徵。各部件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限制。舉例而言，敘述中若提及第一部件形成在第二部件之上或上，可能包含所形成的第一和第二部件為直接接觸的實施例，也可能包含額外的部件形成在第一和第二部件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及∕或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
本文在特定上下文中討論了各種實施例，即在形成淺溝槽隔離(Shallow Trench Isolation, STI)區域之後薄化(thining)半導體鰭片。然而，各種實施例可以應用於其他半導體裝置／製程（例如：平面式電晶體）。在一些實施例中，薄化製程縮小了鰭片的寬度。薄化製程包括藉由氧化鰭片且接著去除氧化物來縮小鰭片的寬度。在一些實施例中，藉由用電子束照射鰭片來促進鰭片的氧化。可以藉由控制電子束的參數來控制寬度縮小的量。
在第1圖中，根據一些實施例繪示出鰭式場效電晶體的示例的3D視圖。此鰭式場效電晶體包括基底50（例如：半導體基底）上的鰭片52。隔離區56設置於基底50中，且鰭片52從相鄰的隔離區56之間向上突出。雖然隔離區56被描述／繪示為與基底50分離，本文所使用的詞語「基底」可用於僅指稱半導體基底，或用於指稱包含隔離區的半導體基底。此外，雖然鰭片52被繪示為和基底50一樣的單一連續材料，但鰭片52及／或基底50可包含單一材料或複數種材料。在本文中，鰭片52指的是在相鄰的隔離區56之間延伸的部分。
閘極介電層92沿著鰭片52的側壁，且在鰭片52的頂面上方，而閘極電極94在閘極介電層92上方。源極／汲極區82設置於鰭片52相對於閘極介電層92與閘極電極94的相反側。第1圖進一步繪示用於後續圖式中的參考剖面。剖面A-A沿著閘極電極94的縱軸，並在例如垂直於鰭式場效電晶體的源極／汲極區82之間的電流的方向上。剖面B-B垂直於剖面A-A且沿著鰭片52的縱軸，並且在鰭式場效電晶體的源極／汲極區82之間的電流的方向上。剖面C-C平行於剖面A-A且延伸穿過鰭式場效電晶體的源極／汲極區。為了清楚起見，後續的圖式參照這些參考橫截面。
本文討論的一些實施例是在使用後閘極(gate-last)製程形成的鰭式場效電晶體的情況下討論的。在其他實施例中，可使用前閘極(gate-first)製程。此外，一些實施例考慮到在平面裝置（像是平面式場效電晶體）中使用的面向。
第2圖至第18B圖為根據一些實施例之製造鰭式場效電晶體的中間階段的剖面圖。第2圖至第8A-C圖繪示在第1圖中所繪示的參考剖面A-A，不包含多重鰭片/鰭式場效電晶體。第10A、11A、12A、13A、14A、15A、16A、17A、以及18A根據第1圖中所繪示的參考剖面A-A來繪示，而第9B、10B、11B、12B、13B、14B、14C、15B、16B、17B與18B圖根據第1圖中所繪示的相似的剖面B-B來繪示，不包含多重鰭片/鰭式場效電晶體。第12C圖與第12D圖依照第1圖中所繪示的參考剖面C-C來繪示，不包含多重鰭片/鰭式場效電晶體。
在第2圖中，提供基底50。基底50可為半導體基底，例如塊體半導體(bulk semiconductor)、絕緣體上覆半導體(semiconductor-on-insulator，SOI)基底或類似者，其可為摻雜的(例如：用p型或n型摻質)或無摻雜的。基底50可為晶圓，像是矽晶圓。一般來說，絕緣體上覆半導體基底為形成於絕緣層上方的一層半導體材料。絕緣層可能為例如：埋藏氧化物(buried oxide，BOX)層、氧化矽層、或類似者。在基底上提供絕緣層，通常是矽基底或玻璃基底。也可使用其他基底，例如多層基底或梯度(gradient)基底。在一些實施例中，基底50的半導體材料可包含矽；鍺；化合物半導體，包含碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；合金半導體，包含矽鍺(silicon-germanium)、磷砷化鎵(gallium arsenide phosphide)、砷化鋁銦(aluminum indium arsenide)、砷化鋁鎵(aluminum gallium arsenide)、砷化鎵銦(gallium indium arsenide)、磷化鎵銦(gallium indium phosphide)及∕或磷砷化鎵銦(gallium indium arsenide phosphide)；或前述之組合。
基底50具有區域50N和區域50P。區域50N可用於形成n型裝置，例如NMOS電晶體（像是n型鰭式場效電晶體）。區域50P可用於形成p型裝置，例如PMOS電晶體（像是p型鰭式場效電晶體）。區域50N可與區域50P物理性地分離（如分離符號51所示），且可於區域50N與區域50P之間設置任何數量的裝置部件（例如：其他主動裝置、摻雜區、隔離結構等等）。
在第3圖中，於基底50中形成鰭片52。鰭片52為半導體條(strip)。在一些實施例中，鰭片52可藉由在基底50中蝕刻溝槽來形成於基底50中。蝕刻步驟可為任何可接受的蝕刻製程，例如反應離子蝕刻(reactive ion etch, RIE)、中性粒子束蝕刻(neutral beam etch, NBE)、類似製程、或上述的組合。蝕刻可為非等向性的。
鰭片可透過任何適合的方法圖案化。例如，鰭片可利用包括雙重圖案化或多重圖案化的一道或多道光微影製程來圖案化鰭片。一般來說，雙重圖案化或多重圖案化製程結合了光微影製程及自我對準製程，可創造具有例如比使用單一、指向性的光微影製程能獲得的節距還要更小的節距的圖案。舉例來說，在一實施例中，一犧牲層在基底上形成，並且以光微影製程進行圖案化。間隔物沿著圖案化的犧牲層以自我對準製程形成。接著移除犧牲層，剩下的間隔物可接著用來將鰭片圖案化。在一些實施例中，遮罩（或其他層）可保留在鰭片52上。
在第4圖中，絕緣材料54形成於基底50上且形成於相鄰的鰭片52之間。絕緣材料54可為氧化物，像是氧化矽、氮化物、類似者或上述的組合，且可藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition, HDP-CVD)、流動式CVD(flowable CVD, FCVD)（例如：在遠程電漿系統中進行的基於CVD的材料沉積，以及後固化(post curing)以使其轉化為另一種材料，像是氧化物）、類似者或上述的組合來形成。也可使用其他可接受的製程來形成絕緣材料。在所說明的實施例中，絕緣材料54為藉由FCVD製程形成的氧化矽。一旦形成絕材料後，可執行退火製程。在一實施例中，形成絕緣材料54，使得多餘的絕緣材料54覆蓋鰭片52。
雖然絕緣材料54被繪示為單一層，但在一些實施例中可使用多層。舉例來說，在一些實施例中，可先沿著基底50和鰭片52的表面形成襯層。在第7A-7C圖以及8A-8C圖中以襯層53示出一示例性的襯層，但為了清楚表示而在其他圖中被省略。在形成襯層之後，可於襯層上方形成如上文所討論的填充材料。在一些實施例中，襯層可包括半導體（例如：矽）氮化物、半導體（例如：矽）氧化物、半導體（例如：矽）熱氧化物、半導體（例如：矽）氮氧化物、聚合物介電質、上述的組合、或類似者。形成襯層的步驟可包括任何適合的方法，像是ALD、CVD、HDP-CVD、PVD、上述的組合、或類似者。在這些實施例中，在對絕緣材料54的後續退火製程期間，襯層可避免（或至少減少）來自鰭片52的半導體材料（例如：Si及／或Ge）擴散進入周圍的絕緣材料54。舉例來說，在沉積絕緣材料54之後，可在絕緣材料54上執行退火製程。
在第5圖中，對絕緣材料54進行移除製程以移除鰭片52上方多餘的絕緣材料54。在一些實施例中，可利用像是化學機械研磨(CMP)、回蝕刻製程、上述的組合、或類似者來進行平坦化製程。平坦化製程使鰭片52露出，且使得鰭片52和絕緣材料54的頂面在平坦化製程完成之後是齊平的。在遮罩保留於鰭片52上的實施例中，平坦化製程可露出遮罩或移除遮罩，使得遮罩或者鰭片52的頂面在平坦化製程完成之後分別與絕緣材料54的頂面齊平。
在第6圖中，絕緣材料54被凹蝕以形成淺溝槽隔離(STI)區56。絕緣材料54被凹蝕使得區域50N以及區域50P中的鰭片52的上部從相鄰的淺溝槽隔離區56中突出。此外，淺溝槽隔離區56的頂面可具有如圖所示的平坦表面、凸起(convex)頂面、凹陷(concave)頂面（例如碟狀(dishing)）或上述之組合。淺溝槽隔離區56的頂面可透過適當的蝕刻製程形成平坦的、凸起的及／或凹陷的表面。可透過合適的蝕刻製程來凹蝕淺溝槽隔離區域56，像是對於絕緣材料54有選擇性的蝕刻製程（例如：以比蝕刻鰭片52的材料更快的速率來蝕刻絕緣材料54的材料）。舉例來說，可使用稀釋氫氟酸(dHF)去除氧化物。在一些實施例中，鰭片52可在淺溝槽隔離區56上方突出介於約45nm以及約65nm之間的距離。
關於第2圖至第6圖所描述的製程僅為形成鰭片52的方法的一個示例。在一些實施例中，鰭片可藉由磊晶成長製程形成。舉例來說，介電層可形成於基底50的頂面上方，且可蝕刻穿過介電層的溝槽以露出下方的基底50。可於溝槽中成長同質磊晶(homoepitaxial)結構，且可凹蝕介電層使得同質磊晶結構從介電層突出以形成鰭片。此外，在一些實施例中，異質磊晶(heteroepitaxial)結構可用於鰭片52。舉例來說，第5圖中的鰭片52可被凹蝕，且可在經凹蝕的鰭片52上磊晶成長與鰭片52不同的材料。在這樣的實施例中，鰭片52包含經凹蝕的材料以及設置於經凹蝕的材料上方的磊晶成長的材料。在進一步的實施例中，介電層可形成於基底50的頂面上，且可蝕刻穿過介電層的溝槽。可使用不同於基底50的材料在溝槽中磊晶成長異質磊晶結構，且介電層可被凹蝕使得異質磊晶結構從介電層突出以形成鰭片52。在磊晶成長同質磊晶或異質磊晶結構的一些實施例中，磊晶成長材料可在成長過程中被原位摻雜，其可省去之前和之後的佈植，儘管原位和佈植摻雜亦不排除可一起使用。
更進一步地，在區域50N（例如：NMOS區域）中磊晶生長與區域50P（例如，PMOS區域）中的材料不同的材料可為有利的。在各種實施例中，鰭片52的上部可由矽鍺（Six Ge1-x ，其中x可在 0 至 1的範圍內）、碳化矽、純鍺或部分純鍺、III-V族化合物半導體、II-IV族化合物半導體、或類似者。舉例來說，可形成III-V族化合物半導體的材料包括但不限於：砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化鎵銦、砷化鋁銦、銻化鎵、銻化鋁、磷化鋁、磷化鎵、以及類似者。
更進一步地，在第6圖中，可在鰭片52及／或基底50中形成適當的井（未繪示）。在一些實施例中，可在區域50N中形成P井，且可在區域50P中形成N井。在一些實施例中，在區域50N和區域50P中皆形成P井或N井。
在具有不同類型的井的實施例中，可以使用光阻或其他遮罩（未繪示）實現用於區域50N和區域50P的不同佈植步驟。舉例來說，可以在區域50N中的鰭片52和淺溝槽隔離區56上方形成光阻。圖案化光阻以露出基底50的區域50P（例如：PMOS區域）。可利用旋轉塗布技術來形成光阻，且利用可接受的光微影技術將其圖案化。一旦光阻被圖案化，就在區域50P中執行n型雜質佈植，並且光阻可作為遮罩以實質上防止n型雜質被佈植到例如NMOS區域的區域50N中。n型雜質可為佈植到該區域中的磷、砷、銻或類似者，其濃度等於或小於1018 cm-3 ，例如在約1016 cm-3 及大約1018 cm-3 之間。在佈植之後，藉由例如可接受的灰化製程(ashing process)來移除光阻。
在佈植區域50P之後，在區域50P中的鰭片52以及淺溝槽隔離區56上方形成光阻。將光阻圖案化以露出基底50中的區域50N（例如：NMOS區域）。可利用旋轉塗布技術來形成光阻，且利用可接受的光微影技術將其圖案化。一旦光阻被圖案化，就在區域50N中執行p型雜質佈植，並且光阻可作為遮罩以實質上防止p型雜質被佈植到例如PMOS區域的區域50P中。p型雜質可為佈植到該區域中的硼、氟化硼、銦或類似者，其濃度等於或小於1018 cm-3 ，例如在約1016 cm-3 及大約1018 cm-3 之間。在佈植之後，藉由例如可接受的灰化製程來移除光阻。
在佈植區域50N及區域50P之後，可執行退火步驟以修復佈植損傷且活化被佈植的p型及／或n型雜質。在一些實施例中，成長磊晶鰭片的材料可以在成長期間被原位摻雜，其可以省去佈植，儘管原位和佈植摻雜亦不排除可一起使用。
參照圖7A-C，根據一些實施例減少（「修整」）鰭片52的寬度。第7A圖顯示一些鰭片52的剖面圖，其可相似於第6圖中顯示的鰭片52，且可位於區域50N及／或區域50P中。第7A圖也顯示出前述的襯層53，雖然在其他實施例中並不存在襯層53。如第7A圖所示，鰭片52的群組可具有不同的節距，其示例由節距P1和節距P2表示，其中節距P1小於節距P2。在一些實施例中，間距P1可以在約10nm至約40nm之間，且間距P2可以在約20nm至約50nm之間，雖然其他實施例可具有除此之外的其他間距。如圖7A所示，在修整之前，鰭片52可具有上部寬度W1和下部寬度W2。在一些實施例中，上部寬度W1可大約相同於下部寬度W2，或者上部寬度W1可以小於下部寬度W2。在一些實施例中，上部寬度W1可在約5nm與約9nm之間，且下部寬度W2可在約5nm與約9nm之間。
參照第7B圖，於鰭片52上方執行修整製程57。修整製程57（於下文敘述）導致鰭片52露出的外部部分氧化，從而形成氧化物55。氧化物55的組成成分取決於鰭片52的材料，且可包括例如矽氧化物或矽鍺氧化物。鰭片52的氧化作用在產生氧化物55的同時消耗了一些鰭片52的材料，因而縮小了鰭片52的寬度。在一些實施例中，氧化量（以及因此而修整的量）可藉由控制修整製程57的參數或條件來控制。在一些實施例中，在修正製程57期間，鰭片52的上部比鰭片的下部氧化得更多，因此鰭片52的上部材料比鰭片的下部材料消耗得更多。以這種方式，在修整製程57之後，鰭片52可具有錐形輪廓(tapered profile)。
在一些實施例中，修整製程57包括以電子照射鰭片52。在一些情況下，衝擊電子(impinging electron)從吸附於鰭片52表面的分子氧物種（例如：O2 ）產生出原子氧物種（例如：O、O- ）。在一些情況下，原子氧物種比起分子氧物種可更容易地在鰭片52的材料中擴散，且因此可增加在修整製程57期間被電子照射的區域中的鰭片52的氧化。
在一些實施例中，可在製程反應室中執行修整製程57，且以電子束提供衝擊電子。在一些實施例中，以電子源（例如：電子槍或類似者）產生電子束，接著使用各種磁透鏡將其準直(collimated)或聚焦到工作件（例如：包括基底50、鰭片52和其他部件的結構）上。在其他實施例中，可以利用其他適合的產生電子束的技術。在一些實施例中，可橫跨工作件的一個區域進行電子束的掃描（例如：光柵(raster)掃描），或橫跨整個工作件進行掃描。在一些實施例中，修整製程57可藉由掃描式電子顯微鏡(SEM)或類似者來執行。在一些實施例中，可在工作件的一個區域上聚焦電子束，使得特定數量的相鄰鰭片52（例如：一個鰭片52、兩個鰭片52、或者更多鰭片52）同時被照射。在一些實施例中，可聚焦電子束以照射在工作件上之具有介於約10000 nm2 以及約 1000000 nm2 之間的面積的一個區域。
在一些實施例中，修整製程57包括具有約0.5keV及約10keV之間的能量的電子束。在一些實施例中，在修整製程57期間，工作件的一個區域可被持續照射介於約0.1秒及約2秒之間的時間。在一些實施例中，在修整製程57期間，電子束可橫跨工作件的相同區域掃描一次以上，例如兩次、三次、十次、二十次、二十次以上或其他次數。在一些實施例中，增加能量、掃描次數、劑量及／或持續時間可以導致鰭片52氧化得更多，並因此更加減少鰭片52的寬度。
以此種方式，藉由控制修整製程57，可控制鰭片52的氧化量以將鰭片52的寬度減少所需的量。在一些實施例中，修整製程在鰭片52上產生具有介於約0.1nm及2.0nm之間的厚度的氧化層。在一些情況下，因為電子束的方向性，鰭片52的上表面比鰭片52的下表面受到更多的照射，因此鰭片52的上部比鰭片52的下部氧化得更多。因此，靠近鰭片52的上部的氧化物55可比靠近鰭片52的下部的氧化物55厚。這也導致在修整製程57之後，鰭片52的上部的寬度小於比鰭片52的下部的寬度，使得鰭片52具有錐形輪廓。
在一些實施例中，修整製程57可在具有約1E-5 Torr以及約1E-7 Torr之間的壓力的製程反應室中進行。在修整製程57期間。製程反應室可含有氣體或氣體混合物，例如空氣、氮氣、氧氣、氬氣、其他氣體或上述的組合。在一些實施例中，氣體或氣體混合物在執行修整製程57之前或在執行修整製程57的時候流入製程反應室。流入製程反應室的氣體或氣體混合物可包括空氣、氮氣、氧氣、氬氣、其他氣體或上述的組合。在一些情況下，在修整製程57的期間，製程反應室存在少量氧氣，其有助於鰭片52的材料的氧化。
在第7C圖，根據一些實施例，移除在修整製程57期間形成的氧化物55。舉例來說，氧化物55可藉由可接受的蝕刻製程來移除，像是對於絕緣材料54有選擇性的蝕刻製程（例如：以比蝕刻鰭片52的材料更快的速率來蝕刻絕緣材料54的材料）。氧化物55可利用濕式蝕刻製程、乾式蝕刻製程或上述的組合來移除。舉例來說，可使用稀釋氫氟酸(dHF)去除氧化物。
移除氧化物55之後，經修整的鰭片52可具有錐形輪廓，如第7C圖中所示。經修整的鰭片52可具有介於約2nm及約7nm之間的上部寬度W3以及介於約4nm及約8nm之間的下部寬度W4。在一些實施例中，經修整的鰭片52的寬度W3或W4比未修整的鰭片52（見第7A圖）的寬度W1或W2小約1nm及約4nm之間。在一些實施例中，寬度W3為W1的約40%至約80%之間。在一些實施例中，修整製程57將鰭片52的寬度減少約20%及約50%之間。
使用上述的修整製程57能夠對經修整的鰭片52的寬度進行更精確的控制。透過控制鰭片52的寬度，可以控制隨後形成的鰭式場效電晶體的性質。舉例來說，藉由控制鰭片52的寬度，可控制例如漏電流、導通電流(on-current)，電流擁擠(current crowding)、閾值電壓或其他的特性。在一些情況下，在凹蝕絕緣材料54後使鰭片52薄化，可導致最終的鰭式場效電晶體裝置中的經薄化的鰭片52比在形成絕緣材料54之前薄化的鰭片52具有更小的側壁粗糙度（例如：線邊緣粗糙度(line edge roughness, LER)）。在一些情況下，使用前述的修整製程57可產出具有更均勻寬度的經修整的鰭片52。舉例來說，可以減少具有不同節距（例如：第 7A圖中所示的節距P1或P2）的鰭片52的不同區域或者具有不同密度的鰭片52的不同區域之間的負載效應(loading effect)。在一些情況下，利用修整製程57也可減少經修整的鰭片52由於包含不同材料所造成的不均勻性。舉例來說，利用修整製程57可在包含矽的鰭片52與包含矽鍺的鰭片52之間提供更均勻的修整。
參照第8A-8C圖，根據一些實施例，減少特定區域中的鰭片52的寬度。第8A-8C圖顯示一些鰭片52的剖面圖，其相似於第7A-7C圖中所示的鰭片52，且可位於區域50N及／或區域50P中。第8A-8C圖也標示出第一區域A和第二區域B，其可能位於區域50N及／或區域50P中。圖8A-C繪示出可以如何利用遮罩59修整第一區域A中的鰭片52而不修整第二區域B中的鰭片52。
在第8A圖中，遮罩59形成於第二區域B中的鰭片52上方。遮罩59可包括例如單層或多層光阻結構、硬遮罩、或類似者。可藉由在第一區域A和第二區域B上方形成遮罩59的材料，接著圖案化遮罩59的材料以移除在第一區域A中的遮罩59的材料來形成遮罩59。在第8B圖中，執行修整製程57。修整製程57將第一區域A中的鰭片52薄化，如上述的7B圖。遮罩59阻擋第二區域B中的衝擊電子束，因此第二區域B中的鰭片52並沒有藉由修整製程57而被修整。在第8C圖中，氧化物55和遮罩57被移除，從而在第一區域A中形成修整的鰭片52，並且在第二區域B中形成未修整的鰭片52。以此種方式，可以在同一裝置的不同區域中形成具有不同寬度的鰭片52。在一些實施例中，可隨後在一些區域上方形成額外的遮罩，並且可以執行額外的修整製程。在一些情況下，可以在一個或多個鰭片52上執行一次以上的修整製程。以此種方式，可以在裝置的多個區域中形成具有不同寬度的鰭片52。
在第9圖中，於鰭片52上方形成虛置介電層60。虛置介電層60可例如為氧化矽、氮化矽、上述的組合或類似者，且可根據可接受的技術來沉積或熱生長。虛置閘極層62形成於虛置介電層60上方，且遮罩層64形成於虛置閘極層62上方。虛置閘極層62可設置於虛置介電層60上方且接著藉由例如CMP來平坦化。遮罩層64可沉積於虛置閘極層62上方。虛置閘極層62可為導電或非導電材料，且可選自包括非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物以及金屬的群組。虛置閘極層62可藉由物理氣相沉積(PVD)、CVD、濺鍍沉積、或本發明所屬技術領域中已知且用於沉積所選擇的材料的其他技術。虛置閘極層62可藉由在蝕刻隔離區的步驟中具有高蝕刻選擇性的其他材料所形成。遮罩層64可包括例如氧化矽、氮化矽、上述的組合或類似者。在這個例子中，單一虛置閘極層62與單一遮罩層64橫跨區域50N與區域50P而形成。應注意的是，為了說明，所顯示的虛置介電層60僅覆蓋鰭片52。在一些實施例中，可沉積虛置介電層60，使得虛置介電層60覆蓋淺溝槽隔離區56且在虛置閘極層62與淺溝槽隔離區56之間延伸。
第10A至第18圖繪示實施例裝置的製造過程中的各種額外步驟。第10A至第18圖繪示區域50N與區域50P的任一個之中的部件。舉例來說，第10A至第18圖中繪示的結構於區域50N和區域50P中皆可適用。在本文中搭配圖式描述區域50N和區域50P的結構差異（若有的話）。
在第10A圖與第10B圖中，可藉由可接受的光微影以及蝕刻技術來圖案化遮罩層64（參照第9圖）以形成遮罩74。遮罩74的圖案可接著轉移至虛置閘極層62。在一些實施例中（未繪示），遮罩74的圖案也可藉由可接受的蝕刻技術轉移至虛置介電層60以形成虛置閘極72。虛置閘極72覆蓋鰭片52的各個通道區58。遮罩74的圖案可被用於將每個虛置閘極72與相鄰的虛置閘極物理性地分離。虛置閘極72也可具有實質上垂直於相應的磊晶鰭片52的長度方向。
進一步地，在圖10A和10B中，可以在虛置閘極72、遮罩74及 ／或鰭片52所露出的表面上形成閘極密封間隔物80。可藉由熱氧化或沉積以及隨後的非等向性蝕刻來形成閘極密封間隔物80。閘極密封間隔物80可由氧化矽、氮化矽、氮氧化矽或類似者形成。
在形成閘極密封間隔物80之後，可執行輕摻雜源極／汲極(lightly doped source/drain, LDD)區域的佈植。在不同裝置類型的實施例中，類似於上文所討論的第6圖中的佈植，可在區域50N上方形成遮罩（例如光阻），同時露出區域50P，且可將適合的雜質類型（例如：p型）佈植進入區域50P中的被露出的鰭片52。可接著移除遮罩。隨後，可在區域50P上方形成遮罩（例如光阻），同時露出區域50N，且可將適合的雜質類型（例如：n型）佈植進入區域50N中的被露出的鰭片52。可接著移除遮罩。n型雜質可為任何前文所討論的n型雜質，以及p型雜質可為任何前文所討論的p型雜質。輕摻雜源極／汲極可具有從約1015 cm-3 至約1019 cm-3 的雜質濃度。可利用退火製程以修復佈植損傷且活化經佈植的雜質。
在第11A圖與第11B圖中，在閘極密封間隔物80上方沿著虛置閘極72以及遮罩74的側壁形成閘極間隔物86。閘極間隔物86可藉由保形地沉積絕緣材料且隨後非等向性蝕刻絕緣材料來形成。閘極間隔物86的絕緣材料可為氧化矽、氮化矽、氮氧化矽、碳氮化矽、上述的組合、或類似者。
應注意的是，以上揭露的內容大致上描述了形成間隔物與輕摻雜源極／汲極區的製程。可利用其他製程或順序，舉例來說，可利用少數或額外的間隔物，可利用不同的步驟順序（例如：在形成閘極間隔物86之前可以不蝕刻閘極密封間隔物80、產生「L形」閘極密封間隔物、可形成和移除間隔物、及／或類似者）。更進一步地，可利用不同的結構與步驟形成n型裝置與p型裝置。舉例來說，n型裝置的輕摻雜源極／汲極區可在形成閘極密封間隔物80之前形成，而p型裝置的輕摻雜源極／汲極區可在形成閘極密封間隔物80之後形成。
在第12A圖與第12B圖中，在鰭片52中形成磊晶源極／汲極區82以在各個通道區58中施加應力，從而提升性能。在鰭片52中形成磊晶源極／汲極區82，使得每個虛置閘極72設置於每個相鄰一對磊晶源極／汲極區82之間。在一些實施例中，磊晶源極／汲極區82可延伸進入（且也可穿過）鰭片52。在一些實施例中，利用閘極間隔物86將磊晶源極／汲極區82與虛置閘極72以適當的橫向距離分離，使得磊晶源極／汲極區82不會使隨後形成的鰭式場效電晶體的閘極產生短路。
可藉由遮蔽區域50P（例如：PMOS區域）、並蝕刻區域50N中的鰭片52的源極／汲極區以在鰭片52中形成凹陷來形成在區域50N（例如：NMOS區域）中的磊晶源極／汲極區82。接著，在區域50N中磊晶成長磊晶源極／汲極區82。 磊晶源極／汲極區82可包括任何可接受的材料，像是適合n型鰭式效電晶體的材料。舉例來說，若鰭片52為矽，在區域50N中的磊晶源極／汲極區82可包括在通道區58中施加拉伸應變(tensile strain)的材料，例如矽、碳化矽、磷摻雜碳化矽、磷化矽、或類似者。在區域50N中的磊晶源極／汲極區82可具有從鰭片52的相應表面升起的表面，且可包含刻面(facet)。
可藉由遮蔽區域50N（例如：NMOS區域）、並蝕刻區域50P中的鰭片52的源極／汲極區以在鰭片52中形成凹陷來形成在區域50P（例如：PMOS區域）中的磊晶源極／汲極區82。接著，在區域50P中磊晶成長磊晶源極／汲極區82。磊晶源極／汲極區82可包括任何可接受的材料，像是適合p型鰭式效電晶體的材料。舉例來說，若鰭片52為矽，在區域50P中的磊晶源極／汲極區82可包括在通道區58中施加壓縮應變(compressive strain)的材料，例如矽鍺、硼摻雜矽鍺、鍺、鍺錫、或類似者。在區域50P中的磊晶源極／汲極區82可具有從鰭片52的對應表面升起的表面，且可包含刻面。
磊晶源極／汲極區82及／或鰭片52可佈植摻質以形成源極／汲極區，類似於前文討論的形成輕摻雜源極／汲極的步驟，接著進行退火製程。源極／汲極區可具有介於約1019 cm-3 及約1021 cm-3 的雜質濃度。n型雜質及／或p型雜質可為任何前文所討論的雜質。在一些實施例中，磊晶源極／汲極區82可在成長時進行原位摻雜。
作為使用磊晶製程形成在區域50N以及區域50P中的磊晶源極／汲極區82的結果，磊晶源極／汲極區的上表面具有橫向朝外延伸超過鰭片52的側壁的刻面。在一些實施例中，如第12C圖所示，這些刻面導致相同的鰭式場效電晶體中的相鄰的源極／汲極區82合併。在其他實施例中，如第12D圖所示，相鄰的源極／汲極區82在磊晶製程完成之後保持分離。在繪示於第12C圖以及第12D圖的實施例中，形成閘極間隔物86，其覆蓋鰭片52在淺溝槽隔離區56上方延伸的側壁的一部分，從而阻擋磊晶成長。在一些實施例中，可調整用來形成閘極間隔物86的間隔物蝕刻以移除間隔物材料，使得磊晶成長區域延伸至淺溝槽隔離區56的表面。
在第13A圖與第13B圖中，沉積第一層間介電質(interlayer dielectric, ILD)88於第12A圖與第12B圖中所繪示的結構上方。第一層間介電質88可由介電材料形成，且可藉由適合的方法沉積，像是CVD、電漿輔助CVD(plasma-enhanced, PECVD)、或FCVD。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass, PSG)、硼矽酸鹽玻璃(boro-silicate glass, BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phospho-silicate glass, BPSG)、無摻雜的矽酸鹽玻璃(undoped silicate glass, USG)或類似者。也可使用其他使用任何可接受的製程形成的絕緣材料。在一些實施例中，接觸蝕刻停止層(contact etch stop layer, CESL)87設置於第一層間介電質88以及磊晶源極／汲極區82、遮罩74、以及閘極間隔物86之間。接觸蝕刻停止層87可包括介電材料，像是氮化矽、氧化矽、氮氧化矽、或類似者，此介電材料具有與上方的第一層間介電質88不同的蝕刻速率。
在第14A圖與第14B圖中，可執行平坦化製程（例如CMP）以使第一層間介電質88的頂面與虛置閘極72或遮罩74的頂面齊平。平坦化製程也可移除虛置閘極72上的遮罩74，以及沿著遮罩74側壁的部份閘極密封間隔物80與部份閘極間隔物86。在平坦化製程之後，虛置閘極72、閘極密封間隔物80、閘極間隔物86以及第一層間介電質88的頂面齊平。因此，虛置閘極72的頂面透過第一層間介電質88露出。在一些實施例中，在平坦化製程使第一層間介電質88的頂面以及遮罩74的頂面齊平的情況下，可保留遮罩74。
在第15A圖與第15B圖中，在一道或多道蝕刻步驟中移除虛置閘極72以及遮罩74（如果有的話）以形成凹槽90。也可移除虛置介電層60在凹槽90中的部分。在一些實施例中，只移除虛置閘極72而保留虛置介電層60，且虛置介電層60藉由凹槽90露出。在一些實施例中，從晶粒的第一區域（例如：核心邏輯區域）中的凹槽90中移除虛置介電層60，且保留在晶粒的第二區域（例如：輸入／輸出區域）中的凹槽90中的虛置介電層60。在一些實施例中，以非等向性乾式蝕刻製程移除虛置閘極72。舉例來說，蝕刻製程可包括使用一種或多種反應氣體的乾式蝕刻製程，此反應氣體對虛置閘極72進行選擇性蝕刻，而不蝕刻第一層間介電質88或閘極間隔物86。每個凹槽90露出及／或覆蓋相應的鰭片52的通道區58。每個通道區58設置在每個相鄰一對磊晶源極／汲極區82之間。在移除步驟期間，虛置介電層60在蝕刻虛置閘極72時可作為蝕刻停止層。在移除虛置閘極72之後，虛置介電層60可接著被可選地移除。
在第16A圖與第16B圖中，形成閘極介電層92與閘極電極94作為置換閘極。第16C圖繪示第16B圖的區域89的細節視圖。閘極介電層92保形地沉積於凹槽90中，例如在鰭片52的頂面和側壁上以及在閘極密封間隔物80／閘極86的側壁上。閘極介電層92也可形成於第一層間介電質88的頂面上。根據一些實施例，閘極介電層92包括氧化矽、氮化矽、或上述的多層。在一些實施例中，閘極介電層92可包括高介電常數介電材料，且在一些實施例中，閘極介電層92可具有高於約7.0的介電常數，且可包括氧化金屬或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的矽酸鹽，以及上述的組合。閘極介電層92的形成方法可包括分子束沉積(Molecular-Beam Deposition, MBD)、ALD、PECVD、以及類似者。在虛置介電層60的一部分保留於凹槽90中的實施例中，閘極介電層92包括虛置介電層60的材料（例如：SiO2 ）。
閘極電極94對應地沉積在閘極介電層92上方，且填充凹槽90的其餘部分。閘極電極94可包括含金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、上述的組合或上述的多層。舉例來說，雖然第16B圖中繪示單層閘極電極94，閘極電極94可包括任何數量的襯層94A、任何數量的功函數調整層94B、以及填充材料94C，如第16C圖所示。在填充凹槽90之後，執行例如CMP的平坦化製程以移除閘極介電層92以及閘極電極94的材料的多餘部分，此多餘部分在層間介電質88的頂面上方。閘極電極94的材料以及閘極介電層92的剩餘部分因此形成所得到的鰭式場效電晶體的置換閘極。閘極電極94及閘極介電層92可被統稱為「閘極堆疊」。閘極與閘極堆疊可沿著鰭片52的通道區58的側壁延伸。
在區域50N以及區域50P中形成閘極介電層92的步驟可同時進行，使得在每個區域中的閘極介電層92以相同材料形成，且可同時進行形成閘極電極94的步驟，使得在每個區域中的閘極電極94以相同材料形成。在一些實施例中，在每個區域中的閘極介電層92藉由不同的步驟形成，使得閘極介電層92可為不同材料，及／或在每個區域中的閘極電極94藉由不同的步驟形成，使得閘極電極94可為不同材料。當使用不同製程時，可使用各種遮罩步驟來遮蔽以及露出適當的區域。
在第17A圖與第17B圖中，於第一層間介電質88上方沉積第二層間介電質108。在一些實施例中，第二層間介電質108為藉由流動式CVD形成的流動薄膜。在一些實施例中，第二層間介電質108由介電材料形成，像是PSG、BSG、 BPSG、USG、或類似者，且可藉由任何適合的方法沉積，例如CVD與PECVD。根據一些實施例，如同第17A圖與第17B圖中所繪示，在形成第二層間介電質108之前凹蝕閘極堆疊（包括閘極介電層92與對應的閘極電極94），從而在閘極堆疊正上方與閘極間隔物86的相對部分之間形成凹槽。在凹槽中填充包括一層或多層介電材料（像是氮化矽、氮氧化矽、或類似者）的閘極遮罩96，接著進行平坦化製程以移除介電材料在第一層間介電質88上方延伸的多餘部分。隨後形成穿過閘極遮罩96的閘極接觸件110（第18A圖與第18B圖）以接觸經凹蝕的閘極電極94的頂面。
在第18A圖與第18B圖中，根據一些實施例，穿過第二層間介電質108以及第一層間介電質88形成閘極接觸件110以及源極／汲極接觸件112。穿過第一層間介電質88以及第二層間介電質108形成用於源極／汲極接觸件112的開口，並且穿過第二層間介電質108和閘極遮罩96形成用於閘極接觸件110的開口。可利用可接受的光微影以及蝕刻技術來形成此些開口。在開口中形成襯層（例如擴散阻障層）、附著層(adhesion layer)或類似者以及導電材料。襯層可包括鈦、氮化鈦、鉭、氮化鉭、或類似者。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或類似者。執行例如CMP的平坦化製程以從層間介電質108的表面移除多餘的材料。剩餘的襯層以及導電材料在開口中形成源極／汲極接觸件112以及閘極接觸件110。可執行退火製程以在磊晶源極／汲極區82及源極／汲極接觸件112之間形成矽化物。源極／汲極接觸件112與磊晶源極／汲極區82物理耦合且電性耦合，且閘極接觸件110與閘極電極94物理耦合且電性耦合。源極／汲極接觸件112及閘極接觸件110可在不同製程或同一個製程中形成。雖然顯示為形成於相同剖面中，應理解的是，每個源極／汲極接觸件112與閘極接觸件110可在不同剖面中形成，這可以避免接觸短路的發生。
本文所描述的實施例可實現一些優點。藉由利用包括本文描述的電子束的修整製程來減少鰭片的寬度，可更良好地控制經修整的鰭片寬度。在一些情況下，藉由在形成淺溝槽隔離區之後修整鰭片，可減少裝置中的鰭片粗糙度。藉由在修整製程期間遮蔽裝置的一些區域，裝置中不同區域的鰭片可具有不同寬度。使用本文所述的修整製程也可減少對於負載效應或鰭片組成的差異的敏感度。
在一實施例中，一種方法包括形成鰭片於基底上，形成絕緣材料於基底上，凹蝕絕緣材料以形成環繞鰭片的隔離區，其中鰭片的上部於隔離區的上方突出，執行修整製程以減少鰭片的上部的寬度，以及形成延伸至隔離區上方與鰭片的上部的上方的閘極結構。在一實施例中，執行修整製程的步驟包括以電子照射鰭片的上部。在一實施例中，修整製程包括具有0.5keV及10keV之間的能量的電子。在一實施例中，以電子照射鰭片之上部的步驟使鰭片的上部材料氧化，以形成氧化物。在一實施例中，氧化物具有0.1nm至2.0nm之間的厚度。在一實施例中，其中靠近鰭片的頂部之鰭片的上部材料比靠近鰭片的底部之鰭片的上部材料氧化得更多。在一實施例中，此方法包括移除氧化物。在一實施例中，在執行修整製程之後，鰭片的上部具有錐形輪廓。在一實施例中，鰭片的上部包括矽鍺。在一實施例中，其中修整製程減少鰭片之上部的寬度的20%至50%。
在一實施例中，一種半導體裝置的形成方法包括形成從基底突出的半導體鰭片，其中每個半導體鰭片具有第一寬度，在半導體鰭片之間形成淺溝槽隔離(STI)區，以及以電子束照射半導體鰭片，其中在照射半導體鰭片之後，半導體鰭片具有小於第一寬度的第二寬度。在一實施例中，以電子束照射半導體鰭片的步驟包括使電子束橫跨半導體鰭片進行掃描。在一實施例中，電子束橫跨半導體鰭片進行掃描至少兩次。在一實施例中，半導體鰭片的第一半導體鰭片具有第一間距，以及半導體鰭片的第二半導體鰭片具有與第一間距不同的第二間距。在一實施例中，半導體鰭片的第一半導體鰭片包括矽，以及半導體鰭片的第二半導體鰭片包括矽鍺。在一實施例中，第二寬度小於第一寬度的80%。
在一實施例中，一種方法包括形成第一半導體鰭片於基底的第一區域上，以及形成第二半導體鰭片於基底的第二區域上，形成環繞第一半導體鰭片且環繞第二半導體鰭片的隔離區，形成遮罩於第一區域與第二區域上，圖案化遮罩以暴露第一區域的第一半導體鰭片，將第一半導體鰭片暴露於電子束，以及移除遮罩，其中在移除遮罩之後，第一半導體鰭片具有比第二半導體鰭片還小的寬度。在一實施例中，第一半導體鰭片包括矽，以及第二半導體鰭片包括矽鍺。在一實施例中，將第一半導體鰭片暴露於電子束的步驟將第一半導體鰭片的部分氧化。在一實施例中，此方法包括移除第一半導體鰭片之經氧化的部分。
以上概述數個實施例之部件，以便在本揭露所屬技術領域中具有通常知識者可更易理解本揭露的觀點。在本揭露所屬技術領域中具有通常知識者應理解，他們能以本揭露為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及∕或優勢。在本揭露所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍之下，做各式各樣的改變、取代和替換。
50:基底 50N,50P,89:區域 51:分離符號 52:鰭片 53:襯層 54:絕緣材料 55:氧化物 56:淺溝槽隔離區 57:修整製程 58:通道區 59,74:遮罩 60:虛置介電層 62:虛置閘極層 64:遮罩層 72:虛置閘極 80:閘極密封間隔物 82:磊晶源極／汲極區 86:閘極間隔物 87:接觸蝕刻停止層 88:第一層間介電質 90:凹槽 92:閘極介電層 94:閘極電極 94A:襯層 94B:功函數調整層 94C:填充材料 96:閘極遮罩 108:第二層間介電質 110:閘極接觸件 112:源極／汲極接觸件 A:第一區域 B:第二區域 A-A,B-B,C-C:截面 P1,P2:節距 W1,W2,W3,W4:寬度
配合所附圖式來閱讀以下詳細敘述為理解本揭露的各個方面的最佳方式。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，為了清楚地表示，可能任意地放大或縮小元件的尺寸。 第1圖根據一實施例繪示出鰭式場效電晶體的3D視圖。 第2、3、4、5、6圖為根據一些實施例之製造鰭式場效電晶體的中間階段的剖面圖。 第7A、7B與7C圖為根據一些實施例之修整鰭片的中間階段的剖面圖。 第8A、8B與8C圖為根據一些實施例之修整鰭片的中間階段的剖面圖。 第9、10A、10B、11A、11B、12A、12B、12C、12D、13A、13B、14A、14B、15A、15B、16A、16B、16C、17A、17B、18A與18B圖為根據一些實施例之製造鰭式場效電晶體的中間階段的剖面圖。
50:基底
52:鰭片
53:襯層
55:氧化物
56:淺溝槽隔離區
57:修整製程

Claims (1)

  1. 一種半導體裝置形成方法，包括： 形成一鰭片於一基底上； 形成一絕緣材料於該基底上； 凹蝕該絕緣材料以形成環繞該鰭片的一隔離區，其中該鰭片的上部於該隔離區的上方突出； 執行一修整(trimming)製程以減少該鰭片的上部的寬度；以及 形成一閘極結構，其延伸至該隔離區上方與該鰭片的該上部的上方。
TW109118714A 2019-07-31 2020-06-04 半導體裝置形成方法 TW202107618A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/527,284 2019-07-31
US16/527,284 US10861960B1 (en) 2019-07-31 2019-07-31 FinFET device and method

Publications (1)

Publication Number Publication Date
TW202107618A true TW202107618A (zh) 2021-02-16

Family

ID=73653762

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109118714A TW202107618A (zh) 2019-07-31 2020-06-04 半導體裝置形成方法

Country Status (3)

Country Link
US (3) US10861960B1 (zh)
CN (1) CN112309868A (zh)
TW (1) TW202107618A (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10861960B1 (en) * 2019-07-31 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method
US11282942B2 (en) 2019-08-30 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with uniform threshold voltage distribution and method of forming the same
US11563110B2 (en) * 2020-01-30 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for forming the same
US11302567B2 (en) * 2020-06-30 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench isolation forming method and structures resulting therefrom

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10707208B2 (en) * 2017-02-27 2020-07-07 International Business Machines Corporation Fabrication of fin field effect transistors utilizing different fin channel materials while maintaining consistent fin widths
US10475791B1 (en) * 2018-05-31 2019-11-12 Globalfoundries Inc. Transistor fins with different thickness gate dielectric
US10861960B1 (en) * 2019-07-31 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method

Also Published As

Publication number Publication date
US10861960B1 (en) 2020-12-08
CN112309868A (zh) 2021-02-02
US20220359735A1 (en) 2022-11-10
US20210111272A1 (en) 2021-04-15
US11735651B2 (en) 2023-08-22
US11437498B2 (en) 2022-09-06

Similar Documents

Publication Publication Date Title
KR102093297B1 (ko) 반도체 디바이스 및 방법
US11823949B2 (en) FinFet with source/drain regions comprising an insulator layer
US11735651B2 (en) FinFET device and method
US11908695B2 (en) Replacement gate methods that include treating spacers to widen gate
TWI755831B (zh) 半導體裝置及其形成方法
CN113270473A (zh) 半导体装置及其形成方法
TWI776514B (zh) 半導體裝置及方法
TWI831110B (zh) 半導體裝置及其製造方法
US20230253479A1 (en) Air Spacer and Method of Forming Same
US11056573B2 (en) Implantation and annealing for semiconductor device
TW202109623A (zh) 形成半導體裝置的方法
US20230093717A1 (en) Methods of Forming Semiconductor Devices
TWI807706B (zh) 半導體裝置及其製造方法
KR102598765B1 (ko) 반도체 디바이스 및 제조 방법
TW202203325A (zh) 半導體裝置的形成方法
CN113745223A (zh) 半导体器件及其形成方法
KR20210141312A (ko) 반도체 디바이스 및 방법
KR20210158288A (ko) 반도체 디바이스 및 방법
US12080597B2 (en) Semiconductor devices and methods of manufacture
KR102324597B1 (ko) 반도체 디바이스 내의 게이트 구조
US20240021619A1 (en) Finfet device and method
TW202320228A (zh) 半導體裝置及其製造方法