KR20210158288A - 반도체 디바이스 및 방법 - Google Patents

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웽 창
치 온 츄이
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    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

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Abstract

반도체 디바이스 내의 게이트 전극의 유효 일함수를 튜닝하는 방법 및 그 방법에 의해 형성된 반도체 디바이스가 개시된다. 일 실시형태에서, 반도체 디바이스는, 반도체 기판 위의 채널 영역과, 상기 채널 영역 위의 게이트 유전체층과, 상기 게이트 유전체층 위의 게이트 전극을 포함하고, 상기 게이트 전극은 상기 게이트 유전체층 위의, 알루미늄(Al)을 포함한 제1 일함수 금속층과, 상기 제1 일함수 금속층 위의, 알루미늄 텅스텐(AlW)을 포함한 제1 일함수 튜닝층과, 상기 제1 일함수 튜닝층 위의 충전 재료를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
반도체 디바이스는 예컨대, 퍼스널 컴퓨터, 셀 폰, 디지털 카메라, 및 기타 전자 장비 등의 각종 전자 애플리케이션에 이용되고 있다. 반도체 디바이스는 통상, 반도체 기판 위에 절연 또는 유전체층, 전도층, 및 반도성 재료층을 순차적으로 퇴적하고 그 위에 회로 컴포넌트 및 엘리먼트를 형성하기 위해 리소그래피를 사용해 다양한 재료층을 패터닝함으로써 제조된다.
반도체 산업은 소정의 면적 내에 더 많은 컴포넌트를 집적시키기 위해 최소 피처(feature) 사이즈를 연속으로 삭감함으로써 다양한 전자 컴포넌트(예, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 높이고 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른, 핀 전계효과트랜지스터(FinFET)를 포함한 반도체 디바이스의 일례를 3차원 뷰로 도시한다.
도 2, 3, 4, 5, 6a, 6b, 7a, 7b, 8a, 8b, 9a, 9b, 10a, 10b, 10c, 11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 16a, 16b, 17a, 17b, 18a, 18b, 19a, 19b, 20a, 20b, 21a, 및 21b는 일 실시형태에 따른 반도체 디바이스의 제조 중간 단계의 단면도이다.
도 15c와 도 17c는 일부 실시형태에 따른 예시적인 게이트 스택 내의 유전체층과 일함수층의 에너지 분산 분광법(EDS) 차트를 도시한다.
도 17d는 일부 실시형태에 따른 n타입 일함수 금속층의 X선 광전자 분광법(XPS) 차트를 도시한다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트 또는 피처와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
다양한 실시형태는 반도체 디바이스 내의 게이트 전극의 일함수 값을 튜닝하는 방법 및 상기 방법에 의해 형성된 반도체 디바이스를 제공한다. 일함수 값은 반도체 디바이스의 게이트 전극에 포함된 일함수층에 대해 다양한 공정을 수행함으로써 튜닝될 수 있다. 예를 들면, 일부 실시형태에서, 일함수 값은 p타입 일함수 금속층에 도펀트를 주입함으로써 튜닝될 수 있다. 도펀트는 란탄, 알루미늄, 마그네슘 등을 포함할 수 있다. 일부 실시형태에서, 일함수 값은 n타입 일함수 금속층을 튜닝 가스에 노출시킴으로써 튜닝될 수 있다. 튜닝 가스는 텅스텐 염화물, 하프늄 염화물, 티탄 염화물 등과 같은 전이 금속 염화물일 수 있다. n타입 일함수 금속층을 튜닝 가스에 노출시키면 n타입 일함수 금속층 위에 튜닝층을 퇴적할 수 있고, n타입 일함수 금속층의 조성을 개질할 수 있고, n타입 일함수 금속층 위에 박막층을 퇴적할 수 있기 때문에, p타입 트랜지스터에 보다 적합할 수 있는 일함수층을 형성할 수 있다. n타입 금속층을 박형화하면 게이트 전극을 충전하기 위한 공정 윈도우를 증가시킬 수 있으므로, 후속 퇴적층에 더 많은 유연성을 제공할 수 있다. 반도체 디바이스의 일함수 값을 튜닝함으로써, 더 낮은 임계 전압(Vt), 더 높은 속도, 더 좋은 성능을 가진 반도체 디바이스가 제조될 수 있다.
도 1은 일부 실시형태에 따른 FinFET의 일례를 도시한다. FinFET은 기판(50)(예컨대, 반도체 기판) 상에 핀(55)을 포함한다. STI(shallow trench isolation) 영역(58)이 기판(50) 내에 형성되고, 핀(55)은 이웃하는 STI 영역들(58) 위에 그리고 이들 사이에 돌출한다. STI 영역(58)이 기판(50)과는 분리된 것으로 설명/도시되지만, 본 명세서에서 사용하는 "기판"이란 용어는 반도체 기판만을 또는 STI 영역을 포함하는 반도체 기판을 칭하는데 사용될 수 있다. 한편, 핀(55)이 기판(50)과 단일의 연속적인 재료로 도시되고 있지만, 핀(55) 및/또는 기판(50)은 단일 재료 또는 복수의 재료를 포함할 수도 있다. 이러한 맥락에서, 핀(55)은 이웃하는 STI 영역들(58) 사이에서 연장되는 부분을 지시한다.
게이트 유전체층(100)이 핀(55)의 측벽을 따라서 그리고 핀(52)의 상부 표면 위에 배치되고, 게이트 전극(102)이 게이트 유전체층(100) 위에 있다. 에피택셜 소스/드레인 영역(92)이 게이트 유전체층(100), 게이트 전극(102), 및 핀(55)의 양 측면 상에 배치된다. 도 1은 이후의 도면에서 사용되는 기준 단면도 도시하고 있다. 단면 A-A'는 게이트 전극(102)의 종축을 따르며, 예컨대 FinFET의 에피택셜 소스/드레인 영역(92) 사이의 전류 흐름의 방향에 수직인 방향이다. 단면 B-B'는 단면 A-A'에 수직이며, 핀(55)의 종축을 따르고, 예컨대 FinFET의 에피택셜 소스/드레인 영역(92) 사이의 전류 흐름의 방향이다. 단면 C-C'는 단면 A-A'에 평행하고, FinFET의 에피택셜 소스/드레인 영역(92)을 통과하여 연장된다. 이후의 도면에서는 명확함을 위해 이들 기준 단면을 언급한다.
여기에서 논의하는 일부 실시형태는 게이트 라스트 공정(gate-last process)을 사용하여 형성되는 핀 전계효과트랜지스터(FinFET)의 맥락에서 설명된다. 일부 실시형태에서는 게이트 퍼스트 공정(gate-first process)이 사용될 수도 있다. 또한, 일부 실시형태는 평면형 디바이스(예컨대, 평면현 전계효과트랜지스터), 나노구조(예컨대, 나노시트, 나노와이어, 게이트-올-어라운드 등) 전계효과트랜지스터(NSFET) 등에서 사용되는 양태를 고려한다.
도 2 내지 도 21b는 일부 실시형태에 따른 FinFET의 제조 중간 단계의 단면도이다. 도 2 내지 도 5은 도 1에 도시한 기준 단면 A-A'를 도시한다. 도 6a, 11a, 12a, 13a, 14a, 14a, 15a, 15b, 16a, 16b, 17a, 17b, 18a, 18b, 19a, 20b, 및 21a는 도 1에 나타낸 기준 단면 A-A'를 따라 도시된다. 도 6b, 7b, 8b, 9b, 10b, 11b, 12b, 13b, 19b, 20b, 및 21b는 도 1에 나타낸 유사한 기준 단면 B-B'를 따라 도시된다. 도 7a, 8a, 9a, 10a, 및 10c는 도 1에 도시한 기준 단면 C-C'를 따라 도시된다.
도 2에서, 기판(50)이 제공된다. 반도체 기판(50)은 벌크 반도체 기판, 반도체-온-절연체(semiconductor-on-insulator, SOI) 기판 등과 같은 반도체 기판일 수 있으며, 도핑되거나(예, p타입 또는 n타입 도펀트로) 도핑되지 않을 수도 있다. 기판(50)은 실리콘 웨이퍼 등의 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료로 된 층이다. 절연체층은 예컨대 매립 산화물(BOX, Buried Oxide)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 통상 실리콘이나 유리 기판 상에 제공된다. 다층형 또는 경사형 기판 등의 다른 기판도 사용될 수 있다. 일부 실시형태에서, 기판(50)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티화물을 포함한 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 인화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및 갈륨 인듐 비화물 인화물을 포함한 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 영역(50N)과 영역(50P)을 갖는다. 영역(50N)은 예컨대 n타입 FinFET의 NMOS 트랜지스터와 같은 n타입 디바이스를 형성하기 위한 것일 수 있다. 영역(50P)은 예컨대 p타입 FinFET의 PMOS 트랜지스터와 같은 p타입 디바이스를 형성하기 위한 것일 수 있다. 영역(50N)은 영역(50P)과 물리적으로 분리될 수 있으며(디바이더(51)로 표시), 임의 개의 디바이스 피처(예컨대, 기타 능동 디바이스, 도핑 영역, 격리 구조 등)이 영역(50N)과 영역(50P) 사이에 배치될 수 있다.
도 3에서, 핀(55)이 기판(50) 내에 형성된다. 핀(55)은 반도체 스트립이다. 일부 실시형태에서, 핀(55)은 기판(50)에 트렌치를 에칭함으로써 기판(50)에 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE, reactive ion etching), 중성 빔 에칭(NBE, neutral beam etching) 등 또는 이들의 조합과 같은 임의의 조건에 맞는 에칭 공정일 수 있다. 에칭은 이방성일 수 있다.
핀(55)은 임의의 적절한 방법으로 패터닝될 수 있다. 예를 들어, 핀(55)은 이중 패터닝 또는 다중 패터닝 공정을 포함한 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자기 정렬 공정을 조합하여, 예컨대 단일의 직접 포토 리소그래피 공정을 사용해 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일부 실시형태에서는, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기 정렬 공정을 사용하여, 패터닝된 희생층과 함께 형성된다. 그런 다음, 희생층은 제거되고, 잔여 스페이서가 이어서 핀(55)을 패터닝하는데 사용될 수 있다. 일부 실시형태에서, 마스크(또는 다른 층)가 핀(55) 상에 있을 수 있다.
도 4에서, STI(Shallow Trench Isolation) 영역(58)이 핀(55)에 인접하여 형성된다. STI 영역(58)은 기판(50) 위에 그리고 이웃하는 핀들(55) 사이에 절연 재료(별도로 도시하지 않음)를 형성함으로써 형성될 수 있다. 절연 재료(54)는 실리콘 산화물 등의 산화물, 질화물 등 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학적 기상 퇴적(HDP-CVD), 유동성 CVD(FCVD)(예컨대, 원격의 플라즈마 시스템에서의 CVD 기반의 재료 퇴적 및 퇴적된 재료를 산화물과 같은 다른 재료로 개질시키기 위한 포스트 경화(post curing)) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 조건에 맞는 공정에 의해 형성된 기타 절연성 재료도 사용할 수 있다. 예시하는 실시형태에서는, 절연 재료가 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면 어닐 공정이 수행될 수 있다. 일 실시형태에서, 과량의 절연 재료가 핀(55)을 덮도록 절연 재료가 형성된다. 절연 재료는 단일층을 포함할 수도 다층을 사용할 수도 있다. 예를 들어, 일부 실시형태에서는 먼저 라이너(별도로 도시하지 않음)가 기판(50)과 핀(55)의 표면을 따라 형성될 수 있다. 그런 다음, 전술한 바와 같인 충전 재료가 라이너 위에 형성될 수 있다.
핀(55) 위의 과량의 절연 재료를 제거하기 위해 절연 재료에 대해 제거 공정이 적용된다. 일부 실시형태에서는, 화학적 기계 연마(CMP), 에치백 공정, 이들의 조합과 같은 평탄화 공정이 사용될 수 있다. 평탄화 공정은 절연 재료 및 핀(55)을 평탄화할 수 이다. 평탄화 공정은 평탄화 공정이 완료된 후에 핀(55) 및 절연 재료의 상부 표면들이 같은 높이가 되도록 핀(55)을 노출시킨다.
그런 다음 절연 재료가 리세싱되어 도 4에 도시하는 바와 같이 STI 영역(58)을 형성한다. 절연 재료는 핀(55) 및 기판(50)의 상측부들이 이웃하는 STI 영역들(58)로부터 돌출되도록 리세싱된다. 또한, STI 영역(58)의 상부 표면은 도시한 바와 같은 편평한 표면, 볼록한 표면, 오목한 표면(접시 모양 등), 또는 이들의 조합을 가질 수 있다. STI 영역(58)의 상부 표면은 적절한 에칭에 의해 편평하게, 볼록하게 그리고/또는 오목하게 형성될 수 있다. STI 영역(58)은 예컨대 절연 재료의 재료에 대해 선택적인(예컨대, 절연 재료의 재료를 핀(55)과 기판(50)의 재료보다 더 빠른 속도로 에칭하는) 것과 같은 조건에 맞는 에칭 공정을 사용하여 리세싱될 수 있다. 예를 들어, dHF(dilute hydrofluoric) 산을 사용한 산화물 제거가 사용될 수 있다.
도 2 내지 도 4에 관하여 설명한 공정은 핀(55)의 형성 방법의 일례일 뿐이다. 일부 실시형태에서, 핀(55)은 에피택셜 성장 공정에 의해 형성될 수 있다. 예를 들어, 유전체층이 표면(50)의 상부 표면 위에 형성될 수 있고, 유전체층을 통해 트렌치를 에칭하여 하부 기판(50)을 노출할 수 있다. 호모에피택셜 구조가 트렌치에서 에피택셜 성장할 수 있고, 유전체층은 호모에피택셜 구조가 유전체층으로부터 돌출하여 핀을 형성하도록 리세싱될 수 있다. 또한, 일부 실시형태에서는, 헤테로에피택셜 구조가 핀(55)에 사용될 수 있다. 예를 들어, 도 4의 핀(55)이 리세싱될 수 있고, 핀(55)과는 상이한 재료가 리세싱된 핀(55) 위에 에피택셜 성장할 수도 있다. 이러한 실시형태에서, 핀(55)은 리세싱된 재료뿐만 아니라 리세싱된 재료 위에 배치된 에칭택셜 성장 재료도 포함한다. 일부 실시형태에서는, 유전체층이 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치가 유전체층을 통과하여 에칭될 수 있다. 기판(50)과는 상이한 재료를 사용하여 헤테로에피택셜 구조가 트렌치에서 에피택셜 성장할 수 있고, 유전체층은 헤테로에피택셜 구조가 유전체층으로부터 돌출하여 핀(55)을 형성하도록 리세싱될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조가 에피택셜 성장하는 일부 실시형태에 있어서, 에티택셜 성장한 재료는 성장 중에 인시추 도핑될 수 있어 이전 및 이후의 주입을 피할 수도 있지만, 인시추 및 주입 도핑이 함께 사용될 수도 있다.
또한, 영역(50P)(예컨대, PMOS 영역)의 재료와는 상이한 재료를 영역(50N)(예컨대, NMOS 영역)에 에피택셜 성장시키는 것이 유리할 수도 있다. 일부 실시형태에서, 핀(55)의 상측부는 실리콘 게르마늄(SixGe1-x, 여기서 x는 대략 0 내지 1의 범위일 수 있음), 실리콘 탄화물, 순수 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V 화합물 반도체에 사용 가능한 재료는 인듐 비화물, 알루미늄 비화물, 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비화물, 인듐 알루미늄 비화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물 등을 포함하나 이에 한정되지는 않는다.
또한 도 4에서, 적절한 웰(별도로 도시하지 않음)이 핀(55) 및/또는 기판(50)에 형성될 수도 있다. 일부 실시형태에서는, P웰이 영역(50N)에 형성될 수 있고, N웰이 영역(50P)에 형성될 수 있다. 일부 실시형태에서는, P웰 또는 N웰이 영역(50N)과 영역(50P) 둘 다에 형성된다.
상이한 웰 타입들을 갖는 실시형태에서는, 포토레지스트 또는 기타 마스크(별도로 도시하지 않음)를 사용하여 영역(50N)과 영역(50P)에 대해 상이한 주입 단계들이 달성될 수 있다. 예를 들어, 영역(50N) 내의 핀(55)과 STI 영역(58) 위에 포토레지스트가 형성될 수 있다. 포토레지스트는 PMOS 영역과 같은 기판(50)의 영역(50P)을 노출하도록 패터닝된다. 포토레지스트는 스핀온(spin-on) 기술을 이용해 형성될 수 있고, 조건에 맞는 포토리소그래피 기술을 통해 패터닝될 수 있다. 포토레지스트가 패터닝되면, 영역(50P)에서 n타입 불순물 주입이 행해지고, 포토레지스트는 n타입 불순물이 NMOS 영역과 같은 영역(50N)에 주입되는 것을 실질적으로 막는 마스크로서 기능할 수 있다. n타입 불순물은 예컨대 약 1x1016 원자/cm3 내지 약 1x1018 원자/cm3의, 1x1018 원자/cm3 이하의 농도로 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후, 포토레지스트는 조건에 맞는 애싱 공정 등에 의해 제거된다.
영역(50P)의 주입 공정에 이어서, 영역(50P) 내의 핀(55)과 STI 영역(58) 위에 포토레지스트가 형성된다. 포토레지스트는 NMOS 영역과 같은 기판(50)의 영역(50N)을 노출하도록 패터닝된다. 포토레지스트는 스핀온(spin-on) 기술을 이용해 형성될 수 있고, 조건에 맞는 포토리소그래피 기술을 통해 패터닝될 수 있다. 포토레지스트가 패터닝되면, 영역(50N)에서 p타입 불순물 주입이 행해지고, 포토레지스트는 p타입 불순물이 PMOS 영역과 같은 영역(50P)에 주입되는 것을 실질적으로 막는 마스크로서 기능할 수 있다. p타입 불순물은 예컨대 약 1x1016 원자/cm3 내지 약 1x1018 원자/cm3의, 1x1018 원자/cm3 이하의 농도로 영역에 주입된 붕소, 붕소 불화물, 인듐 등일 수 있다. 주입 후, 포토레지스트는 조건에 맞는 애싱 공정 등에 의해 제거될 수 있다.
영역(50N)과 영역(50P)의 주입 공정 후에, 주입 손상을 복구하고 주입된 p타입 및/또는 n타입 불순물을 활성화하기 위해 어닐이 수행될 수 있다. 일부 실시형태에서, 에피택셜 핀의 성장 재료는 성장 중에 인시추 도핑될 수 있으므로 주입을 피할 수도 있지만 인시추 및 주입 도핑이 함께 사용될 수도 있다.
도 5에서, 더미 유전체층(60)이 핀(55)과 기판(50) 상에 형성된다. 더미 유전체층(60)은 예컨대 실리콘 산화물, 실리콘 질화물, 이들의 조합 또는 동류일 수 있으며, 조건에 맞는 기술에 따라 퇴적되거나 열 성장할 수 있다. 더미 게이트층(62)이 더미 유전체층(60) 위에 형성되고, 마스크층(64)이 더미 게이트층(62) 위에 형성된다. 더미 게이트층(62)은 더미 유전체층(60) 위에 퇴적된 다음, CMP와 가은 공정에 의해 평탄화될 수 있다. 마스크층(64)이 더미 게이트층(62) 위에 퇴적될 수 있다. 더미 게이트층(62)은 전도성 재료이거나 비전도성 재료일 수 있고, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속 질화물, 금속 규화물, 금속 산화물 및 금속을 포함하는 그룹에서 선택될 수 있다. 더미 게이트층(62)은 물리적 기상 퇴적(PVD), CVD, 스퍼터 퇴적, 또는 선택된 재료를 퇴적하기 위해 당업계에 공지되어 사용되는 다른 기술에 의해 퇴적될 수 있다. 더미 게이트층(62)은 STI 영역(58)의 재료에 대해 높은 에칭 선택도를 가진 다른 재료로 제조될 수도 있다. 마스크층(64)은 예컨대 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 본 예에서는, 단일 더미 게이트층(62)과 단일 마스크층(64)이 영역(50N)과 영역(50P)에 걸쳐 형성된다. 더미 유전체층(60)이 핀(55)과 기판(50)만을 덮는 것은 오직 예시를 위해 도시한 것임을 알아야 한다. 일부 실시형태에서, 더미 유전체층(60)은 더미 유전체층(60)이 STI 영역(58)을 덮도록 퇴적되어 더미 게이트층(62)과 STI 영역(58) 사이에 연장될 수 있다.
도 6a 내지 도 21b는 실시형태 디바이스의 다양한 추가 제조 단계를 도시한다. 도 6b 내지 도 13b 및 도 19a 내지 도 21b는 영역(50N) 또는 영역(50P) 중 어느 한쪽에 있는 피처를 도시한다. 예를 들어, 도 6b 내지 도 13b 및 도 19a 내지 도 21b에 도시한 구조는 영역(50N)과 영역(50P) 둘 다에 적용 가능하다. 영역(50N)과 영역(50P)의 구조의 차이점(있다면)은 각각의 도면에 부기된 텍스트로 기술되어 있다.
도 6a와 도 6b에서, 마스크(74)를 형성하기 위해 조건에 맞는 포토리소그래피 및 에칭 기술을 사용하여 마스크층(64)(도 5 참조)이 패터닝될 수 있다. 더미 게이트(72)를 형성하기 위해 조건에 맞는 에칭 기술을 사용하여 마스크(74)의 패턴을 더미 게이트층(62)에 전사할 수 있다. 일부 실시형태에서, 마스크(74)의 패턴은 더미 게이트층(60)에도 전사될 수 있다. 더미 게이트(72)는 핀(55)의 각각의 채널 영역(68)을 덮는다. 마스크(74)의 패턴은 각 더미 게이트(72)를 인접한 더미 게이트들로부터 물리적으로 분리하는데 사용될 수 있다. 또한 더미 게이트(72)는 각각의 핀(55)의 길이 방향에 대해 실질적으로 수직인 길이 방향을 가질 수 있다. 더미 유전체층(60), 더미 게이트(72), 및 마스크(74)는 총칭해서 "더미 게이트 스택"이라고도 할 수 있다.
도 7a와 도 7b에서, 제1 스페이서층(80)과 제2 스페이서층(82)이 도 6a와 도 6b에 예시하는 구조 위에 형성된다. 도 7a와 도 7b에서, 제1 스페이서층(80)은 STI 영역(58)의 상부 표면, 핀(55)과 마스크(74)의 상부 표면 및 측벽, 그리고 더미 게이트(72)와 더미 유전체층(60)의 측벽 상에 형성된다. 제2 스페이서층(82)은 제1 스페이서층(80) 위에 배치된다. 제1 스페이서층(80)은 열 산화에 의해 형성될 수도 CVD, ALD 등에 의해 퇴적될 수도 있다. 제1 스페이서층(80)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다. 제2 스페이서층(82)은 CVD, ALD 등에 의해 퇴적될 수 있다. 제2 스페이서층(82)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다.
도 8a와 도 8b에서, 제1 스페이서층(80)과 제2 스페이서층(82)이 에칭되어 제1 스페이서(81)와 제2 스페이서(83)를 형성한다. 제1 스페이서층(80)과 제2 스페이서층(82)은 이방성 에칭 공정(예컨대, 건식 에칭 공정) 등과 같은 적절한 에칭 공정을 사용하여 에칭될 수 있다. 제1 스페이서(81)와 제2 스페이서(83)는 핀(55), 더미 유전체층(60), 더미 게이트(72), 및 마스크(74)의 측벽 상에 퇴적될 수 있다. 제1 스페이서(81)와 제2 스페이서(83)는 제1 스페이서층(80)과 제2 스페이서층(82)을 에칭하는데 사용된 에칭 공정 및 핀(55)과 더미 게이트 스택 간의 높이차로 인해 핀(55)과 더미 게이트 스택에 인접하여 상이한 높이를 가질 수 있다. 구체적으로, 도 8a와 도 8b에 도시하는 바와 같이, 일부 실시형태에서, 제1 스페이서(81)와 제2 스페이서(83)는 핀(55)과 더미 게이트 스택의 측벽 위로 부분적으로 연장될 수 있다. 일부 실시형태에서, 제1 스페이서(81)와 제2 스페이서(83)는 더미 게이트 스택의 상부 표면까지 연장될 수 있다.
제1 스페이서(81)와 제2 스페이서(83)가 형성된 후에, 저농도 도핑된 소스/드레인(LDD) 영역(별도로 도시하지 않음)을 위한 주입이 수행될 수 있다. 도 4에서 전술한 주입과 마찬가지로, 상이한 디바이스 타입들을 가진 실시형태에서는, 영역(50P)을 노출하면서 포토레지스트와 같은 마스크가 영역(50N) 위에 형성될 수 있고, 영역(50P)의 노출된 핀(55)과 기판(50)에 적절한 타입(예컨대, p타입)의 불순물이 주입될 수 있다. 이어서, 마스크는 제거될 수 있다. 후속하여, 영역(50N)을 노출하면서 포토레지스트와 같은 마스크가 영역(50P) 위에 형성될 수 있고, 영역(50N)의 노출된 핀(55)과 기판(50)에 적절한 타입(예컨대, n타입)의 불순물이 주입될 수 있다. 이어서, 마스크는 제거된다. n타입 불순물은 전술한 바와 같은 n타입 불순물들 중 임의의 것일 수 있고, p타입 불순물은 전술한 바와 같은 p타입 불순물들 중 임의의 것일 수 있다. 저농도 도핑 소스/드레인 영역은 약 1x1015 원자/cm3 내지 약 1x1019 원자/cm3의 불순물 농도를 가질 수 있다. 주입 손상을 복구하고 주입된 불순물을 활성화시키기 위해 어닐이 사용될 수 있다.
전술한 개시내용은 개괄적으로 스페이서 및 LDD 영역을 형성하는 공정을 설명하는 것임을 알아야 한다. 다른 공정 및 시퀀스가 사용될 수도 있다. 예를 들어, 더 적거나 추가의 스페이서가 사용될 수도 있고, 상이한 단계들의 시퀀스가 사용될 수도 있다(예컨대, 제2 스페이서(83)를 형성하기 전에 제1 스페이서(80)가 형성될 수도 있고, 추가 스페이서가 형성되고 제거될 수도 있고 등등이다). 뿐만 아니라, 상이한 구조 및 단계를 사용하여 n타입 및 p타입 디바이스가 형성될 수도 있다.
도 9a와 도 9b에서, 제1 리세스(86)가 핀(55)과 기판(50)에 형성된다. 도 9a와 도 9b에 도시하는 바와 같이, STI 영역(58)의 상부 표면은 기판(50)의 상부 표면과 같은 높이일 수 있다. 기판(50)은 제1 리세스(86)의 바닥 표면이 STI 영역(58)의 상부 표면 위에 또는 아래에 배치되도록 에칭될 수 있다. 제1 리세스(86)는 RIE, NBE 등과 같은 이방성 에칭 공정을 사용하여 핀(55)과 기판(50)을 에칭함으로써 형성될 수 있다. 제1 스페이서(81), 제2 스페이서(83), 및 마스크(74)는 제1 리세스(86)를 형성하는데 사용되는 에칭 공정 동안 핀(55) 및 기판(50)의 부분을 마스킹한다 제1 리세스(86)를 형성하는데 단일 에칭 공정 또는 다중 에칭 공정이 사용될 수 있다. 제1 리세스(86)가 원하는 깊이에 도달한 후에 제1 리세스(86)의 에칭을 중지하기 위해 시간 설정된(timed) 에칭 공정이 사용될 수 있다.
도 10a 내지 도 10c에서, 핀(55)의 채널 영역(68)에 응력을 가하여 성능을 향상시키기 위해 핀 리세스(86) 내에 에피택셜 소스/드레인 영역(92)이 형성된다. 도 10b에 도시하는 바와 같이, 에피택셜 소스/드레인 영역(92)은 각각의 더미 게이트(72)가 에피택셜 소스/드레인 영역(92)의 각각의 인접한 쌍 사이에 배치되도록 제1 리세스(86)에 형성된다. 일부 실시형태에서, 제1 스페이서(81)는 에피택셜 소스/드레인 영역(92)이 결과적인 FinFET 디바이스의 후속으로 형성되는 게이트를 단락시키지 않도록 적절한 횡방향 거리만큼 에피택셜 소스/드레인 영역(92)을 더미 게이트(72)로부터 분리시키는데 사용된다.
영역(50N), 예컨대 NMOS 영역 내의 에피택셜 소스/드레인 영역(92)은 영역(50P), 예컨대 PMOS 영역을 마스킹함으로써 형성될 수 있다. 그런 다음, 에피택셜 소스/드레인 영역(92)이 제1 리세스(86)에서 에피택셜 성장한다. 에피택셜 소스/드레인 영역(92)은 예컨대 n타입 FinFET에 맞는 적절한 재료와 같이, 임의의 조건에 맞는 재료를 포함할 수 있다. 예를 들어, 핀(55)이 실리콘이면, 에피택셜 소스/드레인 영역(92)은 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같이 핀(55)에 인장 변형을 가하는 재료를 포함할 수 있다. 에피택셜 소스/드레인 영역(92)은 핀(55)의 각각의 표면으로부터 융기된 표면을 가질 수 있고 패싯을 가질 수 있다.
영역(50P), 예컨대 PMOS 영역 내의 에피택셜 소스/드레인 영역(92)은 영역(50N), 예컨대 NMOS 영역을 마스킹함으로써 형성될 수 있다. 그런 다음, 에피택셜 소스/드레인 영역(92)이 제1 리세스(86)에서 에피택셜 성장한다. 에피택셜 소스/드레인 영역(92)은 예컨대 p타입 NSFET에 맞는 적절한 재료와 같이, 임의의 조건에 맞는 재료를 포함할 수 있다. 예를 들어, 핀(55)이 실리콘이면, 에피택셜 소스/드레인 영역(92)은 실리콘-게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등과 같이 핀(55)에 압축 변형을 가하는 재료를 포함할 수 있다. 에피택셜 소스/드레인 영역(92)은 핀(55)의 각각의 표면으로부터 융기된 표면도 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(92), 핀(55), 및/또는 기판(50)은 전술한 저농도 도핑 소스/드레인 영역을 형성하기 위한 공정과 마찬가지로, 소스/드레인 영역을 형성하기 위해 도펀트가 주입될 수 있으며, 이어서 어닐이 행해진다. 소스/드레인 영역은 약 1x1019 원자/cm3 내지 약 1x1021 원자/cm3의 불순물 농도를 가질 수 있다. 소스/드레인 영역을 위한 n타입 및/또는 p타입 불순물은 전술한 불순물들 중의 임의의 것일 수 있다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(92)은 성장중 인시추 도핑될 수도 있다.
영역(50N)과 영역(50P)에 에피택셜 소스/드레인 영역(92)을 형성하는데 사용되는 에피택시 공정의 결과로서, 에피택셜 소스/드레인 영역(82)의 상측 표면은 핀(55)의 측벽을 지나 측방향 외측으로 확장하는 패싯을 갖는다. 일부 실시형태에서, 이들 패싯은 도 10a에 도시하는 바와 같이 동일한 FinFET 디바이스의 인접한 에피택셜 소스/드레인 영역들(92)이 병합되게 한다. 일부 실시형태에서, 인접한 에피택셜 소스/드레인 영역들(92)은 도 10c에 도시하는 바와 같이 에피택시 공정이 완료된 후에 분리된 상태로 유지된다. 도 10a와 도 10c에 도시하는 실시형태에서, 제1 스페이서(81)는 STI 영역(58) 위로 연장되는 핀(55)의 측벽의 일부를 덮어 에피택셜 성장을 막도록 형성될 수 있다. 일부 실시형태에서, 제1 스페이서(81)를 형성하는데 사용되는 스페이서 에칭은 스페이서 재료를 제거하여 에피택시 성장 영역이 STI 영역(58)의 표면으로 연장될 수 있도록 조정될 수도 있다.
에피택셜 소스/드레인 영역(92)은 하나 이상의 반도체 재료층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역(92)은 제1 반도체 재료층(92A), 제2 반도체 재료층(92B), 및 제3 반도체 재료층(92C)을 포함할 수 있다. 임의 개의 반도체 재료층이 에피택셜 소스/드레인 영역(92)에 사용될 수 있다. 제1 반도체 재료층(92A), 제2 반도체 재료층(92B), 및 제3 반도체 재료층(92C) 각각은 상이한 반도체 재료로 형성될 수도 있고 그리고/또는 상이한 도펀트 농도로 도핑될 수도 있다. 일부 실시형태에서, 제1 반도체 재료층(92A)은 제2 반도체 재료층(92B)보다는 낮고 제3 반도체 재료층(92C)보다는 높은 도펀트 농도를 가질 수 있다. 에피택셜 소스/드레인 영역(92)이 3개의 반도체 재료층을 포함하는 실시형태에서, 제1 반도체 재료층(92A)이 퇴적될 수 있고, 제2 반도체 재료층(92B)이 제1 반도체 재료층(92A) 위에 퇴적될 수 있고, 제3 반도체 재료층(92C)이 제2 반도체 재료층(92B) 위에 퇴적될 수 있다.
도 11a와 도 11b에서, 도 6a와 도 10b에 도시한 구조 위에 제1 층간 유전체(ILD)(96)가 퇴적될 수 있다(도 7a 내지 도 10c의 공정은 더미 게이트(72)와 더미 게이트(72)에 의해 보호받는 다층 스택(56)을 각각 도시하는 도 6a에 도시한 단면을 변경하지 않는다). 제1 ILD(96)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD), 또는 FCVD 등의 임의의 적절한 방법으로 퇴적될 수 있다. 유전체 재료는 PSG(Phospho-Silicate glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass) 등을 포함할 수 있다. 임의의 조건에 맞는 공정에 의해 형성된 기타 절연성 재료도 사용할 수 있다. 일부 실시형태에서, CESL(contact etch stop layer)(94)이 제1 ILD(96)과 에피택셜 소스/드레인 영역(92), 마스크(74), 및 제1 스페이서(81) 사이에 배치된다. CESL(94)는 상부의 제1 ILD(96)의 재료와는 상이한 에칭 속도를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은, 유전체 재료를 포함할 수 있다.
도 12a와 도 12b에서, 제1 ILD(96)의 상부 표면을 더미 게이트(72) 또는 마스크(74)의 상부 표면과 같은 높이가 되게 하기 위해 CMP 등의 평탄화 공정이 행해질 수 있다. 평탄화 공정은 더미 게이트(72) 상의 마스크(74)와, 마스크(74)의 측벽을 따르는 제1 스페이서(81)의 부분도 제거할 수 있다. 평탄화 공정 후에, 더미 게이트(72), 제1스페이서(81), 및 제1 ILD(96)의 상부 표면들은 같은 높이이다. 따라서, 더미 게이트(72)의 상부 표면이 제1 ILD(96)를 통해 노출된다. 일부 실시형태에서는, 마스크(74)가 잔류할 수도 있는데, 이 경우 평탄화 공정은 제1 ILD(96)의 상부 표면을 마스크(74) 및 제1 스페이서(81)의 상부 표면과 같은 높이로 한다.
도 13a와 도 13b에서, 존재한다면 마스크(74)와 더미 게이트(72)가 에칭 공정에서 제거되어, 제2 리세스(98)가 형성된다. 제2 리세스(98) 내의 더미 유전체층(60)의 부분도 제거될 수 있다. 일부 실시형태에서는, 더미 게이트(72)만 제거되고, 더미 유전체층(60)은 잔류하여 제2 리세스(98)에 의해 노출된다. 일부 실시형태에서, 더미 유전체층(60)은 다이의 제1 영역(예컨대, 코어 로직 영역)에서는 제2 리세스(98)에서 제거되고, 다이의 제2 영역(예컨대, 입출력 영역)에서는 제2 리세스(98)에 잔류한다. 일부 실시형태에서, 더미 게이트(72)는 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 제1 ILD(96) 또는 제1 스페이서(81)보다 더 빠른 속도로 더미 게이트(72)를 선택적으로 에칭하는 반응 가스를 사용한 건식 에칭 공정을 포함할 수 있다. 각각의 제2 리세스(98)는 각각의 핀(55)의 채널 영역(68)을 노출시키고 그리고/또는 덮는다. 각 채널 영역(68)은 에피택셜 소스/드레인 영역(92)의 인접한 쌍들 사이에 배치된다. 제거 중에, 더미 게이트(72)가 에칭될 때에, 더미 유전체층(60)은 에칭 정지층으로서 이용될 수 있다. 그런 다음, 더미 유전체층(60)은 더미 게이트(72)의 제거 후에 선택적으로 제거될 수 있다.
도 14a 내지 도 18b는 대체 게이트를 위해 게이트 유전체층(100)과 게이트 전극(102)를 형성하는데 사용되는 다양한 단계들을 도시한다. 게이트 전극(102)과 게이트 유전체층(100)을 총칭해서 "게이트 스택"이라고 할 수도 있다. 도 14a 내지 도 18b는 도 13a의 영역(101)의 상세도를 도시한다. 도 14a, 15a, 16a, 17a, 및 18a는 영역(50N) 내의 피처를 도시하고, 도 14b, 15b, 16b 17b, 및 18b는 영역(50P) 내의 피처를 도시한다. 게이트 유전체층(100)은 계면층(100A) 및 제1 유전체층(100B)과 같은 하나 이상의 서브층을 포함할 수도 있다. 게이트 전극(102)도 캡핑층(102A), p타입 일함수 금속층(102B), 제1 튜닝층(102C), n타입 일함수 금속층(102D), 제2 튜닝층(102E), 배리어층(102F), 및 충전 재료(102G)과 같은 하나 이상의 서브층을 포함할 수 있다.
도 14a와 도 14b에서, 계면층(100A), 제1 유전체층(100B), 캡핑층(102A), 및 p타입 일함수 금속층(102B)이 형성된다. 계면층(100A)은 제2 리세스(98)에서, 예컨대 STI 영역(58)의 상부 표면 상에 그리고 핀(55)의 상부 표면 및 측벽 상에 등각으로 형성 또는 퇴적될 수 있다. 계면층(100A)은 실리콘 산화물(SiO2), 실리콘 산질화물(SiON) 등과 같은 유전체 재료를 포함할 수 있다. 계면층(100A)은 화학적 산화, 열 산화, 원자층 퇴적(ALD), CVD) 등에 의해 형성될 수 있다. 계면층(100A)은 약 10 Å 내지 약 15 Å의 두께를 가질 수 있다.
제1 유전체층(100B)은 등각 공정(conformal process)을 사용하여 계면층(100A) 위에 퇴적될 수 있다. 제1 유전체층(100B)은 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3), 란탄 산화물(LaO2), 티탄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO2), 탄탈 산화물(Ta2O3), 하프늄 실리콘 산화물(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2), 이들의 조합 또는 이들의 다층 등과 같은 고 유전상수(하이-k) 재료일 수 있다. 제1 유전체층(100B)은 ALD, CVD 등에 의해 형성될 수 있다. 일부 실시형태에서, 계면층(100A)은 생략될 수도 있고 제1 유전체층(100B)이 핀(55) 상에 바로 퇴적될 수도 있다. 제1 유전체층(100B)은 약 10 Å 내지 약 20 Å 또는 약 13 Å 내지 약 17 Å의 두께를 가질 수 있다.
영역(50N) 및 영역(50P)에서의 계면층(100A)과 제1 유전체층(100B)의 형성은 각 영역 내의 게이트 유전체층(100)이 동일한 재료로 형성되도록 동시에 이루어질 수 있다. 일부 실시형태에서, 각 영역 내의 게이트 유전체층(100)은 별개 공정에 의해 형성될 수도 있고 그래서 게이트 유전체층(100)이 상이한 재료일 수 있다. 별개의 공정을 이용할 때에 적절한 영역을 마스킹하고 에칭하는데 다양한 마스킹 단계를 사용할 수 있다.
제1 유전체층(100B)이 형성된 후에, 캡핑층(102A)이 제1 유전체층(100B) 상에 형성된다. 캡핑층(102A)은 후속으로 퇴적되는 금속 함유 재료가 게이트 유전체층(100)으로 확산하는 것을 막는 배리어층으로서 기능할 수 있다. 캡핑층(102A)에 사용되기에 적절한 재료의 예는 TiN, TiSiN, 이들의 조합 또는 다층 등을 포함한다. 캡핑층(102A)은 ALD, CVD 등에 의해 형성될 수 있다. 캡핑층(102A)은 약 5 Å 내지 약 20 Å 또는 약 10 Å 내지 약 15 Å의 두께를 가질 수 있다. 캡핑층(102A)은 선택적일 수 있으며 일부 실시형태에서는 생략될 수도 있다.
그런 다음 p타입 일함수 금속층(102B)이 캡핑층(102A) 상에 형성된다. p타입 일함수 금속층(102B)은 디바이스의 일함수를 튜닝하기 위해 형성된다. p타입 일함수 금속층(102B)은 p타입 NSFET 디바이스에 맞는 p타입 일함수 금속일 수 있다. p타입 일함수 재료의 적절한 예는 티탄 질화물(TiN) 또는 탄탈 질화물(TaN)과 같은 전이 금속 질화물, 기타 적절한 p타입 일함수 금속 재료, 이들의 다층 또는 조합 등을 포함한다. p타입 일함수 금속층(102B)은 ALD, CVD 등에 의해 형성될 수 있다. p타입 일함수 금속층(102B)은 약 5 Å 내지 약 40 Å 또는 약 20 Å 내지 약 25 Å의 두께를 가질 수 있다.
도 15a와 도 15b에서, 영역(50P) 내의 p타입 일함수 금속층(102B)은 제1 튜닝층(102B)을 형성하기 위해 도핑되고 p타입 일함수 금속층(102B)은 영역(50N)으로부터 에칭된다. 일부 실시형태에서, 양쪽 영역(50N)과 영역(50P) 내의 p타입 일함수 금속층(102B)은 영역(50N)으로부터 p타입 일함수 금속층(102B)을 에칭하기 전에 도핑될 수 있다. 일부 실시형태에서, 영역(50P) 내의 p타입 일함수 금속층(102B)은 영역(50N)으로부터 p타입 일함수 금속층(102B)을 제거한 후에 도핑될 수 있다. 영역(50N)으로부터 p타입 일함수 금속층(102B)을 제거한 후에 영역(50P) 내의 p타입 일함수 금속층(102B)이 도핑되는 실시형태에서, 영역(50N) 내의 캡핑층(102A) 및/또는 제1 유전체층(100B)은 영역(50P) 내의 p타입 일함수 금속층(102B)을 도핑하는데 사용되는 공정에 의해 도핑될 수 있다. 도펀트는 제1 튜닝층(102C)의 전체 두께에 도핑될 수 있다. 제1 튜닝층(102C) 내의 도펀트의 원자 중량 백분율은 약 0.5 % 내지 약 30 % 또는 약 10 % 내지 약 20 %의 범위일 수 있다. 일부 실시형태에서, 영역(50P) 내의 제1 튜닝층(102C)은 약 1x1017 원자/cm3 내지 약 1x1019 원자/cm3 또는 약 1x1018 원자/cm3 내지 약 1x1019 원자/cm3의 도펀트 농도까지 도핑될 수 있다.
p타입 일함수 금속층(102B)의 도펀트는 란탄(La), 알루미늄(Al), 마그네슘(Mg), 이들의 조합 등을 포함할 수 있다. p타입 일함수 금속층(102B)에 란탄, 알루미늄, 및 마그네슘 중 임의의 것을 주입하면 영역(50P)의 유효 일함수가 증가하고 플랫 밴드 전압(VFB)이 p쪽으로 시프트하며, 완성된 디바이스에서 임계 전압(Vt)이 감소한다. p타입 일함수 금속층(102B)은 p타입 일함수 금속층(102B) 위에 도펀트 함유층(별도로 도시하지 않음)을 형성한 다음, 도펀트 함유층으로부터의 도펀트를 p타입 일함수 금속층(102B)으로 몰아내는 드라이브인 어닐 공정을 수행함으로써 도핑될 수 있다. 도펀트 함유층은 ALD, CVD 등에 의해 형성될 수 있다. 도펀트 함유층은 약 15 Å 내지 약 50 Å 또는 약 15 Å 내지 약 25 Å의 범위의 두께까지 형성될 수 있다. 도펀트 함유층은 란탄 산화물(La2O3), 알루미늄 산화물(Al2O3), 마그네슘 산화물(MgO) 등으로 형성될 수 있다. 도펀트 함유층은 약 1 Torr 내지 약 40 Torr 또는 약 15 Torr 내지 약 25 Torr의 압력 및 약 200 ℃ 내지 약 400 ℃ 또는 약 275 ℃ 내지 약 325 ℃의 온도로 유지된 퇴적 챔버에서 p타입 일함수 금속층(102B) 위에 퇴적될 수 있다.
도펀트 함유층을 형성하기 위해 하나 이상의 전구체 가스가 p타입 일함수 금속층(102B) 위에 흐를 수 있다. 전구체 가스는 아르곤(Ar) 등과 같은 캐리어 가스와, 란탄 함유 가스(예컨대, 란탄 비스(트리메틸실릴)아미드(La(N(Si(CH3)3)2)3, 트리스(시클로펜타디에닐)란탄(III)(La(C5H5)3) 등), 알루미늄 함유 가스(예컨대, 트리에틸알루미늄(Al2(C2H5)3) 등), 마그네슘 함유 가스(예컨대, 비스(에틸시클로펜타디에닐)마그네슘((Mg(C5H4C2H5)2) 등), 산소 함유 가스(예컨대, 물(H2O), 산소(O2), 오존(O3) 등), 이들의 조합 등과 같은 공정 가스를 포함할 수 있다. 예를 들어, 도펀트 함유층이 La2O3를 포함하는 실시형태에서, 전구체 가스는 p타입 일함수 금속층(102B) 위에 도펀트 함유 층을 형성하도록 반응하는 란탄 비스(트리메틸실릴)아미드 및 오존을 포함할 수 있다. 전구체 가스는 약 500 sccm 내지 약 4,000 sccm 또는 약 2,000 sccm 내지 약 2,500 sccm의 유량으로 흐를 수 있다. 도펀트 함유층은 하나 이상의 펄스를 통해 퇴적될 수 있고, 각각 퍼지가 이어질 수 있다. 펄스 하나에 걸리는 퇴적 시간은 약 1 밀리초 내지 약 10초 또는 약 3초 내지 약 7초일 수 있다. 도펀트 함유층은 약 1.5 nm 내지 약 4 nm 또는 약 1.5 nm 내지 약 2.5 nm의 두께를 가질 수 있다. 도펀트 함유층의 두께 대 p타입 일함수 금속층(102B)의 두께의 비는 약 0.3 내지 약 1일 수 있다.
그럼 다음 도펀트 함유층으로부터의 도펀트를 p타입 일함수 금속층(102B)으로 몰아내기 위해 드라이브인 어닐 공정이 수행된다. 어닐 공정은 스파이크 어닐, 급속 열 어닐(RTA), 플래시 어닐 등을 사용할 수 있다. 어닐 공정은 약 0.2초 내지 약 600초 또는 약 25초 내지 약 35초의 범위로 수행될 수 있다. 어닐 공정은 약 350 ℃ 내지 약 800 ℃ 또는 약 400 ℃ 내지 약 500 ℃의 온도로 수행될 수 있다. 어닐 공정은 도펀트를 제1 유전체층(100B) 또는 계면층(100A)으로 몰아내는 것을 피하기 위해 최소 시간 동안 수행될 수 있다. 제1 유전체층(100B)과 계면층(100A) 사이의 계면으로 도펀트를 몰아내면 영역(50P)의 유효 일함수를 감소시키고, 플랫 밴드 전압 및 임계 전압을 상승시킬 수 있다. 이와 같이, 도펀트를 제1 유전체층(100B)과 계면층(100A)으로 몰아내는 것을 피하는 공정 시간을 사용하여 도펀트는 p타입 일함수 금속층(102B)으로 몰아내어진다.
그런 다음 영역(50N)으로부터 제1 튜닝층(102C)이 에칭된다. 패터닝된 포토레지스트와 같은 패터닝된 마스크가 영역(50P) 내의 제1 튜닝층(102C) 위에 형성될 수 있다. 패터닝된 포토레지스트는 스핀온 코팅 등을 사용하여 영역(50P)과 영역(50N) 내의 제1 튜닝층(102C) 위에 포토레지스트층을 퇴적함으로써 형성될 수 있다. 그런 다음, 포토레지스트층을 패터닝된 에너지 소스(예컨대, 패터닝된 광원)에 노출시키고 포토레지스트를 현상하여 포토레지스트의 노광부 또는 비노광부를 제거함으로써 포토레지스트층이 패터닝되고, 그럼으로써 패터닝된 포토레지스트가 형성된다. 그런 다음 등방성 에칭 공정(예컨대, 습식 에칭 공정), 이방성 에칭 공정(예컨대, 건식 에칭 공정) 등과 같은 적절한 에칭 공정을 사용하여 영역(50N)으로부터 제1 튜닝층(102C)이 에칭된다. 이어서, 패터닝된 포토레지스트는 제거된다. 제1 튜닝층(102C)은 선택적일 수 있으며 일부 실시형태에서는 생략될 수도 있다. 제1 튜닝층(102C)이 생략되는 실시형태에서는, 제1 튜닝층(102C)을 에칭하는데 사용한 공정과 유사하거나 동일한 공정을 사용하여 p타입 일함수 금속층(102B)이 제거될 수 있다.
p타입 일함수 금속층(102B)을 도핑하여 영역(50P) 내에 제1 튜닝층(102C)을 형성하면 영역(50P)의 유효 일함수를 증가시킬 수 있고, 그래서 제1 튜닝층(102C)를 포함하는 완성된 디바이스에서 플랫 밴드 전압(VFB)과 임계 전압(VFB)을 감소시킬 수 있다. 이에 완성된 디바이스에서 디바이스 속도를 높이고 디바이스 성능을 향상시킨다.
도 15c는 일부 실시형태에 따른, 영역(50P) 내의 제1 유전체층(100B)과 제1 튜닝층(102C)의 에너지 분산 분광법(EDS, energy dispersive spectroscopy) 차트를 도시한다. y축은 EDS에 의해 검출되는 원소의 상대 존재도(abundance)를 제공하고, x축은 제1 유전체층(100B) 및 제1 튜닝층(102C) 내에서의 원소의 상대 위치를 제공한다. 도 15c에 도시하는 실시형태에서는, 캡핑층(102A)이 생략되어, 제1 튜닝층(102C)이 제1 유전체층(100B) 바로 위에 형성될 수 있다. 도 15c에 도시하는 실시형태에서는, 제1 유전체층(100B)이 하프늄 산화물을 포함하고, 제1 튜닝층(102C)이 란탄 도핑된 티탄 질화물을 포함한다. EDS 차트는 각각의 산소(O), 알루미늄(Al), 티탄(Ti), 하프늄(Hf), 탄탈(Ta), 및 란탄(La)의 농도를 보여준다. 이 EDS 차트에서 보는 바와 같이, 란탄은 제1 튜닝층(102C) 전체에 성공적으로 도핑되었다.
또한 도 15c에 도시하는 바와 같이, 제1 유전체층(100B) 내의 하프늄 농도는 제1 유전체층(100B)의 바닥 표면부터 제1 유전체층의 두께 전체의 절반쯤에서 최대로 증가한 다음 제1 튜닝층(102C)과의 계면까지 감소할 수 있다. 제1 유전체층(100B) 내의 산소 농도는 제1 유전체층(100B)의 바닥 표면 근처에서 최대일 수 있다. 제1 유전체층(100B) 내의 산소 농도는 제1 유전체층(100B)의 바닥 표면부터 제1 유전체층(100B)의 두께 전체의 절반쯤에서 국부 최소까지 감소한 다음, 제1 유전체층(100B)의 두께 전체의 약 3/4에서 국부 최대로 증가한 다음 제1 튜닝층(102C)과의 계면까지 감소할 수 있다. 제1 유전체층(100B) 내의 알루미늄 농도는 제1 유전체층(100B)의 바닥 표면부터 제1 유전체층(100B)의 두께 전체의 약 3/4까지 최대로 증가한 다음 제1 튜닝층(102C)과의 계면까지 감소할 수 있다. 알루미늄은 n타입 일함수 금속층(102D)으로부터 제1 유전체층(100B)으로 확산될 수 있다. 제1 유전체층(100B)은 상대적으로 낮은 티탄 및 란탄의 농도를 포함할 수 있는데, 이들 농도는 제1 유전체층(100B)의 바닥 표면부터 제1 튜닝층(102C)과의 계면까지 증가한다. 탄탈, 하프늄 및 텅스텐의 에너지 피크가 중첩될 수 있어 텅스텐 및 하프늄의 상대 농도가 탄탈의 상대 농도로 잘못 표시될 수 있다. 이와 같이, 도 15c는 제1 유전체층(100B) 내의 상대적으로 고농도의 탄탈을 도시하고 있지만, 탄탈 농도는 실제로 상대적으로 높을 수 있는 제1 유전체층(100B) 내의 하프늄 및 텅스텐의 농도를 나타낼 수도 있다.
도 15c는 또한 제1 튜닝층(102C) 내의 티탄 및 란탄의 농도가 제1 유전체층(100B)과의 계면부터 제1 튜닝층(102C)의 두께 전체의 절반쯤에서 최대로 증가한 다음, 제1 튜닝층(102C)의 상부 표면까지 감소할 수 있음을 도시한다. 도 15c는 제1 튜닝층(102C) 내의 질소 농도는 도시하지 않지만, 제1 튜닝층은 상대적으로 고농도의 질소를 포함한다. 제1 튜닝층(102C) 내의 산소 및 알루미늄의 농도는 제1 유전체층(100B)과의 계면 근처의 국부 최소부터 제1 튜닝층(102C)의 두께 전체의 절반쯤에서 국부 최대까지 증가한 다음, 제1 튜닝층(102C)의 상부 표면까지 감소할 수 있다. 제1 튜닝층(102C)은 제1 유전체층(100B)과의 계면부터 0에 가깝게 감소하는 상대적으로 저농도의 하프늄을 포함할 수 있다. 도 15c는 제1 튜닝층(102C) 내의 상대적으로 고농도의 탄탈을 도시하지만, 도시하는 탄탈 농도는 제1 튜닝층(102C) 내의 상대적으로 고농도의 하프늄 및 텅스텐을 나타낼 수도 있다.
도 16a와 도 16b에서, n타입 일함수 금속층(102D)이 영역(50B)에서는 캡핑층(102A) 상에 그리고 영역(50P)에서는 제1 튜닝층(102C) 상에 형성된다. n타입 일함수 금속층(102D)은 디바이스의 일함수를 튜닝하기 위해 형성된다. n타입 일함수 금속층(102D)은 n타입 FinFET 디바이스에 맞는 n타입 일함수 금속일 수 있다. n타입 일함수 재료의 적절한 예는 TaAl, TaAlC, HfAl, TiAl, TiAlN, TiAlC, 기타 적절한 n타입 일함수 금속 재료, 이들의 다층 또는 조합 등을 포함한다. n타입 일함수 재료에 알루미늄을 포함시키면 n타입 일함수 금속층(102D)의 유효 일함수를 감소시켜서, 영역(50N)에 형성된 디바이스에 있어서 디바이스 속도를 높일 수 있고 디바이스 성능을 향상시킬 수 있다. n타입 일함수 금속층(102D)은 ALD, CVD 등에 의해 형성될 수 있다. n타입 일함수 금속층(102D)은 약 10 Å 내지 약 50 Å 또는 약 25 Å 내지 약 35 Å의 두께를 가질 수 있다.
도 17a와 도 17b에서, n타입 일함수 금속층(102D)을 박형화하고 n타입 일함수 금속층(102D) 상에 제2 튜닝층(102E)을 형성하기 위해 n타입 일함수층(102D)은 일함수 튜닝 가스에 노출된다. 일함수 튜닝 가스는 제1 튜닝 가스 및 제2 튜닝 가스를 포함할 수 있다. 제1 튜닝 가스는 전이 금속 염화물 등일 수 있다. 예를 들어, 제1 튜닝 가스는 텅스텐 염화물(예컨대, WCl5), 탄탈 염화물(예컨대, TaCl5), 하프늄 염화물(예컨대, HfCl4), 티탄 염화물(예컨대, TiCl4), 이들의 조합 등을 포함할 수 있다. 제2 튜닝 가스는 아르곤(Ar), 수소(H2) 등과 같은 캐리어 가스일 수 있다. 제1 튜닝 가스는 약 100 sccm 내지 약 1000 sccm 또는 약 450 sccm 내지 약 550 sccm의 유량으로 공급될 수 있다. 제2 튜닝 가스는 약 1,000 sccm 내지 약 7,000 sccm 또는 약 2,500 sccm 내지 약 3,500 sccm의 유량으로 공급될 수 있다. 제1 튜닝 가스 대 제2 튜닝 가스의 비는 약 2 내지 약 20 또는 약 4 내지 약 8일 수 있다. 일함수 튜닝 가스는 약 5초 내지 약 600초 또는 약 25초 내지 약 35초의 범위의 기간 동안 약 300 ℃ 내지 약 500 ℃ 또는 약 350 ℃ 내지 약 450 ℃의 온도 및 약 0.5 Torr 내지 약 50 Torr 또는 약 15 Torr 내지 약 25 Torr의 압력으로 유지되는 퇴적 챔버 내에 공급될 수 있다.
n타입 일함수 금속층(102D)을 노출시키면 n타입 일함수 금속층(102D)을 박형화할 수 있고, n타입 일함수 금속층(102D) 내의 원소(예컨대, 알루미늄(Al))의 농도를 감소시킬 수 있으며, 제2 튜닝층(102E)이 n타입 일함수 금속층(102D) 위에 퇴적되게 할 수 있다. n타입 일함수 금속층(102D)이 일함수 튜닝 가스에 노출될 때에, 일함수 튜닝 가스는 n타입 일함수 금속층(102D)과 반응하여 n타입 일함수 금속층(102D)으로부터의 금속과 일함수 튜닝 가스로부터의 금속의 합금을 포함할 수 있는 제2 튜닝층(102E)을 형성한다. 일부 실시형태에서, 제2 튜닝층(102E)은 일함수 튜닝 가스로부터의 전이 금속과 n타입 일함수 금속층(102D)으로부터의 금속의 합금일 수 있다. 예를 들어, n타입 일함수 금속층(102D)이 TiAl을 포함하고 일함수 튜닝 가스가 WCl5를 포함하는 실시형태에서, WCl5 가스는 n타입 일함수 금속층(102D)의 알루미늄과 반응하여 AlW을 형성할 수 있다. 제2 튜닝층(102E)을 위한 예시적인 재료는 알루미늄 텅스텐(AlW), 알루미늄 탄탈(AlTa), 알루미늄 하프늄(AlHf), 알루미늄 티탄(AlTi) 등을 포함한다.
일부 실시형태에서, 염소와 같은 원소는 n타입 일함수 금속층(102D)에 존재할 수 있는 산화물을 에칭하는 제1 튜닝 가스 내에 포함될 수 있다. 예를 들어, 티탄 산화물, 탄탈 산화물, 하프늄 산화물 등을 포함하는 산화물이 n타입 일함수 금속층(102D)의 상부 표면에 형성될 수 있고, 제1 튜닝 가스로부터의 염소가 산화물층을 에칭할 수 있다. 제1 튜닝 가스는 n타입 일함수 금속층(102D)에 포함된 알루미늄과 같은 원소에 결합되며 제2 튜닝층(102E)을 형성하는 전이 금속(예컨대, 텅스텐, 탄탈, 하프늄, 티탄 등)을 더 포함한다. 그럼으로써 n타입 일함수 금속층(102D) 내의 알루미늄 양이 감소하고 제2 튜닝층(102E) 내의 전이 금속에 결합된 알루미늄이 캡핑층(102A)과 제1 유전체층(100B) 사이의 계면 쪽으로 확산하는 것이 방지된다. 이에 유효 일함수가 조정될 수 있다.
일함수 튜닝 가스에의 노출 이전, n타입 일함수 금속층(102D)은 약 15 % 내지 약 30 % 또는 약 20 % 내지 약 25 % 범위의 알루미늄의 원자 중량 백분율을 가질 수 있다. 일함수 튜닝 가스에의 노출 이후, n타입 일함수 금속층(102D)은 약 5 % 내지 약 20 % 또는 약 10 % 내지 약 15 % 범위의 알루미늄의 원자 중량 백분율을 가질 수 있다. n타입 일함수 금속층(102D)의 두께는 n타입 일함수 금속층(102D)을 일함슈 튜닝 가스에 노출시킨 후에, 약 15 Å 내지 약 50 Å의 범위, 약 10 Å 내지 약 35 Å의 범위, 또는 약 25 Å 내지 약 35 Å의 범위까지 감소할 수 있다. 제2 튜닝층(102E)은 약 20 Å 내지 약 25 Å의 두께를 가질 수 있다. 제2 튜닝층(102E) 내의 알루미늄의 원자 중량 백분율은 약 5 % 내지 약 35 % 또는 약 15 % 내지 약 20 %일 수 있다. 제2 튜닝층(102E)은 선택적일 수 있으며 일부 실시형태에서는 생략될 수도 있다.
n타입 일함수 금속층(102D)의 알루미늄 함량을 줄이고, n타입 일함수 금속층(102D)을 박형화하고, n타입 일함수 금속층(102D) 위에 제2 튜닝층(102E)을 형성하면 영역(50P)의 유효 일함수를 증가시킬 수 있다. 이와 같이, 더 얇아진 p타입 일함수 금속층(102B) 및/또는 제1 튜닝층(102C)이 영역(50P)에서 사용되어 일함슈 튜닝 가스에 노출되지 않은 디바이스와 동일한 임계 전압(Vt)을 얻을 수 있다. 이에 게이트 전극(102)의 후속 층들에 대한 갭-필(gap-fill) 윈도우 및 유연성을 증가시키는 한편, 더 낮은 임계 전압, 높아진 디바이스 속도 및 향상된 디바이스 성능을 갖는 디바이스를 제공한다.
전술한 실시형태는 제1 튜닝층(102C)을 형성하는데 사용되는 도핑 공정 및 n타입 일함수 금속층(102D)을 박형화하고 제2 튜닝층(102E)을 형성하는데 사용되는 일함수 튜닝 공정을 포함한다. 일부 실시형태에서는, 도핑 공정만 또는 일함수 튜닝 공정만 수행될 수도 있다.
도 17c는 일부 실시형태에 따른, 영역(50N) 내의 캡핑층(102A), n타입 일함수 금속층(102D), 및 제2 튜닝층(102E)의 에너지 분산 분광법(EDS) 차트를 도시한다. y축은 EDS에 의해 검출되는 원소의 상대 존재도를 제공하고, x축은 캡핑층(102A), n타입 일함수 금속층(102D), 및 제2 튜닝층(102E) 내에서의 원소의 상대 위치를 제공한다. 도 17c에 도시하는 EDS 차트는 n타입 일함수 금속층(102D)이 캡핑층(102A) 바로 위에 형성되어 있는 영역(50N)에서 취해질 수 있다. 도 17c에 도시하는 실시형태에서, 캡핑층(102A)은 티탄 질화물을 포함하고, n타입 일함수 금속층(102D)은 티탄 알루미늄을 포함하고, 제2 튜닝층(102E)은 알루미늄 텅스텐을 포함한다. EDS 차트는 텅스텐(W), 알루미늄(Al), 티탄(Ti), 질소(N), 산소(O), 및 실리콘(Si)의 각각의 농도를 보여준다. 이 EDS 차트에서 보다시피, 알루미늄 텅스텐을 포함하는 제2 튜닝층(102E)은 티탄 알루미늄을 포함하는 n타입 일함수 금속층(102D) 위에 성공적으로 형성되었다. 제2 튜닝층(102E)은 최대 농도의 알루미늄 및 텅스텐을 가질 수 있다. 일함수 튜닝 가스로부터의 텅스텐은 n타입 일함수 금속층(102D)과 캡핑층(102A)을 관통할 수 있다.
도 17c에 도시하는 바와 같이, 캡핑층(102A) 내의 티탄 농도는 제1 유전체층(100B)과의 계면부터 캡핑층(102A)의 두께 전체의 절반쯤에서 최대로 증가한 다음 n타입 일함수 금속층(102D)과의 계면까지 감소할 수 있다. 캡핑층(102A) 내의 알루미늄 농도는 제1 유전체층(100B)과의 계면부터 캡핑층(102A)의 두께의 절반쯤까지 국부 최대로 증가한 다음 n타입 일함수 금속층(102D)과의 계면까지 감소할 수 있다. 캡핑층(102A) 내의 산소 농도는 제1 유전체층(100B)과의 계면부터 캡핑층(102A)의 두께의 절반쯤까지 최대로 증가한 다음 n타입 일함수 금속층(102D)과의 계면까지 감소할 수 있다. 캡핑층(102A) 내의 텅스텐 농도는 제1 유전체층(100B)과의 계면부터 캡핑층(102A)의 두께 전체의 절반쯤까지 국부 최대로 증가한 다음 n타입 일함수 금속층(102D)과의 계면까지 감소할 수 있다. 캡핑층(102A) 내의 실리콘 농도는 제1 유전체층(100B)과의 계면부터 캡핑층(102A)의 두께의 절반쯤까지 국부 최대로 증가한 다음 제로에 가깝게 감소할 수 있다. 캡핑층(102A) 내의 텅스텐의 존재는 EDS에 의한 질소의 검출을 감소킬 수 있다. 이와 같이, 도 17c가 상대적으로 저농도의 질소를 포함하는 것으로서 캡핑층(102A)를 도시하고 있지만, 캡핑층(102A)에 포함된 실제의 질소 농도는 더 높을 수도 있다.
n타입 일함수 금속층(102D)에서, 알루미늄 농도는 캡핑층(102A)과의 계면부터 n타입 일함수 금속층(102D)의 두께 전체의 절반쯤에서 국부 최소까지 감소한 다음 제2 튜닝층(102E)과의 계면까지 증가할 수 있다. n타입 일함수 금속층(102D) 내의 티탄 농도는 캡핑층(102A)과의 계면부터 제2 튜닝층(102E)과의 계면까지 감소할 수 있다. n타입 일함수 금속층(102D) 내의 텅스텐 농도는 캡핑층(102A)과의 계면부터 n타입 일함수 금속층(102D)의 두께 전체의 절반쯤에서 국부 최소까지 감소한 다음 제2 튜닝층(102E)과의 계면까지 증가할 수 있다. n타입 일함수 금속층(102D) 내의 산소 농도는 캡핑층(102A)과의 계면부터 제2 튜닝층(102E)과의 계면까지 감소할 수 있다. n타입 일함수 금속층(102D)은 상대적으로 저농도의 질소 및 실리콘을 포함할 수 있다.
제2 튜닝층(102E)에서, 텅스텐 및 알루미늄의 농도는 n타입 일함수 금속층(102D)과의 계면부터 제2 튜닝층(102E)의 두께 전체의 절반쯤에서 최대로 증가한 다음 제2 튜닝층(102E)의 상부 표면까지 감소할 수 있다. 제2 튜닝층(102E) 내의 산소 농도는 제2 튜닝층(102E)의 두께 전체에서 상대적으로 일정할 수 있다. 제2 튜닝층(102E) 내의 티탄 농도는 n타입 일함수 금속층(102D)과의 계면부터 제2 튜닝층(102E)의 상부 표면까지 감소할 수 있다. 제2 튜닝층(102E)은 상대적으로 저농도의 질소 및 실리콘을 포함할 수 있다.
도 17d는 일부 실시형태에 따른, 상이한 일함수 튜닝 가스 노출 시간에 대한 Al2p 스펙트럼의 n타입 일함수 금속층(102D)의 X선 광전자 분광법(XPS) 차트를 도시한다. y축은 XPS에 의해 검출된 전자의 상대적 존재도를 제공하고, x축은 검출된 전자의 결합 에너지를 제공한다. 실시형태 201에서, n타입 일함수 금속층(102D)은 일함수 튜닝 가스에 노출되지 않는다. 실시형태 203에서, n타입 일함수 금속층(102D)은 시간 t1 동안 일함수 튜닝 가스에 노출된다. 실시형태 205에서, n타입 일함수 금속층(102D)은 시간 t2 동안 일함수 튜닝 가스에 노출된다. 시간 t1은 약 15초 내지 약 45초 또는 약 20초 내지 약 40초일 수 있다. 시간 t2은 시간 t1의 약 2배일 수 있다. 예를 들면, 시간 t2은 약 45초 내지 약 75초 또는 약 50초 내지 약 70초일 수 있다.
도 17d에서, 결합 에너지에서 제공되는 라인 207은 n타입 일함수 금속층(102D)에 존재하는 금속-알루미늄 결합(예컨대, Ti-Al 결합 등)을 나타낸다. 실시형태 201에서, 라인 207 부근의 범프는 비교적 높은 백분율의 금속-알루미늄 결합이 n타입 일함수 금속층(102D)에 존재하는 것을 나타낸다. 실시형태 203 및 205에서, 라인 207 부근에 범프가 없고 n타입 일함수 금속층(102D)에 존재하는 금속-알루미늄 결합의 백분율은 실시형태 201보다 실시형태 203에서 더 적고 실시형태 203보다 실시형태 205에서 더 적다. 이와 같이, n타입 일함수 금속층(102D)에 존재하는 금속-알루미늄 결합의 백분율은 일함수 튜닝 가스에 대한 노출 시간이 증가함에 따라 감소한다. n타입 일함수 금속층(102D)에 존재하는 금속-알루미늄 결합의 양을 감소시키면 영역(50P)의 유효 일함수가 증가할 수 있다. 이와 같이, 더 얇아진 p타입 일함수 금속층(102B) 및/또는 제1 튜닝층(102C)이 영역(50P)에서 사용되어 일함슈 튜닝 가스에 노출되지 않은 디바이스와 동일한 임계 전압(Vt)을 얻을 수 있다. 이에 게이트 전극(102)의 후속 층들에 대한 갭-필(gap-fill) 윈도우 및 유연성을 증가시키는 한편, 더 낮은 임계 전압, 높아진 디바이스 속도 및 향상된 디바이스 성능을 갖는 디바이스를 제공한다.
도 18a와 도 18b에서, 배리어층(102F)이 제2 튜닝층(102E) 상에 형성되고 충전 재료(102G)가 배리어층(102F) 상에 형성된다. 배리어층(102F)에 사용되기에 적절한 재료의 예는 TiN, TiSiN, 이들의 조합 또는 다층 등을 포함한다. 배리어층(102F)은 ALD, CVD 등에 의해 형성될 수 있다. 배리어층(102F)은 약 15 Å 내지 약 60 Å 또는 약 25 Å 내지 약 35 Å의 두께를 가질 수 있다. 배리어층(102A)은 선택적일 수도 있고 일부 실시형태에서는 생략될 수도 있다.
그런 다음 충전 재료(102G)가 배리어층(102F) 상에 형성된다. 충전 재료(102G)는 텅스텐(W), 알루미늄(Al), 코발트(Co), 루테늄(Ru), 이들의 조합 등과 같은 금속을 포함할 수 있다. 충전 재료(102G)는 ALD, CVD 등에 의해 퇴적될 수 있다. 충전 재료(102G)는 적어도, 제2 리세스(98)의 잔여부, 예컨대 게이트 유전체층(100)과 캡핑층(102A)에 의해 충전되지 않은 제2 리세스의 부분, 튜닝층(102C), n타입 일함수 금속층(102D), 제2 튜닝층(102E), 및 배리어층(102F)을 충전할 수 있다. 게이트 전극(102)이 캡핑층(102A), 제1 튜닝층(102C), n타입 일함수 금속층(102D), 제2 튜닝층(102E), 배리어층(102F), 및 충전 재료(102G)를 포함하는 것으로 설명되고 있지만, 이들 층 중 임의의 것은 생략될 수도 추가 층이 제공될 수도 있다.
도 19a와 도 19b에서, 게이트 전극(102) 및 게이트 유전체층(100)이 평탄화된다. 예를 들어, 충전 재료(102G)의 형성 후에, 제1 ILD(96)의 상부 표면 위에 과량 부분이 있는 게이트 유전체층(100) 및 게이트 전극(102)의 과량 부분을 제거하기 위해 CMP과 같은 평탄화 공정이 수행될 수 있다.
도 20a와 도 20b에서, 제2 ILD(106)가 제1 ILD(96) 위에 퇴적된다. 일부 실시형태에서, 제2 ILD(106)은 FCVD 방법에 의해 형성되는 유동성 막이다. 일부 실시형태에서, 제2 ILD(106)은 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성될 수 있고, CVD 및 PECVD 등과 같은 임의의 적절한 방법으로 퇴적될 수 있다. 일부 실시형태에서, 제2 ILD(106)의 형성 전에, 게이트 스택(게이트 유전체층(100) 및 대응하는 상부 게이트 전극(102)을 포함)이 리세싱되어, 게이트 스택 바로 위에 그리고 게이트 스페이서(81)의 양쪽 부분 사이에 리세스가 형성된다. 실리콘 질화물, 실리콘 산질화물 등의 하나 이상의 유전체 재료층을 포함하는 게이트 마스크(104)가 리세스에 충전된 다음에, 제1 ILD(96) 위로 연장되는 유전체 재료의 과량 부분을 제거하는 평탄화 공정이 행해진다. 후속으로 형성되는 게이트 컨택(에컨대, 게이트 컨택(112), 도 21a 및 도 21b와 관련하여 후술함)이 게이트 마스크(104)를 관통하여, 리세싱된 게이트 전극(102)의 상부 표면과 접촉한다.
도 21a과 도 21b에서, 게이트 컨택(112) 및 소스/드레인 컨택(114)이 제2 ILD(106)와 제1 ILD(96)을 통해 형성된다. 소스/드레인 컨택(114)을 위한 개구부는 제1 ILD(96)과 제2 ILD(106)를 통해 형성되고, 게이트 컨택(112)을 위한 개구부는 제2 ILD(106)과 게이트 마스크(104)를 통해 형성된다. 개구부는 조건에 맞는 포토리소그래피 및 에칭 기술을 이용해 형성될 수 있다. 확산 배리어층, 어드히젼층(adhesion layer), 및 전도성 재료가 개구부 내에 형성된다. 라이너는 티탄, 티탄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루니늄, 니켈 등일 수 있다. 제2 ILD(106)의 표면으로부터 과량 재료를 제거하기 위해 CMP 등의 평탄화 공정이 수행될 수 있다. 잔류하는 라이너 및 전도성 재료가 개구부 내에 소스/드레인 컨택(114) 및 게이트 컨택(112)을 형성한다. 에피택셜 소스/드레인 영역(92)과 소스/드레인 컨택(114) 사이의 계면에 실리사이드를 형성하기 위해 어닐 공정이 수행될 수 있다. 소스/드레인 컨택(114)은 에피택셜 소스/드레인 영역(92)에 물리적, 전기적으로 연결되고, 게이트 컨택(112)은 게이트 전극(102)에 물리적, 전기적으로 연결된다. 소스/드레인 컨택(114) 및 게이트 컨택(112)은 상이한 공정으로 형성될 수도 있고 동일한 공정으로 형성될 수도 있다. 동일한 단면에 형성되는 것으로 도시되고 있지만, 소스/드레인 컨택(114) 및 게이트 컨택(112) 각각은 상이한 단면에 형성될 수 있고 이에, 컨택의 단락을 피할 수 있음을 이해해야 할 것이다.
전술한 바와 같이, 제1 튜닝층(102C), n타입 일함수 금속층(102D), 및/또는 제2 튜닝층(102E)을 포함하는, 전술한 방법에 따라 형성된 반도체 디바이스는 임계 전압(Vt)이 감소하고 디바이스 성능이 향상되는 등의 장점이 있다. 구체적으로, 전술한 제1 튜닝층(102C)를 포함시키면 영역(50P)의 유효 일함수를 증가시키고 임계 전압을 감소시킬 수 있다. 전술한 n타입 일함수 금속층(102D)과 제2 튜닝층(102E)을 포함시키면 더 얇은 p타입 일함수 금속층(102B) 및/또는 제1 튜닝층(102C)이 사용될 수 있어, 게이트 전극(102)의 후속 층에 대한 갭-필 윈도우를 증가시킬 수 있고, 또한 영역(50P)의 유효 일함수를 증가시키고 임계 전압을 감소시킬 수 있다.
개시하는 FinFET 실시형태는 나노구조(예컨대, 나노시트, 나노와이어, 게이트-올-어라운드 등) 전계효과트랜지스터(NSFET)와 같은 나노구조 디바이스에도 적용될 수 있다. NSFET 실시형태에서, 핀은 채널층과 희생층의 교번층의 스택을 패터닝함으로써 형성된 나노구조로 대체된다. 더미 게이트 스택 및 소스/드레인 영역은 전술한 실시형태와 유사한 방식으로 형성될 수 있다. 더미 게이트 스택이 제거된 후에, 희생층이 채널 영역에서 부분적으로 또는 완전히 제거될 수 있다. 대체 게이트 구조는 전술한 실시형태와 유사한 방식으로 형성될 수 있고, 대체 게이트 구조는 희생층을 제거함으로써 남아 있는 개구부를 부분적으로 또는 완전히 충전할 수 있으며, 대체 게이트 구조는 NSFET 디바이스의 채널 영역에서 채널층을 부분적으로 또는 완전히 둘러쌀 수 있다. 소스/드레인 영역 및 대체 게이트 구조에 대한 컨택 및 ILD는 전술한 실시형태와 유사한 방식으로 형성될 수 있다. 나노구조 디바이스는 미국 특허 출원 공개 제2016/0365414호에 개시된 바와 같이 형성될 수 있으며, 이 특허문헌은 그 전체가 참조로 여기에 포함된다.
일 실시형태에 따르면, 반도체 디바이스는, 반도체 기판 위의 채널 영역과, 상기 채널 영역 위의 게이트 유전체층과, 상기 게이트 유전체층 위의 게이트 전극을 포함하고, 상기 게이트 전극은 상기 게이트 유전체층 위의, 알루미늄(Al)을 포함한 제1 일함수 금속층과, 상기 제1 일함수 금속층 위의, 알루미늄 텅스텐(AlW)을 포함한 제1 일함수 튜닝층과, 상기 제1 일함수 튜닝층 위의 충전 재료를 포함한다. 일 실시형태에서, 상기 제1 일함수 금속층은 티탄 알루미늄(TiAl)을 포함한다. 일 실시형태에서, 상기 제1 일함수 금속층은 10 Å 내지 35 Å의 두께를 갖는다. 일 실시형태에서, 상기 제1 일함수 튜닝층은 20 Å 내지 25 Å의 두께를 갖는다. 일 실시형태에서, 상기 게이트 전극은 상기 게이트 유전체층과 상기 제1 일함수 금속층 사이에 제2 일함수 금속층을 더 포함하고, 상기 제2 일함수 금속층은 티탄 질화물(TiN)을 포함한다. 일 실시형태에서, 상기 제2 일함수 금속층은 5 Å 내지 40 Å의 두께를 갖는다. 일 실시형태에서, 상기 제2 일함수 금속층은 란탄(La)을 더 포함한다.
다른 실시형태에 따르면, 방법은, 반도체 기판 위에 채널 영역을 형성하는 단계와, 상기 채널 영역 위에 게이트 유전체층을 퇴적하는 단계와, 상기 게이트 유전체층 위에 n타입 일함수 금속층을 퇴적하는 단계와, 상기 n타입 일함수 금속층을 일함수 튜닝 가스에 노출시키는 단계를 포함하고, 상기 일함수 튜닝 가스는 전이 금속 염화물을 포함하고, 제1 일함수 튜닝층이 상기 n타입 일함수 금속층 위에 퇴적된다. 일 실시형태에서, 상기 전이 금속 염화물은 텅스텐 염화물(WCl5)을 포함한다. 일 실시형태에서, 상기 전이 금속 염화물은 하프늄 염화물(HfCl4)을 포함한다. 일 실시형태에서, 상기 n타입 일함수 금속층 내의 알루미늄의 원자 중량 백분율은 상기 n타입 일함수 금속층을 상기 일함수 튜닝 가스에 노출시킨 후에 5 % 내지 20 %이다. 일 실시형태에서, 상기 일함수 튜닝 가스 내의 상기 전이 금속 염화물의 유량 대 캐리어 가스의 유량의 비는 2 내지 20이다. 일 실시형태에서, 상기 방법은 상기 게이트 유전체층 위에 p타입 일함수 금속층을 퇴적하는 단계와, 상기 p타입 일함수 금속층을 도핑하는 단계를 더 포함하고, 상기 n타입 일함수 금속층은 상기 p타입 일함수 금속층을 도핑한 후에 상기 p타입 일함수 금속층 위에 퇴적된다. 일 실시형태에서, 상기 p타입 일함수 금속층은 란탄(La)으로 도핑된다.
다른 실시형태에 따르면, 반도체 디바이스는, 반도체 기판으로부터 연장되는 핀과, 상기 핀 위의 계면층과, 상기 계면층 위의 제1 유전체층과, 상기 제1 유전체층 위의, 도핑된 전이 금속 질화물 재료를 포함한 p타입 일함수 금속층과, 상기 p타입 일함수 금속층 위의 충전 재료를 포함한다. 일 실시형태에서, 상기 p타입 일함수 금속층은 란탄이 도핑된 티탄 질화물을 포함한다. 일 실시형태에서, 상기 p타입 일함수 금속층 내의 도펀트의 원자 중량 백분율은 0.5 % 내지 30 %이다. 일 실시형태에서, 도펀트는 알루미늄(Al)을 포함한다. 일 실시형태에서, 도펀트는 마그네슘(Mg)을 포함한다. 일 실시형태에서, 상기 p타입 일함수 금속층은 5 Å 내지 40 Å의 두께를 갖고, 도펀트가 상기 p타입 일함수 금속층의 두께 전체로 연장된다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 반도체 디바이스에 있어서,
반도체 기판 위의 채널 영역과,
상기 채널 영역 위의 게이트 유전체층과,
상기 게이트 유전체층 위의 게이트 전극을 포함하고,
상기 게이트 전극은,
상기 게이트 유전체층 위의, 알루미늄(Al)을 포함한 제1 일함수 금속층과,
상기 제1 일함수 금속층 위의, 알루미늄 텅스텐(AlW)을 포함한 제1 일함수 튜닝층과,
상기 제1 일함수 튜닝층 위의 충전 재료를 포함하는, 반도체 디바이스.
2. 제1항에 있어서, 상기 제1 일함수 금속층은 티탄 알루미늄(TiAl)을 포함하는, 반도체 디바이스.
3. 제1항에 있어서, 상기 제1 일함수 금속층은 10 Å 내지 35 Å의 두께를 갖는, 반도체 디바이스.
4. 제3항에 있어서, 상기 제1 일함수 튜닝층은 20 Å 내지 25 Å의 두께를 갖는, 반도체 디바이스.
5. 제4항에 있어서, 상기 게이트 전극은 상기 게이트 유전체층과 상기 제1 일함수 금속층 사이에 제2 일함수 금속층을 더 포함하고, 상기 제2 일함수 금속층은 티탄 질화물(TiN)을 포함하는, 반도체 디바이스.
6. 제5항에 있어서, 상기 제2 일함수 금속층은 5 Å 내지 40 Å의 두께를 갖는, 반도체 디바이스.
7. 제5항에 있어서, 상기 제2 일함수 금속층은 란탄(La)을 더 포함하는, 반도체 디바이스.
8. 방법에 있어서,
반도체 기판 위에 채널 영역을 형성하는 단계와,
상기 채널 영역 위에 게이트 유전체층을 퇴적하는 단계와,
상기 게이트 유전체층 위에 n타입 일함수 금속층을 퇴적하는 단계와,
상기 n타입 일함수 금속층을 일함수 튜닝 가스에 노출시키는 단계를 포함하고,
상기 일함수 튜닝 가스는 전이 금속 염화물을 포함하고, 제1 일함수 튜닝층이 상기 n타입 일함수 금속층 위에 퇴적되는, 방법.
9. 제8항에 있어서, 상기 전이 금속 염화물은 텅스텐 염화물(WCl5)을 포함하는, 방법.
10. 제8항에 있어서, 상기 전이 금속 염화물은 하프늄 염화물(HfCl4)을 포함하는, 방법.
11. 제8항에 있어서, 상기 n타입 일함수 금속층 내의 알루미늄의 원자 중량 백분율은 상기 n타입 일함수 금속층을 상기 일함수 튜닝 가스에 노출시킨 후에 5 % 내지 20 %인, 방법.
12. 제8항에 있어서, 상기 일함수 튜닝 가스 내의 상기 전이 금속 염화물의 유량 대 캐리어 가스의 유량의 비는 2 내지 20인, 방법.
13. 제8항에 있어서,
상기 게이트 유전체층 위에 p타입 일함수 금속층을 퇴적하는 단계와,
상기 p타입 일함수 금속층을 도핑하는 단계를 더 포함하고,
상기 n타입 일함수 금속층은 상기 p타입 일함수 금속층을 도핑한 후에 상기 p타입 일함수 금속층 위에 퇴적되는, 방법.
14. 제13항에 있어서, 상기 p타입 일함수 금속층은 란탄(La)으로 도핑되는, 방법.
15. 반도체 디바이스에 있어서,
반도체 기판으로부터 연장되는 핀과,
상기 핀 위의 계면층과,
상기 계면층 위의 제1 유전체층과,
상기 제1 유전체층 위의, 도핑된 전이 금속 질화물 재료를 포함한 p타입 일함수 금속층과,
상기 p타입 일함수 금속층 위의 충전 재료를 포함하는, 반도체 디바이스.
16. 제15항에 있어서, 상기 p타입 일함수 금속층은 란탄이 도핑된 티탄 질화물을 포함하는, 반도체 디바이스.
17. 제15항에 있어서, 상기 p타입 일함수 금속층 내의 도펀트의 원자 중량 백분율은 0.5 % 내지 30 %인, 반도체 디바이스.
18. 제17항에 있어서, 상기 도펀트는 알루미늄(Al)을 포함하는 것인, 반도체 디바이스.
19. 제17항에 있어서, 상기 도펀트는 마그네슘(Mg)을 포함하는 것인, 반도체 디바이스.
20. 제15항에 있어서, 상기 p타입 일함수 금속층은 5 Å 내지 40 Å의 두께를 갖고, 도펀트가 상기 p타입 일함수 금속층의 두께 전체로 연장되는, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스에 있어서,
    반도체 기판 위의 채널 영역과,
    상기 채널 영역 위의 게이트 유전체층과,
    상기 게이트 유전체층 위의 게이트 전극
    을 포함하고,
    상기 게이트 전극은,
    상기 게이트 유전체층 위의, 알루미늄(Al)을 포함한 제1 일함수 금속층과,
    상기 제1 일함수 금속층 위의, 알루미늄 텅스텐(AlW)을 포함한 제1 일함수 튜닝층과,
    상기 제1 일함수 튜닝층 위의 충전 재료
    를 포함하는, 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 일함수 금속층은 티탄 알루미늄(TiAl)을 포함하는, 반도체 디바이스.
  3. 제1항에 있어서, 상기 제1 일함수 금속층은 10 Å 내지 35 Å의 두께를 갖는, 반도체 디바이스.
  4. 제3항에 있어서, 상기 제1 일함수 튜닝층은 20 Å 내지 25 Å의 두께를 갖는, 반도체 디바이스.
  5. 제4항에 있어서, 상기 게이트 전극은 상기 게이트 유전체층과 상기 제1 일함수 금속층 사이에 제2 일함수 금속층을 더 포함하고, 상기 제2 일함수 금속층은 티탄 질화물(TiN)을 포함하는, 반도체 디바이스.
  6. 제5항에 있어서, 상기 제2 일함수 금속층은 5 Å 내지 40 Å의 두께를 갖는, 반도체 디바이스.
  7. 제5항에 있어서, 상기 제2 일함수 금속층은 란탄(La)을 더 포함하는, 반도체 디바이스.
  8. 방법에 있어서,
    반도체 기판 위에 채널 영역을 형성하는 단계와,
    상기 채널 영역 위에 게이트 유전체층을 퇴적하는 단계와,
    상기 게이트 유전체층 위에 n타입 일함수 금속층을 퇴적하는 단계와,
    상기 n타입 일함수 금속층을 일함수 튜닝 가스에 노출시키는 단계
    를 포함하고,
    상기 일함수 튜닝 가스는 전이 금속 염화물을 포함하고, 제1 일함수 튜닝층이 상기 n타입 일함수 금속층 위에 퇴적되는, 방법.
  9. 제8항에 있어서,
    상기 게이트 유전체층 위에 p타입 일함수 금속층을 퇴적하는 단계와,
    상기 p타입 일함수 금속층을 도핑하는 단계를 더 포함하고,
    상기 n타입 일함수 금속층은 상기 p타입 일함수 금속층을 도핑한 후에 상기 p타입 일함수 금속층 위에 퇴적되는, 방법.
  10. 반도체 디바이스에 있어서,
    반도체 기판으로부터 연장되는 핀과,
    상기 핀 위의 계면층과,
    상기 계면층 위의 제1 유전체층과,
    상기 제1 유전체층 위의, 도핑된 전이 금속 질화물 재료를 포함한 p타입 일함수 금속층과,
    상기 p타입 일함수 금속층 위의 충전 재료
    를 포함하는, 반도체 디바이스.
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