KR20220122553A - 반도체 디바이스의 도전성 피처 및 그 형성 방법 - Google Patents

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KR20220122553A
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친-쯔 리
쯔-후아 우
슈엔-신 리앙
치아-훙 추
켕-추 린
성-리 왕
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Abstract

방법은 기판 위에 디바이스 영역을 형성하는 단계; 상기 디바이스 영역 위에 제1 유전체 층을 형성하는 단계; 상기 제1 유전체 층 내에 개구부를 형성하는 단계; 상기 개구부의 측벽 및 바닥면을 따라 제1 도전성 재료를 컨포멀하게 퇴적하는 단계; 상기 개구부를 채우기 위해 상기 제1 도전성 재료 상에 그 제1 도전성 재료와 상이한 제2 도전성 재료를 퇴적하는 단계; 제1 열 공정을 수행하여 상기 제1 도전성 재료의 제1 영역으로부터 상기 제2 도전성 재료의 제2 영역까지 연장하는 계면 영역을 형성하는 단계를 포함하고, 상기 계면 영역은 상기 제1 도전성 재료와 제2 도전성 재료의 균질한 혼합물을 포함한다.

Description

반도체 디바이스의 도전성 피처 및 그 형성 방법{CONDUCTIVE FEATURE OF SEMICONDUCTOR DEVICE AND METHOD OF FORMING SAME}
본 출원은 2021년 2월 26일에 출원된 미국 가출원 번호 제63/154,019호의 이익을 주장하며, 이 출원은 본원에 참조로 합체된다.
반도체 디바이스는 개인용 컴퓨터, 휴대 전화, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자 응용 분야에서 이용된다. 반도체 디바이스는 통상적으로, 반도체 기판 위에 절연체 층 또는 유전체 층, 도전층 및 반도체 재료 층을 순차적으로 퇴적하고, 상기 다양한 재료 층을 리소그래피를 이용하여 패터닝하여 그 위에 회로 구성요소 및 요소를 형성함으로써 제조된다.
반도체 산업은 최소 피처 크기를 지속적으로 줄여 다양한 전자 구성요소(예컨대, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도를 지속적으로 개선하고 있으며, 이를 통해 더 많은 구성요소가 주어진 영역에 집적될 수 있도록 하고 있다.
본 개시의 양태는 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다는 점에 유의하여야 한다. 사실, 다양한 피처의 치수는 설명의 명료성을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 일부 실시예에 따라, FinFET의 일예를 3차원 뷰로 도시한다.
도 2, 3, 4, 5, 6, 7, 8a, 8b, 9a, 9b, 10a, 10b, 10c, 10d, 11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b, 14c, 15a, 15b, 16a, 16b, 17a, 17b, 18a, 18b, 19a, 19b, 20a, 20b, 21a, 21b, 22a, 22b, 23a, 23b, 24a, 24b, 25a 및 25b는, 일부 실시예에 따라, FinFET을 제조하는 중간 단계의 단면도이다.
도 26a, 26b, 26c, 26d, 26e, 및 26f는 일부 실시예에 따른 도전성 피처의 제조의 중간 단계의 단면도이다.
도 27a, 27b 및 27c는 일부 실시예에 따른 도전성 피처의 단면도이다.
도 28a, 28b, 28c 및 28d는 일부 실시예에 따른 캡핑 층을 갖는 도전성 피처의 제조의 중간 단계의 단면도이다.
도 29a, 29b, 29c 및 29d는 일부 실시예에 따른 도전성 피처의 단면도이다.
다음의 개시는 본 발명의 상이한 피처를 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해, 구성요소 및 배치의 특정 예를 이하에서 설명한다. 물론 이들은 예시일 뿐이고, 제한하려는 의도가 아니다. 예컨대, 이어지는 설명에서 제2 피처 위(over) 또는 제2 피처 상(on)의 제1 피처의 형성은 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 추가의 피처가 제1 피처와 제2 피처 사이에 형성되어 제1 및 제2 피처가 직접 접촉하지 않을 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순함과 명료함을 목적으로 하며, 그 자체가 논의하는 다양한 실시예 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등과 같은 공간적으로 상대적인 용어(spatially relative terms)는, 도면에 나타내는 바와 같은 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 기술하기 위한 설명의 용이함을 위해 본원에서 이용될 수 있다. 공간적으로 상대적인 용어는 도면에 나타내는 배향 외에, 이용 또는 동작 시의 디바이스의 상이한 배향도 포괄하도록 의도된다. 장치는 다른 식으로 배향(90도 회전되거나 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용하는 공간적으로 상대적인 기술어(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
본원에 기술된 다양한 실시예는 비아, 라인 등과 같은 저저항 도전성 피처를 형성할 수 있게 한다. 본원에 기술된 실시예는 제1 도전성 재료를 포함하는 라이너 층, 제1 도전성 재료와 균질한 혼합물을 형성할 수 있는 제2 도전성 재료를 포함하는 필러 층(filler layer)을 이용하여 도전성 피처(conductive feature)를 형성할 수 있게 한다. 어닐링과 같은 열 공정이 상기 라이너 층과 필러 층 사이에 보다 완만한 계면을 형성하기 위해 수행될 수 있으며, 이는 도전성 피처의 저항을 감소시킬 수 있다. 이러한 방식으로 도전성 피처를 형성하면 시임 병합(seam merging) 또는 열 팽창으로 인한 굽힘을 줄일 수 있어 수율과 신뢰성을 향상시킬 수 있다. 상기 도전성 피처의 접촉 면적을 증가시키기 위해 캡핑 층(capping layer)이 형성될 수 있으며, 이는 접촉 저항을 감소시킬 수 있다. 본원에 설명된 기술은 MEOL(middle-end-of-line) 공정 및/또는 BEOL(back-end-of-line) 공정의 일부로서 도전성 피처를 형성할 수 있다.
도 1은 일부 실시예에 따른 FinFET의 일예를 3차원 뷰로 도시한다. FinFET은 기판(50)(예컨대, 반도체 기판) 상에 핀(52)을 포함한다. 격리 영역(56)이 기판(50) 내에 배치되고, 핀(52)은 이웃하는 격리 영역(56) 사이에서 그 위로 돌출한다. 격리 영역(56)이 기판(50)과 별개인 것으로 기술/도시되지만, 본원에서 이용된 바와 같은 "기판"이라는 용어는 단지, 반도체 기판 또는 격리 영역을 포함하는 반도체 기판을 지칭하기 위해 이용될 수 있다. 추가적으로, 핀(52)이 기판(50)처럼 단일의 연속적인 재료로서 도시되어 있지만, 핀(52) 및/또는 기판(50)은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이와 관련하여, 핀(52)은 이웃하는 격리 영역(56) 사이에서 연장하는 부분을 지칭한다.
게이트 유전체 층(92)이 핀(52)의 측벽을 따라 그리고 핀(52)의 상면 위에 있고, 게이트 전극(94)이 게이트 유전체 층(92) 위에 있다. 소스/드레인 영역(82)이 게이트 유전체 층(92) 및 게이트 전극(94)에 대해 핀(52)의 양측에 배치된다. 도 1은 이후 도면에서 이용되는 참조 단면을 추가로 보여준다. 단면 A-A는 게이트 전극(94)의 종축을 따라 그리고 예컨대 FinFET의 소스/드레인 영역(82) 사이의 전류 흐름 방향에 수직인 방향에 있다. 단면 B-B는 단면 A-A에 수직이고, 핀(52)의 종축을 따라 그리고 예컨대 FinFET의 소스/드레인 영역(82) 사이의 전류 흐름 방향에 있다. 단면 C-C는 단면 A-A와 평행하고, FinFET의 소스/드레인 영역을 통해 연장한다. 후속 도면은 명확성을 위해 이러한 참조 단면을 참조한다.
본원에서 논의되는 일부 실시예는 게이트-라스트 공정(gate-last process)을 이용하여 형성된 FinFET의 맥락에서 논의된다. 다른 실시예에서, 게이트-퍼스트 공정(gate-first process)이 이용될 수 있다. 또한, 일부 실시예는 평면형 FET, 나노구조(예컨대, 나노시트, 나노와이어, 게이트 올-어라운드 등) 전계 효과 트랜지스터(NSFET) 등과 같은 평면 디바이스에 이용되는 양태를 고려한다.
도 2 내지 도 25b는 일부 실시예에 따른 FinFET 제조의 중간 단계의 단면도이다. 도 2 내지 도 7은 다중 핀/FinFET을 제외하고, 도 1에 나타낸 참조 단면 A-A를 도시한다. 도 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a, 17a, 18a, 19a, 20a, 21a, 22a, 23a, 24a 및 25a는 도 1에 나타낸 참조 단면 A-A를 따라 도시되고, 도 8b, 9b, 10b, 11b, 12b, 13b, 14b, 14c, 15b, 16b, 17b, 18b, 19b, 20b, 21b, 22b, 23b, 24b 및 25b는, 다중 핀/FinFET을 제외하고, 도 1에 나타낸 유사한 단면 B-B를 따라 도시된다. 도 10c 및 10d는 다중 핀/FinFET을 제외하고, 도 1에 나타낸 참조 단면 C-C를 따라 도시된다.
도 2에서, 기판(50)을 제공한다. 기판(50)은 (예컨대, p형 또는 n형 도펀트로) 도핑되거나 도핑되지 않을 수 있는 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료로 된 층이다. 상기 절연체 층은 예컨대, 매립 산화물(buried oxide, BOX)층, 실리콘 산화물층 등일 수 있다. 상기 절연체 층은 기판, 통상 실리콘 또는 유리 기판 상에 제공된다. 다층형 또는 구배 기판과 같은 다른 기판도 이용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 그 조합을 포함할 수 있다.
기판(50)은 n형 영역(50N)과 p형 영역(50P)을 갖는다. n형 영역(50N)은 NMOS 트랜지스터, 예컨대 n형 FinFET과 같은 n형 디바이스를 형성하기 위한 것일 수 있다. p형 영역(50P)은 PMOS 트랜지스터, 예컨대, p형 FinFET과 같은 p형 디바이스를 형성하기 위한 것일 수 있다. n형 영역(50N)은 (디바이더(51)에 의해 도시된 바와 같이) p형 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처(예컨대, 다른 활성 디바이스, 도핑 영역, 격리 구조 등)가 n형 영역(50N)과 p형 영역(50P) 사이에 배치될 수 있다.
도 3에서, 핀(52)을 기판(50) 내에 형성한다. 핀(52)은 반도체 스트립이다. 일부 실시예에서, 핀(52)은 기판(50) 내에 트렌치를 에칭함으로써 기판(50) 내에 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE), 또는 그 조합과 같은 임의의 조건에 맞는(acceptable) 에칭 공정일 수 있다. 에칭은 이방성일 수 있다.
상기 핀은 임의의 적절한 방법으로 패터닝될 수 있다. 예컨대, 핀(52)은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자체 정렬 공정(self-aligned process)을 결합하여, 예컨대 단일의 직접 포토리소그래피 공정을 이용하여 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성되도록 할 수 있다. 예컨대, 한 가지 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 이용하여 패터닝된다. 자체 정렬 공정을 이용하여 패터닝된 희생층 옆에 스페이서가 형성된다. 이어서, 상기 희생층은 제거되며, 남아 있는 스페이서는 상기 핀을 패터닝하는데 이용될 수 있다. 일부 실시예에서, 상기 마스크(또는 다른 층)는 핀(52) 상에 남아 있을 수 있다.
도 4에서, 기판(50) 위에 그리고 이웃하는 핀(52) 사이에 절연 재료(54)를 형성한다. 절연 재료(54)는 실리콘 산화물과 같은 산화물, 질화물 또는 그 조합일 수 있으며, HDP-CVD(high density plasma chemical vapor deposition), FCVD(flowable CVD)(예컨대, 원격 플라즈마 시스템에서의 CVD 기반 재료 증착 및 이를 산화물과 같은 다른 재료로 전환시키기 위한 사후 경화), 또는 그 조합에 의해 형성될 수 있다. 임의의 조건에 맞는 공정에 의해 형성된 다른 절연 재료를 이용할 수 있다. 도시된 실시예에서, 절연 재료(54)는 FCVD 공정에 의해 형성된 실리콘 산화물이다. 일단 절연 재료가 형성되면, 어닐링 공정을 수행할 수 있다. 한 가지 실시예에서, 절연 재료(54)는 과잉 절연 재료(54)가 핀(52)을 덮도록 형성된다. 절연 재료(54)가 단일 층으로서 도시되어 있지만, 일부 실시예는 다중 층을 이용할 수 있다. 예컨대, 일부 실시예에서 라이너(도시 생략)가 먼저 기판(50)의 표면 및 핀(52)을 따라 형성될 수 있다. 그 후, 상기한 것과 같은 충전 재료가 라이너 위에 형성될 수 있다.
도 5에서, 핀(52) 위의 과잉 절연 재료(54)를 제거하기 위해 절연 재료(54)에 제거 공정이 적용된다. 일부 실시예에서, CMP(Chemical Mechanical Polishing), 에치백(etch-back) 공정, 그 조합 등과 같은 평탄화 공정이 이용될 수 있다. 평탄화 공정은 핀(52)과 절연 재료(54)의 상면이 평탄화 공정이 완료된 후 동일 높이가 되도록 핀(52)을 노출시킨다. 마스크가 핀(52) 상에 남아 있는 실시예에서, 상기 평탄화 공정은 마스크 또는 핀(52) 및 절연 재료(54)의 상면이 각각 평탄화 공정이 완료된 후 동일 높이가 되도록 마스크를 노출시키거나 마스크를 제거할 수 있다.
도 6에서, 절연 재료(54)는 리세스되어 STI(Shallow Trench Isolation) 영역(56)을 형성한다. 절연 재료(54)는 n형 영역(50N) 및 p형 영역(50P) 내의 핀(52)의 상부 부분이 이웃하는 STI 영역(56) 사이에서 돌출하도록 리세스된다. 또한, STI 영역(56)의 상면은 도시된 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면(예컨대, 디싱(dishing)), 또는 그 조합을 가질 수 있다. STI 영역(56)의 상면은 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. STI 영역(56)은 절연 재료(54)의 재료에 선택적인(예컨대, 핀(52)의 재료보다 더 빠른 속도로 절연 재료(54)의 재료를 에칭하는) 공정과 같은 조건에 맞는 에칭 공정을 이용하여 리세스될 수 있다. 예컨대, 묽은 불화수소(dHF)산을 이용하는 산화물 제거가 이용될 수 있다.
도 2 내지 도 6과 관련하여 설명한 공정은 핀(52)을 형성할 수 있는 방법의 한 예일 뿐이다. 일부 실시예에서, 핀은 에피택셜 성장 공정에 의해 형성될 수 있다. 예컨대, 유전체 층이 기판(50)의 상면 위에 형성될 수 있고, 밑에 놓이는 기판(50)을 노출시키도록 유전체 층을 통해 트렌치가 에칭될 수 있다. 호모에피택셜 구조가 상기 트렌치 내에서 에피택셜 성장될 수 있고, 상기 유전체 층은, 상기 호모에피택셜 구조가 상기 유전체 층으로부터 돌출하여 핀을 형성하도록 리세스될 수 있다. 추가적으로, 일부 실시예에서, 헤테로에피택셜 구조가 핀(52)에 대해 이용될 수 있다. 예컨대, 도 5의 핀(52)은 리세스될 수 있고, 핀(52)과 다른 재료가 리세스된 핀(52) 위에 에피택셜 성장될 수 있다. 이러한 실시예에서, 핀(52)은 리세스된 재료 위에 배치된 상기 에피택셜 성장 재료뿐만 아니라 상기 리세스된 재료를 포함한다. 또 다른 실시예에서, 유전체 층이 기판(50)의 상면 위에 형성될 수 있고, 트렌치가 그 유전체 층을 통해 에칭될 수 있다. 이어서, 헤테로에피택셜 구조가 기판(50)과 상이한 재료를 이용하여 상기 트렌치 내에서 에피택셜 성장될 수 있고, 상기 유전체 층은, 상기 헤테로에피택셜 구조가 상기 유전체 층으로부터 돌출하여 핀(52)을 형성하도록 리세스될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조가 에피택셜 성장되는 일부 실시예에서, 상기 에피택셜 성장된 재료는, 인시츄 및 주입 도핑이 함께 이용될 수도 있지만, 성장 중에 인시츄 도핑될 수 있으며(in situ doped), 이는 이전 및 후속의 주입을 불필요하게 할 수 있다.
또한, p형 영역(50P)(예컨대, PMOS 영역)의 재료와 상이한 n형 영역(50N)(예컨대, NMOS 영역)의 재료를 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀(52)의 상부 부분은 실리콘-게르마늄(SixGe1-x, x는 0 내지 1의 범위에 있을 수 있다), 실리콘 탄화물, 순수 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등으로 형성될 수 있다. 예컨대, III-V족 화합물 반도체를 형성하기 위한 이용가능한 재료는 인듐 비화물, 알루미늄 비화물, 갈륨 비소, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비화물, 인듐 알루미늄 비화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물 등을 포함하지만, 이에 제한되는 것은 아니다.
또한 도 6에서, 핀(52) 및/또는 기판(50) 내에 적절한 웰(도시 생략)이 형성될 수 있다. 일부 실시예에서, n형 영역(50N) 내에 P 웰이 형성되고, p형 영역(50P) 내에 N 웰이 형성될 수 있다. 일부 실시예에서, P 웰 또는 N 웰은 n형 영역(50N)과 p형 영역(50P) 모두에 형성된다.
상이한 웰 유형을 갖는 실시예에서, n형 영역(50N) 및 p형 영역(50P)에 대한 상이한 주입 단계는 포토레지스트 및/또는 다른 마스크(도시 생략)를 이용하여 달성될 수 있다. 예컨대, 포토레지스트가 n형 영역(50N)에서 핀(52) 및 STI 영역(56) 위에 형성될 수 있다. 상기 포토레지스트는 기판(50)의 p형 영역(50P)을 노출시키도록 패터닝된다. 상기 포토레지스트는 스핀-온 기술을 이용하여 형성할 수 있으며, 조건에 맞는 포토리소그래피 기술을 이용하여 패터닝될 수 있다. 일단 상기 포토레지스트가 패터닝되면, p형 영역(50P) 내에 n형 불순물 주입이 수행되고, 상기 포토레지스트는 n형 불순물이 n형 영역(50N) 내로 주입되는 것을 실질적으로 방지하는 마스크 역할을 할 수 있다. n형 불순물은 약 1016 cm-3 및 약 1018 cm-3 사이와 같이, 1018 cm-3 이하의 농도로 상기 영역 내에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후, 상기 포토레지스트는 조건에 맞는 애싱 공정(ashing process)과 같은 방법으로 제거된다.
p형 영역(50P)의 주입에 이어, p형 영역(50P)에서 핀(52) 및 STI 영역(56) 위에 포토레지스트가 형성된다. 상기 포토레지스트는 기판(50)의 n형 영역(50N)을 노출시키도록 패터닝된다. 상기 포토레지스트는 스핀-온 기술을 이용하여 형성할 수 있으며, 조건에 맞는 포토리소그래피 기술을 이용하여 패터닝될 수 있다. 일단 상기 포토레지스트가 패터닝되면, n형 영역(50N) 내에 p형 불순물 주입이 수행될 수 있고, 상기 포토레지스트는 p형 불순물이 p형 영역(50P) 내로 주입되는 것을 실질적으로 방지하는 마스크 역할을 할 수 있다. p형 불순물은 약 1016 cm-3 및 약 1018 cm-3 사이와 같이, 1018 cm-3 이하의 농도로 상기 영역 내에 주입된 붕소, 불화붕소, 인듐 등일 수 있다. 주입 후, 상기 포토레지스트는 조건에 맞는 애싱 공정과 같은 방법으로 제거될 수 있다.
n형 영역(50N) 및 p형 영역(50P)의 주입 후, 주입 손상을 복구하고 주입된 p형 및/또는 n형 불순물을 활성화하기 위해 어닐링이 수행될 수 있다. 일부 실시예에서, 에피택셜 핀의 성장된 재료는, 인시츄 및 주입 도핑이 함께 이용될 수 있지만, 성장 중에 인시츄 도핑될 수 있고, 이는 주입을 불필요하게 할 수 있다.
도 7에서, 더미 유전체 층(60)을 핀(52) 상에 형성한다. 더미 유전체 층(60)은 예컨대, 실리콘 산화물, 실리콘 질화물, 그 조합 등일 수 있고, 조건에 맞는 기술에 따라 퇴적되거나 열 성장될 수 있다. 더미 게이트 층(62)을 더미 유전체 층(60) 위에 형성하고, 마스크 층(64)을 더미 게이트 층(62) 위에 형성한다. 더미 게이트 층(62)은 더미 유전체 층(60) 위에 퇴적될 수 있고, 이어서 CMP와 같은 것에 의해 평탄화될 수 있다. 마스크 층(64)은 더미 게이트 층(62) 위에 퇴적될 수 있다. 더미 게이트 층(62)은 도전성 또는 비도전성 재료일 수 있고, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물 및 금속을 포함하는 군으로부터 선택될 수 있다. 더미 게이트 층(62)은 물리적 증착(PVD), CVD, 스퍼터 증착, 또는 선택된 재료를 퇴적하기 위한 다른 기술에 의해 퇴적될 수 있다. 더미 게이트 층(62)은 격리 영역, 예컨대, STI 영역(56) 및/또는 더미 유전체 층(60)의 에칭으로부터 높은 에칭 선택도를 갖는 다른 재료로 만들어질 수 있다. 마스크 층(64)은 예컨대, 실리콘 질화물, 실리콘 산질화물 등의 하나 이상의 층을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(62) 및 단일 마스크 층(64)이 n형 영역(50N) 및 p형 영역(50P)에 걸쳐 형성된다. 더미 유전체 층(60)은 단지 예시의 목적으로 핀(52)만을 덮는 것으로 도시되어 있다는 점에 유의하여야 한다. 일부 실시예에서, 더미 유전체 층(60)은 더미 유전체 층(60)이 STI 영역(56)을 덮어, STI 영역 위로 그리고 더미 게이트 층(62)과 STI 영역(56) 사이에서 연장하도록 퇴적될 수 있다.
도 8a 내지 도 16b는 실시예 디바이스의 제조에서의 다양한 추가 단계를 도시한다. 도 8a 내지 도 16b는 n형 영역(50N) 및 p형 영역(50P) 중 어느 하나의 영역 내의 피처를 도시한다. 예컨대, 도 8a 내지 도 16b에 도시된 구조는 n형 영역(50N) 및 p형 영역(50P) 모두에 적용될 수 있다. n형 영역(50N) 및 p형 영역(50P)의 구조의 차이(있는 경우)는 각 도면에 동반하는 텍스트로 설명된다.
도 8a 및 8b에서, 마스크 층(64)(도 7 참조)은 마스크(74)를 형성하기 위해, 조건에 맞는 포토리소그래피 및 에칭 기술을 이용하여 패터닝될 수 있다. 이어서, 마스크(74)의 패턴은 더미 게이트 층(62)에 전사될 수 있다. 일부 실시예(도시 생략)에서, 마스크(74)의 패턴은 또한 더미 게이트(72)를 형성하기 위해 조건에 맞는 에칭 기술에 의해 더미 유전체 층(60)에 전사될 수 있다. 더미 게이트(72)는 핀(52)의 각 채널 영역(58)을 덮는다. 마스크(74)의 패턴은 더미 게이트(72) 각각을 인접한 더미 게이트로부터 물리적으로 분리하는데 이용될 수 있다. 더미 게이트(72)는 또한 각각의 에피택셜 핀(52)의 길이 방향에 실질적으로 수직한 길이 방향을 가질 수 있다.
또한, 도 8a 및 8b에서, 더미 게이트(72), 마스크(74), 및/또는 핀(52)의 노출된 표면 상에 게이트 시일 스페이서(80)를 형성할 수 있다. 열 산화 또는 이방성 에칭이 후속하는 퇴적이 게이트 시일 스페이서(80)를 형성할 수 있다. 게이트 시일 스페이서(80)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다.
게이트 시일 스페이서(80)의 형성 후에, 저농도로 도핑된 소스/드레인(LDD) 영역(명시적으로 도시되지 않음)에 대한 주입이 수행될 수 있다. 상이한 디바이스 유형의 실시예에서, 도 6에서 상기한 주입과 유사하게, 포토레지스트와 같은 마스크가 p형 영역(50P)을 노출시키면서 n형 영역(50N) 위에 형성될 수 있고, 적절한 유형(예컨대, p형) 불순물이 p형 영역(50P) 내의 노출된 핀(52)에 주입될 수 있다. 이어서, 상기 마스크는 제거될 수 있다. 이어서, 포토레지스트와 같은 마스크가 n형 영역(50N)을 노출시키면서 p형 영역(50P) 위에 형성될 수 있고, 적절한 유형의 불순물(예컨대, n형)이 n형 영역(50N) 내의 노출된 핀(52)에 주입될 수 있다. 이어서, 상기 마스크는 제거될 수 있다. 상기 n형 불순물은 앞서 논의한 임의의 n형 불순물일 수 있고, 상기 p형 불순물은 앞서 논의한 임의의 p형 불순물일 수 있다. 저농도로 도핑된 소스/드레인 영역은 약 1015 cm-3 내지 약 1019 cm-3의 불순물 농도를 가질 수 있다. 주입 손상을 복구하고 주입된 불순물을 활성화하기 위해 어닐링이 이용될 수 있다.
도 9a 및 도 9b에서, 더미 게이트(72) 및 마스크(74)의 측벽을 따라 게이트 시일 스페이서(80) 상에 게이트 스페이서(86)를 형성한다. 게이트 스페이서(86)는 절연 재료를 컨포멀하게(conformally) 퇴적하고 이어서 절연 재료를 이방성 에칭하여 형성할 수 있다. 게이트 스페이서(86)의 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 그 조합 등일 수 있다.
상기 개시는 전체적으로 스페이서 및 LDD 영역을 형성하는 공정을 기술한다는 점에 유의하여야 한다. 다른 공정 및 시퀀스가 이용될 수 있다. 예컨대, 더 적거나 추가의 스페이서가 이용될 수 있고, 상이한 시퀀스의 단계가 이용될 수 있고(예컨대, 게이트 시일 스페이서(80)는 게이트 스페이서(86)를 형성하기 전에 에칭되지 않아 "L-형" 게이트 시일 스페이서를 생성할 수 있다), 스페이서는 형성되고 제거될 수 있으며, 기타 등등이다. 또한, 상기 n형 및 p형 디바이스는 상이한 구조 및 단계를 이용하여 형성될 수 있다. 예컨대, n형 디바이스를 위한 LDD 영역은 게이트 시일 스페이서(80)를 형성하기 전에 형성될 수 있고, 반면에 p형 디바이스를 위한 LDD 영역은 게이트 시일 스페이서(80)를 형성한 후에 형성될 수 있다.
도 10a 및 10b에서, 에피택셜 소스/드레인 영역(82)을 핀(52) 내에 형성한다. 에피택셜 소스/드레인 영역(82)은, 각각의 더미 게이트(72)가 에피택셜 소스/드레인 영역(82)의 각각의 이웃 쌍 사이에 배치되도록 핀(52) 내에 형성된다. 일부 실시예에서, 에피택셜 소스/드레인 영역(82)은 핀(52) 내로 연장될 수 있고 또한 핀(52)을 관통할 수 있다. 일부 실시예에서, 게이트 스페이서(86)는, 에피택셜 소스/드레인 영역(82)이 결과적으로 얻어지는 FinFET의 후속하여 형성된 게이트를 쇼트시키지 않도록, 적절한 횡방향 거리만큼 더미 게이트(72)로부터 에피택셜 소스/드레인 영역(82)을 분리하는 데에 이용된다. 에피택셜 소스/드레인 영역(82)의 재료는 각 채널 영역(58) 내에 스트레스를 가하여, 성능을 향상시키기 위해 선택될 수 있다.
n형 영역(50N) 내의 에피택셜 소스/드레인 영역(82)은, p형 영역(50P)을 마스킹하고 n형 영역(50N) 내의 핀(52)의 소스/드레인 영역을 에칭하여 핀(52) 내에 리세스를 형성함으로써 형성될 수 있다. 이어서, n형 영역(50N) 내의 에피택셜 소스/드레인 영역(82)은 상기 리세스 내에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(82)은 n형 FinFET에 적절한 것과 같은 임의의 조건에 맞는 재료를 포함할 수 있다. 예컨대, 핀(52)이 실리콘인 경우, n형 영역(50N) 내의 에피택셜 소스/드레인 영역(82)은 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같이, 채널 영역(58) 내에서 인장 변형을 가하는 재료를 포함할 수 있다. n형 영역(50N) 내의 에피택셜 소스/드레인 영역(82)은 핀(52)의 각 표면으로부터 융기된 표면을 가질 수 있고, 패싯(facet)을 가질 수 있다.
p형 영역(50P) 내의 에피택셜 소스/드레인 영역(82)은, n형 영역(50N)을 마스킹하고, p형 영역(50P) 내의 핀(52)의 소스/드레인 영역을 에칭하여 핀(52) 내에 리세스를 형성함으로써 형성될 수 있다. 이어서, p형 영역(50P) 내의 에피택셜 소스/드레인 영역(82)은 상기 리세스 내에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(82)은 p형 FinFET에 적절한 것과 같은 임의의 조건에 맞는 재료를 포함할 수 있다. 예컨대, 핀(52)이 실리콘인 경우, p형 영역(50P) 내의 에피택셜 소스/드레인 영역(82)은 실리콘-게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등과 같이, 채널 영역(58) 내에서 압축 변형을 가하는 재료를 포함할 수 있다. p형 영역(50P) 내의 에피택셜 소스/드레인 영역(82)은 핀(52)의 각 표면으로부터 융기된 표면을 가질 수 있고, 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(82) 및/또는 핀(52)은, 저농도 도핑된 소스/드레인 영역을 형성하기 위한 상기 공정과 유사하게, 소스/드레인 영역을 형성하기 위해 도펀트로 주입된 후 어닐링될 수 있다. 소스/드레인 영역은 약 1019 cm-3 및 약 1021　cm-3 사이의 불순물 농도를 가질 수 있다. 소스/드레인 영역을 위한 n형 및/또는 p형 불순물은 상기한 임의의 불순물일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(82)은 성장 중에 인시츄 도핑될 수 있다.
n형 영역(50N) 및 p형 영역(50P) 내에 에피택셜 소스/드레인 영역(82)을 형성하기 위해 이용된 에피택시 공정의 결과로서, 에피택셜 소스/드레인 영역의 상면은 핀(52)의 측벽을 넘어 횡으로 외측으로 확장하는 패싯을 구비한다. 일부 실시예에서, 이들 패싯은, 도 10c에 도시한 바와 같이, 동일한 FinFET의 인접한 소스/드레인 영역(82)을 병합시킨다. 다른 실시예에서, 인접한 소스/드레인 영역(82)은 도 10d에 도시된 바와 같이 에피택시 공정이 완료된 후에 분리된 채 남아 있다. 도 10c 및 도 10d에 도시한 실시예에서, 게이트 스페이서(86)가 STI 영역(56) 위로 연장하는 핀(52)의 측벽의 일부를 덮도록 형성되어 에피택셜 성장을 차단한다. 일부 다른 실시예에서, 게이트 스페이서(86)를 형성하는 데 이용되는 스페이서 에칭은 에피택셜 성장된 영역이 STI 영역(56)의 표면으로 연장될 수 있게 상기 스페이서 재료를 제거하도록 조정될 수 있다.
도 11a 및 11b에서, 제1 층간 유전체(ILD)(88)를 도 10a 및 10b에 도시한 구조 위에 퇴적한다. 제1 ILD(88)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD), 또는 FCVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 유전체 재료는 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 임의의 조건에 맞는 공정에 의해 형성된 기타 절연 재료를 이용할 수 있다. 일부 실시예에서, 접촉 에칭 정지 층(CESL)(87)이 제1 ILD(88)와 에피택셜 소스/드레인 영역(82), 마스크(74), 및 게이트 스페이서(86) 사이에 배치된다. CESL(87)은 위에 놓인 제1 ILD(88)의 재료보다 낮은 에칭율을 가질 수 있는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 12a 및 도 12b에서, 더미 게이트(72) 또는 마스크(74)의 상면과 제1 ILD(88)의 상면을 동일 높이로 하기 위해, CMP와 같은 평탄화 공정을 수행할 수 있다. 평탄화 공정은 또한 더미 게이트(72) 상의 마스크(74), 및 마스크(74)의 측벽을 따라 게이트 시일 스페이서(80) 및 게이트 스페이서(86)의 일부를 제거할 수 있다. 평탄화 공정 후, 더미 게이트(72), 게이트 시일 스페이서(80), 게이트 스페이서(86), 및 제1 ILD(88)의 상면은 동일 높이로 된다. 따라서, 더미 게이트(72)의 상면이 제1 ILD(88)를 통해 노출된다. 일부 실시예에서, 마스크(74)는 남아 있을 수 있으며, 이 경우 상기 평탄화 공정은 제1 ILD(88)의 상면을 마스크(74)의 상면과 동일 높이로 한다.
도 13a 및 13b에서, 더미 게이트(72) 및, 존재한다면 마스크(74)가 에칭 단계에서 제거되어 리세스(90)가 형성된다. 리세스(90) 내의 더미 유전체 층(60)의 부분도 제거될 수 있다. 일부 실시예에서, 더미 게이트(72)만이 제거되고 더미 유전체 층(60)은 남아 리세스(90)에 의해 노출된다. 일부 실시예에서, 더미 유전체 층(60)은 다이의 제1 영역(예컨대, 코어 로직 영역) 내의 리세스(90)로부터 제거되고 다이의 제2 영역(예컨대, 입력/출력 영역) 내의 리세스(90) 내에 남아있다. 일부 실시예에서, 더미 게이트(72)는 이방성 건식 에칭 공정에 의해 제거된다. 예컨대, 상기 에칭 공정은 제1 ILD(88) 또는 게이트 스페이서(86)의 에칭이 거의 또는 전혀 없이 더미 게이트(72)를 선택적으로 에칭하는 반응 가스(들)를 이용하는 건식 에칭 공정을 포함할 수 있다. 각 리세스(90)는 각 핀(52)의 채널 영역(58)을 노출시키고 및/또는 그 위에 놓인다. 각 채널 영역(58)은 에피택셜 소스/드레인 영역(82)의 이웃 쌍 사이에 배치된다. 제거 중에, 더미 유전체 층(60)은 더미 게이트(72)가 에칭되는 경우 에칭 정지 층으로서 이용될 수 있다. 더미 게이트(72)의 제거 후에, 더미 유전체 층(60)이 선택적으로 제거될 수 있다.
도 14a 및 도 14b에서, 게이트 유전체 층(92) 및 게이트 전극(94)이 대체 게이트용으로 형성된다. 도 14c는 도 14b의 영역(89)의 상세도이다. 게이트 유전체 층(92)은 핀(52)의 상면 및 측벽 및 게이트 시일 스페이서(80)/게이트 스페이서(86)의 측벽 상에서와 같이, 리세스(90) 내에 퇴적된 하나 이상의 층이다. 게이트 유전체 층(92)은 또한 제1 ILD(88)의 상면에 형성될 수 있다. 일부 실시예에서, 게이트 유전체 층(92)은 실리콘 산화물, 실리콘 질화물, 금속 산화물, 금속 실리케이트 등의 하나 이상의 층과 같은 하나 이상의 유전체 층을 포함한다. 예컨대, 일부 실시예에서, 게이트 유전체 층(92)은 열적 또는 화학적 산화에 의해 형성된 실리콘 산화물의 계면층, 그리고 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납 및 그 조합의 금속 산화물 또는 금속 실리케이트와 같은 위에 놓이는 하이-k 유전체 재료를 포함한다. 게이트 유전체 층(92)은 약 7.0보다 큰 k 값을 갖는 유전체 층을 포함할 수 있다. 게이트 유전체 층(92)의 형성 방법은 MBD(Molecular-Beam Deposition), ALD, PECVD 등을 포함할 수 있다. 더미 게이트 유전체(60)의 일부가 리세스(90) 내에 남아 있는 실시예에서, 게이트 유전체 층(92)은 더미 게이트 유전체(60)의 재료(예컨대, SiO2)를 포함한다.
게이트 전극(94)은 게이트 유전체 층(92) 위에 각각 퇴적되고, 리세스(90)의 나머지 부분을 채운다. 게이트 전극(94)은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 그 조합, 또는 이들의 다층과 같은 금속 함유 재료를 포함할 수 있다. 예컨대, 단일 층 게이트 전극(94)이 도 14b에 도시되어 있지만, 게이트 전극(94)은 도 14c에 도시된 바와 같이 임의의 수의 라이너 층(94A), 임의의 수의 일 함수 튜닝 층(94B), 및 필러 재료(94C)를 포함할 수 있다. 리세스(90)를 채운 후, CMP와 같은 평탄화 공정을 수행하여 게이트 유전체 층(92)의 과잉 부분-ILD(88)의 상면 위에 있다- 및 게이트 전극(94)의 재료를 제거할 수 있다. 따라서, 게이트 전극(94) 및 게이트 유전체 층(92)의 재료의 나머지 부분은 결과적으로 얻어지는 FinFET의 대체 게이트(replacement gate)를 형성한다. 게이트 전극(94) 및 게이트 유전체 층(92)은 "게이트 스택"이라 총칭될 수 있다. 게이트 및 게이트 스택은 핀(52)의 채널 영역(58)의 측벽을 따라 연장할 수 있다.
n형 영역(50N) 및 p형 영역(50P) 내의 게이트 유전체 층(92)의 형성은 각 영역 내의 게이트 유전체 층(92)이 동일한 재료로 형성되도록 동시에 일어날 수 있고, 게이트 전극(94)의 형성은 각 영역 내의 게이트 전극(94)이 동일한 재료로 형성되도록 동시에 일어날 수 있다. 일부 실시예에서, 각 영역 내의 게이트 유전체 층(92)은 별개의 공정에 의해 형성되어, 게이트 유전체 층(92)이 상이한 재료일 수 있고, 및/또는 각 영역 내의 게이트 전극(94)은 별개의 공정에 의해 형성되어, 게이트 전극(94)은 상이한 재료일 수 있다. 별개의 공정을 이용하는 경우, 다양한 마스킹 단계를 이용하여 적절한 영역을 마스킹하고 노출시킬 수 있다.
일부 실시예에서, 게이트 마스크(명시적으로 도시되지 않음)가 (게이트 유전체 층(92) 및 대응하는 게이트 전극(94)을 포함하는) 게이트 스택 위에 형성되고, 상기 게이트 마스크는 게이트 스페이서(86)의 대향 부분 사이에 배치될 수 있다. 일부 실시예에서, 상기 게이트 마스크를 형성하는 단계는, 게이트 스택 바로 위에 그리고 게이트 스페이서(86)의 대향 부분 사이에 리세스가 형성되도록 게이트 스택을 리세싱하는 단계를 포함한다. 이어서, 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크가 리세스 내에 채워질 수 있고, 이어서 제1 ILD(88) 위로 연장하는 유전체 재료의 과잉 부분을 제거하기 위한 평탄화 공정이 뒤따를 수 있다.
도 15a 및 15b에서, 제2 ILD(102)가 제1 ILD(88) 위에 퇴적된다. 일부 실시예에서, 제2 ILD(102)는 유동성 CVD 방법에 의해 형성된 유동성 막(flowable film)이다. 일부 실시예에서, 제2 ILD(102)는 제1 ILD(88)와 유사한 재료일 수 있고, 유사한 방식으로 형성될 수 있다. 예컨대, 제2 ILD(102)는 산화물, PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성될 수 있고, CVD 또는 PECVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 일부 실시예에서, 선택적인 에칭 정지 층(100)이 제2 ILD(102)를 퇴적하기 전에 형성된다. 에칭 정지 층(100)은 위에 놓이는 제2 ILD(102)의 재료보다 낮은 에칭율을 가질 수 있는 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 16a 내지 도 20b는 일부 실시예에 따른 도전성 피처(108)(도 20b 참조)의 형성을 도시한다. 도전성 피처(108)는 각각의 에피택셜 소스/드레인 영역(82)에의 전기적 접속을 제공하고, 일부 경우에 있어서, "소스/드레인 접촉 플러그" 등으로 간주될 수 있다. 일부 실시예에서, 도전성 피처(108)는 제1 도전성 재료(104)(도 17a 및 도 17b 참조) 위에 제2 도전성 재료(106)(도 18a 및 도 18b 참조)를 퇴적함으로써 형성된다. 이러한 방식으로, 제1 도전성 재료(104)는 제2 도전성 재료(106)의 내부 층을 적어도 부분적으로 둘러싸는 외부 층일 수 있다. 일부 경우에 있어서, 제1 도전성 재료(104)는 제2 도전성 재료(106)의 접착을 개선하는 라이너 층으로서 작용한다. 이러한 방식으로, 제2 도전성 재료(106)는 일부 경우에 있어서, "필러 층"으로 간주될 수 있다. 일부 실시예에서, 제2 도전성 재료(106)를 퇴적한 후, 제1 도전성 재료(104)와 제2 도전성 재료(106) 사이에 상호혼합 계면(intermixing interface)(105)을 형성하여, 도전성 피처(108)의 저항을 감소시킬 수 있는 열 공정(107)(도 19a 및 도 19b 참조)이 수행된다.
도 16a 및 도 16b는 일부 실시예에 따라 개구부(103)를 형성하기 위한 제2 ILD(102), 에칭 정지 층(100), 제1 ILD(88), 및 CESL(87)의 패터닝 공정을 도시한다. 개구부(103)는 소스/드레인 영역(82)의 표면을 노출시킬 수 있다. 패터닝은 조건에 맞는 포토리소그래피 및 에칭 기술을 이용하여 수행될 수 있다. 예컨대, 포토레지스트가 제2 ILD(102) 위에 형성되어 패터닝될 수 있다. 상기 포토레지스트는 예컨대 스핀-온 기술을 이용하여 형성될 수 있고, 조건에 맞는 포토리소그래피 기술을 이용하여 패터닝될 수 있다. 상기 패터닝된 포토레지스트를 에칭 마스크로 이용하여 하나 이상의 적절한 에칭 공정을 수행하여, 개구부(103)를 형성할 수 있다. 상기 하나 이상의 에칭 공정은 습식 및/또는 건식 에칭 공정을 포함할 수 있다. 일부 실시예에서, 상기 하나 이상의 에칭 공정은 CF4, CHF3, CH2F2, C4F6, C4F8, Ar, O2, N2, H2 등 또는 그 조합과 같은 에천트를 이용하여 수행될 수 있다. 도 16a 및 도 16b는 실질적으로 수직 측벽을 갖는 것으로서 개구부(103)를 도시하지만, 다른 실시예에서, 개구부(103)는 경사진 측벽, 만곡된 측벽, 또는 다른 측벽 프로파일을 가질 수 있다.
도 17a 및 도 17b를 참조하면, 일부 실시예에 따라 제1 도전성 재료(104)를 개구부(103) 내에 퇴적한다. 일부 실시예에서, 개구부(103)를 제1 도전성 재료(104)로 채우기 전에, 세정 공정이 수행될 수 있다. 일부 실시예에서, 세정 공정은 H2, BCl3, NF3, HF, HCl, SiCl4, Cl2, SF6, CF4, CHxFy, He, Ar 또는 그 조합을 포함하는 공정 가스를 이용하는 플라즈마 세정 공정일 수 있다. 다른 세정 공정이 가능하다.
일부 실시예에서, 제1 도전성 재료(104)는 Ru, Ir, Ni, Os, Rh, Al, Mo, W, Co, Cu, Ag, 그 조합 등과 같은 하나 이상의 금속 재료를 포함할 수 있다. 제1 도전성 재료(104)는 CVD, PVD, ALD, 전기화학적 도금 공정, 무전해 도금 공정, 그 조합 등과 같은 적절한 기술을 이용하여 퇴적될 수 있다. 다른 재료 또는 퇴적 기술이 가능하다. 일부 실시예에서, 제1 도전성 재료(104)는 소스/드레인 영역(82)의 노출된 표면 상과 같은, 개구부(103)의 측벽면 및 바닥면 상에 층으로서 컨포멀하게 퇴적된다. 제1 도전성 재료(104)는 또한 제2 ILD(102) 위에 퇴적될 수 있다. 일부 실시예에서, 제1 도전성 재료(104)는 개구부(103)의 측벽면 및 바닥면의 연속적인 커버(continuous coverage)를 가능하게 하기에 충분히 두꺼운 두께로 퇴적된다. 일부 실시예에서, 제1 도전성 재료(104)는 시임 또는 공극을 형성하지 않으면서 그 위에 제2 도전성 재료(106)의 퇴적을 가능하게 하기에 충분히 얇은 두께로 퇴적된다. 예컨대, 일부 실시예에서, 제1 도전성 재료(104)는 약 5
Figure pat00001
내지 약 100
Figure pat00002
범위의 두께로 퇴적될 수 있지만, 다른 두께도 가능하다. 일부 경우에 있어서, 개구부(103) 내의 제1 도전성 재료(104)의 상이한 영역은 상이한 두께를 가질 수 있다.
일부 경우에 있어서, 도전성 피처의 하나 이상의 치수(예컨대, 크기)가 금속 재료의 전자 평균 자유 경로와 거의 같거나 더 작다면, 금속 재료로부터 형성된 도전성 피처는 증가된 저항을 가질 수 있다. 예컨대, 일부 경우에 있어서, 금속 재료의 박막(예컨대, 약 10nm 이하의 두께를 가지지만 다른 두께도 가능)은 벌크의 금속 재료보다 더 큰 저항율을 가질 수 있다. 작은 피처 크기 또는 박막에 대한 이러한 저항율의 증가는 예컨대 전자 산란 효과로 인한 것일 수 있다. 따라서, 일부 경우에 있어서, 비교적 작은 전자 평균 자유 경로를 갖는 금속 재료를 이용하면 몇몇 비교적 작은 도전성 피처의 저항을 줄일 수 있다. 따라서, 일부 실시예에서, 제1 도전성 재료(104)는 비교적 작은 전자 평균 자유 경로를 갖는 금속 재료를 포함할 수 있다. 예컨대, 일부 실시예에서, 제1 도전성 재료(104)의 금속 재료는 W, Co, Cu, Ag 등과 같은 다른 금속의 전자 평균 자유 경로보다 작은 전자 평균 자유 경로를 갖는 Rh, Ir, Ru, Ni, Os, Mo 등과 같은 금속을 포함할 수 있다. 예컨대, 일부 실시예에서, 다른 금속 재료가 다른 실시예에서 이용될 수 있지만, 제1 도전성 재료(104)의 금속 재료는 Ru이다. 이러한 방식으로, 제1 도전성 재료(104)의 금속 재료의 선택은 후속적으로 형성된 도전성 피처(108)의 저항을 감소시킬 수 있다(도 20b 참조).
제1 도전성 재료(104)가 Ru를 포함하는 일부 실시예에서, 제1 도전성 재료(104)는 CVD, PECVD, ALD 등을 이용하여 퇴적될 수 있다. 일부 실시예에서, 퇴적 공정은 Ru(CO)5, Ru3(CO)12, RuCl3, Ru(od)3, Bis(cyclopentadienyl)ruthenium(II), Ru(CO)3C6H8, Ru(CO)2(tmhd)2, Ru(EtCp)2, Ru(CO)2(acac)2, Ru(C6H6)(C6H8), Ru(DMBD)(CO)3, 아미다메이트계(amidamate-based) 또는 헥사디엔계(hexadiene-based) Ru 전구체, 또는 그 조합과 같은 적절한 전구체 가스를 이용하여 수행될 수 있다. 일부 실시예에서, 상기 전구체 가스는 약 10sccm 내지 약 100sccm 범위의 유량을 가질 수 있다. 일부 실시예에서, 상기 전구체 가스에 추가하여, 캐리어 가스 및/또는 추가 공정 가스가 퇴적 중에 이용될 수 있다. 상기 캐리어 가스는N2, Ar, CO, O2, 그 혼합물 등을 포함할 수 있다. 상기 캐리어 가스는 약 50sccm 내지 약 500sccm 범위의 유량을 가질 수 있다. 상기 추가 공정 가스는 H2, O2, NH3, 그 혼합물 등을 포함할 수 있다. 상기 추가 공정 가스는 약 100sccm 내지 약 1000sccm 범위의 유량을 가질 수 있다. 일부 실시예에서, 상기 퇴적 공정은 약 75℃ 내지 약 300℃ 범위의 공정 온도에서 수행될 수 있다. 일부 실시예에서, 상기 퇴적 공정은 약 0.1mTorr 내지 약 10mTorr 범위의 공정 압력에서 수행될 수 있다. 다른 퇴적 기술 또는 파라미터가 가능하다.
제1 도전성 재료(104)가 Os를 포함하는 일부 실시예에서, 제1 도전성 재료(104)는 Os3(CO)12 등과 같은 적절한 전구체 가스를 이용하여 CVD, PECVD, ALD 등에 의해 퇴적될 수 있다. 제1 도전성 재료(104)가 Rh를 포함하는 일부 실시예에서, 제1 도전성 재료(104)는 Rh6(CO)16 등과 같은 적절한 전구체 가스를 이용하여 CVD, PECVD, ALD 등에 의해 퇴적될 수 있다. 제1 도전성 재료(104)가 Mo를 포함하는 일부 실시예에서, 제1 도전성 재료(104)는 MoF6, Mo(CO)6, MoCl5, MoOxCly 등과 같은 적절한 전구체 가스를 이용하여 CVD, PECVD, ALD 등에 의해 퇴적될 수 있다. 다른 재료 및 전구체 가스가 가능하다.
도 18a 및 도 18b에서, 일부 실시예에 따라, 제2 도전성 재료(106)를 제1 도전성 재료(104) 위에 퇴적한다. 일부 실시예에서, 제2 도전성 재료(106)는 제1 도전성 재료(104) 상에 퇴적되고 개구부(103)를 채운다. 제1 도전성 재료(104)는 또한 제2 ILD(102) 위에 퇴적될 수 있다. 일부 실시예에서, 제2 도전성 재료(106)는 Ru, Ir, Ni, Os, Rh, Al, Mo, W, Co, Cu, Ag, 그 조합 등과 같은 하나 이상의 금속 재료를 포함할 수 있다. 일부 실시예에서, 제2 도전성 재료(106)는 제1 도전성 재료(104)와 상이한 재료이다. 일부 실시예에서, 제2 도전성 재료(106)는 제1 도전성 재료(104)보다 시임 병합이 덜 일어나는 재료일 수 있다. 개구부(103)를 시임 병합이 덜 일어나는 제2 도전성 재료(106)로 채움으로써, 스트레스 또는 굽힘과 같은, 시임 병합으로 인한 영향이 감소될 수 있다. 예로서, 일부 실시예에서, 제2 도전성 재료(106)는 시임 병합이 상대적으로 덜 일어날 수 있는 Co일 수 있고, 제1 도전성 재료(104)는 시임 병합이 상대적으로 더 잘 일어날 수 있는 Ru일 수 있다. 이것은 예시이고, 다른 실시예에서 다른 재료 또는 재료의 조합이 이용될 수 있다.
일부 경우에 있어서, 제1 도전성 재료(104)의 존재는 개구부(103) 내에서 제2 도전성 재료(106)의 더 나은 접착을 가능하게 한다. 일부 실시예에서, 제2 도전성 재료(106)는 제1 도전성 재료(104)보다 더 큰 전자 평균 자유 경로 또는 더 큰 저항율을 가질 수 있다. 일부 실시예에서, 제2 도전성 재료(106)는 이하에서 더 상세히 설명하는, 제1 도전성 재료(104)보다 더 작은 열팽창 계수(CTE)를 가질 수 있다. 일부 실시예에서, 제2 도전성 재료(106)는 이하에서 더 상세히 설명하는, 제1 도전성 재료(104)와 균질한 혼합물을 형성할 수 있는 재료이다.
제2 도전성 재료(106)는 CVD, PVD, ALD, 전기화학적 도금 공정, 무전해 도금 공정, 그 조합 등과 같은 적절한 기술을 이용하여 퇴적될 수 있다. 다른 재료 또는 퇴적 기술이 가능하다. 일부 실시예에서, 제1 도전성 재료(104)는 시임 또는 공극을 형성하지 않으면서 개구부(103)를 채우기에 충분히 두꺼운 두께로 퇴적된다. 예컨대, 일부 실시예에서, 제2 도전성 재료(106)는 약 5Å 내지 약 3000Å 범위의 두께로 퇴적될 수 있지만, 다른 두께도 가능하다. 일부 실시예에서, 제1 도전성 재료(104)의 두께 대 제2 도전성 재료(106)의 두께의 비는 약 1:1.5 내지 약 1:9의 범위일 수 있지만, 다른 비도 가능하다.
일부 실시예에서, 제2 도전성 재료(106)는 제1 도전성 재료(104)보다 더 작은 열팽창 계수(CTE)를 갖는 재료일 수 있다. 일부 경우에 있어서, 상대적으로 높은 CTE를 가진 재료가 어닐링 단계 또는 기타 처리 단계 동안에서와 같이, 더 높은 온도에서의 후속 처리 중에 스트레스나 굽힘(예컨대, "열 좌굴(thermal buckling)")을 유발할 수 있다. 일부 경우에 있어서, 상대적으로 높은 CTE를 갖는 도전성 재료의 도전성 피처를 형성하면 열팽창으로 인한 스트레스, 굽힘 및 공정 결함으로 이어질 수 있다. 따라서, 상대적으로 더 큰 CTE를 갖는 제1 도전성 재료(104) 및 상대적으로 더 작은 CTE를 갖는 제2 도전성 재료(106) 모두를 이용하여 도전성 피처를 형성함으로써, 열팽창으로 인한 스트레스 또는 굽힘이 감소될 수 있고, 이는 수율, 디바이스 신뢰성, 또는 디바이스 성능을 증대시킬 수 있다. 예로서, 일부 실시예에서, 제1 도전성 재료(104)는 상대적으로 더 큰 CTE를 갖는 Ru일 수 있고, 제2 도전성 재료(106)는 상대적으로 더 작은 CTE를 갖는 Co일 수 있다. 이것은 예시이고, 다른 실시예에서 다른 재료 또는 재료의 조합이 이용될 수 있다.
제2 도전성 재료(106)가 Co를 포함하는 일부 실시예에서, 제2 도전성 재료(106)는 Co4(CO)12, Co2(CO)8, 등과 같은 적절한 전구체 가스를 이용하여 CVD, PECVD, ALD 등에 의해 퇴적될 수 있다. 제2 도전성 재료(106)가 W를 포함하는 일부 실시예에서, 제2 도전성 재료(106)는 W(CO)6, W(F)6 등과 같은 적절한 전구체 가스를 이용하여 CVD, PECVD, ALD 등에 의해 퇴적될 수 있다. 다른 재료 및 전구체 가스가 가능하다.
도 19a 및 도 19b에서, 일부 실시예에 따라 제1 도전성 재료(104) 및 제2 도전성 재료(106)에 대해 열 공정(107)을 수행한다. 열 공정(107)은 제1 도전성 재료(104) 및/또는 제2 도전성 재료(106)의 상호확산을 용이하게 하고, 이는 일부 실시예에서, 제1 도전성 재료(104)와 제2 도전성 재료(106) 사이에 상호혼합 계면(105)을 생성할 수 있다. 상호혼합 계면(105)은 제1 도전성 재료(104) 및 제2 도전성 재료(106) 모두가 존재하는(예컨대, 0이 아닌 농도를 갖는) 영역을 포함한다. 예로서, 열 공정(107)을 수행하면 제1 도전성 재료(104)와 제2 도전성 재료(106) 사이의 (예컨대, 도 18a 및 도 18b에 도시된 바와 같이) 급격한(예컨대, 계단형) 농도 프로파일이 제1 도전성 재료(104)와 제2 도전성 재료(106) 사이의 (예컨대, 도 19a 및 도 19b에서 상호혼합 계면(105)에 의해 도시한 것과 같이) 더 완만한(예컨대, 구배형) 프로파일이 되도록 할 수 있다. 일부 실시예에서, 상호혼합 계면(105)은 제1 도전성 재료(104)의 영역 및/또는 제2 도전성 재료(106)의 영역에 의해 경계가 정해진다. 일부 실시예에서, 열 공정(107) 중에, 제1 도전성 재료(104)는 약 0.1Å 내지 약 10Å 범위의 거리만큼 제2 도전성 재료(106) 내로 확산될 수 있다. 일부 실시예에서, 열 공정(107) 중에, 제2 도전성 재료(106)는 약 0.1Å 내지 약 10Å 범위의 거리만큼 제1 도전성 재료(104) 내로 확산될 수 있다. 이러한 방식으로, 일부 실시예에서, 상호혼합 계면(105)은 약 0.1Å 내지 약 10Å 범위의 폭을 가질 수 있다. 상호혼합 계면(105)의 다른 확산 거리 또는 폭이 가능하다.
일부 실시예에서, 제1 도전성 재료(104) 및 제2 도전성 재료(106)는 균질한 혼합물을 형성할 수 있는 상이한 재료일 수 있다. 일부 실시예에서, 제1 도전성 재료(104) 및 제2 도전성 재료(106)는 디바이스의 동작 압력 및/또는 동작 온도 하에서 임의의 비율의 균질한 혼합물을 형성할 수 있다. 예컨대, Ru와 Co는 대기압에서 임의의 비율의 균질한 혼합물을 형성할 수 있지만, 다른 재료도 가능하다. 다른 실시예에서, 제1 도전성 재료(104) 및 제2 도전성 재료(106)는 비율 범위 및/또는 온도 또는 압력 범위 내에서 균질한 혼합물을 형성할 수 있다. 일부 경우에 있어서, 제1 도전성 재료(104)와 제2 도전성 재료(106)의 균질한 혼합물은 제1 도전성 재료(104)와 제2 도전성 재료(106) 사이에, 구배 농도 프로파일을 갖는 것과 같이, 더 완만한(예컨대, 덜 급격한) 농도 프로파일을 갖는 상호혼합 계면(105)을 형성할 수 있다. 일부 경우에 있어서, 이러한 방식으로 구배 농도 프로파일을 갖는 균질한 상호혼합 계면(105)을 형성하는 것은 제1 도전성 재료(104)와 제2 도전성 재료(106) 사이에서 흐르는 전자의 계면 산란(interfacial scattering)을 감소시킬 수 있다. 예컨대, 구배 농도 프로파일을 갖는 균질한 상호혼합 계면(105)은 급격한 농도 프로파일을 갖는 계면보다 훨씬 더 작은 크기의 전자 산란을 가질 수 있다. 이러한 방식으로 전자 산란을 감소시킴으로써, 제1 도전성 재료(104) 및 제2 도전성 재료(106) 모두로 형성된 도전성 피처의 저항은 본원에 설명한 바와 같은 열 공정(107)을 수행함으로써 감소될 수 있다. 이것은 저항을 현저히 증가시키지 않으면서 여러 도전성 재료로 도전성 피처를 형성할 수 있게 해준다.
일부 실시예에서, 열 공정(107)은 예컨대 급속 열 어닐링(RTA) 공정 등과 같은 어닐링 공정일 수 있다. 열 공정(107)은 일부 실시예에서 약 100℃ 내지 약 1000℃ 범위의 온도에서 수행될 수 있다. 열 공정(107)은 일부 실시예에서 약 1초 내지 약 300초 범위의 지속시간 동안 수행될 수 있다. 일부 실시예에서, 열 공정(107)은 N2, He, Ar, H2, 형성 가스(예컨대, N2 중에 5 vol%의 H2), 그 혼합물 등을 포함하는 가스 분위기에서 수행될 수 있다. 열 공정(107)을 위한 다른 온도, 지속 시간, 또는 다른 공정 조건이 가능하다.
도 20a 및 도 20b에서, 일부 실시예에 따라, 과잉의 제1 도전성 재료(104) 및 제2 도전성 재료(106)를 제거하고 도전성 피처(108)를 형성하기 위해 평탄화 공정을 수행한다. 평탄화 공정은 그라인딩 공정, CMP 공정 등일 수 있다. 일부 실시예에서, 평탄화 공정을 수행한 후, 도전성 피처(108) 및 제2 ILD(102)의 표면은 실질적으로 동일 높이일 수 있다. 도 20a 및 도 20b는 실질적으로 수직 측벽을 갖는 것으로서 도전성 피처(108)를 도시하지만, 다른 실시예에서, 도전성 피처(108)는 경사진 측벽, 만곡된 측벽, 또는 다른 측벽 프로파일을 가질 수 있다.
도전성 피처(108)는 제1 도전성 재료(104)의 영역, 제2 도전성 재료(106)의 영역, 및/또는 상호혼합 계면(105)(예컨대, 제1 도전성 재료(104) 및 제2 도전성 재료(106) 양자의 혼합물을 포함하는 영역)을 포함할 수 있다. 예컨대, 일부 실시예에서, 도전성 피처(108)는, 제1 도전성 재료(104)의 외부 영역과 제2 도전성 재료(106)의 내부 영역 사이에서 연장하는 상호혼합 계면(105)과 함께, 제2 도전성 재료(106)의 내부 영역을 적어도 부분적으로 둘러싸는 제1 도전성 재료(104)의 외부 영역을 포함한다. 다른 실시예에서, 도전성 피처(108)는 상호혼합 계면(105)만을 포함하거나, 상호혼합 계면(105) 및 제1 도전성 재료(104)만을 포함하거나, 상호혼합 계면(105) 및 제2 도전성 재료(106)만을 포함할 수 있다. 일부 실시예에서, 상호혼합 계면(105)은 도전성 피처(108)의 제1 측면 부근의 제1 도전성 재료(104)로부터 상기 제1 측면 반대쪽의 도전성 피처(108)의 제2 측면 부근의 제1 도전성 재료(104)까지 연장한다. 일부 실시예에서, 상호혼합 계면(105)은 도전성 피처(108)의 제1 측면으로부터 제1 측면 반대쪽의 도전성 피처(108)의 제2 측면까지 완전히 연장한다. 일부 실시예에서, 상호혼합 계면(105)은 도전성 피처(108)의 바닥까지(예컨대, 대응하는 소스/드레인 영역(82)까지) 연장한다. 평탄화 공정을 수행한 후, 도전성 피처(108)의 상면은, 일부 실시예에서, 제1 도전성 재료(104), 제2 도전성 재료(106), 및/또는 상호혼합 계면(105)의 노출된 표면을 포함할 수 있다.
도 20a 내지 도 23b는 일부 실시예에 따른 도전성 피처(114A, 114B, 114C)(도 23a 및 도 23b 참조)의 형성을 도시한다. 도전성 피처(114A)는 각각의 게이트 스택의 게이트 전극(94)에의 전기적 접속을 제공하고, 일부 경우에 있어서, "게이트 접촉 플러그" 등으로 간주될 수 있다. 도전성 피처(114B)는 각각의 도전성 피처(108)에의 전기적 접속을 제공하고, 일부 경우에 있어서, "도전성 비아" 등으로 간주될 수 있다. 도전성 피처(114C)는 도전성 피처(108) 및 게이트 전극(94) 모두에 전기적으로 접속된다. 도 23a 및 도 23b에서, 도전성 피처(114A, 114B, 및 114C)는 동일 평면에 도시되어 있지만, 다른 실시예에서, 도전성 피처(114A, 114B, 및/또는 114C)는 상이한 평면에 형성될 수 있다. 도 20a 내지 도 23b에 도시된 공정은 예시이고, 도전성 피처(114A 내지 114C)는 다마신 공정, 듀얼 다마신 공정, 또는 다른 공정과 같은 임의의 적절한 공정을 이용하여 형성될 수 있다.
도 21a 및 도 21b에서, 유전체 층(112)을 제2 ILD(102) 및 도전성 피처(108) 위에 퇴적한다. 일부 실시예에서, 유전체 층(112)은 유동성 CVD 방법에 의해 형성된 유동성 막이다. 일부 실시예에서, 유전체 층(112)은 제1 ILD(88) 또는 제2 ILD(102)의 재료와 유사한 재료일 수 있고, 유사한 방식으로 형성될 수 있다. 예컨대, 유전체 층(112)은 산화물, PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성될 수 있고, CVD 또는 PECVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 유전체 층(112)은 이들 예와 다른 재료일 수 있다. 일부 경우에 있어서, 유전체 층(112)은 "제3 ILD"로 간주될 수 있다. 일부 실시예에서, 유전체 층(112)을 퇴적하기 전에 선택적인 에칭 정지 층(110)이 형성된다. 에칭 정지 층(110)은 에칭 정지 층(100)(도 15a 및 도 15b 참조)에 대해 설명된 것과 유사한 재료일 수 있고, 유사한 기술을 이용하여 형성될 수 있으며, 또는 에칭 정지 층(110)은 에칭 정지 층(100)에 대해 설명된 것과 다른 재료일 수 있다.
도 22a 및 도 22b는 일부 실시예에 따라 개구부(113A-C)를 형성하기 위한 유전체 층(112), 에칭 정지 층(110), 제2 ILD(102), 및 에칭 정지 층(100)의 패터닝 공정을 도시한다. 개구부(113A-C)는 게이트 전극(94) 및/또는 도전성 피처(108)의 표면을 노출시킬 수 있다. 예컨대, 개구부(113A)는 게이트 전극(94)의 표면을 노출시킬 수 있고, 개구부(113B)는 도전성 피처(108)의 표면을 노출시킬 수 있다. 일부 실시예에서, 개구부(113C)는 게이트 전극(94)의 표면, 도전성 피처(108)의 표면, 및 제2 ILD(102)의 상면을 노출시킬 수 있다.
개구부(113A-C)의 패터닝은 하나 이상의 조건에 맞는 포토리소그래피 및 에칭 기술을 이용하여 수행될 수 있다. 예컨대, 포토레지스트가 유전체 층(112) 위에 형성되고 패터닝될 수 있다. 상기 포토레지스트는 예컨대 스핀-온 기술을 이용하여 형성될 수 있고, 조건에 맞는 포토리소그래피 기술을 이용하여 패터닝될 수 있다. 상기 패터닝된 포토레지스트를 에칭 마스크로 이용하여 하나 이상의 적절한 에칭 공정이 수행되어 개구부(113A-C)를 형성할 수 있다. 하나 이상의 에칭 공정은 습식 및/또는 건식 에칭 공정을 포함할 수 있으며, 이는 일부 실시예에서 개구부(103)(도 16a 및 도 16b 참조)를 형성하기 위해 상기한 것과 유사할 수 있다. 개구부(113A, 113B, 및/또는 113C)는 동시에 또는 별개의 패터닝 단계로 패터닝될 수 있다. 도 22a 및 도 22b는 실질적으로 수직 측벽을 갖는 것으로서 개구부(113A-C)를 도시하지만, 다른 실시예에서, 개구부(113A-C)는 경사진 측벽, 만곡된 측벽, 또는 다른 측벽 프로파일을 가질 수 있다.
도 23a 및 도 23b에서, 일부 실시예에 따라, 도전성 재료가 개구부(113A-C) 내에 퇴적되어, 도전성 피처(114A-C)를 형성한다. 상기 도전성 재료는 개구부(113A-C)를 채워 도전성 피처(114A-C)를 형성한다. 일부 실시예에서, 상기 도전성 재료는 Ru, Ir, Ni, Os, Rh, Al, Mo, W, Co, Cu, Ag, 그 조합 등과 같은 하나 이상의 금속 재료를 포함할 수 있다. 상기 도전성 재료는 CVD, PVD, ALD, 전기화학적 도금 공정, 무전해 도금 공정, 그 조합 등과 같은 적절한 기술을 이용하여 퇴적될 수 있다. 다른 재료 또는 퇴적 기술이 가능하다. 일부 실시예에서, 상기 도전성 재료는 도전성 피처(108)의 제1 도전성 재료(104) 또는 제2 도전성 재료(106)와 유사하고, 유사한 방식으로 형성될 수 있다. 예컨대, 일부 실시예에서, 도전성 피처(108)는 Ru 및 Co를 포함하고, 상기 도전성 재료는 Ru 또는 Co이다. 다른 재료 또는 재료의 조합이 가능하다. 다른 실시예에서, 상기 도전성 재료는 제1 도전성 재료(104) 및/또는 제2 도전성 재료(106)와 상이하다. 상기 도전성 재료는 유전체 층(112) 위에 퇴적될 수 있다. 평탄화 공정(예컨대, 그라인딩, CMP 등)이 유전체 층(112)으로부터 과잉 도전성 재료를 제거하기 위해 수행될 수 있고, 그 결과 유전체 재료(112) 및 도전성 피처(114A-C)의 표면이 실질적으로 동일 높이가 될 수 있다. 도 23a 및 도 23b는 실질적으로 수직 측벽을 갖는 것으로서 도전성 피처(114A-C)를 도시하지만, 도전성 피처(114A-C)는 다른 실시예에서, 경사진 측벽, 만곡된 측벽, 또는 다른 측벽 프로파일을 가질 수 있다.
도 24a 및 도 24b는 일부 실시예에 따른 제1 도전성 재료(116) 및 제2 도전성 재료(118)를 포함하는 도전성 피처(115A-C)의 형성을 도시한다. 도전성 피처(115A-C)는 도전성 피처(115A-C)가 둘 이상의 도전성 재료로 형성된다는 점을 제외하고는 도 23a 및 도 23b의 도전성 피처(114A-C)와 유사하다. 일부 실시예에서, 도전성 피처(115A-C)는 제1 도전성 재료(116) 및 제2 도전성 재료(118)로 형성된다. 제1 도전성 재료(116)는 제1 도전성 재료(104)에 대해 설명된 것과 유사한 재료일 수 있고(도 17a 및 도 17b 참조), 유사한 기술을 이용하여 퇴적될 수 있다. 제2 도전성 재료(118)는 제2 도전성 재료(106)에 대해 설명된 것과 유사한 재료일 수 있고(도 18a 및 도 18b 참조), 유사한 기술을 이용하여 퇴적될 수 있다. 다른 재료 및 퇴적 기술이 가능하다. 도전성 피처(115A-C)의 제1 도전성 재료(116) 및/또는 제2 도전성 재료(118)는 밑에 놓이는 도전성 피처(108)의 제1 도전성 재료(104) 및/또는 제2 도전성 재료(106)와 동일하거나 상이할 수 있다.
일부 실시예에서, 도전성 피처(115A-C)는 도전성 피처(108)에 대해 상기한 것과 유사한 공정을 이용하여 형성된다. 예컨대, 도전성 피처(115A-C)는 개구부(113A-C) 내에 제1 도전성 재료(116)를 퇴적하고, 이어서 제1 도전성 재료(116) 위에 제2 도전성 재료(118)를 퇴적함으로써 형성될 수 있다. 일부 실시예에서, 제2 도전성 재료(118)를 퇴적한 후, 제1 도전성 재료(116)와 제2 도전성 재료(118) 사이에 상호혼합 계면(117)을 형성하는 열 공정이 수행되며, 이는 도전성 피처(115A-C)의 저항을 감소시킬 수 있다. 상기 열 공정은 전술한 열 공정(107)과 유사할 수 있고, 상호혼합 계면(117)는 전술한 상호혼합 계면(105)에 대해 설명된 것과 유사한 특성을 가질 수 있다(도 19a 및 도 19b 참조). 일부 실시예에서, 도전성 피처(115A-C)를 형성하기 전에, 도전성 피처(108)의 상호혼합 계면(105)을 형성하기 위해 제1 열 공정이 수행된다. 이어서, 도전성 피처(115A-C)의 상호혼합 계면(117)을 형성하기 위해 제2 열 공정이 수행된다. 다른 실시예에서, 도전성 피처(108)의 상호혼합 계면(105) 및 도전성 피처(115A-C)의 상호혼합 계면(117) 모두를 형성하기 위해 단일 열 공정이 수행된다. 이러한 방식으로 도전성 피처(115A-C)를 형성함으로써, 도전성 피처(115A-C)는 개선된 신뢰성 및 감소된 저항과 같이, 도전성 피처(108)에 대해 상기한 것과 유사한 이점을 가질 수 있다.
도 25a 및 도 25b는 일부 실시예에 따른 도전성 피처(122A-C) 및 도전성 피처(128A-C)의 형성을 도시한다. 도 25a 및 도 25b에 도시된 구조는 도 23a 및 도 23b에 도시된 구조로부터 후속하여 처리될 수 있다. 다른 실시예에서, 도 25a 및 도 25b에 도시된 것과 유사한 구조는 도 24a 및 도 24b에 도시된 구조로부터 후속하여 처리될 수 있다. 도전성 피처(122A-C) 및 도전성 피처(128A-C)는 도전성 피처(114A-C)에 전기적으로 접속될 수 있고, 상기 구조 내에 추가적인 전기적 상호접속을 제공할 수 있다. 이러한 방식으로, 도전성 피처(122A-C) 및/또는 도전성 피처(128A-C)는 전기 라우팅, 도전성 비아, 도전성 라인 등을 포함할 수 있다. 일부 실시예에서, 도전성 피처의 추가 층이 도전성 피처(128A-C) 상에 형성될 수 있다. 일부 실시예에서, 도전성 피처(122A-C) 또는 도전성 피처(128A-C) 중 하나 또는 둘 모두가 형성되지 않는다. 도전성 피처(122A-C) 및 도전성 피처(128A-C)는 다마신 공정, 듀얼 다마신 공정, 또는 다른 공정과 같은 적절한 공정을 이용하여 형성될 수 있다. 일부 실시예에서, 도전성 피처(122A-C) 및/또는 도전성 피처(128A-C)는 도전성 피처(115A-C)를 형성하기 위해 설명한 것과 유사한 공정을 이용하여 형성될 수 있다.
도전성 피처(122A-C)를 형성하는 예시적인 공정으로서, 유전체 층(120)이 유전체 층(112) 및 도전성 피처(114A-C) 위에 형성될 수 있다. 유전체 층(120)은 유전체 층(112)과 유사할 수 있고, 유사한 기술을 이용하여 형성될 수 있다. 선택적인 에칭 정지 층(118)이 유전체 층(112)과 유전체 층(120) 사이에 형성될 수 있으며, 이는 상기한 에칭 정지 층(110)과 유사할 수 있다. 다른 재료 또는 기술이 가능하다. 이어서, 유전체 층(120) 및 에칭 정지 층(118) 내에 개구부를 패터닝하여 도전성 피처(114A-C)의 표면을 노출시킬 수 있다. 도전성 재료가 상기 개구부 내에 퇴적되어 도전성 피처(122A-C)를 형성할 수 있다. 상기 도전성 재료는 도전성 피처(114A-C)(도 23a 및 도 23b 참조)에 대해 설명한 것과 유사할 수 있고, 유사한 방식으로 형성될 수 있다. 다른 도전성 재료도 가능하다. 유전체 층(120)으로부터 과잉 도전성 재료를 제거하기 위해 평탄화 공정이 수행될 수 있다. 도 25a 및 도 25b는 실질적으로 수직 측벽을 갖는 것으로서 도전성 피처(122A-C)를 도시하지만, 도전성 피처(122A-C)는 다른 실시예에서 경사진 측벽, 만곡된 측벽, 또는 다른 측벽 프로파일을 가질 수 있다.
일부 실시예에서, 도전성 피처(122A-C)는 도전성 피처(115A-C)(도 24a 및 도 24b 참조) 또는 도 26a 내지 도 26f에 대해 후술하는 도전성 피처(210)와 유사한 방식으로 형성될 수 있다. 예컨대, 제1 도전성 재료가 개구부 내에 퇴적될 수 있고, 제2 도전성 재료가 제1 도전성 재료 상에 퇴적될 수 있다. 이어서, 열 공정을 수행하여 제1 도전성 재료와 제2 도전성 재료 사이에 상호혼합 계면을 형성할 수 있다. 상기 제1 도전성 재료는 제1 도전성 재료(116)와 유사할 수 있고, 상기 제2 도전성 재료는 제2 도전성 재료(118)와 유사할 수 있고, 상기 상호혼합 계면은 상호혼합 계면(117)과 유사할 수 있고, 상기 열 공정은 열 공정(107)과 유사할 수 있다. 다른 재료 또는 기술이 가능하다.
도전성 피처(128A-C)를 형성하는 예시적인 공정으로서, 유전체 층(126)이 유전체 층(120) 및 도전성 피처(122A-C) 위에 형성될 수 있다. 유전체 층(126)은 유전체 층(112)과 유사할 수 있고, 유사한 기술을 이용하여 형성될 수 있다. 선택적인 에칭 정지 층(124)이 유전체 층(120)과 유전체 층(126) 사이에 형성될 수 있으며, 이는 상기한 에칭 정지 층(110)과 유사할 수 있다. 다른 재료 또는 기술이 가능하다. 이어서, 유전체 층(126) 및 에칭 정지 층(124) 내에 개구부를 패터닝하여 도전성 피처(122A-C)의 표면을 노출시킬 수 있다. 도전성 재료가 개구부 내에 퇴적되어 도전성 피처(128A-C)를 형성할 수 있다. 상기 도전성 재료는 도전성 피처(114A-C)(도 23a 및 도 23b 참조)에 대해 설명한 것과 유사할 수 있고, 유사한 방식으로 형성될 수 있다. 다른 도전성 재료도 가능하다. 유전체 층(126)으로부터 과잉 도전성 재료를 제거하기 위해 평탄화 공정이 수행될 수 있다. 도 25a 및 도 25b는 실질적으로 수직 측벽을 갖는 것으로서 도전성 피처(128)를 도시하지만, 도전성 피처(128)는 다른 실시예에서 경사진 측벽, 만곡된 측벽, 또는 다른 측벽 프로파일을 가질 수 있다.
일부 실시예에서, 도전성 피처(128A-C)는 도전성 피처(115A-C)(도 24a 및 도 24b 참조) 또는 도 26a 내지 도 26f에 대해 후술하는 도전성 피처(210)와 유사한 방식으로 형성될 수 있다. 예컨대, 제1 도전성 재료가 개구부 내에 퇴적될 수 있고, 제2 도전성 재료가 제1 도전성 재료 상에 퇴적될 수 있다. 이어서, 열 공정을 수행하여 상기 제1 도전성 재료와 제2 도전성 재료 사이에 상호혼합 계면을 형성할 수 있다. 상기 제1 도전성 재료는 제1 도전성 재료(116)와 유사할 수 있고, 상기 제2 도전성 재료는 제2 도전성 재료(118)와 유사할 수 있고, 상기 상호혼합 계면은 상호혼합 계면(117)과 유사할 수 있고, 상기 열 공정은 열 공정(107)과 유사할 수 있다. 다른 재료 또는 기술이 가능하다.
도 26a 내지 도 26f를 참조하면, 일부 실시예에 따른 도전성 피처(210)(도 26e 내지 도 26f 참조) 형성의 중간 단계가 도시되어 있다. 도전성 피처(210)는 예컨대 도전성 라인, 도전성 비아 등일 수 있다. 일부 실시예에서, 도전성 피처(210)는 도 26f에 도시된 바와 같이 하부 도전성 피처(202)와 상부 도전성 피처(216) 사이에 전기적 접속을 형성한다. 일부 실시예에서, 도전성 피처(210)는 BEOL(back-end-of-line) 공정의 일부로서 또는 MEOL(middle-end-of-line) 공정의 일부로서 형성될 수 있다. 일부 실시예에서, 도 20b에 도시된 도전성 피처(108), 도 24a 및 도 24b에 도시된 도전성 피처(115A-C), 도 25a 및 도 25b에 도시된 도전성 피처(122A-C), 도 25a 및 도 25b에 도시된 도전성 피처(128A-C), 및/또는 본원에서 설명한 다른 도전성 피처는 도전성 피처(210)와 유사할 수 있고, 유사한 기술을 이용하여 형성될 수 있다. 일부 실시예에서, 도전성 피처(210)는 도전성 피처(108)에 대해 설명한 것과 유사한 기술을 이용하여 형성된다(도 20a 및 도 20b 참조). 이러한 방식으로, 도전성 피처(108)에 대해 전술한 이점은 BEOL 또는 MEOL 공정 등의 일부로서 형성된 도전성 피처(210)에 적용될 수 있다.
도 26a는 일부 실시예에 따라 하부 도전성 피처(202)를 노출시키는 개구부(203)를 도시한다. 도 26a에 도시된 구조는 유전체 층(204) 내에 형성된 하부 도전성 피처(202)를 포함한다. 하부 도전성 피처(202)는 다마신 공정, 듀얼 다마신 공정, 또는 다른 공정과 같은 임의의 적절한 공정을 이용하여 형성될 수 있다. 선택적인 에칭 정지 층(205) 및 유전체 층(206)이 하부 도전성 피처(202) 위에 형성되고, 개구부(203)를 패터닝하여 하부 도전성 피처(202)를 노출시킨다. 유전체 층(204) 및/또는 유전체 층(206)은 전술한 제2 ILD(102) 또는 유전체 층(112)과 유사할 수 있고, 유사한 기술을 이용하여 형성될 수 있다. 에칭 정지 층(205)은 전술한 에칭 정지 층(110) 또는 에칭 정지 층(118)과 유사할 수 있고, 유사한 기술을 이용하여 형성될 수 있다. 개구부(203)는 개구부(103)(도 16b 참조) 또는 개구부(113A-C)(도 22a 및 도 22b 참조)에 대해 설명된 것과 유사한 기술을 이용하여 패터닝될 수 있다. 하부 도전성 피처(202)는 도전성 라인, 도전성 비아 등일 수 있고, 도전성 피처(108, 114A-C, 115A-C, 122A-C, 128A-C), 또는 본원에서 설명한 다른 도전성 피처와 유사할 수 있고, 유사한 기술을 이용하여 형성될 수 있다. 예컨대, 하부 도전성 피처(202)는 도전성 피처(114A-C)와 유사한 단일 도전성 재료 또는 도전성 피처(115A-C)와 유사한 다중 도전성 재료를 포함할 수 있다.
도 26b에서, 일부 실시예에 따라, 제1 도전성 재료(207)를 개구부(203) 내에 그리고 하부 도전성 피처(202) 상에 퇴적한다. 제1 도전성 재료(207)는 개구부(203)의 측벽 및 하부 도전성 피처(202)의 노출된 표면 상에 컨포멀하게 퇴적될 수 있다. 제1 도전성 재료(207)는 제1 도전성 재료(104)(도 17a 및 도 17b 참조) 또는 제1 도전성 재료(116)(도 24a 및 도 24b 참조)와 유사할 수 있고, 유사한 기술을 이용하여 형성될 수 있다. 일부 실시예에서, 제1 도전성 재료(207) 및 하부 도전성 피처(202)는 동일한 재료일 수 있다. 다른 실시예에서, 제1 도전성 재료(207)는 하부 도전성 피처(202)와 상이한 재료이다.
도 26c에서, 일부 실시예에 따라 제2 도전성 재료(209)를 개구부(203) 내에 그리고 제1 도전성 재료(207) 위에 퇴적한다. 제2 도전성 재료(209)는 개구부(203)를 채울 수 있다. 제2 도전성 재료(209)는 제2 도전성 재료(106)(도 18a 및 도 18b 참조) 또는 제1 도전성 재료(118)(도 24a 및 도 24b 참조)와 유사할 수 있고, 유사한 기술을 이용하여 형성될 수 있다. 일부 실시예에서, 제2 도전성 재료(209) 및 하부 도전성 피처(202)는 동일한 재료일 수 있다. 다른 실시예에서, 제2 도전성 재료(209)는 하부 도전성 피처(202)와 상이한 재료이다.
도 26d에서, 일부 실시예에 따라, 열 공정(107)이 수행되어, 상호혼합 계면(208)을 형성한다. 열 공정(107)은 전술한 열 공정(107)와 유사할 수 있다(도 19a 및 도 19b 참조). 상호혼합 계면(208)은 제1 도전성 재료(207)와 제2 도전성 재료(209)의 혼합물이고, 전술한 상호혼합 계면(105)과 유사할 수 있다(도 19a 및 도 19b 참조). 도 26e에서, 과잉의 제1 도전성 재료(207) 및 제2 도전성 재료(209)를 제거하기 위해 평탄화 공정(예컨대, 그라인딩, CMP 등)가 수행되어, 도전성 피처(210)를 형성한다. 평탄화 공정을 수행한 후, 유전체 층(206) 및 도전성 피처(210)는 실질적으로 동일 높이의 표면을 가질 수 있다. 도 26e 및 도 26f는 실질적으로 수직 측벽을 갖는 것으로 도전성 피처(210)를 도시하지만, 도전성 피처(210)는 다른 실시예에서, 경사진 측벽, 만곡된 측벽, 또는 다른 측벽 프로파일을 가질 수 있으며, 이들의 예는 도 29a 내지 도 29d에 대해 이하에서 설명한다.
도 26f에서, 일부 실시예에 따라 상부 도전성 피처(216)를 도전성 피처(210) 상에 형성한다. 상부 도전성 피처(216)는 도전성 라인, 도전성 비아 등일 수 있다. 상부 도전성 피처(216)는 다마신 공정, 듀얼 다마신 공정, 또는 다른 공정과 같은 임의의 적절한 공정을 이용하여 형성될 수 있다. 일부 실시예에서, 상부 도전성 피처(216)는 하부 도전성 피처(202) 또는 본원에서 설명한 다른 도전성 피처와 유사할 수 있고, 유사한 기술을 이용하여 형성될 수 있다. 예컨대, 상부 도전성 피처(216)는 도전성 피처(114A-C)와 유사한 단일 도전성 재료 또는 도전성 피처(115A-C)와 유사한 다중 도전성 재료를 포함할 수 있다.
상부 도전성 피처(216)를 형성하는 예로서, 선택적인 에칭 정지 층(212) 및 유전체 층(214)이 도전성 피처(210) 및 유전체 층(206) 위에 형성될 수 있다. 도전성 피처(210)를 노출시키도록 개구부를 패터닝할 수 있고, 도전성 재료가 개구부에 퇴적되어 상부 도전성 피처(216)를 형성할 수 있다. 유전체 층(214)은 전술한 유전체 층(206)과 유사할 수 있고, 유사한 기술을 이용하여 형성될 수 있다. 에칭 정지 층(212)은 전술한 에칭 정지 층(205)과 유사할 수 있고, 유사한 기술을 이용하여 형성될 수 있다. 상부 도전성 피처(216)의 도전성 재료는 하부 도전성 피처(202)의 도전성 재료와 동일하거나 상이할 수 있다. 일부 실시예에서, 상부 도전성 피처(216)의 도전성 재료는 제1 도전성 재료(207) 및/또는 제2 도전성 재료(209)를 포함한다.
일부 실시예에서, 도전성 피처(210)와 다른 도전성 피처 사이의 상호혼합 계면을 형성하기 위해 열 공정이 수행될 수 있다. 예컨대, 도 27a, 도 27b 및 도 27c는 도전성 피처(210)와 하부 도전성 피처(202) 사이의 상호혼합 계면(218) 형성, 도전성 피처(210)와 상부 도전성 피처(216) 사이의 상호혼합 계면(219) 형성의 중간 단계를 도시한다. . 일부 실시예에 따라서, 도 27a는 도전성 피처(210)와 하부 도전성 피처(202) 사이에 형성된 하부 상호혼합 계면(218)을 도시하고, 도 27b는 도전성 피처(210)와 상부 도전성 피처(216) 사이의 상부 상호혼합 계면(219)을 도시하고, 도 27c는 하부 상호혼합 계면(218) 및 상부 상호혼합 계면(219)의 형성을 도시한다. 도 27a 내지 도 27c에 대해 설명된 기술은 본원에서 설명한 다른 도전성 피처 또는 구조에 적용될 수 있다. 도전성 피처(210)와 다른 도전성 피처 사이에 상호혼합 계면을 형성함으로써, 도전성 피처(210)와 그 다른 도전성 피처 사이의 저항이 감소될 수 있고, 이는 디바이스 성능을 개선할 수 있다.
도 27a는 하부 상호혼합 계면(218)이 도전성 피처(210)와 하부 도전성 피처(202) 사이에 형성된 것을 제외하고는 도 26f에 도시된 구조와 유사한 구조를 도시한다. 하부 도전성 피처(202)의 재료는 균질한 혼합물이 제1 도전성 재료(207)와 형성될 수 있도록 선택될 수 있다. 예컨대, 일부 실시예에서, 하부 도전성 피처(202)의 재료는 제2 도전성 재료(209)와 동일할 수 있다. 다른 실시예에서, 하부 도전성 피처(202)의 재료는 제2 도전성 재료(209)와 상이할 수 있다. 열 공정(107)(도 19a 및 도 19b 참조)과 유사한 열 공정을 수행하여 하부 상호혼합 계면(218)을 형성할 수 있다. 일부 실시예에서, 열 공정은 하부 상호혼합 계면(218)을 형성하기 위해 제1 도전성 재료(207)의 퇴적 이후에 수행될 수 있고, 이어서 별도의 열 공정(예컨대, 열 공정(107))이 제2 도전성 재료(209)의 퇴적 후에 상호혼합 계면(208)을 형성하기 위해 수행될 수 있다. 다른 실시예에서, 열 공정은 하부 상호혼합 계면(218) 및 상호혼합 계면(208) 양자를 형성하기 위해 제2 도전성 재료(207)의 퇴적 후에 수행될 수 있다.
도 27b는 상부 상호혼합 계면(219)이 도전성 피처(210)와 상부 도전성 피처(216) 사이에 형성된 것을 제외하고는 도 26f에 도시된 구조와 유사한 구조를 도시한다. 상부 도전성 피처(216)의 재료는 균질한 혼합물이 제1 도전성 재료(207)와 형성될 수 있도록 선택될 수 있다. 예컨대, 일부 실시예에서, 상부 도전성 피처(216)의 재료는 제2 도전성 재료(209)와 동일할 수 있다. 다른 실시예에서, 상부 도전성 피처(216)의 재료는 제2 도전성 재료(209)와 상이할 수 있다. 열 공정(107)(도 19a 및 도 19b 참조)과 유사한 열 공정을 수행하여 상부 상호혼합 계면(219)을 형성할 수 있다. 일부 실시예에서, 제1 열 공정(예컨대, 열 공정(107))이 상부 도전성 피처(216)의 형성 전에 상호혼합 계면(208)을 형성하기 위해 수행될 수 있고, 이어서 제2 열 공정이 상부 도전성 피처(216)의 형성 후에 상부 상호혼합 계면(219)을 형성하기 위해 수행될 수 있다. 다른 실시예에서, 상부 상호혼합 계면(219) 및 상호혼합 계면(208)은 모두 상부 도전성 피처(216)의 형성 후에 단일 열 공정을 이용하여 형성될 수 있다.
도 27c는 하부 상호혼합 계면(218) 및 상부 상호혼합 계면(219)이 모두 형성되었다는 점을 제외하고는 도 26f에 도시된 구조와 유사한 구조를 도시한다. 하부 도전성 피처(202) 및 상부 도전성 피처(216)의 재료는 균질한 혼합물이 제1 도전성 재료(207)와 형성될 수 있도록 선택될 수 있다. 예컨대, 일부 실시예에서, 하부 도전성 피처(202) 및/또는 상부 도전성 피처(216)의 재료는 제2 도전성 재료(209)와 동일할 수 있다. 다른 실시예에서, 하부 도전성 피처(202), 상부 도전성 피처(216), 또는 제2 도전성 재료(209)의 재료 중 하나 이상은 상이할 수 있다. 열 공정(107)(도 19a 및 도 19b 참조)과 유사한 하나 이상의 열 공정을 수행하여 하부 상호혼합 계면(218) 및 상부 상호혼합 계면(219)을 형성할 수 있다. 예컨대, 일부 실시예에서, 제1 열 공정이 하부 상호혼합 계면(218)을 형성하기 위해 수행될 수 있고, 이어서 제2 열 공정(예컨대, 열 공정(107))이 상호혼합 계면(208)을 형성하기 위해 수행될 수 있고, 이어서 제3 열 공정이 상부 상호혼합 계면(219)를 형성하기 위해 후속하여 수행될 수 있다. 다른 실시예에서, 제1 열 공정이 하부 상호혼합 계면(218) 및 상호혼합 계면(208) 양자를 형성하기 위해 수행될 수 있고, 이어서 제2 열 공정이 상부 상호혼합 계면(219)을 형성하기 위해 후속하여 수행될 수 있다. 다른 실시예에서, 제1 열 공정이 하부 상호혼합 계면(218)을 형성하기 위해 수행될 수 있고, 이어서 제2 열 공정이 상호혼합 계면(208) 및 상부 상호혼합 계면(219) 양자를 형성하기 위해 후속하여 수행될 수 있다. 다른 실시예에서, 하부 상호혼합 계면(218), 상호혼합 계면(208), 및 상부 상호혼합 계면(219)은 상부 도전성 피처(216)의 형성 후에 단일 열 공정을 이용하여 형성될 수 있다.
도 28a 내지 도 28d는 일부 실시예에 따라 캡핑 층(220)을 갖는 도전성 피처(210)의 형성의 중간 단계를 도시한다. 도 28a 내지 도 28d에 도시한 구조는 캡핑 층(220)의 형성 및 선택적인 열 공정(227)의 수행을 제외하고는 도 26e 및 도 26f에 도시한 구조와 유사하다. 캡핑 층(220)은 도전성 피처(210)와 상부 도전성 피처(216) 사이의 접촉 면적을 효과적으로 증가시킬 수 있는 도전성 재료이며, 이는 도전성 피처(210)와 상부 도전성 피처(216) 사이의 접촉 저항을 감소시킬 수 있다. 추가적으로, 선택적인 열 공정(227)를 수행함으로써, 상호혼합 계면(221)이 캡핑 층(220)과 상부 도전성 피처(216) 사이에 형성될 수 있고, 이는 접촉 저항을 더 감소시킬 수 있다. 도 28a 내지 도 28d에 도시된 캡핑 층을 형성하기 위해 설명된 기술은 본원에서 설명한 다른 도전성 피처 또는 구조에 적용될 수 있다.
도 28a는 일부 실시예에 따른 도전성 피처(210)를 도시한다. 도 28a에 도시된 구조는 도 26e에 도시된 구조와 유사하고, 유사한 방식으로 형성될 수 있다. 도 28b에서, 일부 실시예에 따라, 캡핑 층(220)이 도전성 피처(210) 위에 형성된다. 캡핑 층(220)의 재료는 균질한 혼합물이 도전성 피처(207)의 제1 도전성 재료(207)와 형성될 수 있도록 선택될 수 있다. 예컨대, 일부 실시예에서, 캡핑 층(220)의 재료는 제2 도전성 재료(209)와 동일할 수 있다. 다른 실시예에서, 캡핑 층(220)의 재료는 제2 도전성 재료(209)와 상이할 수 있다. 캡핑 층(220)은 약 5Å 내지 약 100Å 범위의 두께로 형성될 수 있지만, 다른 두께도 가능하다. 캡핑 층(220)은 도전성 피처(210)의 폭보다 작거나, 도전성 피처(210)의 폭과 대략 동일하거나, 도전성 피처(210)의 폭보다 큰 폭을 가질 수 있다. 예컨대, 캡핑 층(220)은 밑에 놓이는 도전성 피처(210)의 폭의 약 50% 내지 약 95% 범위 내의 폭을 가질 수 있다. 다른 폭도 가능하다.
캡핑 층(220)은 적절한 포토리소그래피 및 퇴적 공정을 이용하여 형성될 수 있다. 예컨대, 일부 실시예에서, 포토레지스트가 유전체 층(206) 및 도전성 피처(210) 위에 형성될 수 있다. 이어서, 캡핑 층(220)에 대응하는 포토레지스트 내에 개구부를 패터닝할 수 있다. 이어서, 캡핑 층(220)의 재료는 개구부 내에 그리고 도전성 피처(210) 상에 퇴적될 수 있다. 캡핑 층(220)의 재료는 제1 도전성 재료(104)(도 17a 및 도 17b 참조) 또는 제2 도전성 재료(106)(도 18a 및 도 18b 참조)에 대해 전술한 것과 같은 적절한 기술을 이용하여 퇴적될 수 있다. 캡핑 층(220)의 재료를 퇴적한 후, 상기 포토레지스트 및 과잉 재료는 예컨대 적절한 에칭 및/또는 애싱 공정을 이용하여 제거될 수 있다. 이는 캡핑 층(220)을 형성하기 위한 예시적인 공정이며, 다른 공정 역시 본 발명의 범위 내에서 고려된다.
도 28c에서, 일부 실시예에 따라 상부 도전성 피처(216)가 캡핑 층(220) 위에 형성된다. 상부 도전성 피처(216)는 도 26f에 도시된 상부 도전성 피처(216)와 유사할 수 있고, 유사한 방식으로 형성될 수 있다. 일부 실시예에서, 상부 도전성 피처(216)는 캡핑 층(220)을 둘러싸고 덮을 수 있다. 상부 도전성 피처(216)의 재료는 균질 혼합물이 캡핑 층(220)의 재료와 형성될 수 있도록 선택될 수 있다. 예컨대, 일부 실시예에서, 상부 도전성 피처(216)의 재료는 제1 도전성 재료(207)와 동일할 수 있다. 다른 실시예에서, 상부 도전성 피처(216)의 재료는 제1 도전성 재료(207)와 상이할 수 있다. 이러한 방식으로, 상부 도전성 피처(216)는 적어도 부분적으로 캡핑 층(220)을 통해 도전성 피처(210)에의 전기적 접촉을 만들 수 있고, 이는 저항을 감소시킬 수 있다.
도 28d에서, 일부 실시예에 따라, 선택적인 열 공정(227)이 수행되어, 캡핑 층(220) 둘레에 상호혼합 계면(221)을 형성할 수 있다. 열 공정(227)은 어닐링 등을 포함할 수 있고, 일부 실시예에서, 전술한 열 공정(107)(도 19a 및 도 19b 참조)과 유사할 수 있다. 열 공정(227)은 캡핑 층(220)과 상부 도전성 피처(216) 사이에 상호혼합 계면(221)을 형성할 수 있다. 일부 실시예에서, 열 공정(227)은 또한 캡핑 층(220)과 제1 도전성 재료(207) 사이에 상호혼합 계면(221)을 형성한다. 일부 실시예에서, 열 공정(227)은 열 공정(107)과 별개의 열 공정이다. 다른 실시예에서, 열 공정(107)은 사전에 수행되지 않고, 열 공정(227)은 상호혼합 계면(208) 및 상호혼합 계면(221) 양자를 형성한다. 이러한 방식으로 상호혼합 계면(221)을 형성함으로써, 상부 도전성 피처(216)와 캡핑 층(220) 사이의 저항이 감소될 수 있고, 이는 도전성 피처(210)와 상부 도전성 피처(216) 사이의 저항을 더욱 감소시킬 수 있다.
도 26a 내지 도 28d는 실질적으로 수직 측벽을 갖는 것으로서 도전성 피처(210)를 도시하지만, 도전성 피처(210)는 다른 실시예에서, 경사진 측벽, 만곡된 측벽, 또는 다른 측벽 프로파일을 가질 수 있다. 예로서, 도 29a, 도 29b, 도 29c 및 도 29d는 도전성 피처(210)가 상이한 측벽 프로파일을 갖는 실시예를 도시한다. 도 29a 내지 도 29d에 도시된 도전성 피처(210)는 도 26a 내지 28d에 대해 설명한 도전성 피처(210)와 유사할 수 있고, 유사한 기술을 이용하여 형성될 수 있다. 도전성 피처(210)의 측벽 프로파일은 예컨대 개구부(203)를 형성하는 하나 이상의 에칭 공정을 제어함으로써 제어될 수 있다(도 26a 참조). 도 29a 내지 도 29d에 도시된 측벽 프로파일은 예시이고, 다른 측벽 프로파일이 가능하고 본 개시내용의 범위 내에서 고려된다.
도 29a 및 도 29b는 일부 실시예에 따라, 경사지거나 테이퍼진 측벽 프로파일을 갖는 도전성 피처(210)를 도시한다. 예컨대, 도전성 피처(210)는 하부 폭보다 큰 상부 폭을 가질 수 있다. 도 29a는 도 26f 또는 27a 내지 27c에 도시된 도전성 피처와 유사한, 캡핑 층(220)이 없는 도전성 피처(210)를 도시한다. 도 29b는 도 28c 및 도 28d에 도시된 도전성 피처(210) 및 캡핑 층(220)과 유사한, 캡핑 층(220)을 갖는 도전성 피처(210)를 도시한다. 일부 경우에 있어서, 경사진 측벽을 갖는 도전성 피처(210)는 도전성 피처(210)와 위에 놓이는 상부 도전성 피처(216) 사이에 감소된 접촉 저항을 가질 수 있다.
도 29c 및 도 29d는 일부 실시예에 따라, 둥글거나 경사진 상부 측벽 영역을 갖는 도전성 피처(210)를 도시한다. 예컨대, 도전성 피처(210)의 상부 측벽 영역은 하부 측벽 영역의 폭보다 더 큰 폭을 가질 수 있다. 도 29c는 도 26f 또는 27a 내지 도 27c에 도시된 도전성 피처와 유사한, 캡핑 층(220)이 없는 도전성 피처(210)를 도시한다. 도 29d는 도 28c 및 도 28d에 도시된 도전성 피처(210) 및 캡핑 층(220)과 유사한, 캡핑 층(220)을 갖는 도전성 피처(210)를 도시한다. 일부 경우에 있어서, 더 넓은 상부 측벽 영역을 갖는 도전성 피처(210)는 도전성 피처(210)와 위에 놓이는 상부 도전성 피처(216) 사이에 감소된 접촉 저항을 가질 수 있다.
개시된 FinFET 실시예는 나노구조(예컨대, 나노시트, 나노와이어, 게이트-올-어라운드 등) 전계 효과 트랜지스터(NSFET)와 같은 나노구조 디바이스에도 적용될 수 있다. NSFET 실시예에서, 핀은 채널 층과 희생층의 교호 층의 스택을 패터닝함으로써 형성된 나노구조로 대체된다. 더미 게이트 스택 및 소스/드레인 영역은 상기 실시예와 유사한 방식으로 형성된다. 더미 게이트 스택이 제거된 후, 희생층은 채널 영역에서 부분적으로 또는 완전히 제거될 수 있다. 대체 게이트 구조는 상기 실시예와 유사한 방식으로 형성되며, 대체 게이트 구조는 희생층을 제거하여 남겨진 개구부를 부분적으로 또는 완전히 채울 수 있으며, 대체 게이트 구조는 NSFET 디바이스의 채널 영역 내의 채널 층을 부분적으로 또는 완전히 둘러쌀 수 있다. ILD, 그리고 대체 게이트 구조 및 소스/드레인 영역에 대한 접촉은 상기 실시예와 유사한 방식으로 형성될 수 있다. 나노구조 디바이스는 미국 특허 출원 공개 번호 2016/0365414에 개시된 바와 같이 형성될 수 있으며, 이는 그 전체가 참고로 본원에 합체된다.
본 개시의 실시예들은 이점들을 달성할 수 있다. 일부 실시예에서, 도전성 비아 또는 도전성 라인과 같은 도전성 피처는 제1 도전성 재료 상에 퇴적된 제2 도전성 재료를 이용하여 형성될 수 있다. 일부 경우에 있어서, 상기 제1 도전성 재료는 상기 도전성 피처의 전체 저항을 감소시킬 수 있는 비교적 작은 저항을 가질 수 있다. 상기 도전성 재료 중 하나 또는 양자는 상대적으로 작은 평균 자유 경로를 가질 수 있으며, 이는 더 작은 도전성 피처의 저항을 감소시킬 수 있다. 일부 경우에 있어서, 상기 제1 도전성 재료에 추가하여 제2 도전성 재료를 이용함으로써, 상기 제1 도전성 재료의 문제 특성을 완화시킬 수 있다. 예컨대, 열팽창으로 인한 스트레스나 시임 병합으로 인한 굽힘과 같은 영향을 줄이거나 제거할 수 있다. 일부 경우에 있어서, 상기 제1 도전성 재료는 "라이너"로 작용하여 상기 제2 도전성 재료의 접착을 향상시킬 수 있다.
일부 실시예에서, 상기 도전성 피처의 제1 도전성 재료 및 제2 도전성 재료는 그 두 도전성 재료 사이에 균질한 혼합물이 형성될 수 있도록 선택될 수 있다. 어닐링과 같은 열처리를 수행하여 상기 제1 도전성 재료와 제2 도전성 재료를 확산시키고 균질한 상을 갖는 상호혼합 계면을 형성할 수 있다. 일부 경우에 있어서, 이러한 방식으로 상호혼합 계면을 형성하는 것은 상기 제1 도전성 재료와 제2 도전성 재료 사이의 저항을 감소시킬 수 있고 또한 상기 제1 도전성 재료와 제2 도전성 재료 사이의 접착을 향상시킬 수 있다. 일부 실시예에서, 접촉 영역을 증가시키고 위에 놓이는 피처에 대한 접촉 저항을 감소시키기 위해 도전성 피처 위에 캡핑 층이 형성될 수 있다. 본원에서 설명한 실시예는 또한 접촉 플러그, 도전성 라인, 및/또는 도전성 비아와 같이, MEOL 및/또는 BEOL 공정 중에 형성된 다양한 피처에 적용될 수 있다.
한 가지 실시예에 따르면, 방법은 기판 위에 디바이스 영역을 형성하는 단계; 상기 디바이스 영역 위에 제1 유전체 층을 형성하는 단계; 상기 제1 유전체 층 내에 개구부를 형성하는 단계; 상기 개구부의 측벽 및 바닥면을 따라 제1 도전성 재료를 컨포멀하게 퇴적하는 단계; 상기 개구부를 채우기 위해 상기 제1 도전성 재료 상에 그 제1 도전성 재료와 상이한 제2 도전성 재료를 퇴적하는 단계; 제1 열 공정을 수행하여 상기 제1 도전성 재료의 제1 영역으로부터 상기 제2 도전성 재료의 제2 영역까지 연장하는 계면 영역을 형성하는 단계를 포함하고, 상기 계면 영역은 상기 제1 도전성 재료와 제2 도전성 재료의 균질한 혼합물을 포함한다. 한 가지 실시예에서, 상기 제1 도전성 재료는 Ru이고 상기 제2 도전성 재료는 Co이다. 한 가지 실시예에서, 상기 제1 열 공정은 상기 제1 도전성 재료를 상기 제2 도전성 재료 내로 확산시킨다. 한 가지 실시예에서, 상기 제1 열 공정은 상기 제2 도전성 재료를 상기 제1 도전성 재료 내로 확산시킨다. 한 가지 실시예에서, 상기 제1 열 공정은 100℃ 내지 1000℃ 범위의 온도에서 수행되는 어닐링을 포함한다. 한 가지 실시예에서, 상기 방법은 과잉의 제1 도전성 재료 및 과잉의 제2 도전성 재료를 제거하기 위해 평탄화 공정을 수행하는 단계; 상기 평탄화 공정을 수행한 후, 상기 제2 도전성 재료 위에 상기 제2 도전성 재료를 포함하는 캡핑 층을 퇴적하는 단계; 상기 캡핑 층을 덮는 제1 도전성 피처를 형성하는 단계를 포함한다. 한 가지 실시예에서, 상기 방법은 상기 캡핑 층을 상기 제1 도전성 피처 내로 확산시키기 위해 제2 열 공정을 수행하는 단계를 포함한다. 한 가지 실시예에서, 상기 제1 유전체 층 내의 상기 개구부는 제2 도전성 피처의 표면을 노출시키고, 상기 제1 열 공정은 상기 제1 도전성 재료를 상기 제2 도전성 피처 내로 확산시킨다.
한 가지 실시예에 따르면, 방법은 기판으로부터 돌출하는 핀을 형성하는 단계; 상기 핀의 측벽을 따라 그리고 상기 핀의 상면 위로 연장하는 게이트 구조를 형성하는 단계; 상기 게이트 구조에 인접한 상기 핀 내에 소스/드레인 영역을 형성하는 단계; 상기 소스/드레인 영역 위에 제1 유전체 층을 형성하는 단계; 상기 소스/드레인 영역의 표면을 노출시키는 개구부를 상기 제1 유전체 층 내에 형성하는 단계; 상기 개구부의 측벽을 따라 그리고 상기 소스/드레인 영역의 노출된 표면 상에 제1 재료를 포함하는 라이너 층을 퇴적하는 단계; 상기 라이너 층 상에 필러 층-상기 필러 층은 상기 제1 재료와 상이한 제2 재료를 포함하고, 상기 라이너 층과 상기 필러 층 사이의 계면은 단차 농도 프로파일을 가짐-을 퇴적하는 단계; 어닐링 공정을 수행하는 단계를 포함하며, 상기 어닐링 공정을 수행한 후, 상기 라이너 층과 필러 층 사이의 계면은 구배 농도 프로파일을 갖는다. 한 가지 실시예에서, 상기 어닐링 공정을 수행하기 전에, 상기 라이너 층의 제1 영역에는 상기 제2 재료가 없고 상기 필러 층의 제2 영역에는 상기 제1 재료가 없으며, 상기 어닐링 공정을 수행한 후에 상기 제1 영역 및 제2 영역은 상기 제1 재료와 제2 재료의 혼합물을 포함한다. 한 가지 실시예에서, 상기 어닐링 공정은 상기 라이너 층과 필러 층 사이의 접촉 저항을 감소시킨다. 한 가지 실시예에서, 상기 제1 재료는 Ru를 포함하고 상기 제2 재료는 Co를 포함한다. 한 가지 실시예에서, 상기 방법은 상기 라이너 층 및 필러 층 위에 도전성 피처를 형성하는 단계를 포함하고, 상기 도전성 피처를 형성하는 단계는 상기 필러 층 상에 상기 제1 재료의 층을 퇴적하는 단계를 포함한다. 한 가지 실시예에서, 상기 도전성 피처를 형성하는 단계는 상기 제1 재료의 층 상에 상기 제2 재료의 층을 퇴적하는 단계를 더 포함한다. 한 가지 실시예에서, 상기 도전성 피처는 게이트 구조에 물리적 및 전기적 접촉을 형성한다. 한 가지 실시예에서, 상기 방법은 상기 제1 유전체 층 위에 제2 유전체 층을 퇴적하는 단계를 포함하고, 상기 개구부는 상기 제2 유전체 층을 통해 연장한다.
한 가지 실시예에 따르면, 디바이스는 제2 도전성 피처와 물리적 및 전기적으로 접촉하기 위해 유전체 층을 통해 연장하는 제1 도전성 피처를 포함하고, 상기 제1 도전성 피처는, 제1 도전성 재료를 포함하는 외층; 상기 제1 도전성 재료와 상이한 제2 도전성 재료를 포함하는 내층 - 상기 외층은 상기 내층을 적어도 부분적으로 둘러싸고 있음 -; 및 상기 제1 도전성 재료와 제2 도전성 재료의 균질한 혼합물을 포함하는, 상기 외층과 내층 사이의 계면층을 포함하고, 상기 외층에 인접한 상기 계면층의 영역은 상기 내층에 인접한 상기 계면층의 영역보다 더 큰 제1 도전성 재료의 농도를 갖는다. 한 가지 실시예에서, 상기 제2 도전성 피처는 상기 제2 도전성 재료를 포함한다. 한 가지 실시예에서, 상기 디바이스는 상기 제1 도전성 피처의 상면과 물리적으로 그리고 전기적으로 접촉하는 제3 도전성 피처를 포함하고, 상기 제3 도전성 피처는 상기 제2 도전성 재료의 층을 포함한다. 한 가지 실시예에서, 상기 제3 도전성 피처는 상기 제2 도전성 재료의 층 상에 상기 제1 도전성 재료의 층을 포함한다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명한다. 당업자는 본원에 소개된 실시예의 동일한 목적을 수행하고 및/또는 동일한 이점을 달성하기 위한 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있음을 인식하여야 한다. 또한, 당업자는 이러한 균등의 구성이 본 개시의 사상 및 범위를 벗어나지 않고, 본 개시의 사상 및 범위를 벗어나지 않으면서 다양한 변경, 대체 및 변경을 가할 수 있음을 인식해야 한다.
(실시예 1)
방법으로서,
기판 위에 디바이스 영역을 형성하는 단계;
상기 디바이스 영역 위에 제1 유전체 층을 형성하는 단계;
상기 제1 유전체 층 내에 개구부를 형성하는 단계;
상기 개구부의 측벽 및 바닥면을 따라 제1 도전성 재료를 컨포멀하게 퇴적하는 단계;
상기 개구부를 채우기 위해 상기 제1 도전성 재료 상에 제2 도전성 재료를 퇴적하는 단계 - 상기 제2 도전성 재료는 상기 제1 도전성 재료와 상이함 -; 및
제1 열 공정(thermal process)을 수행하여 상기 제1 도전성 재료의 제1 영역으로부터 상기 제2 도전성 재료의 제2 영역까지 연장하는 계면 영역을 형성하는 단계
를 포함하고, 상기 계면 영역은 상기 제1 도전성 재료와 상기 제2 도전성 재료의 균질한 혼합물을 포함하는 것인, 방법.
(실시예 2)
실시예 1에 있어서, 상기 제1 도전성 재료는 Ru이고, 상기 제2 도전성 재료는 Co인 것인, 방법.
(실시예 3)
실시예 1에 있어서, 상기 제1 열 공정은 상기 제1 도전성 재료를 상기 제2 도전성 재료 내로 확산시키는 것인, 방법.
(실시예 4)
실시예 1에 있어서, 상기 제1 열 공정은 상기 제2 도전성 재료를 상기 제1 도전성 재료 내로 확산시키는 것인, 방법.
(실시예 5)
실시예 1에 있어서, 상기 제1 열 공정은 100℃ 내지 1000℃ 범위의 온도에서 수행되는 어닐링을 포함하는 것인, 방법.
(실시예 6)
실시예 1에 있어서,
과잉의 제1 도전성 재료 및 과잉의 제2 도전성 재료를 제거하기 위해 평탄화 공정을 수행하는 단계;
상기 평탄화 공정을 수행한 후, 상기 제2 도전성 재료 위에 상기 제2 도전성 재료를 포함하는 캡핑 층을 퇴적하는 단계;
상기 캡핑 층을 덮는 제1 도전성 피처를 형성하는 단계
을 더 포함하는 방법.
(실시예 7)
실시예 6에 있어서, 제2 열 공정을 수행하여 상기 캡핑 층을 상기 제1 도전성 피처 내로 확산시키는 단계를 더 포함하는 방법.
(실시예 8)
실시예 1에 있어서, 상기 제1 유전체 층 내의 상기 개구부는 제2 도전성 피처의 표면을 노출시키고, 상기 제1 열 공정은 상기 제1 도전성 재료를 상기 제2 도전성 피처 내로 확산시키는 것인, 방법.
(실시예 9)
방법으로서,
기판으로부터 돌출하는 핀을 형성하는 단계;
상기 핀의 측벽을 따라 그리고 상기 핀의 상면 위로 연장하는 게이트 구조체를 형성하는 단계;
상기 게이트 구조체에 인접하여 상기 핀 내에 소스/드레인 영역을 형성하는 단계;
상기 소스/드레인 영역 위에 제1 유전체 층을 형성하는 단계;
상기 소스/드레인 영역의 표면을 노출시키는 개구부를 상기 제1 유전체 층 내에 형성하는 단계;
상기 개구부의 측벽을 따라 그리고 상기 소스/드레인 영역의 노출된 표면 상에 제1 재료를 포함하는 라이너 층을 퇴적하는 단계;
상기 라이너 층 상에 필러 층 - 상기 필러 층은 상기 제1 재료와 상이한 제2 재료를 포함하고, 상기 라이너 층과 상기 필러 층 사이의 계면은 단차 농도 프로파일(step concentration profile)을 가짐 - 을 퇴적하는 단계;
어닐링 공정을 수행하는 단계
를 포함하며, 상기 어닐링 공정을 수행한 후, 상기 라이너 층과 상기 필러 층 사이의 계면은 구배 농도 프로파일(gradient concentration profile)을 갖는 것인, 방법.
(실시예 10)
실시예 9에 있어서, 상기 어닐링 공정을 수행하기 전에, 상기 라이너 층의 제1 영역에는 상기 제2 재료가 없고 상기 필러 층의 제2 영역에는 상기 제1 재료가 없으며, 상기 어닐링 공정을 수행한 후에, 상기 제1 영역 및 상기 제2 영역은 상기 제1 재료와 상기 제2 재료의 혼합물을 포함하는 것인, 방법.
(실시예 11)
실시예 9에 있어서, 상기 어닐링 공정은 상기 라이너 층과 상기 필러 층 사이의 접촉 저항을 감소시키는 것인, 방법.
(실시예 12)
실시예 9에 있어서, 상기 제1 재료는 Ru를 포함하고, 상기 제2 재료는 Co를 포함하는 것인, 방법.
(실시예 13)
실시예 9에 있어서, 상기 라이너 층 및 상기 필러 층 위에 도전성 피처를 형성하는 단계를 더 포함하고, 상기 도전성 피처를 형성하는 단계는, 상기 필러 층 상에 상기 제1 재료의 층을 퇴적하는 단계를 포함하는 것인, 방법.
(실시예 14)
실시예 13에 있어서, 상기 도전성 피처를 형성하는 단계는 상기 제1 재료의 층 상에 상기 제2 재료의 층을 퇴적하는 단계를 더 포함하는 것인, 방법.
(실시예 15)
실시예 13에 있어서, 상기 도전성 피처는 상기 게이트 구조체에 대해 물리적 및 전기적 접촉을 형성하는 것인, 방법.
(실시예 16)
실시예 9에 있어서, 상기 제1 유전체 층 위에 제2 유전체 층을 퇴적하는 단계를 더 포함하고, 상기 개구부는 상기 제2 유전체 층을 통해 연장하는 것인, 방법.
(실시예 17)
디바이스로서,
제2 도전성 피처와 물리적으로 그리고 전기적으로 접촉하기 위해 유전체 층을 관통해 연장하는 제1 도전성 피처를 포함하고, 상기 제1 도전성 피처는,
제1 도전성 재료를 포함하는 외층:
상기 제1 도전성 재료와 상이한 제2 도전성 재료를 포함하는 내층 - 상기 외층은 상기 내층을 적어도 부분적으로 둘러싸고 있음-; 및
상기 제1 도전성 재료와 상기 제2 도전성 재료의 균질한 혼합물을 포함하는, 상기 외층과 내층 사이의 계면층
을 포함하고, 상기 외층에 인접한 상기 계면층의 영역은, 상기 내층에 인접한 상기 계면층의 영역보다 더 큰 제1 도전성 재료의 농도를 갖는 것인, 디바이스.
(실시예 18)
실시예 17에 있어서, 상기 제2 도전성 피처는 상기 제2 도전성 재료를 포함하는 것인, 디바이스.
(실시예 19)
실시예 17에 있어서, 상기 제1 도전성 피처의 상면과 물리적으로 그리고 전기적으로 접촉하는 제3 도전성 피처를 더 포함하고, 상기 제3 도전성 피처는 상기 제2 도전성 재료의 층을 포함하는 것인, 디바이스.
(실시예 20)
실시예 19에 있어서, 상기 제3 도전성 피처는 상기 제2 도전성 재료의 층 상에 상기 제1 도전성 재료의 층을 더 포함하는 것인, 디바이스.

Claims (10)

  1. 방법으로서,
    기판 위에 디바이스 영역을 형성하는 단계;
    상기 디바이스 영역 위에 제1 유전체 층을 형성하는 단계;
    상기 제1 유전체 층 내에 개구부를 형성하는 단계;
    상기 개구부의 측벽 및 바닥면을 따라 제1 도전성 재료를 컨포멀하게 퇴적하는 단계;
    상기 개구부를 채우기 위해 상기 제1 도전성 재료 상에 제2 도전성 재료를 퇴적하는 단계 - 상기 제2 도전성 재료는 상기 제1 도전성 재료와 상이함 -; 및
    제1 열 공정(thermal process)을 수행하여 상기 제1 도전성 재료의 제1 영역으로부터 상기 제2 도전성 재료의 제2 영역까지 연장하는 계면 영역을 형성하는 단계
    를 포함하고, 상기 계면 영역은 상기 제1 도전성 재료와 상기 제2 도전성 재료의 균질한 혼합물을 포함하는 것인, 방법.
  2. 제1항에 있어서, 상기 제1 도전성 재료는 Ru이고, 상기 제2 도전성 재료는 Co인 것인, 방법.
  3. 제1항에 있어서, 상기 제1 열 공정은 상기 제1 도전성 재료를 상기 제2 도전성 재료 내로 확산시키는 것인, 방법.
  4. 제1항에 있어서, 상기 제1 열 공정은 상기 제2 도전성 재료를 상기 제1 도전성 재료 내로 확산시키는 것인, 방법.
  5. 제1항에 있어서, 상기 제1 열 공정은 100℃ 내지 1000℃ 범위의 온도에서 수행되는 어닐링을 포함하는 것인, 방법.
  6. 제1항에 있어서,
    과잉의 제1 도전성 재료 및 과잉의 제2 도전성 재료를 제거하기 위해 평탄화 공정을 수행하는 단계;
    상기 평탄화 공정을 수행한 후, 상기 제2 도전성 재료 위에 상기 제2 도전성 재료를 포함하는 캡핑 층을 퇴적하는 단계;
    상기 캡핑 층을 덮는 제1 도전성 피처를 형성하는 단계
    을 더 포함하는 방법.
  7. 제6항에 있어서, 제2 열 공정을 수행하여 상기 캡핑 층을 상기 제1 도전성 피처 내로 확산시키는 단계를 더 포함하는 방법.
  8. 제1항에 있어서, 상기 제1 유전체 층 내의 상기 개구부는 제2 도전성 피처의 표면을 노출시키고, 상기 제1 열 공정은 상기 제1 도전성 재료를 상기 제2 도전성 피처 내로 확산시키는 것인, 방법.
  9. 방법으로서,
    기판으로부터 돌출하는 핀을 형성하는 단계;
    상기 핀의 측벽을 따라 그리고 상기 핀의 상면 위로 연장하는 게이트 구조체를 형성하는 단계;
    상기 게이트 구조체에 인접하여 상기 핀 내에 소스/드레인 영역을 형성하는 단계;
    상기 소스/드레인 영역 위에 제1 유전체 층을 형성하는 단계;
    상기 소스/드레인 영역의 표면을 노출시키는 개구부를 상기 제1 유전체 층 내에 형성하는 단계;
    상기 개구부의 측벽을 따라 그리고 상기 소스/드레인 영역의 노출된 표면 상에 제1 재료를 포함하는 라이너 층을 퇴적하는 단계;
    상기 라이너 층 상에 필러 층 - 상기 필러 층은 상기 제1 재료와 상이한 제2 재료를 포함하고, 상기 라이너 층과 상기 필러 층 사이의 계면은 단차 농도 프로파일(step concentration profile)을 가짐 - 을 퇴적하는 단계;
    어닐링 공정을 수행하는 단계
    를 포함하며, 상기 어닐링 공정을 수행한 후, 상기 라이너 층과 상기 필러 층 사이의 계면은 구배 농도 프로파일(gradient concentration profile)을 갖는 것인, 방법.
  10. 디바이스로서,
    제2 도전성 피처와 물리적으로 그리고 전기적으로 접촉하기 위해 유전체 층을 관통해 연장하는 제1 도전성 피처를 포함하고, 상기 제1 도전성 피처는,
    제1 도전성 재료를 포함하는 외층:
    상기 제1 도전성 재료와 상이한 제2 도전성 재료를 포함하는 내층 - 상기 외층은 상기 내층을 적어도 부분적으로 둘러싸고 있음-; 및
    상기 제1 도전성 재료와 상기 제2 도전성 재료의 균질한 혼합물을 포함하는, 상기 외층과 내층 사이의 계면층
    을 포함하고, 상기 외층에 인접한 상기 계면층의 영역은, 상기 내층에 인접한 상기 계면층의 영역보다 더 큰 제1 도전성 재료의 농도를 갖는 것인, 디바이스.
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