KR20140142957A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 장치의 형성 방법이 제공된다. 반도체 장치의 형성 방법은, 제1 내지 제3 영역을 포함하는 기판 상에 게이트 유전층을 형성하고, 제1 영역 상에 제1 기능층을 형성하고 제2 및 제3 영역 상에 제1 기능층을 미형성하고, 제1 및 제2 영역 상에 제2 기능층을 형성하고 제3 영역 상에 제2 기능층을 미형성하고, 제1 내지 제3 영역 상에 일함수 조절 물질을 포함하는 문턱 전압 조절층을 형성하고, 기판을 열처리하여 일함수 조절 물질을 게이트 유전층에 확산시키는 것을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for the same}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
반도체 칩은 서로 다른 문턱 전압을 가지는 트랜지스터 타입들의 조합을 포함할 수 있다. 문턱 전압이 다른 트랜지스터들, 예컨대, 로직(Logic) 트랜지스터와, SRAM(Static Random Access Memory) 또는 DRAM(Dynamic Random Access Memory) 트랜지스터와 같은 RAM 트랜지스터가 동일한 반도체 칩 상에서 조합되어 사용될 수 있다.
본 발명이 해결하려는 과제는 다중 문턱 전압을 가지는 반도체 장치의 형성 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는 다중 문턱 전압을 가지는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 형성 방법의 일 실시예는, 제1 내지 제3 영역을 포함하는 기판 상에 게이트 유전층을 형성하고, 제1 영역 상에 제1 기능층을 형성하고 제2 및 제3 영역 상에 제1 기능층을 미형성하고, 제1 및 제2 영역 상에 제2 기능층을 형성하고 제3 영역 상에 제2 기능층을 미형성하고, 제1 내지 제3 영역 상에 일함수 조절 물질을 포함하는 문턱 전압 조절층을 형성하고, 기판을 열처리하여 일함수 조절 물질을 게이트 유전층에 확산시키는 것을 포함한다.
상기 제1 내지 제3 영역의 게이트 유전층에 확산되는 상기 일함수 조절 물질의 양은 서로 다를 수 있다.
상기 제1 영역의 게이트 유전층에 확산되는 상기 일함수 조절 물질의 양은 상기 제2 영역의 게이트 유전층에 확산되는 상기 일함수 조절 물질의 양보다 적고, 상기 제2 영역의 게이트 유전층에 확산되는 상기 일함수 조절 물질의 양은 상기 제3 영역의 게이트 유전층에 확산되는 상기 일함수 조절 물질의 양보다 적을 수 있다.
상기 기판은 제4 영역을 더 포함하고, 상기 제1 영역 상에 제1 기능층을 형성하고 상기 제2 및 제3 영역 상에 상기 제1 기능층을 미형성하는 것은, 상기 제1 및 제4 영역 상에 상기 제1 기능층 및 식각 방지층을 형성하고 상기 제2 및 제3 영역 상에 상기 제1 기능층 및 식각 방지층을 미형성하는 것을 포함하고, 상기 제1 내지 제3 영역 상에 일함수 조절 물질을 포함하는 문턱 전압 조절층을 형성하는 것은, 상기 제1 내지 제4 영역 상에 상기 일함수 물질을 포함하는 문턱 전압 조절층을 형성하는 것을 포함할 수 있다.
상기 제1 기능층은 일함수 조절 물질을 포함하는 문턱 전압 조절층일 수 있다.
상기 일함수 조절 물질은 란탄계(lanthanide) 물질 중 하나, 이들의 질화물 또는 그 합금을 포함할 수 있다.
상기 일함수 조절 물질은 La을 포함할 수 있다.
상기 제1 기능층, 상기 제2 기능층 및 상기 식각 방지층은 Ti, Ta, Si 중 하나, 이들의 질화물, 그 합금 또는 그 적층 구조체를 포함할 수 있다.
상기 제1 기능층 및 제2 기능층은 TiN을 포함할 수 있다.
상기 식각 방지층은 TaN을 포함할 수 있다.
상기 게이트 유전층을 형성하는 것은, 상기 기판 상에 인터페이스막을 형성하고, 상기 인터페이스막 상에 고유전율(High-K)을 갖는 게이트 절연막을 형성하는 것일 수 있다.
상기 기판은 nFET 영역과 pFET 영역을 포함하고, 상기 반도체 장치 형성 방법은 상기 nFET 영역에 n형 금속 게이트를 형성하고 상기 pFET 영역에 p형 금속 게이트를 형성하는 것을 더 포함할 수 있다.
상기 nFET 영역에 n형 금속 게이트를 형성하고 상기 pFET 영역에 p형 금속 게이트를 형성하는 것은, 상기 기판의 nFET 영역 및 pFET 영역 상에 p형 일함수 금속층을 형성하고, 상기 기판의 nFET 영역에서 상기 p형 일함수 금속층을 제거하고, 상기 기판의 nFET 영역 상에 상기 n형 일함수 금속층을 형성하는 것을 포함할 수 있다.
상기 n형 금속 게이트는 Al, Ta, Mo, Zr, Hf, V, Ti, 이들의 질화물, 그 합금, 그 적층 구조체 중 적어도 하나를 포함하고, 상기 p형 금속 게이트는 Co, Pd, Ni, Re, Ir, Ru, Ti, 이들의 질화물, 그 합금, 그 적층 구조체 중 적어도 하나를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 형성 방법의 다른 실시예는, 제1 및 제2 영역을 포함하는 기판 상에 게이트 유전층을 형성하고, 제1 영역 상에 일함수 조절 물질을 포함하는 제1 문턱 전압 조절층을 형성하고 제2 영역 상에 제1 문턱 전압 조절층을 미형성하고, 제1 및 제2 영역 상에 식각 방지층을 형성하고, 제2 영역 상에 블록층을 형성하고 제1 영역 상에 블록층을 미형성하고, 제1 내지 제2 영역 상에 일함수 조절 물질을 포함하는 제2 문턱 전압 조절층을 형성하고, 기판을 열처리하여 일함수 조절 물질을 게이트 유전층에 확산시키는 것을 포함한다.
상기 제1 및 제2 영역의 게이트 유전층에 확산되는 상기 일함수 조절 물질의 양은 서로 다를 수 있다.
상기 제2 영역의 게이트 유전층에 확산되는 상기 일함수 조절 물질의 양은 상기 제1 영역의 게이트 유전층에 확산되는 상기 일함수 조절 물질의 양보다 적을 수 있다.
상기 블록층은 Ti, Ta, Si 중 하나, 이들의 질화물, 그 합금 또는 그 적층 구조체를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 실시예는, 제1 및 제2 영역을 포함하는 기판 상에 형성된 게이트 유전층; 제1 및 제2 영역 상에 형성되고 일함수 조절 물질을 포함하는 제1 문턱 전압 조절층; 제1 및 제2 영역 상에 형성된 식각 방지층; 제2 영역 상에 형성되고 제1 영역 상에는 미형성된 블록층; 및 제1 및 제2 영역 상에 형성되고 일함수 조절 물질을 포함하는 제2 문턱 전압 조절층을 포함한다.
상기 기판은 제3 영역을 더 포함하고, 상기 제3 영역 상에는 상기 게이트 유전층과 상기 블록층과 상기 제2 문턱 전압 조절층이 순차적으로 적층되고, 상기 제1 문턱 전압 조절층과 상기 식각 방지층이 미형성될 수 있다.
상기 기판은 제4 영역을 더 포함하고, 상기 제4 영역 상에는 상기 게이트 유전층과 상기 제2 문턱 전압 조절층이 순차적으로 적층되고, 상기 제1 문턱 전압 조절층과 상기 식각 방지층과 상기 블록층이 미형성될 수 있다.
상기 제1 및 제2 영역의 게이트 유전층에 포함된 상기 일함수 조절 물질의 농도는 서로 다를 수 있다.
상기 제2 영역의 게이트 유전층에 포함된 상기 일함수 물질의 농도는 상기 제1 영역의 게이트 유전층에 포함된 상기 일함수 조절 물질의 농도보다 낮을 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 의해, 비교적 낮은 제조 비용과 단순한 공정으로, 문턱 전압의 편차 또는 전하 이동도 열화로 인한 소자 성능의 저하 없이, 다중 문턱 전압을 가지는 반도체 장치를 제공할 수 있다.
도 1a는 본 발명의 제1 실시예에 따른 다중 문턱 전압을 가지는 반도체 장치의 단면도이고, 도 1b는 도 1a의 A11, A12 및 A13 영역을 확대한 부분 확대도이다.
도 1c는 도 1a에 도시된 게이트 전극(122)을 설명하기 위한 도면이다.
도 2a는 본 발명의 제2 실시예에 따른 다중 문턱 전압을 가지는 반도체 장치의 단면도이고, 도 2b는 도 2a의 A21, A22, A23 및 A24 영역을 확대한 부분 확대도이다.
도 3a는 본 발명의 제3 실시예에 따른 다중 문턱 전압을 가지는 반도체 장치의 단면도이고, 도 3b는 도 3a의 A31, A32, A33 및 A34 영역을 확대한 부분 확대도이다.
도 4는 본 발명의 제4 실시예에 따른 다중 문턱 전압을 가지는 반도체 장치의 단면도이다.
도 5 내지 도 9d는 본 발명의 제1 실시예에 따른 다중 문턱 전압을 가지는 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 10 내지 도 13은 본 발명의 제2 실시예에 따른 다중 문턱 전압을 가지는 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 14a 및 도 14b는 본 발명의 제3 실시예에 따른 다중 문턱 전압을 가지는 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 15 및 도 16은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1a는 본 발명의 제1 실시예에 따른 다중 문턱 전압을 가지는 반도체 장치(1)의 단면도이고, 도 1b는 도 1a의 A11, A12 및 A13 영역을 확대한 부분 확대도이다.
도 1a를 참조하면, 반도체 장치(1)는 제1 내지 제3 트랜지스터(TR11, TR12, TR13)를 포함할 수 있다. 각 트랜지스터(TR11, TR12, TR13)는 기판(110), 트렌치(118) 및 스페이서(114)를 포함할 수 있다. 기판(110)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(Silicon On Insulator) 기판이 사용될 수 있다. 트렌치(118)의 측벽에는 스페이서(114)가 형성될 수 있고, 트렌치(118)의 바닥면에 기판(110)이 배치될 수 있으나 이에 제한되는 것은 아니다. 스페이서(114)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 또한, 스페이서(114)는 도시된 형상과 달리 L자형으로 형성될 수도 있다. 도면에는 스페이서(114)가 단층으로 도시되어 있으나 이에 제한되는 것은 아니며, 복층으로 형성되어도 무방하다. 또한, 기판(110) 내에는 소스(S)/드레인(D)이 형성될 수 있다.
게이트 유전층(113)은 기판(110) 상에 형성되며, 인터페이스막(111) 및 게이트 절연막(112)을 포함할 수 있다. 인터페이스막(111)은 유전율(k)이 9 이하인 저유전 물질층, 예컨대, 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막(산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또한, 인터페이스막(111)은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
게이트 절연막(112)은 인터페이스막(111) 상에서 트렌치(118)의 측벽과 바닥면을 따라서 컨포말하게(conformally) 형성될 수 있다. 게이트 절연막(112)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(112)은, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3 등을 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 이러한 게이트 절연막(112)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
도 1a를 계속해서 참조하면, 기판(110)에는 다중 문턱 전압을 가지는 반도체 장치(1)가 형성되는 제1 영역(I), 제2 영역(II) 및 제3 영역(III)이 정의될 수 있다. 제1 영역(I), 제2 영역(II) 및 제3 영역(III)은 서로 연결된 영역이거나 서로 이격된 영역일 수 있다.
게이트 절연막(112) 상에는 제1 기능층(115) 및 제2 기능층(117)이 선택적으로 형성될 수 있다. 문턱 전압 조절층(120)은 일함수 조절 물질을 포함하며, 게이트 절연막(112) 상에 선택적으로 형성된 제1 기능층(115) 및 제2 기능층(117) 상에 형성될 수 있다.
구체적으로, 도 1b를 참조하면, 제1 영역(I)에는 제1 기능층(115) 및 제2 기능층(117)이 형성되고, 제2 영역(II) 에는 제2 기능층(117)만이 형성되며, 제3 영역(III)에는 제1 기능층(115) 및 제2 기능층(117)이 형성되지 않을 수 있다. 제1 기능층(115) 및 제2 기능층(117)은 문턱 전압 조절층(120)으로부터 게이트 유전층(113)에 확산되는 일함수 조절 물질의 양을 제한하는 블록층(block layer)으로서의 역할을 할 수 있다. 특히, 제1 기능층(115) 또는 제2 기능층(117)을 선택적으로 형성하여 문턱 전압 조절층(120)과 게이트 유전층(113) 사이의 블록층의 두께를 다양하게 함으로써, 제1 영역(I), 제2 영역(II) 및 제3 영역(III)의 게이트 유전층(113)에 확산되는 일함수 조절 물질의 양을 조절할 수 있다. 이에 대한 보다 구체적인 설명은 후술하도록 한다.
한편, 보호층(121) 및 게이트 전극(122)이 문턱 전압 조절층(120) 상에 형성될 수 있다. 보호층(121)은 문턱 전압 조절층(120)과 그 하부 층들을 보호할 수 있다. 예를 들면, 후속의 열처리 공정에서 일어날 수 있는 옥사이드 경화(oxide curing) 또는 재성장(regrowth)을 방지할 수도 있다. 본 발명의 몇몇 실시예에서 보호층(121)은 TiN을 포함할 수 있다. 본 발명의 몇몇의 실시예에서 게이트 전극(122)은 다결정 실리콘(poly-Si) 또는 비정질 실리콘(a-Si)을 포함할 수 있다. 또한, 본 발명의 몇몇의 실시예에서 전극(122)은 메탈을 포함할 수 있다.
한편, 도 1c는 도 1a에 도시된 게이트 전극(122)을 설명하기 위한 도면이다. 본 발명의 몇몇 실시예에서, nFET 영역에서의 게이트 전극(122)은 n형 일함수 금속층(122b) 및 게이트 금속(122c)을 포함할 수 있고, pFET 영역에서의 게이트 전극(122)은 p형 일함수 금속층(122a), n형 일함수 금속층(122b) 및 게이트 금속(122c)를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 제1 기능층(115) 및 제2 기능층(117)은 예를 들어, Ti, Ta, Si 중 하나를 포함할 수 있다. 또한, 본 발명의 다른 몇몇 실시예에서 제1 기능층(115) 및 제2 기능층(117)은 예를 들어, TiN과 같은 Ti, Ta, Si 중 하나의 질화물을 포함할 수 있다. 또한, 본 발명의 또 다른 몇몇 실시예에서 제1 기능층(115) 및 제2 기능층(117)은 Ti, Ta, Si 중 하나의 질화물로 이루어진 합금을 포함할 수 있다. 또한, 본 발명의 또 다른 몇몇 실시예에서 제1 기능층(115) 및 제2 기능층(117)은 이들의 적층 구조체를 포함할 수 있다. 이러한 제1 기능층(115) 및 제2 기능층(117)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
본 발명의 몇몇 실시예에서, 문턱 전압 조절층(120)에 포함된 일함수 조절 물질은 예를 들어, La 등과 같은 란탄계(lanthanide) 물질 중 하나를 포함할 수 있다. 또한, 본 발명의 다른 몇몇 실시예에서 문턱 전압 조절층(120)에 포함된 일함수 조절 물질은 란탄계 물질의 질화물을 포함할 수 있다. 또한, 본 발명의 또 다른 몇몇 실시예에서 문턱 전압 조절층(120)에 포함된 일함수 조절 물질은 란탄계 물질의 질화물로 이루어진 합금을 포함할 수 있다. 이러한 문턱 전압 조절층(120)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
이하, 본 반도체 장치(1)에서 기판의 각 영역별로 문턱 전압이 달라지는 것에 대해 보다 구체적으로 설명한다. 단 이하에서는 본 실시예에 따른 제1 내지 제3 트랜지스터(TR11, TR12, TR13)가 nFET인 것을 예로 들어 설명하나, pFET인 경우는 반대가 된다.
예를 들면, 게이트 유전층(113)의 제1 영역(I)에 포함된 일함수 조절 물질의 농도는 게이트 유전층(113)의 제2 영역(II) 에 포함된 일함수 조절 물질의 농도보다 낮고, 게이트 유전층(113)의 제2 영역(II)에 포함된 일함수 조절 물질의 농도는 게이트 유전층(113)의 제3 영역(III)에 포함된 일함수 조절 물질의 농도보다 낮을 수 있다. 이 경우, 각 영역에 형성된 트랜지스터(TR11, TR12, TR13)의 문턱 전압을 각각 Vt11, Vt12 및 Vt13 이라고 하면 아래의 표 1과 같은 관계가 성립한다.
Figure pat00001
후술할 열처리 공정을 수행하면 문턱 전압 조절층(120)에 포함된 일함수 조절 물질은 제1 기능층(115) 또는 제2 기능층(117) 중 적어도 하나를 거쳐 게이트 유전층(113)으로 확산된다. 이 경우, 문턱 전압 조절층(120)과 게이트 유전층(113) 간에 형성된 층(즉, 제1 기능층(115) 또는 제2 기능층(117) 중 적어도 하나)으로 인한 두께 차이에 의해, 게이트 유전층(113)으로 확산되는 일함수 조절 물질의 양의 차이가 발생한다. 제1 영역(I)에서는 문턱 전압 조절층(120)과 게이트 유전층(113) 사이의 두께가 가장 두꺼우므로, 게이트 유전층(113)으로 확산되는 일함수 조절 물질의 양은 가장 적을 것이다. 이에 따라 제1 영역(I)에 형성된 트랜지스터(TR11)의 문턱 전압 Vt11은 가장 높게 될 것이다. 문턱 전압 조절층(120)과 게이트 유전층(113) 사이의 두께가 그 다음으로 두꺼운 영역은 제2 영역(II)이므로, 제2 영역(II)에 형성된 트랜지스터(TR12)의 문턱 전압 Vt12는 Vt11보다는 낮지만 Vt13보다는 클 것이다.
만약, 본 실시예에와 달리 이러한 문턱 전압 조절을, 예를 들어, 이온 주입(Ion Implantation, IIP)의 농도 차이를 두는 방법에 의해 수행할 경우, 도펀트(dopant) 변동으로 인한 문턱 전압의 편차(variation)로 인해 반도체 장치(1)의 성능에 영향을 미칠 수 있다. 또한, 씬 바디(thin body) 트랜지스터의 경우, 이러한 도핑(doping)에 의한 방법으로는 문턱 전압을 정밀하게 조절하기 어렵다는 문제가 있다. 또한, 본 실시예와 달리 이러한 문턱 전압 조절을, 예를 들어, 게이트 산화막의 두께, 도핑 농도, 또는 채널의 길이와 폭을 조절하는 방법에 의해 수행하는 경우에는, 추가적인 마스크 세트(mask set)와 공정 단계들을 필요로 하여 제조 비용과 공정의 복잡도가 증가한다.
하지만, 본 실시예에 따를 경우, 비교적 낮은 제조 비용과 단순한 공정으로, 문턱 전압의 편차 또는 전하 이동도 열화로 인한 소자 성능의 저하 없이, 다중 문턱 전압을 가지는 반도체 장치를 제공할 수 있는 장점이 있다.
도 2a는 본 발명의 제2 실시예에 따른 다중 문턱 전압을 가지는 반도체 장치(2)의 단면도이고, 도 2b는 도 2a의 A21, A22, A23 및 A24 영역을 확대한 부분 확대도이다.
도 2a를 참조하면, 기판(210)에는 다중 문턱 전압을 가지는 반도체 장치(2)가 형성되는 제1 영역(I), 제2 영역(II), 제3 영역(III) 및 제4 영역(IV)이 정의될 수 있다. 제1 영역(I), 제2 영역(II), 제3 영역(III) 및 제4 영역(IV)은 서로 연결된 영역이거나 서로 이격된 영역일 수 있다.
게이트 절연막(212) 상에는 제1 기능층(215), 식각 방지층(216) 및 제2 기능층(217)이 선택적으로 형성될 수 있다. 문턱 전압 조절층(220)은 일함수 조절 물질을 포함하며, 게이트 절연막(212) 상에 선택적으로 형성된 제1 기능층(215), 식각 방지층(216) 및 제2 기능층(217) 상에 형성될 수 있다.
구체적으로, 도 2b를 참조하면, 제1 영역(I)에는 제1 기능층(215) 및 식각 방지층(216)이 형성되고, 제2 영역(II) 에는 제1 기능층(215), 식각 방지층(216) 및 제2 기능층(217)이 형성되고, 제3 영역(III)에는 제2 기능층(117)만이 형성되며, 제4 영역(IV)에는 제1 기능층(215), 식각 방지층(216) 및 제2 기능층(117)이 형성되지 않을 수 있다. 제1 기능층(215), 식각 방지층(216) 및 제2 기능층(217)은 문턱 전압 조절층(220)으로부터 게이트 유전층(213)에 확산되는 일함수 조절 물질의 양을 제한하는 블록층으로서의 역할을 할 수 있다. 특히, 제1 기능층(215), 식각 방지층(216) 및 제2 기능층(217)을 선택적으로 형성하여 문턱 전압 조절층(220)과 게이트 유전층(213) 사이의 블록층의 두께를 다양하게 함으로써, 제1 영역(I), 제2 영역(II), 제3 영역(III) 및 제4 영역(IV)의 게이트 유전층(213)에 확산되는 일함수 조절 물질의 양을 조절할 수 있다. 이에 대한 보다 구체적인 설명은 후술하도록 한다.
한편, 보호층(221) 및 게이트 전극(222)이 문턱 전압 조절층(220) 상에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 식각 방지층(216)은 예를 들어, Ti, Ta, Si 중 하나를 포함할 수 있다. 또한, 본 발명의 다른 몇몇 실시예에서 식각 방지층(216)은 예를 들어, TaN과 같은 Ti, Ta, Si 중 하나의 질화물을 포함할 수 있다. 또한, 본 발명의 또 다른 몇몇 실시예에서 식각 방지층(216)은 Ti, Ta, Si 중 하나의 질화물로 이루어진 합금을 포함할 수 있다. 또한, 본 발명의 또 다른 몇몇 실시예에서 식각 방지층(216)은 이들의 적층 구조체를 포함할 수 있다. 이러한 식각 방지층(216)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
이하, 본 반도체 장치(2)에서 기판의 각 영역별로 문턱 전압이 달라지는 것에 대해 보다 구체적으로 설명한다. 단 이하에서는 본 실시예에 따른 제1 내지 제4 트랜지스터(TR21, TR22, TR23, TR24)가 nFET인 것을 예로 들어 설명하나, pFET인 경우는 반대가 된다.
예를 들면, 게이트 유전층(213)의 제2 영역(II)에 포함된 일함수 조절 물질의 농도는 게이트 유전층(213)의 제1 영역(I)에 포함된 일함수 조절 물질의 농도보다 낮고, 게이트 유전층(213)의 제1 영역(I)에 포함된 일함수 조절 물질의 농도는 게이트 유전층(213)의 제3 영역(III)에 포함된 일함수 조절 물질의 농도보다 낮으며, 게이트 유전층(213)의 제3 영역(III)에 포함된 일함수 조절 물질의 농도는 게이트 유전층(213)의 제4 영역(IV)에 포함된 일함수 조절 물질의 농도보다 낮을 수 있다. 이 경우, 각 영역에 형성된 트랜지스터(TR21, TR22, TR23, TR24)의 문턱 전압을 각각 Vt21, Vt22, Vt23 및 Vt24 라고 하면 아래의 표 2와 같은 관계가 성립한다.
Figure pat00002
후술할 열처리 공정을 수행하면 문턱 전압 조절층(220)에 포함된 일함수 조절 물질은 제1 기능층(215), 식각 방지층(216) 또는 제2 기능층(217) 중 적어도 하나를 거쳐 게이트 유전층(213)으로 확산된다. 이 경우, 문턱 전압 조절층(220)과 게이트 유전층(213) 간에 형성된 층(즉, 제1 기능층(215), 식각 방지층(216) 또는 제2 기능층(217) 중 적어도 하나)으로 인한 두께 차이에 의해, 게이트 유전층(213)으로 확산되는 일함수 조절 물질의 양의 차이가 발생한다. 제2 영역(II)에서는 문턱 전압 조절층(220)과 게이트 유전층(213) 사이의 두께가 가장 두꺼우므로, 게이트 유전층(213)으로 확산되는 일함수 조절 물질의 양은 가장 적을 것이다. 이에 따라 제2 영역(II)에 형성된 트랜지스터(TR22)의 문턱 전압 Vt22는 가장 높게 될 것이다. 문턱 전압 조절층(220)과 게이트 유전층(213) 사이의 두께가 그 다음으로 두꺼운 영역은 제1 영역(I)이므로, 제1 영역(I)에 형성된 트랜지스터(TR21)의 문턱 전압 Vt21은 Vt22보다는 낮지만 Vt23보다는 클 것이다.
이렇게, 본 실시예에 따를 경우, 비교적 낮은 제조 비용과 단순한 공정으로, 문턱 전압의 편차 또는 전하 이동도 열화로 인한 소자 성능의 저하 없이, 다중 문턱 전압을 가지는 반도체 장치를 제공할 수 있는 장점이 있다.
도 3a는 본 발명의 제3 실시예에 따른 다중 문턱 전압을 가지는 반도체 장치(3)의 단면도이고, 도 3b는 도 3a의 A31, A32, A33 및 A34 영역을 확대한 부분 확대도이다.
도 3a를 참고하면, 제2 실시예에서와 같이, 기판(310)에는 다중 문턱 전압을 가지는 반도체 장치(3)가 형성되는 제1 영역(I), 제2 영역(II), 제3 영역(III) 및 제4 영역(IV)이 정의된다.
게이트 절연막(312) 상에는 일함수 조절 물질을 포함하는 문턱 전압 조절층(319), 식각 방지층(316) 및 제2 기능층(317)이 선택적으로 형성될 수 있다. 또한, 문턱 전압 조절층(320)이 게이트 절연막(312) 상에 선택적으로 형성된 문턱 전압 조절층(319), 식각 방지층(216) 및 제2 기능층(317) 상에 형성될 수 있다.
구체적으로, 도 3b를 참고하면, 제1 영역(I)에는 문턱 전압 조절층(319) 및 식각 방지층(316)이 형성되고, 제2 영역(II) 에는 문턱 전압 조절층(319), 식각 방지층(316) 및 제2 기능층(317)이 형성되고, 제3 영역(III)에는 제2 기능층(317)만이 형성되며, 제4 영역(IV)에는 문턱 전압 조절층(319), 식각 방지층(316) 및 제2 기능층(317)이 형성되지 않을 수 있다. 여기서, 문턱 전압 조절층(319)은, 문턱 전압 조절층(320)에서 게이트 유전층(313)으로의 확산에 추가적으로, 일함수 조절 물질을 게이트 유전층(313)으로 확산시킬 수 있다. 이러한 층상 구조를 가지는 트랜지스터를 형성함으로써, 필요에 따라 게이트 유전층(313)으로 확산되는 일함수 조절 물질의 양을 추가적으로 증가시켜 문턱 전압을 현저히 낮춤으로써, 다중 문턱 전압들의 차이가 더욱 확연히 커지도록 구현할 수 있다. 한편, 보호층(321) 및 게이트 전극(322)이 문턱 전압 조절층(320) 상에 형성될 수 있다.
이하, 본 반도체 장치(3)에서 기판의 각 영역별로 문턱 전압이 달라지는 것에 대해 보다 구체적으로 설명한다. 단 이하에서는 본 실시예에 따른 제1 내지 제4 트랜지스터(TR31, TR32, TR33, TR34)가 nFET인 것을 예로 들어 설명하나, pFET인 경우는 반대가 된다.
예를 들면, 게이트 유전층(313)의 제3 영역(III)에 포함된 일함수 조절 물질의 농도는 게이트 유전층(313)의 제4 영역(IV)에 포함된 일함수 조절 물질의 농도보다 낮고, 게이트 유전층(313)의 제4 영역(IV)에 포함된 일함수 조절 물질의 농도는 게이트 유전층(313)의 제2 영역(II)에 포함된 일함수 조절 물질의 농도보다 낮으며, 게이트 유전층(313)의 제2 영역(II)에 포함된 일함수 조절 물질의 농도는 게이트 유전층(313)의 제1 영역(I)에 포함된 일함수 조절 물질의 농도보다 낮을 수 있다. 이 경우, 각 영역에 형성된 트랜지스터(TR31, TR32, TR33, TR34)의 문턱 전압을 각각 Vt31, Vt32, Vt33 및 Vt34 라고 하면 아래의 표 3과 같은 관계가 성립한다.
Figure pat00003
후술할 열처리 공정을 수행하면 문턱 전압 조절층(319)으로부터 일함수 조절 물질의 확산이 추가적으로 일어나므로, 필요에 따라 게이트 유전층(313)으로 확산되는 일함수 조절 물질의 양을 추가적으로 증가시켜 문턱 전압을 현저히 낮춤으로써, 다중 문턱 전압들의 차이가 더욱 확연히 커지도록 구현할 수 있다. 제2 영역(II)에서는 문턱 전압 조절층(320)과 게이트 유전층(313) 사이의 두께가 가장 두껍지만, 문턱 전압 조절층(319)에서 확산되는 일함수 조절 물질의 양을 고려한다면, 게이트 유전층(313)으로 확산되는 일함수 조절 물질의 양은 제3 내지 제4 영역(III, IV)보다 많을 것이다. 이에 따라 제2 영역(II)에 형성된 트랜지스터(TR32)의 문턱 전압 Vt32는 Vt33 > Vt34보다 낮게 될 것이다. 제1 영역(I)은 문턱 전압 조절층(319)을 포함하면서 문턱 전압 조절층(320)과 게이트 유전층(313) 사이의 두께가 제2 영역(II)보다는 얇기 때문에, 제1 영역(I)에 형성된 트랜지스터(TR31)의 문턱 전압 Vt31은 Vt32보다는 낮을 것이다.
도 4는 본 발명의 제4 실시예에 따른 다중 문턱 전압을 가지는 반도체 장치(4)의 단면도이다. 기판(410)의 제1 영역(I)에는 문턱 전압 조절층(419), 식각 방지층(416) 및 문턱 전압 조절층(420)이 형성되고, 제2 영역(II) 에는 식각 방지층(416), 제1 기능층(415) 및 문턱 전압 조절층(420)이 형성될 수 있다. 한편, 보호층(421) 및 게이트 전극(422)이 문턱 전압 조절층(420) 상에 형성될 수 있다.
여기서, 후술할 열처리 공정을 수행하면 게이트 유전층(413)의 제2 영역(II)에 포함된 일함수 조절 물질의 농도는 게이트 유전층(413)의 제1 영역(I)에 포함된 일함수 조절 물질의 농도보다 낮게 될 것이다. 제1 내지 제2 영역(I, II)에서 문턱 전압 조절층(420)과 게이트 유전층(413) 사이의 두께는 동일하지만, 문턱 전압 조절층(419)으로부터 게이트 유전층(413)으로 일함수 조절 물질이 추가적으로 확산되기 때문이다. 따라서, 제1 내지 제2 영역(I, II)에 형성된 트랜지스터(TR41, TR42)의 문턱 전압을 각각 Vt41, Vt42 라고 하면 다음과 같은 관계가 성립할 것이다.
Vt42 > Vt41
단 이것은 제1 내지 제2 트랜지스터(TR41, TR42)가 nFET인 것을 예로 들어 설명한 것이고, pFET인 경우는 반대가 된다.
도 5 내지 도 9d는 본 발명의 제1 실시예에 따른 다중 문턱 전압을 가지는 반도체 장치의 제조 방법을 설명하기 위한 도면들이다. 여기서, 기판(110)은 nFET 영역과 pFET 영역을 가질 수 있다. nFET 영역과 pFET 영역은 각각 서로 다른 문턱 전압을 가지는 트랜지스터가 형성되는 영역들을 포함할 수 있다. 예컨대, nFET 영역은 제1 영역(I), 제2 영역(II) 및 제3 영역(III)을 포함할 수 있다. 이하 구체적인 공정은 주로 nFET 영역에 대해 설명될 것이지만, 공정은 nFET 영역과 pFET 영역을 포함하는 전 영역에 대해 이루어질 수 있다.
도 5를 참조하면, 기판(110) 상에 게이트 유전층(113)을 형성한다. 게이트 유전층(113)은 인터페이스막(110) 및 게이트 절연막(112)을 포함할 수 있다. 여기서, 인터페이스막(110)은 트렌치(118)의 바닥면을 따라서 형성될 수 있고, 게이트 절연막(112)은 트렌치(118)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다.
도 6를 참조하면, 기판(110)의 제1 영역(I) 상에 제1 기능층(115)을 형성한다. 먼저, 기판(110) 상의 제1 내지 제3 영역(I, III, III) 상에 제1 기능층(115)을 형성하고, 제2 및 제3 영역(II, III)의 제1 기능층(115)을 식각한다. 이를 위해, 바람직하게는 화학적 에칭이 사용될 수 있다.
도 7을 참조하면, 기판(110)의 제1 및 제2 영역(II, III) 상에 제2 기능층(117)을 형성한다. 제1 기능층(115)을 형성하는 과정과 유사하게, 기판(110) 상의 제1 내지 제3 영역(I, II, III) 상에 제2 기능층(117)을 형성하고, 제3 영역(III)의 제2 기능층(117)을 식각한다.
도 8을 참조하면, 먼저 기판(110)의 nFET 영역(제1 내지 제3 영역(I, II, III)) 및 pFET 영역 상에 문턱 전압 조절층(120)을 형성한다. 다음으로, 문턱 전압 조절층(120) 상에 보호층(121)을 형성할 수 있다.
이어서, 열처리 공정을 진행하여 문턱 전압 조절층(120)에 포함된 일함수 조절 물질을 게이트 유전층(113)으로 확산시킬 수 있다. 구체적으로, 열처리를 수행하면 문턱 전압 조절층(120)에 포함된 일함수 조절 물질은 제1 기능층(115) 또는 제2 기능층(117) 중 적어도 하나를 거쳐 게이트 유전층(113)으로 확산된다. 이 경우, 문턱 전압 조절층(120)과 게이트 유전층(113) 간에 형성된 층(즉, 제1 기능층(115) 또는 제2 기능층(117) 중 적어도 하나)으로 인한 두께 차이에 의해, 게이트 유전층(113)으로 확산되는 일함수 조절 물질의 양의 차이가 발생한다. 열처리 공정은 바람직하게는 900°C 내지 1050°C에서 수행될 수 있다.
이후, 형성된 게이트 스택을 식각한 후, nFET 영역과 pFET 영역에 일함수 금속 게이트를 적층하는 공정이 수행될 수 있다. 도 9a 내지 9c를 참조하면, 기판(110)의 nFET 영역 및 pFET 영역 상에 p형 일함수 금속층(122a)을 형성하고, 기판(110)의 nFET 영역에서 p형 일함수 금속층(122a)을 제거하고, 기판(110)의 nFET 영역 상에 n형 일함수 금속층(122b)을 형성할 수 있다. 다음으로, 도 9d를 참조하면, 기판(110)의 nFET 영역 및 pFET 영역 상에 게이트 금속(122c)를 형성할 수 있다.
n형 금속 게이트로서는 Al, Ta, Mo, Zr, Hf, V, Ti, 이들의 질화물, 그 합금, 그 적층 구조체를 포함할 수 있고, p형 금속 게이트로서는 Co, Pd, Ni, Re, Ir, Ru, Ti, 이들의 질화물, 그 합금 그 적층 구조체를 포함할 수 있다. 이후, 게이트 스택의 양 측에 소스 및 드레인 영역을 형성하는 공정이 수행될 수 있다.
도 10 내지 도 13은 본 발명의 제2 실시예에 따른 다중 문턱 전압을 가지는 반도체 장치의 제조 방법을 설명하기 위한 도면들이다. 여기서, 기판(210)은 nFET 영역과 pFET 영역을 가질 수 있다. nFET 영역과 pFET 영역은 각각 서로 다른 문턱 전압을 가지는 트랜지스터가 형성되는 영역들을 포함할 수 있다. 예컨대, nFET 영역은 제1 영역(I), 제2 영역(II), 제3 영역(III) 및 제4 영역(IV)을 포함할 수 있다. 이하 구체적인 공정은 주로 nFET 영역에 대해 설명될 것이지만, 공정은 nFET 영역과 pFET 영역을 포함하는 전 영역에 대해 이루어질 수 있다.
도 10을 참조하면, 도 5와 관련하여 설명한 바와 같이, 기판(210) 상에 인터페이스막(211) 및 게이트 절연막(212)을 포함할 수 있는 게이트 유전층(213)을 형성한다. 다음으로, 기판(210)의 제1 및 제2 영역(I, II) 상에 제1 기능층(215)을 형성하고, 형성된 제1 기능층(215) 상에 식각 방지층(216)을 형성한다. 구체적으로, 제1 기능층(215) 및 식각 방지층(216)은 제3 및 제4 영역(III, IV)에는 미형성된다. 먼저, 기판(210) 상의 제1 내지 제4 영역(I, III, III, IV) 상에 제1 기능층(215)을 형성하고, 제3 및 제4 영역(III, IV)의 제1 기능층(215)을 식각한다. 이를 위해, 바람직하게는 화학적 에칭이 사용될 수 있다.
도 11을 참조하면, 기판(210)의 제2 영역(II, III) 상에 제2 기능층(217)을 형성한다. 제1 기능층(215) 및 식각 방지층(216)을 형성하는 과정과 유사하게, 기판(210) 상의 제1 내지 제4 영역(I, II, III, IV) 상에 제2 기능층(217)을 형성하고, 제1, 제3 및 제4 영역(I, III, IV)의 제2 기능층(217)을 식각한다.
도 12 및 도 13을 참조하면, 먼저 기판(210)의 제1 내지 제4 영역(I, II, III, IV) 상에 문턱 전압 조절층(220)을 형성한다. 다음으로, 문턱 전압 조절층(220) 상에 보호층(221)을 형성할 수 있다.
이어서, 열처리 공정을 진행하여 문턱 전압 조절층(220)에 포함된 일함수 조절 물질을 게이트 유전층(213)으로 확산시킬 수 있다. 구체적으로, 열처리를 수행하면 문턱 전압 조절층(220)에 포함된 일함수 조절 물질은 제1 기능층(215), 식각 방지층(216) 또는 제2 기능층(217) 중 적어도 하나를 거쳐 게이트 유전층(213)으로 확산된다. 이 경우, 문턱 전압 조절층(220)과 게이트 유전층(213) 간에 형성된 층(즉, 제1 기능층(215), 식각 방지층(216) 또는 제2 기능층(217) 중 적어도 하나)으로 인한 두께 차이에 의해, 게이트 유전층(213)으로 확산되는 일함수 조절 물질의 양의 차이가 발생한다.
이후, 형성된 게이트 스택을 식각한 후, nFET 영역과 pFET 영역에 함수 금속 게이트를 적층하는 공정이 수행될 수 있다.
도 14a 및 도 14b는 본 발명의 제3 실시예에 따른 다중 문턱 전압을 가지는 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 10 내지 13에서 설명한 실시예와 비교할 때, 도 14a 및 도 14b에 도시된 실시예는 제1 기능층(215) 대신 문턱 전압 조절층(319)을 형성한다는 점이 다를 뿐이다. 도 14a 및 14b와 같이 각종 층을 형성한 후, 열처리 공정을 진행하여 문턱 전압 조절층(319, 320)에 포함된 일함수 조절 물질을 게이트 유전층(313)으로 확산시킬 수 있다. 열처리를 수행하면 문턱 전압 조절층(319)으로부터 일함수 조절 물질의 확산이 추가적으로 일어나므로, 필요에 따라 게이트 유전층(313)으로 확산되는 일함수 조절 물질의 양을 추가적으로 증가시켜 문턱 전압을 현저히 낮춤으로써, 다중 문턱 전압들의 차이가 더욱 확연히 커지도록 구현할 수 있다.
이후, 형성된 게이트 스택을 식각한 후, nFET 영역과 pFET 영역에 일함수 금속 게이트를 적층하는 공정이 수행될 수 있다.
본 발명에 의해, 비교적 낮은 제조 비용과 단순한 공정으로, 문턱 전압의 편차 또는 전하 이동도 열화로 인한 소자 성능의 저하가 없이, 다중 문턱 전압을 가지는 반도체 장치를 제공할 수 있다.
도 15 및 도 16은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 15를 참조하면, 반도체 장치는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 16을 참조하면, 서로 이격된 제1 액티브 영역(510), 제2 액티브 영역(520), 제3 액티브 영역(530), 제4 액티브 영역(540)은 일 방향(예를 들어, 도 16의 상하방향)으로 길게 연장되도록 형성된다. 제2 액티브 영역(520), 제3 액티브 영역(530)은 제1 액티브 영역(510), 제4 액티브 영역(540)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(551), 제2 게이트 전극(552), 제3 게이트 전극(553), 제4 게이트 전극(554)은 타 방향(예를 들어, 도 16의 좌우 방향)으로 길게 연장되고, 제1 액티브 영역(510) 내지 제4 액티브 영역(540)을 교차하도록 형성된다. 구체적으로, 제1 게이트 전극(551)은 제1 액티브 영역(510)과 제2 액티브 영역(520)을 완전히 교차하고, 제3 액티브 영역(530)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(553)은 제4 액티브 영역(540)과 제3 액티브 영역(530)을 완전히 교차하고, 제2 액티브 영역(520)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(552), 제4 게이트 전극(554)은 각각 제1 액티브 영역(510), 제4 액티브 영역(540)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(551)과 제2 액티브 영역(520)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(551)과 제1 액티브 영역(510)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(552)과 제1 액티브 영역(510)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(553)과 제3 액티브 영역(530)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(553)과 제4 액티브 영역(540)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(554)과 제4 액티브 영역(540)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(551, 552, 553, 554)과, 제1 내지 제4 액티브 영역(510, 520, 530, 540)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있으며, 다수의 컨택(550)이 형성될 수 있다.
뿐만 아니라, 제1 공유 컨택(shared contact)(561)은 제2 액티브 영역(520), 제3 게이트 라인(553)과, 배선(571)을 동시에 연결한다. 제2 공유 컨택(562)은 제3 액티브 영역(530), 제1 게이트 라인(551)과, 배선(572)을 동시에 연결한다.
예를 들어, 제1 풀업 트랜지스터(PU1), 제2 풀업 트랜지스터(PU2)는 앞서 설명한 본 발명의 실시예들에 따른 P형 트랜지스터 중 어느 하나의 구성을 가질 수 있고, 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀다운 트랜지스터(PD2), 제2 패스 트랜지스터(PS2)는 앞서 설명한 본 발명의 실시예들에 따른 n형 트랜지스터 중 어느 하나의 구성을 가질 수 있다.
다음 도 17을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템에 대해 설명하도록 한다.
도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 17을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템(1110)은 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130), 인터페이스(1140) 및 버스(1150)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
본 발명의 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
한편, 본 발명이 적용되는 반도체 장치는 멀티 게이트 전계 효과 트랜지스터(MuGFET), 예컨대, 핀 전계 효과 트랜지스터(FinFET, '핀펫')를 포함한다. 또한, 본 발명의 다양한 실시예는 평면(planar) 펫(FET)뿐 아니라 비평면(non-planar) 핀펫에도 적용할 수 있으나, 이에 한정되는 것은 아니다.
또한, 본 발명이 적용되는 반도체 장치는 로직 영역과 SRAM 영역을 포함할 수 있으며, 상술한 실시예에 따라 형성된 트랜지스터는 로직 영역 또는 SRAM 영역에서 선택적으로 로직 nFET, 로직 pFET, SRAM nFET, SRAM pFET로 형성될 수 있다. 한편, 본 발명 적용은 로직 영역과 SRAM 영역에 한정되는 것은 아니며, 로직 영역과 다른 메모리가 형성되는 영역(예컨대, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명이 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1, 2, 3, 4: 반도체 장치
110, 210, 310, 410: 기판
111, 211, 311, 411: 인터페이스막
112, 212, 312, 412: 게이트 절연막
113, 213, 313, 413: 게이트 유전층
114, 214, 314, 414: 스페이서
115, 215: 제1 기능층
117, 217, 317: 제2 기능층
118: 트렌치
120, 220, 320, 420: 문턱 전압 조절층
121, 221, 321, 421: 보호층
122, 222, 322, 422: 게이트 전극
122a: p형 일함수 금속층
122b: n형 일함수 금속층
122c: 게이트 금속
216, 316, 416: 식각방지층
319, 419: 문턱 전압 조절층

Claims (11)

  1. 제1 내지 제3 영역을 포함하는 기판 상에 게이트 유전층을 형성하고,
    상기 제1 영역 상에 제1 기능층을 형성하고 상기 제2 및 제3 영역 상에 상기 제1 기능층을 미형성하고,
    상기 제1 및 제2 영역 상에 제2 기능층을 형성하고 상기 제3 영역 상에 상기 제2 기능층을 미형성하고,
    상기 제1 내지 제3 영역 상에 일함수 조절 물질을 포함하는 문턱 전압 조절층을 형성하고,
    상기 기판을 열처리하여 상기 일함수 조절 물질을 상기 게이트 유전층에 확산시키는 것을 포함하는
    반도체 장치 형성 방법.
  2. 제1항에 있어서,
    상기 제1 내지 제3 영역의 게이트 유전층에 확산되는 상기 일함수 조절 물질의 양은 서로 다른
    반도체 장치 형성 방법.
  3. 제1항에 있어서,
    상기 기판은 제4 영역을 더 포함하고,
    상기 제1 영역 상에 제1 기능층을 형성하고 상기 제2 및 제3 영역 상에 상기 제1 기능층을 미형성하는 것은, 상기 제1 및 제4 영역 상에 상기 제1 기능층 및 식각 방지층을 형성하고 상기 제2 및 제3 영역 상에 상기 제1 기능층 및 식각 방지층을 미형성하는 것을 포함하고,
    상기 제1 내지 제3 영역 상에 일함수 조절 물질을 포함하는 문턱 전압 조절층을 형성하는 것은, 상기 제1 내지 제4 영역 상에 상기 일함수 물질을 포함하는 문턱 전압 조절층을 형성하는 것을 포함하는
    반도체 장치 형성 방법.
  4. 제3항에 있어서,
    상기 제1 기능층은 상기 일함수 조절 물질을 포함하는
    반도체 장치 형성 방법.
  5. 제1항에 있어서,
    상기 일함수 조절 물질은 란탄계(lanthanide) 물질 중 하나, 이들의 질화물 또는 그 합금을 포함하는
    반도체 장치 형성 방법.
  6. 제1항에 있어서,
    상기 제1 기능층, 상기 제2 기능층 및 상기 식각 방지층은 Ti, Ta, Si 중 하나, 이들의 질화물, 그 합금 또는 그 적층 구조체를 포함하는
    반도체 장치 형성 방법.
  7. 제1항에 있어서,
    상기 기판은 nFET 영역과 pFET 영역을 포함하고,
    상기 nFET 영역에 n형 금속 게이트를 형성하고 상기 pFET 영역에 p형 금속 게이트를 형성하는 것을 더 포함하는
    반도체 장치 형성 방법.
  8. 제1 및 제2 영역을 포함하는 기판 상에 게이트 유전층을 형성하고,
    상기 제1 영역 상에 일함수 조절 물질을 포함하는 제1 문턱 전압 조절층을 형성하고 상기 제2 영역 상에 상기 제1 문턱 전압 조절층을 미형성하고,
    상기 제1 및 제2 영역 상에 식각 방지층을 형성하고,
    상기 제2 영역 상에 블록층을 형성하고 상기 제1 영역 상에 상기 블록층을 미형성하고,
    상기 제1 내지 제2 영역 상에 상기 일함수 조절 물질을 포함하는 제2 문턱 전압 조절층을 형성하고,
    상기 기판을 열처리하여 상기 일함수 조절 물질을 상기 게이트 유전층에 확산시키는 것을 포함하는
    반도체 장치 형성 방법.
  9. 제1 및 제2 영역을 포함하는 기판 상에 형성된 게이트 유전층;
    상기 제1 및 제2 영역 상에 형성되고 일함수 조절 물질을 포함하는 제1 문턱 전압 조절층;
    상기 제1 및 제2 영역 상에 형성된 식각 방지층;
    상기 제2 영역 상에 형성되고 상기 제1 영역 상에는 미형성된 블록층; 및
    상기 제1 및 제2 영역 상에 형성되고 상기 일함수 조절 물질을 포함하는 제2 문턱 전압 조절층을 포함하는
    반도체 장치.
  10. 제9항에 있어서,
    상기 기판은 제3 영역을 더 포함하고,
    상기 제3 영역 상에는 상기 게이트 유전층과 상기 블록층과 상기 제2 문턱 전압 조절층이 순차적으로 적층되고, 상기 제1 문턱 전압 조절층과 상기 식각 방지층이 미형성되는
    반도체 장치.
  11. 제10항에 있어서,
    상기 기판은 제4 영역을 더 포함하고,
    상기 제4 영역 상에는 상기 게이트 유전층과 상기 제2 문턱 전압 조절층이 순차적으로 적층되고, 상기 제1 문턱 전압 조절층과 상기 식각 방지층과 상기 블록층이 미형성되는
    반도체 장치.
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