KR20220037927A - 반도체 디바이스 제조 방법들 및 그의 구조체들 - Google Patents

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KR20220037927A
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마오-린 후앙
룽-쿤 추
지아-니 유
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치흐-하오 왕
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Abstract

방법은, 기판 위에 반도체 채널층들을 제공하는 단계; 반도체 채널층들 주위를 감싸는 제1 쌍극자층을 형성하는 단계; 제1 쌍극자층 주위를 감싸는 계면 유전체층을 형성하는 단계; 계면 유전체층 주위를 감싸는 하이-k 유전체층을 형성하는 단계; 하이-k 유전체층 주위를 감싸는 제2 쌍극자층을 형성하는 단계; 제2 쌍극자층으로부터 하이-k 유전체층으로 적어도 일부 쌍극자 엘리먼트들을 드라이빙하기 위해 열 공정을 수행하는 단계; 제2 쌍극자층을 제거하는 단계; 및 하이-k 유전체층 주위를 감싸는 일함수 금속층을 형성하는 단계를 포함한다.

Description

반도체 디바이스 제조 방법들 및 그의 구조체들{SEMICONDUCTOR DEVICE FABRICATION METHODS AND STRUCTURES THEREOF}
본 출원은, 2020년 9월 18일에 출원된 미국의 임시 특허 출원 제63/080,289의 우선권을 주장하는 바이며, 이 미국 출원은 전체가 참고로 본 명세서에 포함된다.
전자 산업에서, 점점 더 복잡하고 정교해지는 많은 기능을 동시에 지원할 수 있는 더 작고 빠른 전자 디바이스에 대한 수요가 계속 증가하고 있다. 이러한 요구를 충족하기 위해, 집적 회로(IC, Integrated Circuit) 산업에서는, 저가의, 고성능 및 저전력 IC를 제조하는 추세가 계속되고 있다. 지금까지 이러한 목표는 IC 크기(예를 들어, 최소 IC 피처 크기)를 줄임으로써 생산 효율성을 개선하고 관련 비용을 낮춤으로써 대부분 달성되었다. 그러나 이러한 확장은 IC 제조 공정의 복잡성도 증가시켰다. 따라서 IC 디바이스 및 성능의 지속적인 발전을 실현하려면 IC 제조 공정 및 기술에서 유사한 발전이 필요하다.
한 가지 발전 영역은, 일부 트랜지스터에 대한 성능을 향상시키면서 일부 다른 트랜지스터에 대한 전력 소비를 감소시키기 위해, CMOS 디바이스에 다중 문턱 전압(Vt)을 제공하는 방법이다. 특히, FinFET, 나노 와이어 디바이스 및 나노 시트 디바이스를 포함한 게이트-올-어라운드(GAA, Gate-All-Around) 디바이스와 같은 다중-게이트 디바이스, 및 기타 유형의 다중-게이트 디바이스에서는 다중 Vt를 제공하는 것이 어려웠다. 한 가지 이유는 이러한 디바이스가 매우 작고, 다른 일함수(work function) 금속을 이용하여 Vt를 조정할 여지가 많지 않기 때문이다. 따라서, 종래의 CMOS 디바이스(특히 다중-게이트 디바이스) 및 이를 제조하는 방법은 일반적으로 의도된 목적에 적합했지만 모든 면에서 완전히 만족스럽지는 않았다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처들은 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처들의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a 및 도 1b는 본 개시의 다양한 양태에 따른 CMOS 디바이스를 제조하는 방법의 순서도를 도시한다.
도 2a는, 본 개시의 다양한 양태에 따른 CMOS 디바이스의 부분 개략 평면도이다. 도 2b, 도 2c 및 도 2d는, 본 개시의 실시예에 따른 도 2a의 CMOS 디바이스의 부분 개략 단면도이다.
도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14 및 도 15는, 본 개시의 다양한 양태에 따른 다양한 제조 단계(예를 들어, 도 1a 및 도 1b의 방법과 연관된 것들)에서 도 2a의 CMOS 디바이스의 부분 개략 단면도이다.
도 16 및 17은, 본 개시의 일부 양태에 따른 도 2a의 CMOS 디바이스의 부분 개략 단면도를 도시한다.
도 18은 본 개시의 일부 실시예에 따라 조정 가능한 다양한 문턱 전압의 개략도를 도시한다.
도 19는 본 개시의 다양한 양태에 따른 CMOS 디바이스를 제조하는 방법의 순서도를 도시한다.
도 20, 도 21, 도 22, 도 23, 도 24, 도 25 및 도 26은, 본 개시의 다양한 양태에 따른 다양한 제조 단계들(예컨대, 도 19 및 도 1b의 방법과 관련된 것들)에서, 도 2a의 CMOS 디바이스의 부분 개략 단면도이다.
도 27은 본 개시의 다양한 양태에 따라 CMOS 디바이스를 제조하는 방법의 순서도를 도시한다.
도 28, 도 29, 도 30, 도 31, 도 32, 도 33, 도 34, 도 35 및 도 36은, 본 개시의 다양한 양태에 따른 다양한 제조 단계들(예컨대, 도 27 및 도 1b의 방법과 관련된 것들)에서의, 도 2a의 CMOS 디바이스의 부분 개략 단면도이다.
아래의 개시는 본 개시의 다양한 피처(feature)들을 구현하기 위한 많은 다양한 실시예 또는 일례를 제공한다. 본 개시를 간단히 하도록, 컴포넌트 및 배치에 있어서 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예를 들어, 다음의 설명에서 제2 피처(feature) 위의 또는 그 상의 제1 피처의 형성은, 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처들이 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처들이 직접 접촉부하지 않는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양일 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간결성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "하에(beneath)", "아래에(below)", "하부의(lower)", "위의(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 요소 또는 피처들과 다른 요소(들) 또는 피처들(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 이용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 이용 또는 작동 중인 디바이스의 다른 방향을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전되어) 배치될 수 있고, 본 개시에서 이용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다. 또한, 숫자 또는 숫자의 범위가 "약", "근사치" 등으로 설명될 때, 달리 명시되지 않는 한, 본 명세서에 개시된 특정 기술의 관점에서 당업자의 지식에 따라, 이 용어는 설명된 숫자의 특정 변형예(예를 들어, +/- 10 % 또는 기타 변형예) 내에 있는 숫자를 포함한다. 예를 들어, 용어 "약 5 nm"는 4.5 nm 내지 5.5 nm, 4.0 nm 내지 5.0 nm 등의 치수 범위를 포함할 수 있다.
본 개시는 일반적으로 집적 회로(IC, Integrated Circuit) 디바이스에 관한 것으로, 특히, n-형 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET, Metal-Oxide-Semiconductor Field Effect Transistor) 및 p-형 MOSFET을 모두 갖는 IC 디바이스에 관한 것이다. 즉, IC 디바이스는 상보형 금속 산화물 반도체(CMOS, Complementary Metal-Oxide-Semiconductor) 디바이스이다. 일부 측면에서, 본 개시는 상이한 유형의 쌍극자 물질을 각각의 디바이스의 게이트 유전체층에 포함함으로써(incorporate), n-형 MOSFET(또는 nmOSFET) 디바이스에 대해 다중 Vt를 제공하고 p-형 MOSFET(또는 PMOSFET) 디바이스에 대해 다중 Vt를 제공하기 위해 CMOS 디바이스의 문턱 전압(Vt)을 조정하는 단계에 관한 것이다. 예를 들어, 본 개시 내용의 일부 실시예는 nmOSFET의 게이트 유전체층에 n-형 쌍극자 물질을 포함하여 문턱 전압을 더 감소시키고 PMOSFET의 게이트 유전체층에 p-형 쌍극자 물질을 포함하여 문턱 전압을 더 감소시킬 수 있다. 다른 예에서, 본 개시의 일부 실시예는 PMOSFET의 게이트 유전체층에 n-형 쌍극자 물질을 포함하여 문턱 전압을 증가시키고, nmOSFET의 게이트 유전체층에 p-형 쌍극자 물질을 포함하여 문턱 전압을 증가시킬 수 있다. 또 다른 예에서, 본 개시 내용의 일부 실시예는 트랜지스터( NMOSFET 또는 PMOSFET일 수 있음)의 게이트 유전체층에 p-형 쌍극자 물질 및 n-형 쌍극자 물질 모두를 포함하여 트랜지스터의 문턱 전압을 조정한다. 유리하게는, 본 개시를 이용하여, nmOSFET 및 PMOSFET 모두는 동일한 일함수 금속으로도 쌍극자 물질을 포함함으로써 다중 문턱 전압을 유연하게 제공할 수 있다. 이는 일함수 금속을 패터닝할 필요를 제거하므로, FinFET 및 GAA 트랜지스터와 같은 나노 크기 트랜지스터에 매우 적합하다.
도 1a 및 도 1b는 본 개시의 다양한 양태에 따라 CMOS 디바이스를 제조하는 방법(100)의 순서도를 도시한다. 일부 실시예에서, 방법(100)은 p-형 GAA 트랜지스터 및 n-형 GAA 트랜지스터를 포함하는 다중-게이트 디바이스를 제조한다. 추가 처리 단계가 본 개시 내용에 의해 고려된다. 방법(100)의 이전, 도중 및 이후에 추가 단계가 제공될 수 있으며, 설명된 단계 중 일부는 방법(100)의 추가 실시예를 위해 이동, 교체 또는 제거될 수 있다. 방법(100)은, 일부 실시예에 따라 CMOS 디바이스(200)를 부분적으로 도시하는 도 2a 내지 도 17과 관련하여 아래에서 설명된다. 도 2a는 본 개시의 다양한 양태에 따른 도 1a 및 도 1b의 방법(100)과 관련된 제조 단계에서의 CMOS 디바이스(200)의 부분 개략 평면도이다. 도 2b 내지 도 17은, 본 개시의 다양한 양태에 따른 도 1a 및 도 1b의 방법(100)과 관련된 제조 단계에서의 CMOS 디바이스(200)의 부분 개략 평면도이다.
디바이스(200)는 본 실시예에서 다중-게이트(또는 다중 게이트) 디바이스이고, 마이크로 프로세서, 메모리 및/또는 기타 IC 디바이스에 포함될 수 있다. 일부 실시예에서, 디바이스(200)는, 저항기, 커패시터, 인덕터, 다이오드, p-형 전계 효과 트랜지스터(PFET, P-Type Field Effect Transistor), n-형 전계 효과 트랜지스터(NFET, N-Type Field Effect Transistor), 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET, Metal-Oxide Semiconductor Field Effect Transistor), 상보형 금속 산화물 반도체(CMOS, Complementary Metal-Oxide Semiconductor) 트랜지스터, 바이폴라 접합 트랜지스터(BJT, Bipolar Junction Transistor), 측면 확산 MOS(LDMOS, Laterally Diffused MOS), 고전압 트랜지스터, 고주파 트랜지스터, 기타 적절한 구성 요소 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로 전자 디바이스를 포함하는 IC 칩의 일부, 시스템 온 칩(SoC, System on Chip) 또는 그 일부이다. 일부 실시예에서, 다중-게이트 디바이스(200)는 비-휘발성 랜덤-액세스 메모리(NVRAM, Non-Volatile Random-Access Memory), 플래시 메모리, 전기적으로 지울 수 있는 프로그래밍 가능한 읽기 전용 메모리(EEPROM, Electrical Erasable Programmable Read Only Memory), 전기적으로 프로그래밍 가능한 읽기 전용 메모리(EPROM, Electrically Programmable Read-Only Memory), 기타 적절한 메모리 유형 또는 이들의 조합과 같은 비-휘발성 메모리에 포함된다. 도 2a 내지 도 17은 본 개시의 발명적 개념을 더 잘 이해하기 위해 명확성을 위해 단순화되었다. 디바이스(200)에 추가 피처가 추가될 수 있으며, 아래에 설명된 피처 중 일부는 디바이스(200)의 다른 실시예에서 대체, 수정 또는 제거될 수 있다. 디바이스(200)의 제조는 방법(100)의 실시예와 함께 아래에 설명된다.
작업(102)에서, 방법(100)(도 1a)은 CMOS 디바이스(200)의 초기 구조체를 제공하며, 그 일부는 도 2a 내지 도 2d에 도시되어 있다. 특히, 도 2a는 CMOS 디바이스(200)가 동일한 전도성-유형(conductivity-type) 또는 반대 전도성-유형일 수 있는 2개의 트랜지스터(200A, 200B)를 포함하는 것을 도시한다. 예를 들어, 트랜지스터(200A, 200B)는 모두 n-형 트랜지스터이거나, 모두 p-형 트랜지스터이거나, 하나의 n-형 트랜지스터 및 하나의 p-형 트랜지스터일 수 있다. 트랜지스터(200A)는 활성 영역(204A) 및 일반적으로 활성 영역(204A)에 수직인 게이트 영역(206A)을 포함한다. 활성 영역(204A)은 한 쌍의 소스/드레인 영역 및 한 쌍의 소스/드레인 영역 사이의 채널 영역을 포함한다. 게이트 영역(206A)은 채널 영역과 맞물린다(engage). 유사하게, 트랜지스터(200B)는 활성 영역(204B) 및 게이트 영역(206B)을 포함한다. 도 2b는, 도 2a의 라인(A1-A1 또는 B1-B1)을 따른 디바이스(200A 또는 200B)의 단면도일 수 있는, 일 실시예에 따른 디바이스(200)의 단면도를 각각 도시한다. 도 2c는, 도 2a의 라인(A2-A2 또는 B2-B2)을 따른 디바이스(200A 또는 200B)의 단면도일 수 있는, 일 실시예에 따른 디바이스(200)의 단면도를 각각 도시한다. 일 실시예에서, 2개의 트랜지스터(200A, 200B)는 도 2d에 도시된 바와 같이 디바이스(200)상에서 서로 인접하다. 대안적으로, 2개의 트랜지스터(200A, 200B)는 다른 실시예(미도시)에서 서로 인접하지 않는다. 도 2b, 도 2c 및 도 2d에 도시된 실시예는 나노 시트 FET이고, 채널층(215)은 시트 형상이다. 디바이스(200A, 200B)는 본 개시의 발명 개념을 더 잘 이해하기 위해 명확성을 위해 동일한 구성을 갖는 것으로 도시되어 있다. 다양한 실시예에서, 디바이스(200A, 200B)는 상이한 구성을 가질 수 있다. 예를 들어, 그들은 상이한 개수의 채널을 가질 수 있고/있거나 그들의 채널층(215)은 상이한 형상 또는 치수를 가질 수 있다. 다른 예에서, 디바이스(200A, 200B) 중 임의의 것은 FinFET, 나노 와이어 FET, 나노 시트 FET, 또는 평면 FET일 수 있다. 다음 논의에서, 트랜지스터(200A)는 쌍극자 물질을 포함하지 않는 것으로 설명되는 반면, 트랜지스터(200B)는 문턱 전압 조정을 위해 p-쌍극자 물질과 n-쌍극자 물질을 모두 포함하는 것으로 설명된다. 다양한 실시예에서, 트랜지스터(200A) 또는 트랜지스터(200B) 또는 트랜지스터(200A, 200B) 둘 모두는, 이의 문턱 전압을 조정하기 위해, 쌍극자 물질을 포함하지 않거나, p-쌍극자 물질(들)만, n-쌍극자 물질(들)만, 또는 p-쌍극자 물질(들) 및 n-쌍극자 물질(들) 모두를 포함할 수 있다.
도 2b, 도 2c 및 도 2d에서, 디바이스(200)는 기판(예를 들어, 웨이퍼)(202)을 포함한다. 도시된 실시예에서, 기판(202)은 실리콘을 포함한다. 대안적으로 또는 추가적으로, 기판(202)은 게르마늄과 같은 다른 원소 반도체를 포함하고; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 실리콘 게르마늄(SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 합금 반도체; 또는 이들의 조합을 포함한다. 대안적으로, 기판(202)은 실리콘-온-절연체(SOI, Silicon-On-Insulator) 기판, 실리콘 게르마늄-온-절연체(SGOI, Silicon Germanium-On-Insulator) 기판 또는 게르마늄-온-절연체(GOI, Germanium-On-Insulator) 기판과 같은 반도체-온-절연체 기판이다.
도 2b에 도시된 바와 같이, 트랜지스터(200A, 200B) 각각은 한 쌍의 소스/드레인 피처(260)를 더 포함한다. n-형 트랜지스터의 경우, 소스/드레인 피처(260)는 n-형(즉, n-형 도펀트로 도핑됨)이다. p-형 트랜지스터의 경우, 소스/드레인 피처(260)는 p-형(즉, p-형 도펀트로 도핑됨)이다. 소스/드레인 피처(260)는, 예를 들어 CVD 퇴적 기술(예를 들어, 기상 에피택시), 분자 빔 에피택시, 기타 적절한 에피택시 성장 공정, 또는 이들의 조합을 이용하여 반도체 물질(예를 들어, Si, SiGe)를 에피택시 성장시켜서 디바이스(200)의 트렌치를 충전함으로써 형성될 수 있다. 소스/드레인 피처(260)는 적절한 n-형 도펀트 및/또는 p-형 도펀트로 도핑된다. 예를 들어, n-형 트랜지스터의 경우, 소스/드레인 피처(260)는 실리콘을 포함할 수 있고 탄소, 인, 비소, 다른 n-형 도펀트 또는 이들의 조합으로 도핑될 수 있으며; p-형 트랜지스터의 경우, 소스/드레인 피처(260)는 실리콘 게르마늄 또는 게르마늄을 포함할 수 있고 붕소, 다른 p-형 도펀트 또는 이들의 조합으로 도핑될 수 있다.
도 2b, 도 2c 및 도 2d에 도시된 바와 같이, 트랜지스터(200A, 200B)의 각각은 기판(202) 위에 서스펜딩되고 한 쌍의 소스/드레인 피처(260)를 연결하는 반도체층 스택(215)을 더 포함한다. 반도체층 스택(215)은 각 트랜지스터에 대해 트랜지스터 채널 역할을 한다. 따라서, 반도체층(215)은 또한 채널층(215)이라고도 지칭된다. 채널층(215)은, 그 안의 각각의 게이트 영역(206A, 206B)(도 2a)으로부터 더미 게이트를 제거함으로써, 각각의 게이트 트렌치(275)에서 노출된다. 채널층(215)은 일 실시예에서 단결정 실리콘을 포함할 수 있다. 대안적으로, 채널층(215)은 게르마늄, 실리콘 게르마늄, 또는 기타 적절한 반도체 물질(들)를 포함할 수 있다. 초기에, 채널층(215)은 채널층(215) 및 상이한 물질 또는 상이한 조성의 다른 반도체층을 포함하는 반도체층 스택의 일부로서 형성된다. 반도체층 스택은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토 리소그래피 공정을 이용하여 기판(202) 위로 돌출된 핀 형상으로 패터닝된다. 게이트 트렌치(275)가 형성된 후에, 반도체층 스택은 다른 반도체층을 제거하기 위해 선택적으로 에칭되고, 채널층(215)은 기판(202) 위에 그리고 각각의 소스/드레인 피처(260) 사이에 서스펜딩되어 남겨진다. 채널층(215)은, 서로로부터 그리고 기판(202)으로부터 갭(277)만큼 분리된다.
일부 실시예에서, 각 채널층(215)은 나노미터 크기의 치수를 갖는다. 예를 들어, 일부 실시예에서 각 채널층(215)은 약 10 nm 내지 약 300 nm의 길이("x" 방향을 따름), 약 10 nm 내지 약 80 nm의 폭("y" 방향을 따름) 및 약 4 nm 내지 약 8 nm의 높이("z" 방향을 따름)를 가질 수 있다. 채널층(215) 사이의 수직 간격("z" 방향을 따름)(S1)은 일부 실시예에서 약 6 nm 내지 약 12 nm일 수 있다. 따라서, 채널층(215)은, 금속 게이트가 채널층의 적어도 두 개의 측에 물리적으로 접촉할 수 있도록 하고, GAA 트랜지스터에서, 금속 게이트가 채널층의 적어도 네 개의 측에 물리적으로 접촉할 수 있도록(즉, 채널층을 둘러싸도록) 하는 방식으로 서스펜딩된 채널층을 일반적으로 지칭하는 "나노 시트"로 지칭될 수 있다. 이러한 실시예에서, 서스펜딩 채널층(215)의 수직 스택은 나노 구조체로 지칭될 수 있다. 일부 실시예에서, 채널층(215)은 원통형(예를 들어, 나노 와이어), 사각형(예를 들어, 나노바), 시트형(예를 들어, 나노 시트) 등일 수 있거나, 기타 적절한 형상을 가질 수 있다. 일 실시예에서, "y" 방향을 따라 2개의 인접한 트랜지스터(200A, 200B)의 채널층(215) 사이의 간격(d1)(도 2d)은 약 20 nm 내지 약 40 nm의 범위이다. 간격(d1)이 너무 작으면(예를 들어, 20 nm 미만), 금속 게이트 충전 및/또는 쌍극자 물질 퇴적 및 포함과 같이 트랜지스터에 수행되는 다양한 제조 단계를 위한 충분한 공간이 없을 수 있다. 간격(d1)이 너무 크면(예를 들어 40 nm보다 큰 경우), 디바이스(200)는 공격적인 스케일링 다운 목표를 달성할 수 없을 수 있다.
디바이스(200)는 다양한 활성 영역(204A, 204B)과 같은 다양한 영역을 격리하기 위한 격리 피처(들)(230)을 더 포함한다. 격리 피처(230)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 기타 적절한 격리 물질(isolation material)(예를 들어, 실리콘, 산소, 질소, 탄소, 또는 기타 적절한 격리 성분 포함), 또는 이들의 조합을 포함한다. 격리 피처(230)는 얕은 트렌치 격리(STI, Shallow Trench Isolation) 구조체, 깊은 트렌치 격리(DTI, Deep Trench Isolation) 구조체, 및/또는 실리콘의 국부 산화(LOCOS, Local Oxidation Of Silicon) 구조체와 같은 상이한 구조체를 포함할 수 있다. 격리 피처(230)는 다중층의 절연 물질을 포함할 수 있다.
도 2d에 도시된 실시예에서, 디바이스(200)는 격리 피처(230) 위에 그리고 2개의 인접한 트랜지스터(200A, 200B) 사이에 유전체 핀(또는 더미 핀)(218)을 더 포함한다. 유전체 핀(218)은 인접한 트랜지스터를 격리하는 하나 이상의 유전체 물질층을 포함할 수 있다. 유전체 핀(218)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 테트라에톡시실란(TEOS, tetraethoxysilane) 형성 산화물, PSG, BPSG, 저-k 유전체 물질, 기타 적절한 유전체 물질, 또는 이들의 조합을 포함할 수 있다. 예시적인 저-k 유전체 물질은 FSG, 탄소 도핑된 실리콘 산화물, 크세로겔, 에어로겔, 무정형 불화 탄소, 파릴렌, BCB, 폴리이미드 또는 이들의 조합을 포함한다. 저-k 유전체 물질은 일반적으로 낮은 유전 상수, 예를 들어 실리콘 산화물(k
Figure pat00001
3.9)보다 낮은 유전체 물질을 의미한다. 유전체 핀(218)은 HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, 하프늄 디옥사이드-알루미나(HfO2-Al2O3) 합금, 기타 적절한 하이-k 유전체 물질(high-k dielectric material), 또는 이들의 조합과 같은 하이-k 유전체 물질 또한 포함한다. 하이-k 유전체 물질은 예를 들어 실리콘 산화물(k
Figure pat00002
3.9)보다 큰 유전 상수를 갖는 유전체 물질을 일반적으로 말한다. 유전체 핀(218)은 ALD, CVD, PVD, 산화 기반 퇴적 공정, 기타 적절한 공정, 또는 이들의 조합과 같은 본원에 설명된 공정 중 임의의 것에 의해 형성된다. 유전체 핀(218)은 일 실시예에서 약 5 nm 내지 약 12 nm 범위의 폭(d3)(y 방향을 따름)을 가질 수 있다. "y" 방향을 따라 유전체 핀(218)과 가장 가까운 채널층(215) 사이의 간격은 d2이다. d1 = 2d2 + d3을 유지한다. 대안적인 실시예에서, 유전체 핀(218)은 완전히 생략된다.
도 2b에 도시된 바와 같이, 디바이스(200)는 소스/드레인 피처(260)에 인접한 게이트 스페이서(247)를 더 포함한다. 게이트 스페이서(247)는 실리콘, 산소, 탄소, 질소, 기타 적절한 물질 또는 이들의 조합(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(silicon oxynitride, SiON), 실리콘 탄화물, 실리콘 탄질화물(silicon carbon nitride, SiCN), 실리콘 산탄화물(silicon oxycarbide, SiOC), 실리콘 산탄질화물(silicon oxycarbon nitride, SiOCN))을 포함할 수 있다. 일부 실시예에서, 게이트 스페이서(247)는, 실리콘 질화물을 포함하는 제1 유전체층 및 실리콘 산화물을 포함하는 제2 유전체층과 같은 다층 구조체를 포함한다. 디바이스(200)는, 인접한 채널층(215)의 수직으로 사이에 그리고 소스/드레인 피처(260)에 인접하여 내부 스페이서(255)를 더 포함한다. 내부 스페이서(255)는 실리콘, 산소, 탄소, 질소, 기타 적절한 물질, 또는 이들의 조합(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물 또는 실리콘 산탄질화물)을 포함하는 유전체 물질을 포함할 수 있다. 일부 실시예에서, 내부 스페이서(255)는 저-k 물질을 포함한다. 게이트 스페이서(247) 및 내부 스페이서(255)는 퇴적(예를 들어, CVD, PVD, ALD 등) 및 에칭 공정(예를 들어, 건식 에칭)에 의해 형성된다. 게이트 트렌치(275)는 대향하는(opposing) 게이트 스페이서(247)와 대향하는 내부 스페이서(255) 사이에 제공된다.
도 2b에 도시된 바와 같이, 디바이스(200)는, 격리 피처(230), 에피택시 소스/드레인 피처(260) 및 게이트 스페이서(247) 위에 배치된 접촉 에칭 정지층(CESL, Contact Etch Stop Layer)(268)을 더 포함한다. CESL(268)은 실리콘 질화물 또는 실리콘 산질화물과 같이, 실리콘 및 질소를 포함한다. CESL(268)은 CVD와 같은 퇴적 공정 또는 기타 적절한 방법에 의해 형성될 수 있다. 디바이스(200)는 CESL(268) 위에 층간 유전체(ILD, Inter-Level Dielectric)층(270)을 더 포함한다. ILD층(270)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, TEOS 형성 산화물, PSG, BPSG, 저-k 유전체 물질, 기타 적절한 유전체 물질, 또는 이들의 조합을 포함하는 유전체 물질을 포함한다. ILD층(270)은 CVD, 유동성 CVD(FCVD, Flowable CVD), 또는 기타 적절한 방법과 같은 퇴적 공정에 의해 형성될 수 있다.
작업(104)에서, 방법(100)(도 1a)은 트랜지스터(200A)를 커버하는 패터닝된 하드 마스크(284)를 형성하고, 도 3에 도시된 바와 같은 후속 공정을 위해 트랜지스터(200B)를 노출된 채로 남겨둔다. 도 3에 도시된 실시예에서, 패터닝된 하드 마스크(284)는 게이트 트렌치(275)를 부분적으로 충전하고 트랜지스터(200A)에서 채널층(215) 주위를 감싼다(둘러싼다). 패터닝된 하드 마스크(284)의 두께는, 트랜지스터(200A)에서 인접한 채널층(215) 사이의 갭(277)을 충전하도록 구성된다. 일부 실시예에서, 패터닝된 하드 마스크(284)의 두께는 약 1.5 nm 내지 약 5 nm이다. 패터닝된 하드 마스크(284)는 유전체 핀(218), 격리 피처(230) 및 채널층(215)의 물질과 다른 물질을 포함하여, 에칭 공정 동안 패터닝된 하드 마스크(284)와 이러한 피처 사이의 에칭 선택성을 달성하고, 이들 피처가 최소로 에칭되고(내지 에칭되지 않고(no etching)) 패터닝된 하드 마스크(284)가 선택적으로 에칭되도록 할 수 있다. 또한, 본 실시예에서, 패터닝된 하드 마스크(284)는, 클래딩층(cladding layer)(예를 들어, 클래딩층(216))의 퇴적에 저항하는 물질을 포함하여, 클래딩층이 패터닝된 하드 마스크(284) 상에 퇴적되지 않고(도 4를 참조하여 더 상세히 논의됨), 트랜지스터(200B)의 채널층(215) 상에 선택적으로 퇴적되도록 할 수 있다. 예를 들어, 클래딩층(216)이 게르마늄일 때 패터닝된 하드 마스크(284)에는 BARC(폴리머 성인 하부 반사 방지 코팅층, Bottom Anti-Reflective Coating Layer Which Is Polymeric)가 없다. 일부 실시예에서, 패터닝된 하드 마스크(284)는, 알루미늄 및 산소(예를 들어, AlOx 또는 알루미나(Al2O3))와 같은 금속 및 산소를 포함한다(따라서 금속 산화물층으로 지칭될 수 있다). 일부 실시예에서, 패터닝된 하드 마스크(284)는 티타늄 질화물(TiN)을 포함한다. 본 개시는, 본 명세서에 기술된 바와 같이 원하는 특성을 제공할 수 있는 다른 반도체 물질 및/또는 다른 유전체 물질을 포함하는 패터닝된 하드 마스크(284)를 고려한다.
일 실시예에서, 패터닝된 하드 마스크(284)는 퇴적, 포토 리소그래피 및 에칭 공정에 의해 형성된다. 예를 들어, 희생층이, ALD, CVD, PVD, 또는 기타 적절한 공정을 이용하여 기판(202) 위에 퇴적되어 트랜지스터(200A, 200B) 모두를 커버할 수 있다. 희생층은 갭(277)을 충전한다. 그런 다음, 기판(202) 위의 갭을 충전하고 실질적으로 평평한 상단 표면을 제공하기 위해 BARC 물질이 형성된다. 포토 레지스트(또는 레지스트)는 BARC 물질 위에 스핀 코팅되고 포토 리소그래피 공정을 이용하여 레지스트 패턴으로 패터닝된다. 그런 다음, 레지스트 패턴을 통해 BARC와 희생층을 에칭한다. 그 후, 레지스트 패턴과 BARC를 제거한다. 희생층의 나머지 부분이 패터닝된 하드 마스크(284)가 된다.
작업(106)에서, 방법(100)(도 1a)은 도 4에 도시된 바와 같이 트랜지스터(200B)의 채널층(215)의 표면 위에 클래딩층(216)을 형성한다. 본 실시예에서, 클래딩층(216)은 p-쌍극자 물질 또는 p-쌍극자 물질의 전구체를 제공한다. 예를 들어, p-쌍극자 물질은 게르마늄 산화물, 알루미늄 산화물, 갈륨 산화물, 또는 아연 산화물을 포함할 수 있다. 논의되는 바와 같이, p-쌍극자 물질은 채널층(215) 주위 및 채널층(215)과 (실리콘 이산화물과 같은)후속적으로 형성된 계면 유전체층 사이에서 분리(segregated)(또는 분포)될 것이다. p-쌍극자 물질은, 트랜지스터(200B)가 p-형 트랜지스터인 경우 트랜지스터(200B)의 문턱 전압을 낮추고, 트랜지스터(200B)가 n-형 트랜지스터 인 경우 트랜지스터(200B)의 문턱 전압을 높이는 역할을 한다.
본 실시예에서, 클래딩층(216)은 채널층(215)(반도체 물질을 가짐)의 표면 상에 선택적으로 퇴적되지만, 패터닝된 하드 마스크(284), 유전체 핀(218) 및 격리 피처(230)(유전체 물질을 가짐)의 표면 상에는 퇴적되지 않는다. 일 실시예에서, 클래딩층(216)은 게르마늄(Ge)층을 포함한다. 게르마늄층은 CVD, ALE(원자층 에피택시, Atomic Layer Epitaxy) 또는 기타 적절한 방법을 이용하여 퇴적될 수 있다. 예를 들어, 게르마늄은 GeH4, Ge2H6 또는 기타 전구체를 이용하여 CVD로 퇴적될 수 있다. 예를 들어, 게르마늄은 GeH2Cl2 및 기타 전구체를 이용하여 원자층 에피택시로 실리콘에서 에피택시 성장할 수 있다. 일 실시예에서, 클래딩층(216)은 약 0.5 Å 내지 약 15 Å의 범위, 예컨대 약 1 Å 내지 3 Å의 두께를 가질 수 있다. 클래딩층(216)이 너무 얇으면(예를 들어 0.5 Å 미만), 디바이스(200)에 걸쳐 불균일성 문제가 발생할 수 있고, 이는 문턱 전압 조정의 균일성에 영향을 미칠 수 있다. 클래딩층(216)이 너무 두꺼우면(예를 들어 15 Å보다 큰 경우), 후속 제조에 영향을 미칠 수 있고, 예를 들어 일함수 금속 및 금속 게이트 충전을 위한 공간이 충분하지 않을 수 있다. 또한, 클래딩층(216)의 물질 및 두께는 원하는 양의 문턱 전압 조정에 기초하여 설계될 수 있다. 일부 실시예에서, 더 두꺼운 클래딩층(216)은 트랜지스터(200B)의 문턱 전압에서 더 큰 변화를 가져온다. 다양한 실시예에서, GeO2, Al2O3, Ga2O3, 또는 ZnO와 같은 물질 및 위에 개시된 두께를 이용하여, 트랜지스터(200B)의 문턱 전압은 약 20 mV 내지 약 450 mV의 범위에서, (n-형 트랜지스터의 경우) 상향 또는 (p-형 트랜지스터의 경우) 하향 조정될 수 있다.
작업(107)에서, 방법(100)(도 1a)은, 클래딩층(216)으로부터의 일부 엘리먼트가 채널층(215)의 외부 부분으로 드라이빙되도록 열적 드라이브-인 공정을 수행한다. 열적 드라이브-인 공정은 급속 열 어닐링(RTA, Rapid Thermal Annealing), 밀리 초 어닐링(MSA, Millisecond Annealing), 마이크로 초 어닐링(μSA, Microsecond Annealing) 또는 기타 적절한 어닐링 공정을 포함할 수 있다. 본 실시예에서, 어닐링 온도는 약 500℃ 내지 약 1200℃ 범위로 제어된다. 온도는, 디바이스(200)의 기존 구조체 및 피처에 악영향을 미치지 않고 클래딩층(216)으로부터 채널층(215)의 외부 부분으로 엘리먼트를 드라이빙하기에 충분히 높도록 선택된다. 클래딩층(216)이 게르마늄층을 포함하는 실시예에서, 열적 드라이브-인 공정은 클래딩층(216)의 전체 또는 일부를 실리콘 게르마늄 합금(Si1-xGex)으로 변환할 수 있으며, 여기서 x는 약 0.01 내지 1의 범위이다. 클래딩층(216)이 산화물(예를 들어 GeO2, Al2O3, Ga2O3, 또는 ZnO)을 포함하는 실시예에서, 열적 드라이브-인 공정은 트랜지스터(200B)의 채널층(215)으로 산화물의 일부를 드라이빙한다. 일부 실시예에서, 작업(107)은 방법(100)에서 생략된다.
작업(108)에서, 방법(100)(도 1a)은 도 5에 도시된 바와 같이 트랜지스터(200A)로부터 패터닝된 하드 마스크(284)를 제거한다. 패터닝된 하드 마스크(284)는, 유전체 핀(218), 격리 피처(230), 채널층(215) 및 클래딩층(216)을 거의 또는 전혀 에칭하지 않고 패터닝된 하드 마스크(284)를 선택적으로 제거하도록 조정된 에칭 공정에 의해 제거될 수 있다. 에칭 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 기타 적절한 에칭 공정을 포함할 수 있다.
작업(110)에서, 방법(100)(도 1a)은, 도 6에 도시된 바와 같이 트랜지스터(200A)의 채널층(215) 주위를 감싸고(wrap) 트랜지스터(200B)의 클래딩층(216)(또는 그 파생물) 주위를 감싸는 계면 유전체층(280)을 형성한다. 클래딩층(216)이 게르마늄(또는 실리콘 게르마늄)층을 포함하는 실시예에서, 작업(110)은 채널층(215) 및 클래딩층(216)에 산소-함유 세정 용액(oxygen-containing cleaning solution)으로의 세정 공정을 적용한다. 예를 들어, 세정 용액은 표준 세정 1(SC1 또는 SC-1, Standard Clean 1) 또는 표준 세정 2(SC2 또는 SC-2, Standard Clean 2)일 수 있다. SC1은 탈 이온수(DIW, Deionized Water), 암모니아(NH3) 및 과산화수소(H2O2)를 적절한 혼합비로 포함하는 용액을 의미한다. SC2는 탈 이온수(DIW), 염산(HCl) 및 과산화수소(H2O2)를 적절한 혼합비로 포함하는 용액을 의미한다. 세정 공정은, 트랜지스터(200A)의 채널층(215) 위에 실리콘 산화물(예를 들어, SiO2)을 그리고 트랜지스터(200B)의 채널층(215) 위에 실리콘 산화물(예를 들어, SiO2) 및 게르마늄 산화물(예를 들어, GeO2)을 동시에 생성한다. 클래딩층(216)이 게르마늄(또는 실리콘 게르마늄)에서 게르마늄 산화물로 조성물을 변경하기 때문에, 도 6 및 이하의 도면에서 216'로 다시 라벨링되고, p-쌍극자층(216')이라고 한다. 일 실시예에서, 계면 유전체층(280)은 약 5 Å 내지 약 15 Å의 범위의 두께를 갖고, p-쌍극자층(216')은 약 0.5 Å 내지 약 3 Å의 범위의 두께를 갖는다. 실시예에서, 계면 유전체층(280)은, SiO2, HfSiO, SiON, 다른 실리콘-함유 유전체 물질, 기타 적절한 유전체 물질, 또는 이들의 조합과 같은 유전체 물질을 포함한다. 실시예에서, p-쌍극자층(216')은 게르마늄 산화물, 알루미늄 산화물, 갈륨 산화물, 아연 산화물, 또는 기타 적절한 p-쌍극자 물질을 포함한다. 실시예에서, 계면층(280)은, 열 산화, 화학적 산화, ALD, CVD, 기타 적절한 공정, 또는 이들의 조합과 같은 본 명세서에 설명된 임의의 공정에 의해 형성된다. 클래딩층(216)이 산화물(예컨대, GeO2, Al2O3, Ga2O3 또는 ZnO)을 포함하는 실시예에서, 작업(106)은, 트랜지스터(200B)의 채널층(215)으로 산화물의 일부를 드라이빙하는 열적 드라이브-인 공정을 포함한다. 추가의 그러한 실시예에서, 세정 공정은 채널층(215) 외부의 과잉의 산화물을 제거하고, 채널층(215)의 반도체 물질을 산소(및 일부 다른 반응물)와 반응시킴으로써 계면 유전체층(280)을 동시에 생성한다.
작업(112)에서, 방법(100)(도 1a)은, 도 7에 도시된 바와 같이, 계면층(280) 위에 그리고 게이트 트렌치(275)에 노출된 다른 표면 위에 하이-k 유전체층(282)을 형성한다. 하이-k 유전체층(282)은, HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), 이산화 하프늄-알루미나(HfO2-Al2O3) 합금, 기타 적절한 하이-k 유전체 물질, 또는 이들의 조합과 같은 하이-k 유전체 물질을 포함한다. 하이-k 유전체층(282)은 ALD, CVD, PVD, 산화 기반 퇴적 공정, 기타 적절한 공정, 또는 이들의 조합과 같은 본 명세서에 설명된 임의의 공정에 의해 형성된다. 일부 실시예에서, 하이-k 유전체층(282)은 약 1 nm 내지 약 3 nm의 두께를 갖는다.
작업(114)에서, 방법(100)(도 1a)은 도 8에 도시된 바와 같이 하이-k 유전체층(282) 위에 또 다른 쌍극자층(220)을 형성한다. 쌍극자층(220)은 트랜지스터(200B)의 게이트 유전체층에 쌍극자 형성을 위한 유전체 물질을 포함한다(이 예에서, 쌍극자층(220)은 논의되는 바와 같이 트랜지스터(200A)로부터 제거된다). 본 실시예에서, 쌍극자층(220)은 란탄 산화물(La2O3), 이트륨 산화물(Y2O3), 티타늄 산화물(TiO2) 또는 기타 적절한 n-쌍극자 물질과 같은 n-쌍극자 물질을 포함한다. 쌍극자 엘리먼트는 예를 들어 어닐링 공정에 의해 하이-k 유전체층(282)으로 드라이빙될 수 있다. N-쌍극자 물질이 특히 계면 유전체층(280) 근처의 하이-k 유전체층(282)의 내부 부분에서 하이-k 유전체층(282)으로 드라이빙되면, n-쌍극자 물질은, n-형 트랜지스터인 경우 트랜지스터(200B)의 문턱 전압을 감소시키거나, p-형 트랜지스터인 경우 트랜지스터(200B)의 문턱 전압을 증가시킨다. 다양한 실시예에서, 쌍극자층(220)은 ALD, CVD, PVD, 열 산화 또는 기타 적절한 방법에 의해 퇴적될 수 있으며, 약 100℃ 내지 약 450℃ 범위의 온도 및 약 1 torr 내지 약 100 torr의 범위의 압력에서 퇴적될 수 있다. 또한, 다양한 실시예에서 쌍극자층(220)은 약 0.5 Å 내지 약 10 Å의 범위, 예컨대 약 3 Å 내지 약 5 Å에서, 실질적으로 균일한 두께로 퇴적된다. 두께가 너무 작으면(예를 들어 0.5 Å 미만), n-쌍극자층(220)은 일부 경우에 Vt 조정에 너무 약할 수 있다. 두께가 너무 크면(예를 들어, 10 Å 초과), n-쌍극자층(220)은 Vt 조정에 너무 강할 수 있으며 채널층(215)에서 이동성이 저하되는 것과 같은 부작용을 생성할 수 있다. 또한, 쌍극자층(220)의 두께는 원하는 문턱 전압 조정 양에 기초하여 설계될 수 있다. 일부 실시예에서, 더 두꺼운 쌍극자층(220)은 트랜지스터(200B)의 문턱 전압에 더 큰 변화를 가져온다. 다양한 실시예에서, La2O3, Y2O3, 또는 TiO2 와 같은 물질 및 위에 개시된 두께를 이용하여, 트랜지스터(200B)의 문턱 전압은 약 20 mV 내지 약 450 mV 범위 내에서 (p-형 트랜지스터의 경우) 상향 또는 (n-형 트랜지스터의 경우) 하향 조정될 수 있다.
작업(116)에서, 방법(100)(도 1b)은 트랜지스터(200B)를 커버하고 트랜지스터(200A)를 노출시키는 또 다른 패터닝된 하드 마스크(290)를 형성한다. 도 9를 참조하면, 패터닝된 하드 마스크(290)는 쌍극자층(220)의 에칭 동안 에칭 선택성을 달성하기 위해 쌍극자층(220)의 물질과 상이한 물질을 포함한다. 또한, 패터닝된 하드 마스크(290)는 패터닝된 하드 마스크(290)의 에칭 동안 에칭 선택성을 달성하기 위해 하이-k 유전체층(282)의 물질과 다른 물질을 포함한다. 일부 실시예에서, 패터닝된 하드 마스크(290)는 TiN, 알루미나, 또는 기타 적절한 물질을 포함할 수 있다. 패터닝된 하드 마스크(290)의 형성은, 패터닝된 하드 마스크(290)가 트랜지스터(200B)를 커버하고 패터닝된 하드 마스크(284)가 트랜지스터(200A)를 커버하는 것을 제외하고는, 패터닝된 하드 마스크(284)의 형성과 실질적으로 동일할 수 있다. 예를 들어, 패터닝된 하드 마스크(290)는 패터닝된 하드 마스크(284)에 대해 논의된 것과 같이 퇴적, 포토 리소그래피 및 에칭 공정에 의해 형성될 수 있다.
작업(118)에서, 방법(100)(도 1b)은, 도 10에 도시된 바와 같이, 패터닝된 하드 마스크(290)가 트랜지스터(200B) 위의 쌍극자층(220)을 커버하는 동안, 쌍극자층(220)을 에칭하고 이를 트랜지스터(200A)로부터 제거한다. 에칭 공정은 트랜지스터(200A)에서 채널층(215) 주위 및 채널층(215)과 기판(202) 사이의 쌍극자층(220)을 완전히 제거하여, 그 안의 하이-k 유전체층(282)을 노출시킨다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 또는 하이-k 유전체층(282)에 비해 쌍극자층(220)에 대해 높은 에칭 선택성을 갖는 반응성 이온 에칭 공정일 수 있다. 일부 실시예에서, 에칭 공정은 하이-k 유전체층(282)에 비해 쌍극자층(220)에 대해 높은 에칭 선택성을 갖는 에칭 용액을 이용하는 습식 에칭 공정이다. 예를 들어, 에칭 선택성은 약 10 내지 약 100일 수 있거나 더 클 수 있다. 트랜지스터(200A)에서 쌍극자층(220)의 완전한 제거를 보장하도록, 에칭 공정의 매개 변수(예를 들어, 에칭 온도, 에칭 용액 농도, 에칭 시간, 기타 적절한 습식 에칭 매개 변수 또는 이들의 조합)가 제어된다. 예를 들어, 에칭 시간(즉, 쌍극자층(220)이 습식 에칭 용액에 노출되는 시간)은, 하이-k 유전체층(282)이 최소로 에칭되고(내지 에칭되지 않고), 쌍극자층(220)을 완전히 제거하도록 조정된다. 일부 실시예에서, 에칭 용액은 패터닝된 하드 마스크(290)에 비해 쌍극자층(220)에 대한 에칭 선택성을 더 갖는다. 일부 실시예에서, 에칭 공정은 패터닝된 하드 마스크(290)를 부분적으로 에칭한다.
작업(120)에서, 방법(100)(도 1b)은, 예를 들어 하이-k 유전체층(282) 및 쌍극자층(220)에 비해 패터닝된 하드 마스크(290)에 대해 높은 에칭 선택성을 갖는 에칭 공정을 이용하여 패터닝된 하드 마스크(290)를 제거한다. 즉, 에칭 공정은, 하이-k 유전체층(282) 및 쌍극자층(220)의 에칭이 거의 또는 전혀 없이, 패터닝된 하드 마스크(290)를 완전히 제거한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정 또는 반응성 이온 에칭 공정일 수 있다. 작업(120)이 완료된 후에, 도 11에 도시된 바와 같이, 쌍극자층(220)은 트랜지스터(200B)에서 노출되는 반면, 하이-k 유전체층(282)은 트랜지스터(200A)에서 노출된다. 쌍극자층(220)의 일부는 유전체 핀(218) 상에 남아있을 수 있으며, 이는 후속 제조에 영향을 미치지 않는다.
작업(122)에서, 방법(100)(도 1b)은, 도 12에 도시된 바와 같은 열적 드라이브-인 공정(222)를 수행한다. 일 실시예에서, 열적 드라이브-인 공정(222)은, 약 600℃ 내지 약 1,000℃ 범위의 온도에서 O2, N2, 또는 O2와 N2의 혼합물 환경(ambient)을 이용한 스파이크 어닐링 공정 또는 침지(soak) 어닐링 공정이다. 다른 실시예에서, 열적 드라이브-인 공정(222)은, 약 30분 내지 약 3시간 동안, 약 300℃ 내지 약 600℃ 범위의 온도에서, O2, N2, 또는 O2와 N2의 혼합물 환경을 이용한 퍼니스 어닐링 공정이다.
또 다른 실시예에서, 열적 드라이브-인 공정(222)은, 약 1밀리초 내지 약 10초 동안, 약 800℃ 내지 약 1,200℃ 범위의 온도에서, O2, N2, NH3, H2, 또는 이들의 혼합물을 이용한 레이저 어닐링 공정 또는 마이크로파 어닐링 공정이다. 상기 온도 범위는, 공정(222)이 디바이스(200)의 기존 구조체 및 피처에 악영향을 미치지 않으면서 쌍극자 엘리먼트가 쌍극자층(220)에서 그 아래의 하이-k 유전체층(282)으로 이동(또는 확산)하도록 하기에 충분하도록 선택된다. 작업(106)이 열적 드라이브-인 공정을 생략하는 실시예에서, 열적 드라이브-인 공정(222)은 또한 쌍극자 물질이 쌍극자층(216')으로부터 그 아래의 채널층(215)으로 확산되도록 한다. 본 실시예에서, 하이-k 유전체층(282)의 두께는 쌍극자 물질이 하이-k 유전체층(282)을 효과적으로 투과할 수 있도록 설계된다. 도 15의 박스 영역(300)에 도시된 바와 같이, 일부 쌍극자 엘리먼트(220')는 추가로 논의될 계면 유전체층(280) 근처에 있는 하이-k 유전체층(282)의 내부 부분으로 확산된다.
작업(124)에서, 방법(100)(도 1b)은, 하나 이상의 에칭 공정을 적용함으로써 디바이스(200)로부터 쌍극자층(220)의 임의의 나머지 부분을 제거한다. 결과적인 구조체가 도 13에 도시되어 있다. 전술한 바와 같이, 일부 쌍극자 엘리먼트(220')는 하이-k 유전체층(282) 내부에 남아있다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 반응성 이온 에칭 공정 또는 다른 에칭 공정일 수 있으며, 하이-k 유전체층(282)에 비해 쌍극자층(220)에 대한 높은 에칭 선택성을 갖는다. 하이-k 유전체층(282)은 작업(124)이 완료된 후에, 트랜지스터(200A, 200B) 모두에 대한 게이트 트렌치(275)에서 노출된다.
작업(126)에서, 방법(100)(도 1b)은 도 14에 도시된 바와 같이 트랜지스터(200A, 200B) 위에 일함수 금속층(288)을 형성한다. 일함수 금속층(288)은 각각의 채널층(215) 위의 하이-k 유전체층(282) 주위를 감싼다. 일함수 금속층(288)은 다양한 실시예에서 갭(277)을 완전히 또는 부분적으로 충전할 수 있다. 일함수 금속층(288)(채널 물질(들) 및 쌍극자 물질(들)과 조합하여)은 트랜지스터(200A, 200B)에 적절한 일함수를 제공하도록 설계된다. 본 실시예에서, 트랜지스터(200A, 200B)의 문턱 전압의 차이는, 위에서 논의된 쌍극자 포함(incorporation)(예를 들어, 트랜지스터(200B)의 게이트 유전체층에 쌍극자 엘리먼트(216', 220')를 포함함)에 의해 공통 일함수 금속층(288)이 트랜지스터(200A, 200B) 모두에 이용될 수 있도록 하여 완전히 조정될 수 있다. 이것은 트랜지스터(200A, 200B)에 대해 다른 일함수 금속층을 이용할 필요성을 제거한다. 따라서, 본 개시 내용의 실시예는 다른 접근법보다 디바이스(200)에 대해 더 얇은 일함수 금속층(들)의 이용을 가능하게 하고, GAA 디바이스와 같은 소형화된 다중-게이트 디바이스에 적합하다. 일함수 금속층(288)은 다중 서브층을 포함할 수 있지만, 트랜지스터(200A, 200B) 모두에 대해 여전히 공통층이며, 여기서 트랜지스터(200A, 200B)는 동일한 전도성 유형(둘 다 NFET이거나 둘 다 PFET)이거나 반대 전도도 유형(하나는 NFET이고 다른 하나는 PFET)일 수 있다.
일 실시예에서, 일함수 금속층(288)에는 알루미늄이 없다. 알루미늄은 확산되거나 이동하는 경향이 있어 시간이 지남에 따라 성능이 저하될 수 있다. 알루미늄을 가지지 않으면, 일함수 금속층(288)이 디바이스(200)의 이용 가능한 수명 동안 비교적 더 안정하게 된다. 일부 실시예에서, 일함수 금속층(288)은 Ti, Ag, Mn, Zr, TiC, TaC, TaCN, TaSiN, TiSiN, TiN, TaN, Ru, Mo, WN, WCN, ZrSi2, MoSi2, TaSi2, NiSi2, 기타 적절한 일함수 금속, 또는 이들의 조합을 포함한다. 일부 실시예에서, 일함수 금속층(288)은 약 2 nm 내지 약 5 nm의 두께를 갖는다.
작업(128)에서, 방법(100)(도 1b)은, 도 15에 도시된 바와 같이 트랜지스터(200A, 200B) 각각에 대해 게이트 전극층(또는 벌크 금속층)(350)을 형성한다. 예를 들어, CVD 공정 또는 PVD 공정은 벌크 금속층(350)을 퇴적하여 게이트 트렌치(275)의 임의의 나머지 부분을 충전한다(도 2b, 도 2c 및 도 2d 참조). 벌크 금속층(350)은 Al, W 및/또는 Cu와 같은 적절한 전도성 물질을 포함한다. 벌크 금속층(350)은 추가적으로 또는 집합적으로 다른 금속, 금속 산화물, 금속 질화물, 기타 적절한 물질 또는 이들의 조합을 포함할 수 있다. 일부 구현예에서, 벌크 금속층(350)을 형성하기 전에 일함수 금속층(288) 위에 차단층(미도시)이 (예를 들어, ALD에 의해) 선택적으로 형성되어, 벌크 금속층(350)이 차단층 상에 배치된다. 벌크 금속층(350)이 퇴적된 후에, 디바이스(200)로부터 과잉 게이트 물질을 제거하기 위해 평탄화 공정이 수행될 수 있다. 예를 들어, ILD층(270)(도 2b)의 상단 표면이 노출되거나 유전체 핀(218)이 노출될 때까지 CMP 공정이 수행된다.
작업(130)에서, 방법(100)(도 1b)은, S/D 피처(260)에 전기적으로 연결되는 S/D 접촉부를 형성하는 단계, 벌크 금속층(350)에 전기적으로 연결되는 게이트 비아를 형성하는 단계, 및 디바이스(200)의 다양한 부분에 트랜지스터(200A, 200B)를 연결하여 완전한 IC를 형성하는 다층 상호 연결부를 형성하는 단계 등의 다른 작업을 수행할 수 있다.
도 15는 트랜지스터(200B)의 일부인 블록(300)의 확대도를 도시한다. 도 15를 참조하면, 도시된 실시예의 트랜지스터(200B)는 p-쌍극자 엘리먼트(216') 및 n-쌍극자 엘리먼트(220') 모두를 포함한다. P-쌍극자 엘리먼트(216')는 계면 유전체층(280)과 채널층(215) 사이의 계면을 따라 분포된다. P-쌍극자 엘리먼트(216') 중 일부는 채널층(215)의 외부 부분에 그리고 채널층(215)의 내부 부분 주위에 분포된다. P-쌍극자 엘리먼트(216') 중 일부는 계면 유전체층(280)의 내부 부분에 분포되어 있다. 다르게 말하면, 계면 유전체층(280)은 채널층(215) 상에 그리고 쌍극자 엘리먼트(216') 상에 배치된다. P-쌍극자 엘리먼트(216')가 분포된 층(215, 280)의 두께는 두께(d4)를 갖는다. 일 실시예에서, 두께(d4)는 약 1 Å 내지 15 Å의 범위이다. 두께(d4)가 너무 작으면(예를 들어 1 Å 미만), p-쌍극자 엘리먼트(216')의 Vt 조정 효과는 무시할 수 있을 것이다(또는 너무 약할 수 있다). 두께(d4)가 너무 크면(예를 들어 15 Å 초과), p-쌍극자 엘리먼트(216')의 Vt 조정 효과가 너무 강할 수 있고 채널층(215)에서 이동성 저하와 같은 부작용을 일으킬 수 있다.
여전히 도 15를 참조하면, n-쌍극자 엘리먼트(220')는 계면 유전체층(280)과 하이-k 유전체층(282) 사이의 계면을 따라 분포된다. N-쌍극자 엘리먼트(220')의 대부분은 하이-k 유전체의 내부 부분에 분포된다. 비록 도시되지 않았지만, n-쌍극자 엘리먼트(220') 중 일부는 계면 유전체층(280)의 외부 부분에 분포될 수 있다. 다르게 말하면, 하이-k 유전체층(282)은 계면 유전체층(280) 상에 그리고 쌍극자 엘리먼트(220') 상에 배치된다. N-쌍극자 엘리먼트(220')가 분포된 층(280, 282)은 두께(d6)를 갖는다. 일 실시예에서, 두께(d6)는 약 1 Å 내지 15 Å의 범위이다. 두께(d6)이 너무 작으면(예를 들어 1 Å 미만), n-쌍극자 엘리먼트(220')의 Vt 조정 효과는 무시할 수 있을 것이다(또는 너무 약할 수 있다). 두께(d6)가 너무 크면(예를 들어 15 Å 초과), n-쌍극자 엘리먼트(220')의 Vt 조정 효과가 너무 강할 수 있고 채널층(215)에서의 이동성 저하와 같은 부작용을 유발할 수 있다.
여전히 도 15를 참조하면, n-쌍극자 엘리먼트(220') 및 p-쌍극자 엘리먼트(216')는 거리(d5)만큼 분리된다. 일 실시예에서, 거리(d5)는 약 5 Å 내지 30 Å의 범위이다. 다양한 실시예에서, 거리(d5)는 계면 유전체층(280)의 두께보다 작거나 같거나 클 수 있다. 거리(d5)가 너무 작으면(예를 들어 5 Å 미만), n-쌍극자 및 p-쌍극자 엘리먼트가 함께 혼합되어 각 쌍극자 엘리먼트의 Vt 조정 기능이 저하될 위험이 있다. 거리(d5)가 너무 크면(예를 들어 30 Å 초과), n-쌍극자 엘리먼트(220')는 채널층(215)으로부터 너무 멀리 떨어져 있을 수 있으며, 이는 n-쌍극자 엘리먼트의 Vt 조정 능력을 저하시킬 것이다. 따라서, 개시된 범위의 거리(d5)를 갖는 것은 p-쌍극자 엘리먼트 및 n-쌍극자 엘리먼트 모두가 공존하고 각각 의도된 Vt 조정 기능을 수행하도록 허용한다.
도 15에 도시된 실시예에서, 트랜지스터(200B)는 p-쌍극자 엘리먼트 및 n-쌍극자 엘리먼트를 모두 포함한다(incorporate). 대안적인 실시예에서, 트랜지스터(200B)는 도 16에 도시된 바와 같이 p-쌍극자 엘리먼트를 포함할 수 있지만 n-쌍극자 엘리먼트는 포함하지 않을 수 있다. 간결성을 위해, 도 16은 트랜지스터(200B)의 블록(300)(도 15의 블록(300)의 위치 참조)만을 도시하고 트랜지스터(200B)의 다른 피처를 생략한다. 도 16에 도시된 바와 같이, p-쌍극자 엘리먼트(216')는 채널층(215) 및/또는 계면 유전체층(280)에 포함되고, n-쌍극자 엘리먼트(220')는 하이-k 유전체층(282)에 포함되지 않는다. 본 구현예를 실현하기 위해, 위에서 논의된 방법(100)의 작업 중 일부는 생략될 수 있다. 예를 들어, 작업(114, 116, 118, 120, 122 및 124)은 도 16에 도시된 바와 같은 트랜지스터를 제조하는 방법(100)의 실시예에서 생략될 수 있다.
다른 대안적인 실시예에서, 트랜지스터(200B)는 도 17에 도시된 바와 같이 n-쌍극자 엘리먼트를 포함할 수 있지만 p-쌍극자 엘리먼트는 포함하지 않을 수 있다. 간결성을 위해, 도 17은 트랜지스터(200B)의 블록(300)만을 도시하고(도 15의 블록(300)의 위치 참조) 트랜지스터(200B)의 다른 피처를 생략한다. 도 17에 도시된 바와 같이, p-쌍극자 엘리먼트(216')는 채널층(215) 또는 계면 유전체층(280)에 포함되지 않으며, n-쌍극자 엘리먼트(220')는 하이-k 유전체층(282)에 포함된다. 본 실시예를 실현하기 위해, 위에서 논의된 방법(100)의 작업은 생략될 수 있다. 예를 들어, 작업(104, 106 및 108)은 도 17에 도시된 바와 같은 트랜지스터를 제조하는 방법(100)의 실시예에서 생략될 수 있다. 작업(106)이 생략될 때, 작업(110)은 p-쌍극자층 또는 p-쌍극자 엘리먼트를 형성하지 않을 것임에 유의한다.
또 다른 대안적인 실시예에서, 작업(114, 116, 118 및 120)의 순서가 변경될 수 있다. 예를 들어, n-쌍극자층(220)을 형성하는 단계 전에, 방법(100)은, 트랜지스터(200A)를 커버하고 트랜지스터(200B)를 노출된 채로 남겨 두는 패터닝된 하드 마스크(290')를 형성하기 위한 작업(116)을 수행할 수 있다. 그 후, 방법은, 트랜지스터(200B) 상에 쌍극자층(220)을 선택적으로 퇴적하기 위한 작업(114)을 수행할 수 있다. 이후, 방법은, 패터닝된 하드 마스크(290')를 선택적으로 제거하기 위한 작업(120)을 수행할 수 있다.
또 다른 대안적인 실시예에서, 방법(100)의 일부 작업은 원하는 Vt 조정에 도달하기 위해 반복될 수 있다. 예를 들어, 방법(100)의 실시예는, 트랜지스터(200B)의 문턱 전압을 점진적으로 증가 또는 감소시키기 위해 작업(114)(n-쌍극자 퇴적) 내지 작업(122)(열적 드라이브-인)을 반복할 수 있다. 예를 들어, (작업(114 내지 122)의) 첫 번째 반복에서, 단계(114)는 4사이클 동안 La2O3의 원자층 퇴적을 수행할 수 있으며, 이는 첫 번째 반복이 완료되면 트랜지스터(200B)의 Vt를 45 mV만큼 조정할 수 있다. 그 후, (작업(114 내지 122)의) 두 번째 반복에서, 작업(114)은 8사이클 동안 La2O3의 원자층 퇴적을 수행할 수 있으며, 이는 두 번째 반복이 완료되면 트랜지스터(200B)의 Vt를 또 다른 90 mV만큼 조정할 수 있다. 두 번의 반복을 이용함으로써, 트랜지스터(200B)의 Vt는 총 135 mV이 조정될 수 있다.
도 18은 방법(100)의 일 실시예에 따른 Vt 조정 능력(capability)을 도시하는 차트(400)를 도시한다. 본 실시예에서, 디바이스(예를 들어, 디바이스(200))의 트랜지스터는 NFET(NVt1 내지 6)를 위한 6개의 상이한 문턱 전압 및 PFET(PVt1 내지 6)를 위한 6개의 상이한 문턱 전압을 갖도록 제공될 수 있다. 이 예에서, p-쌍극자 포함(incorporation)은 PFET의 문턱 전압을 -180 mV만큼 조정하는 반면, 하나 이상의 n-쌍극자 포함은 PFET의 문턱 전압을 +45 mV, +90 mV 또는 +180 mV만큼 조정한다. 이 예에서, PVt2는 p-쌍극자도 그리고 n-쌍극자도 포함하지 않는 베이스 라인 문턱 전압이다. 문턱 전압(PVt6)은 p-쌍극자만을 포함하여 달성되고, 문턱 전압(NVt1 내지 6)은 n-쌍극자만을 포함하여 달성되며, 문턱 전압(NVt3 내지 5)은 p-쌍극자와 n-쌍극자를 모두 포함하여 달성된다. PVt5를 예로 들면, 트랜지스터는 p-쌍극자와 n-쌍극자를 모두 포함하며 문턱 전압은 총 -135 mV가 조정된다. 문턱 전압(NVt6)은, n-쌍극자 엘리먼트를 포함하여, 전술한 바와 같이 3회 반복(각각 45 mV, 90 mV 및 180 mV)함으로써 달성된다. 문턱 전압(NVt5, NVt4, NVt2)는 n-쌍극자 엘리먼트를 포함하여, 전술한 바와 같이 2회 반복함으로써 달성된다. 문턱 전압(NVt3, NVt1 및 PVt1)는 n-쌍극자 엘리먼트를 포함하여, 전술한 바와 같이 1회 반복함으로써 달성된다. 문턱 전압(PVt3)는 n-쌍극자 엘리먼트를 포함하여 전술한 바와 같이 2회 반복함으로써 그리고 p-쌍극자 엘리먼트를 포함함으로써 달성된다. 문턱 전압(PVt4, PVt5)는 n-쌍극자 엘리먼트를 포함하여 전술한 바와 같이 1회 반복함으로써 그리고 p-쌍극자 엘리먼트를 포함함으로써 달성된다.
도 19 및 도 1b는 방법(100)의 대안적인 실시예의 순서도를 도시하며, 이는 도 20 내지 도 26과 관련하여 아래에서 설명된다.
작업(102)에서, 방법(100)(도 19)은, CMOS 디바이스(200)의 초기 구조체를 제공하며, 그 일부는 도 2a 내지 도 2d에 도시되어 있다. 이 작업은 위에서 논의되었다.
작업(140)에서, 방법(100)(도 19)은, 도 20에 도시된 바와 같이, 트랜지스터(200A, 200B) 모두를 위한 채널층(215) 위에 뿐만 아니라, 유전체 핀(218) 및 격리 피처(230) 위에 쌍극자층(216')을 형성한다. 쌍극자층(216')은, 게르마늄 산화물, 알루미늄 산화물, 갈륨 산화물, 아연 산화물 또는 다른 p-쌍극자 물질과 같은 p-쌍극자 물질을 포함하고, ALD, PVD, CVD 또는 기타 적절한 퇴적 공정을 이용하여 퇴적될 수 있다.
작업(142)에서, 방법(100)(도 19)은, 도 21에 도시된 바와 같이, 트랜지스터(200B)를 커버하고 트랜지스터(200A)를 노출시키는 패터닝된 하드 마스크(292)를 형성한다. 패터닝된 하드 마스크(292)는 패터닝된 하드 마스크(284)에 대해 위에서 논의된 것과 같은 퇴적, 포토 리소그래피 및 에칭 공정에 의해 형성될 수 있다. 예를 들어, 패터닝된 하드 마스크(292)는 희생층, BARC층 및 포토 레지스트를 포함할 수 있다.
작업(144)에서, 방법(100)(도 19)은 에칭 마스크로서 패터닝된 하드 마스크(292)를 이용하여 쌍극자층(216')을 에칭하고, 이에 의해 도 22에 도시된 바와 같이 트랜지스터(200A)로부터 쌍극자층(216')을 제거한다. 에칭 공정은 건식 에칭, 습식 에칭, 반응성 이온 에칭 또는 기타 적절한 공정일 수 있다. 에칭 공정은, 쌍극자층(216')을 선택적으로 제거하고 채널층(215), 유전체 핀(218) 및 격리 피처(230)에 대한 에칭이 거의 또는 전혀 없도록 조정된다.
작업(146)에서, 방법(100)(도 19)은, 도 23에 도시된 바와 같이, 패터닝된 하드 마스크(292)를 제거한다. 패터닝된 하드 마스크(292)는, 유전체 핀(218), 격리 피처(230), 채널층(215) 및 쌍극자층(216')에 대한 에칭이 거의 또는 전혀 없이, 패터닝된 하드 마스크(292)를 선택적으로 제거하도록 조정된 에칭 공정에 의해 제거될 수 있다. 에칭 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 기타 적절한 에칭 공정을 포함할 수 있다.
작업(148)에서, 방법(100)(도 19)은 쌍극자층(216')으로부터의 일부 엘리먼트가 채널층(215)의 외부 부분으로 드라이빙되도록 열적 드라이브-인 공정을 수행한다. 작업(148)의 양태는 작업(107)의 양태와 유사하다. 일부 실시예에서, 작업(148)은 방법(100)에서 생략된다.
작업(150)에서, 도 24에 도시된 바와 같이, 방법(100)(도 19)은, 트랜지스터(200A)에서 채널층(215) 주위를 감싸고 트랜지스터(200B)에서 쌍극자층(216') 주위를 감싸는 계면 유전체층(280)을 형성한다. 계면 유전체층(280)은 ALD, CVD, 또는 기타 적절한 공정을 이용하여 퇴적될 수 있다. 실시예에서, 계면 유전체층(280)은 SiO2, HfSiO, SiON, 다른 실리콘-함유 유전체 물질, 기타 적절한 유전체 물질, 또는 이들의 조합과 같은 유전체 물질을 포함한다.
작업(112)에서, 도 25에 도시된 바와 같이, 방법(100)(도 19)은, 계면층(280) 위에 하이-k 유전체층(282)을 형성한다. 이 작업은 도 1a 및 도 7을 참조하여 위에서 논의되었다. 이어서, 방법(100)은, 도 1a 및 도 1b에 도시되고 위에서 논의된 바와 같이, 작업(114 내지 130)을 수행한다. 예를 들어, 방법(100)은, 하이-k 유전체층(282) 위에 쌍극자층(220)을 형성하고(작업(114), 도 8), 트랜지스터(200B)를 커버하는 패턴 하드 마스크를 형성하고(작업(116), 도 9), 트랜지스터(200A)에서 쌍극자층(220)을 제거하고(작업(118), 도 10), 패터닝된 하드 마스크를 제거하고(작업(120), 도 11), 열적 드라이브-인 공정을 수행하고(작업(122), 도 12), 트랜지스터(200B)에서 쌍극자층(220)의 나머지 부분을 제거하고(작업(124), 도 13), 트랜지스터(200A, 200B)에 일함수 금속층을 형성하고(작업(126), 도 14), 게이트 전극층(350)을 형성하고(작업(128), 도 26), 추가 제조를 수행한다(작업(130)). 도 26은 도 19 및 도 1b에 도시된 방법(100)의 실시예에 따라 작업(128)이 완료된 후의 디바이스(200)를 도시한다. 이것은 또한 n-쌍극자 및 p-쌍극자 물질 모두를 이용하여 트랜지스터(200B)의 문턱 전압 조정을 달성한다.
도 27 및 도 1b는, 방법(100)의 또 다른 대안적인 실시예의 순서도를 도시하며, 이는 도 28 내지 도 36과 관련하여 아래에서 설명된다.
작업(102)에서, 방법(100)(도 27)은, CMOS 디바이스(200)의 초기 구조체를 제공하며, 그 일부는 도 2a 내지 도 2d에 도시되어 있다. 2A-2D.
작업(160)에서, 방법(100)(도 27)은, 도 28에 도시된 바와 같이, 트랜지스터(200A, 200B)에서 채널층(215) 주위를 감싸는 계면 유전체층(280)을 형성한다. 실시예에서, 계면 유전체층(280)은 SiO2, HfSiO, SiON, 다른 실리콘-함유 유전체 물질, 기타 적절한 유전체 물질, 또는 이들의 조합과 같은 유전체 물질을 포함한다. 실시예에서, 계면층(280)은 열 산화, 화학적 산화, ALD, CVD, 기타 적절한 공정, 또는 이들의 조합과 같은 본 명세서에 설명된 임의의 공정에 의해 형성된다.
작업(162)에서, 방법(100)(도 27)은, 도 29에 도시된 바와 같이, 계면층(280) 위에 쌍극자층(220)을 형성한다. 작업(162)의 양태는 작업(114)의 양태와 유사하다. 예를 들어, 쌍극자층(220)은, 란탄 산화물(La2O3), 이트륨 산화물(Y2O3), 티타늄 산화물(TiO2)과 같은 n-쌍극자 물질 또는 기타 적절한 n-쌍극자 물질을 포함하고, ALD, CVD, PVD, 열 산화 또는 기타 적절한 방법에 의해 퇴적될 수 있다.
작업(164)에서, 방법(100)(도 27)은, 트랜지스터(200A)로부터 제거되고 트랜지스터(200B) 위에 유지되도록 쌍극자층(220)을 패터닝한다. 이것은 리소그래피 및 에칭 공정과 같은 다양한 공정을 포함할 수 있다. 예를 들어, 작업(164)은, 도 30에 도시된 바와 같이, 트랜지스터(200B)를 커버하고 트랜지스터(200A)를 노출시키는 패터닝된 하드 마스크(292)를 형성할 수 있다. 이 양태는 작업(142)과 유사하다. 그런 다음, 작업(164)은, 에칭 마스크로서 패터닝된 하드 마스크(292)를 이용하여 쌍극자층(220)을 에칭하고, 이에 의해 도 31에 도시된 바와 같이 트랜지스터(200A)로부터 쌍극자층(220)을 제거한다. 에칭 공정은 건식 에칭, 습식 에칭, 반응성 이온 에칭 또는 기타 적절한 공정일 수 있다. 에칭 공정은 쌍극자층(220)을 선택적으로 제거하고 채널층(215), 유전체 핀(218) 및 격리 피처(230)를 거의 또는 전혀 에칭하지 않도록 조정된다. 그런 다음, 작업(164)은, 도 32에 도시된 바와 같이, 패터닝된 하드 마스크(292)를 제거한다. 패터닝된 하드 마스크(292)는, 유전체 핀(218), 격리 피처(230), 채널층(215) 및 쌍극자층(220)에 대한 에칭이 거의 또는 전혀 없이 패터닝된 하드 마스크(292)를 선택적으로 제거하도록 조정된 에칭 공정에 의해 제거될 수 있다. 에칭 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 기타 적절한 에칭 공정을 포함할 수 있다.
작업(166)에서, 방법(100)(도 27)은, 쌍극자층(220)으로부터의 일부 엘리먼트가 계면층(280)으로 드라이빙되도록 열적 드라이브-인 공정을 수행한다. 작업(166)의 양태는 작업(107)의 양태와 유사하다. 일부 실시예에서, 작업(166)은 방법(100)에서 생략된다.
작업(168)에서, 방법(100)(도 27)은, 도 33에 도시된 바와 같이, 계면층(280)으로 드라이빙되지 않는 쌍극자층(220)의 나머지 부분을 제거한다. 작업(168)은 하나 이상의 에칭 공정을 적용할 수 있다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 반응성 이온 에칭 공정, 또는 다른 에칭 공정일 수 있고 계면층(280)에 비해 쌍극자층(220)에 대해 높은 에칭 선택성을 갖는다. 도 33에 도시된 바와 같이, 트랜지스터(200B)의 계면층(280)은 이제 쌍극자층(220)으로부터의 쌍극자 물질(220')을 포함한다.
작업(112)에서, 방법(100)(도 27)은, 도 34에 도시된 바와 같이 계면층(280) 위에 하이-k 유전체층(282)을 형성한다. 이 작업은 도 1a 및 도 7을 참조하여 위에서 설명되었다.
작업(170)에서, 방법(100)(도 27)은, 도 35에 도시된 바와 같이, 하이-k 유전체층(282) 위에 쌍극자층(216')을 형성한다. 쌍극자층(216')은, 게르마늄 산화물, 알루미늄 산화물, 갈륨 산화물, 아연 산화물 또는 다른 p-쌍극자 물질과 같은 p-쌍극자 물질을 포함하고, ALD, PVD, CVD 또는 기타 적절한 퇴적 공정을 이용하여 퇴적될 수 있다. 이어서, 방법(100)은 도 1b에 도시되고 위에서 논의된 바와 같은 작업(116 내지 130)을 수행한다. 예를 들어, 방법(100)은, 트랜지스터(200B)를 커버하는 패턴 하드 마스크를 형성하고(작업(116), 도 9), 트랜지스터(200A)에서 쌍극자층(216')을 제거하고(작업(118), 도 10), 패터닝된 하드 마스크를 제거하고(작업(120), 도 11), 열적 드라이브-인 공정을 수행하고(작업(122), 도 12), 트랜지스터(200B)에서 쌍극자층(216')의 나머지 부분을 제거하고(작업(124), 도 13), 트랜지스터(200A, 200B)에 일함수 금속층을 형성하고(작업(126), 도 14), 게이트 전극층(350)을 형성하고(작업(128), 도 26), 추가 제조를 수행한다(작업(130)). 도 36은 도 27 및 도 1b에 도시된 방법(100)의 실시예에 따라 작업(128)이 완료된 후의 디바이스(200)를 도시한다. 도 36에 도시된 바와 같이, 계면층(280)(특히 하이-k 유전체층(282) 근처의 계면층(280)의 일부)은 n-쌍극자 물질(220')을 포함하는 반면, 하이-k 유전체층(282)(특히 일함수 금속층(288) 근처의 하이-k 유전체층(282)의 일부)은 p-쌍극자 물질(216')을 포함한다. 이것은 또한 n-쌍극자 및 p-쌍극자 물질 모두를 이용하여 트랜지스터(200B)의 문턱 전압 조정을 달성한다.
제한하려는 의도는 아니지만, 본 개시의 하나 이상의 실시예는 반도체 디바이스 및 그의 형성에 많은 이점을 제공한다. 예를 들어, 본 개시의 실시예는, 트랜지스터의 게이트 유전체층에 p-쌍극자 엘리먼트 및/또는 n-쌍극자 엘리먼트를 포함하는 공정을 제공하여, 트랜지스터의 문턱 전압에 매우 다양함과 유연성을 제공한다. 본 개시 내용을 이용하면, 일함수 금속층(들)을 패터닝할 필요성이 없어지고, 나노 크기 트랜지스터에 매우 적합하고, 지속적인 다운 스케일링을 가능하게 한다. 문턱 전압을 미세 조정할 수 있다는 것은 트랜지스터의 문턱 전압을 낮추고 작동 속도를 높일 수 있음을 의미한다. 본 실시예는 기존 CMOS 제조 공정에 쉽게 통합될 수 있다.
일 예시적 양태에서, 본 개시는 방법에 관한 것으로, 방법은, 기판 위에 반도체 채널층들을 제공하는 단계; 반도체 채널층들 주위를 감싸는(wrap) 제1 쌍극자층을 형성하는 단계; 제1 쌍극자층 주위를 감싸는 계면 유전체층을 형성하는 단계; 계면 유전체층 주위를 감싸는 하이-k 유전체층을 형성하는 단계; 하이-k 유전체층 주위를 감싸는 제2 쌍극자층을 형성하는 단계; 제2 쌍극자층으로부터 하이-k 유전체층 내로 적어도 일부 쌍극자 엘리먼트들을 드라이빙하기 위해 열 공정을 수행하는 단계; 제2 쌍극자층을 제거하는 단계; 및 하이-k 유전체층 주위를 감싸는 일함수 금속층을 형성하는 단계를 포함한다.
방법의 일부 실시예에서, 제1 쌍극자층은 p-쌍극자 물질을 포함하고, 제2 쌍극자층은 n-쌍극자 물질을 포함한다. 추가 실시예에서, 제1 쌍극자층은 게르마늄 산화물, 알루미늄 산화물, 갈륨 산화물, 또는 아연 산화물을 포함한다. 다른 추가 실시예에서, 제2 쌍극자층은 란탄 산화물, 이트륨 산화물, 또는 티타늄 산화물을 포함한다.
방법의 일부 실시예에서, 일함수 금속층에는 알루미늄이 없다. 추가 실시예에서, 일함수 금속층은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 탄질화물, 또는 티타늄 실리콘 질화물을 포함한다.
다른 일 예시적 양태에서, 본 개시는 방법에 관한 것이다. 방법은, 기판 위에 제1 채널층들 및 제2 채널층들을 제공하는 단계; 제2 채널층들 주위를 감싸지만, 제1 채널층들을 감싸지 않는 제1 쌍극자층을 형성하는 단계; 제1 쌍극자층 및 제1 채널층들 주위를 감싸는 계면 유전체층을 형성하는 단계; 계면 유전체층 주위를 감싸는 하이-k 유전체층을 형성하는 단계; 제2 채널층들 위의 하이-k 유전체층 주위를 감싸지만, 제1 채널층들 위의 하이-k 유전체층을 감싸지 않는 제2 쌍극자층을 형성하는 단계; 제2 쌍극자층으로부터 제2 채널층들 위의 하이-k 유전체층 내로 적어도 일부 쌍극자 엘리먼트들을 드라이빙하기 위해 열 공정을 수행하는 단계; 제2 쌍극자층을 제거하는 단계; 및 제1 채널층들 및 제2 채널층들 둘 다 위에 하이-k 유전체층 주위를 감싸는 일함수 금속층을 형성하는 단계를 포함한다.
일 실시예에서, 방법은, 제1 채널층들 및 제2 채널층들 둘 다 위의 일함수 금속층 위에 게이트 전극층을 형성하는 단계를 더 포함한다. 추가 실시예에서, 일함수 금속층은 인접한 제1 채널층들 사이의 갭들을 충전하고, 인접한 제2 채널층들 사이의 갭들을 충전하며, 일함수 금속층에는 알루미늄이 없다.
방법의 일 실시예에서, 제1 쌍극자층은 게르마늄 산화물, 알루미늄 산화물, 갈륨 산화물, 또는 아연 산화물을 포함한다. 다른 실시예에서, 제2 쌍극자층은 란탄 산화물, 이트륨 산화물, 또는 티타늄 산화물을 포함한다
방법의 일 실시예에서, 제1 쌍극자층을 형성하는 단계 및 계면 유전체층을 형성하는 단계는, 제1 채널층들을 커버하고 제2 채널층들을 노출시키는 패터닝된 하드 마스크를 형성하는 단계; 패터닝된 하드 마스크 위는 아닌, 제2 채널층들 위에 클래딩층을 선택적으로 퇴적하는 단계; 클래딩층은 아닌, 패터닝된 하드 마스크를 선택적으로 제거하는 단계; 및 제1 채널층들, 클래딩층, 및 제2 채널층들에 산소-함유 세정 용액으로 세정 공정을 수행하여, 제1 쌍극자층이 제2 채널층들 주위를 감싸고 계면 유전체층이 제1 채널층들 및 제1 쌍극자층 주위를 감싸도록 하는 단계를 포함한다. 추가 실시예에서, 제1 채널층들 및 제2 채널층들은 결정질 실리콘(crystalline silicon)을 포함하고, 클래딩층은 게르마늄을 포함하고, 제1 쌍극자층은 게르마늄 이산화물을 포함하며, 계면 유전체층은 실리콘 이산화물을 포함한다. 다른 추가 실시예에서, 산소-함유 세정 용액은 표준 세정 1(SC1) 용액 또는 표준 세정 2(SC2) 용액을 포함한다.
방법의 일 실시예에서, 제2 쌍극자층을 형성하는 단계는, 제1 채널층들 및 제2 채널층들 둘 다 위에 하이-k 유전체층 주위를 감싸는 제2 쌍극자층을 퇴적하는 단계;
제2 채널층들 위의 제2 쌍극자층을 커버하고 제1 채널층들 위의 제2 쌍극자층을 노출시키는 패터닝된 하드 마스크를 형성하는 단계; 제1 채널층들 위의 하이-k 유전체층을 노출시키기 위해 제1 채널층들 위의 제2 쌍극자층을 선택적으로 제거하는 단계; 및 제2 채널층들 위의 제2 쌍극자층을 노출시키기 위해, 패터닝된 하드 마스크를 선택적으로 제거하는 단계를 포함한다.
다른 예시적 일 양태에서, 방법은 반도체 구조체에 관한 것으로, 반도체 구조체는, 기판; 기판 위의 반도체 채널층들; 반도체 채널층들 주위의 p-쌍극자 물질; p-쌍극자 물질 및 반도체 채널층들 위의 계면 유전체층; 계면 유전체층 위의 n-쌍극자 물질; n-쌍극자 물질 및 계면 유전체층 위의 하이-k 유전체층; 및 하이-k 유전체층 위의 그리고 반도체 채널층들 각각의 주위를 감싸는 일함수층을 포함한다.
반도체 구조체의 일 실시예에서, 반도체 채널층들은 결정질 실리콘을 포함하고; p-쌍극자 물질은 게르마늄, 알루미늄, 갈륨, 또는 아연을 포함한다. 추가 실시예에서, 계면 유전체층은 실리콘 이산화물을 포함하고; n-쌍극자 물질은 란탄, 이트륨, 또는 티타늄을 포함한다.
반도체 구조체의 다른 실시예에서, 일함수 금속층에는 실질적으로 알루미늄이 없다. 다른 실시예에서, 반도체 구조체는 일함수 금속층 위의 게이트 전극층을 더 포함한다.
본 개시는 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 다양한 실시예를 개괄한다. 당업자는, 본 명세서에 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위한 다른 공정 및 구조체체를 설계 또는 수정하기 위한 기초로서 본 개시 내용을 쉽게 이용할 수 있음을 인식해야 한다. 당업자는 또한 그러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변경, 대체 및 변경을할 수 있음을 인식해야 한다.
실시예들
실시예 1. 방법에 있어서,
기판 위에 반도체 채널층들을 제공하는 단계;
상기 반도체 채널층들 주위를 감싸는 제1 쌍극자층을 형성하는 단계;
상기 제1 쌍극자층 주위를 감싸는 계면 유전체층을 형성하는 단계;
상기 계면 유전체층 주위를 감싸는 하이-k 유전체층(high-k dielectric layer)을 형성하는 단계;
상기 하이-k 유전체층 주위를 감싸는 제2 쌍극자층을 형성하는 단계;
상기 제2 쌍극자층으로부터 상기 하이-k 유전체층 내로 적어도 일부 쌍극자 엘리먼트들을 드라이빙하기 위해 열 공정을 수행하는 단계;
상기 제2 쌍극자층을 제거하는 단계; 및
상기 하이-k 유전체층 주위를 감싸는 일함수 금속층(work function metal layer)을 형성하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 쌍극자층은 p-쌍극자 물질을 포함하고, 상기 제2 쌍극자층은 n-쌍극자 물질을 포함하는 것인, 방법.
실시예 3. 실시예 2에 있어서, 상기 제1 쌍극자층은 게르마늄 산화물, 알루미늄 산화물, 갈륨 산화물, 또는 아연 산화물을 포함하는 것인, 방법.
실시예 4. 실시예 2에 있어서, 상기 제2 쌍극자층은 란탄 산화물, 이트륨 산화물, 또는 티타늄 산화물을 포함하는 것인, 방법.
실시예 5. 실시예 1에 있어서, 상기 일함수 금속층에는 알루미늄이 없는 것인, 방법.
실시예 6. 실시예 5에 있어서, 상기 일함수 금속층은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 탄질화물(tungsten carbonitride), 또는 티타늄 실리콘 질화물을 포함하는 것인, 방법.
실시예 7. 방법에 있어서,
기판 위에 제1 채널층들 및 제2 채널층들을 제공하는 단계;
상기 제2 채널층들 주위를 감싸지만, 상기 제1 채널층들을 감싸지 않는 제1 쌍극자층을 형성하는 단계;
상기 제1 쌍극자층 및 상기 제1 채널층들 주위를 감싸는 계면 유전체층을 형성하는 단계;
상기 계면 유전체층 주위를 감싸는 하이-k 유전체층을 형성하는 단계;
상기 제2 채널층들 위의 하이-k 유전체층 주위를 감싸지만, 상기 제1 채널층들 위의 하이-k 유전체층을 감싸지 않는 제2 쌍극자층을 형성하는 단계;
상기 제2 쌍극자층으로부터 상기 제2 채널층들 위의 하이-k 유전체층 내로 적어도 일부 쌍극자 엘리먼트들을 드라이빙하기 위해 열 공정을 수행하는 단계;
상기 제2 쌍극자층을 제거하는 단계; 및
상기 제1 채널층들 및 상기 제2 채널층들 둘 다 위에 상기 하이-k 유전체층 주위를 감싸는 일함수 금속층을 형성하는 단계
를 포함하는, 방법.
실시예 8. 실시예 7에 있어서, 상기 제1 채널층들 및 제2 채널층들 둘 다 위의 일함수 금속층 위에 게이트 전극층을 형성하는 단계를 더 포함하는, 방법.
실시예 9. 실시예 8에 있어서, 상기 일함수 금속층은 인접한 제1 채널층들 사이의 갭들을 충전하고, 인접한 제2 채널층들 사이의 갭들을 충전하며, 상기 일함수 금속층에는 알루미늄이 없는 것인, 방법.
실시예 10. 실시예 7에 있어서, 상기 제1 쌍극자층은 게르마늄 산화물, 알루미늄 산화물, 갈륨 산화물, 또는 아연 산화물을 포함하는 것인, 방법.
실시예 11. 실시예 7에 있어서, 상기 제2 쌍극자층은 란탄 산화물, 이트륨 산화물, 또는 티타늄 산화물을 포함하는 것인, 방법.
실시예 12. 실시예 7에 있어서, 상기 제1 쌍극자층을 형성하는 단계 및 상기 계면 유전체층을 형성하는 단계는,
상기 제1 채널층들을 커버하고 상기 제2 채널층들을 노출시키는 패터닝된 하드 마스크를 형성하는 단계;
상기 패터닝된 하드 마스크 위는 아닌, 상기 제2 채널층들 위에 클래딩층(cladding layer)을 선택적으로 퇴적하는 단계;
상기 클래딩층은 아닌, 상기 패터닝된 하드 마스크를 선택적으로 제거하는 단계; 및
상기 제1 채널층들, 상기 클래딩층, 및 상기 제2 채널층들에 산소-함유 세정 용액(oxygen-containing cleaning solution)으로 세정 공정을 수행하여, 상기 제1 쌍극자층이 상기 제2 채널층들 주위를 감싸고 상기 계면 유전체층이 상기 제1 채널층들 및 상기 제1 쌍극자층 주위를 감싸도록 하는 단계를 포함하는 것인, 방법.
실시예 13. 실시예 12에 있어서, 상기 제1 채널층들 및 상기 제2 채널층들은 결정질 실리콘(crystalline silicon)을 포함하고, 상기 클래딩층은 게르마늄을 포함하고, 상기 제1 쌍극자층은 게르마늄 이산화물을 포함하며, 상기 계면 유전체층은 실리콘 이산화물을 포함하는 것인, 방법.
실시예 14. 실시예 12에 있어서, 상기 산소-함유 세정 용액은 표준 세정 1(SC1, standard clean 1) 용액 또는 표준 세정 2(SC2, standard clean 2) 용액을 포함하는 것인, 방법.
실시예 15. 실시예 7에 있어서, 상기 제2 쌍극자층을 형성하는 단계는,
상기 제1 채널층들 및 상기 제2 채널층들 둘 다 위에 상기 하이-k 유전체층 주위를 감싸는 상기 제2 쌍극자층을 퇴적하는 단계;
상기 제2 채널층들 위의 제2 쌍극자층을 커버하고 상기 제1 채널층들 위의 제2 쌍극자층을 노출시키는 패터닝된 하드 마스크를 형성하는 단계;
상기 제1 채널층들 위의 하이-k 유전체층을 노출시키기 위해 상기 제1 채널층들 위의 제2 쌍극자층을 선택적으로 제거하는 단계; 및
상기 제2 채널층들 위의 제2 쌍극자층을 노출시키기 위해 상기 패터닝된 하드 마스크를 선택적으로 제거하는 단계
를 포함하는 것인, 방법.
실시예 16. 반도체 구조체에 있어서,
기판;
상기 기판 위의 반도체 채널층들;
상기 반도체 채널층들 주위의 p-쌍극자 물질;
상기 p-쌍극자 물질 및 상기 반도체 채널층들 위의 계면 유전체층;
상기 계면 유전체층 위의 n-쌍극자 물질;
상기 n-쌍극자 물질 및 상기 계면 유전체층 위의 하이-k 유전체층; 및
상기 하이-k 유전체층 위의 그리고 상기 반도체 채널층들 각각의 주위를 감싸는 일함수층
을 포함하는, 반도체 구조체.
실시예 17. 실시예 16에 있어서,
상기 반도체 채널층들은 결정질 실리콘을 포함하고;
상기 p-쌍극자 물질은 게르마늄, 알루미늄, 갈륨, 또는 아연을 포함하는 것인, 반도체 구조체.
실시예 18. 실시예 17에 있어서,
상기 계면 유전체층은 실리콘 이산화물을 포함하고;
상기 n-쌍극자 물질은 란탄, 이트륨, 또는 티타늄을 포함하는 것인, 반도체 구조체.
실시예 19. 실시예 16에 있어서, 상기 일함수 금속층에는 실질적으로 알루미늄이 없는 것인, 반도체 구조체.
실시예 20. 실시예 16에 있어서, 상기 일함수 금속층 위의 게이트 전극층을 더 포함하는, 반도체 구조체.

Claims (10)

  1. 방법에 있어서,
    기판 위에 반도체 채널층들을 제공하는 단계;
    상기 반도체 채널층들 주위를 감싸는 제1 쌍극자층을 형성하는 단계;
    상기 제1 쌍극자층 주위를 감싸는 계면 유전체층을 형성하는 단계;
    상기 계면 유전체층 주위를 감싸는 하이-k 유전체층(high-k dielectric layer)을 형성하는 단계;
    상기 하이-k 유전체층 주위를 감싸는 제2 쌍극자층을 형성하는 단계;
    상기 제2 쌍극자층으로부터 상기 하이-k 유전체층 내로 적어도 일부 쌍극자 엘리먼트들을 드라이빙하기 위해 열 공정을 수행하는 단계;
    상기 제2 쌍극자층을 제거하는 단계; 및
    상기 하이-k 유전체층 주위를 감싸는 일함수 금속층(work function metal layer)을 형성하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 제1 쌍극자층은 p-쌍극자 물질을 포함하고, 상기 제2 쌍극자층은 n-쌍극자 물질을 포함하는 것인, 방법.
  3. 제2항에 있어서, 상기 제1 쌍극자층은 게르마늄 산화물, 알루미늄 산화물, 갈륨 산화물, 또는 아연 산화물을 포함하는 것인, 방법.
  4. 제2항에 있어서, 상기 제2 쌍극자층은 란탄 산화물, 이트륨 산화물, 또는 티타늄 산화물을 포함하는 것인, 방법.
  5. 제1항에 있어서, 상기 일함수 금속층에는 알루미늄이 없는 것인, 방법.
  6. 제5항에 있어서, 상기 일함수 금속층은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 탄질화물(tungsten carbonitride), 또는 티타늄 실리콘 질화물을 포함하는 것인, 방법.
  7. 방법에 있어서,
    기판 위에 제1 채널층들 및 제2 채널층들을 제공하는 단계;
    상기 제2 채널층들 주위를 감싸지만, 상기 제1 채널층들을 감싸지 않는 제1 쌍극자층을 형성하는 단계;
    상기 제1 쌍극자층 및 상기 제1 채널층들 주위를 감싸는 계면 유전체층을 형성하는 단계;
    상기 계면 유전체층 주위를 감싸는 하이-k 유전체층을 형성하는 단계;
    상기 제2 채널층들 위의 하이-k 유전체층 주위를 감싸지만, 상기 제1 채널층들 위의 하이-k 유전체층을 감싸지 않는 제2 쌍극자층을 형성하는 단계;
    상기 제2 쌍극자층으로부터 상기 제2 채널층들 위의 하이-k 유전체층 내로 적어도 일부 쌍극자 엘리먼트들을 드라이빙하기 위해 열 공정을 수행하는 단계;
    상기 제2 쌍극자층을 제거하는 단계; 및
    상기 제1 채널층들 및 상기 제2 채널층들 둘 다 위에 상기 하이-k 유전체층 주위를 감싸는 일함수 금속층을 형성하는 단계
    를 포함하는, 방법.
  8. 제7항에 있어서, 상기 제1 쌍극자층을 형성하는 단계 및 상기 계면 유전체층을 형성하는 단계는,
    상기 제1 채널층들을 커버하고 상기 제2 채널층들을 노출시키는 패터닝된 하드 마스크를 형성하는 단계;
    상기 패터닝된 하드 마스크 위는 아닌, 상기 제2 채널층들 위에 클래딩층(cladding layer)을 선택적으로 퇴적하는 단계;
    상기 클래딩층은 아닌, 상기 패터닝된 하드 마스크를 선택적으로 제거하는 단계; 및
    상기 제1 채널층들, 상기 클래딩층, 및 상기 제2 채널층들에 산소-함유 세정 용액(oxygen-containing cleaning solution)으로 세정 공정을 수행하여, 상기 제1 쌍극자층이 상기 제2 채널층들 주위를 감싸고 상기 계면 유전체층이 상기 제1 채널층들 및 상기 제1 쌍극자층 주위를 감싸도록 하는 단계를 포함하는 것인, 방법.
  9. 제7항에 있어서, 상기 제2 쌍극자층을 형성하는 단계는,
    상기 제1 채널층들 및 상기 제2 채널층들 둘 다 위에 상기 하이-k 유전체층 주위를 감싸는 상기 제2 쌍극자층을 퇴적하는 단계;
    상기 제2 채널층들 위의 제2 쌍극자층을 커버하고 상기 제1 채널층들 위의 제2 쌍극자층을 노출시키는 패터닝된 하드 마스크를 형성하는 단계;
    상기 제1 채널층들 위의 하이-k 유전체층을 노출시키기 위해 상기 제1 채널층들 위의 제2 쌍극자층을 선택적으로 제거하는 단계; 및
    상기 제2 채널층들 위의 제2 쌍극자층을 노출시키기 위해 상기 패터닝된 하드 마스크를 선택적으로 제거하는 단계
    를 포함하는 것인, 방법.
  10. 반도체 구조체에 있어서,
    기판;
    상기 기판 위의 반도체 채널층들;
    상기 반도체 채널층들 주위의 p-쌍극자 물질;
    상기 p-쌍극자 물질 및 상기 반도체 채널층들 위의 계면 유전체층;
    상기 계면 유전체층 위의 n-쌍극자 물질;
    상기 n-쌍극자 물질 및 상기 계면 유전체층 위의 하이-k 유전체층; 및
    상기 하이-k 유전체층 위의 그리고 상기 반도체 채널층들 각각의 주위를 감싸는 일함수층
    을 포함하는, 반도체 구조체.
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