KR20140110704A - Ｆⅰｎｆｅｔ 및 그 형성 방법 - Google Patents

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Abstract

FinFET은 내부 영역, 및 내부 영역의 윗면과 측벽면들 상에 있는 게르마늄 도핑층을 포함하는 반도체 핀을 포함한다. 게르마늄 도핑층은 내부 영역보다 높은 게르마늄 농도를 갖는다. FinFET은 게르마늄 도핑층 위에 있는 게이트 유전체, 게이트 유전체 위에 있는 게이트 전극, 반도체 핀의 제1 단부에 연결된 소스 영역, 및 제1 단부의 반대쪽인 반도체 핀의 제2 단부에 연결된 드레인 영역을 더 포함한다. 반도체 핀 내의 게르마늄의 도핑을 통해, 문턱 전압은 조정될 수 있다.

Description

ＦⅠＮＦＥＴ 및 그 형성 방법{FINFETS AND METHODS FOR FORMING THE SAME}
본 발명은 핀 전계 효과 트랜지스터(FinFET) 및 그 형성 방법에 관한 것이다.
전계 효과 트랜지스터(Field-Effect Transistor; FinFET)의 형성에서는, 제일먼저 반도체 핀이 형성되고, 이어서 반도체 핀의 일부분 상에 게이트 스택을 형성하는 것이 뒤따른다. 게이트 스택의 대향측 상에 있는 핀의 노출된 단부들은 제거되어 리세스가 형성된다. 그런 후 소스 및 드레인 영역들이 에피택시를 통해 리세스에서 재성장된다.
집적 회로에서, 트랜지스터들은 상이한 문턱 전압들을 가질 것이 필요할 수 있다. 트랜지스터들의 문턱 전압들은 트랜지스터들에서의 채널 도핑 농도를 조정함으로써 조정될 수 있다. 하지만, 좁은 핀을 갖는 FinFET에서는 채널 도핑이 상당히 요동칠 수 있다. 이것은 재결정화 및 활성화 공정들과 같은 열 공정(thermal process)들에 의해 유발된다. 열 공정들에서, 채널 도펀트들 대부분은 핀들로부터 멀리 확산될 수 있고, 채널에 남아있는 채널 도펀트들은 점점 좁아지는 핀과 더불어 점점 작아지는 부분이 된다. 그 결과, 과대한 양의 불순물이 필요해진다.
하지만, 주입량을 증가시키면 높은 문턱 전압 변동을 초래시킨다. 좁은 핀으로부터의 불순물의 아웃 디퓨젼(out-diffusion)은 다양한 인자들에 의해 영향을 받으며, 이것은 높은 변동을 갖는다. 웨이퍼마다, 그리고 심지어 동일한 웨이퍼상의 FinFET마다, 아웃 디퓨젼은 상당히 달라질 수 있다. 이것은 FinFET들의 채널 도핑 농도를 또한 달라지게 만든다. 따라서 결과적인 FinFET들의 문턱 전압들은 높은 변동을 갖는다.
본 발명개시의 몇몇의 실시예들에 따르면, FinFET은 내부 영역, 및 내부 영역의 윗면과 측벽면들 상에 있는 게르마늄 도핑층을 포함하는 반도체 핀을 포함한다. 게르마늄 도핑층은 내부 영역보다 높은 게르마늄 농도를 갖는다. FinFET은 게르마늄 도핑층 위에 있는 게이트 유전체, 게이트 유전체 위에 있는 게이트 전극, 반도체 핀의 제1 단부에 연결된 소스 영역, 및 제1 단부의 반대쪽인 반도체 핀의 제2 단부에 연결된 드레인 영역을 더 포함한다.
본 발명개시의 다른 실시예들에 따르면, 디바이스는 반도체 기판, 반도체 기판 내로 연장하는 격리 영역, 격리 영역의 두 개의 대향 부분들과 접촉하면서 이 두 개의 대향 부분들 사이에 있는 반도체 스트립(strip), 및 FinFET을 포함한다. FinFET은 반도체 스트립과 오버랩하고 격리 영역의 윗면들 위에 있는 반도체 핀을 포함한다. 반도체 핀은 게르마늄이 실질적으로 없는 실리콘 내부 영역, 및 실리콘 내부 영역의 윗면과 측벽들 상에 있는 게르마늄 도핑층을 포함한다. 게이트 유전체는 게르마늄 도핑층과 접촉하면서 게르마늄 도핑층 위에 있다. 게이트 전극은 게이트 유전체 위에 있다.
본 발명개시의 또다른 실시예들에 따르면, 방법은 격리 영역들을 리세싱(recessing)하는 단계를 포함하며, 격리 영역들 사이에 있는 반도체 스트립의 부분은 리세싱된 격리 영역들의 윗면들 위에 있고, 반도체 핀을 형성한다. 방법은 반도체 핀의 중간 부분내로 게르마늄을 도핑하여 게르마늄 채널 도핑층을 형성하는 단계, 반도체 핀의 중간 부분을 덮도록 더미 게이트를 형성하는 단계, 및 반도체 핀의 단부들을 덮도록 ILD를 형성하는 단계를 더 포함한다. 반도체 핀의 단부들은 중간 부분의 대향측 상에 있다. 더미 게이트는 제거되어 리세스가 형성되고, 반도체 핀의 중간 부분은 리세스에 노출된다. 게이트 유전체와 게이트 전극은 게르마늄 채널 도핑층 위와 리세스 내에 형성되며, 게이트 유전체는 게르마늄 채널 도핑층과 오버랩하는 부분을 포함한다.
게르마늄 채널 도핑층을 형성함으로써, 각각의 FinFET의 문턱 전압들은 조정된다
실시예들과, 이 실시예들의 장점들의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1 내지 도 11c는 몇몇의 예시적인 실시예들에 따른 제1 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 제조시의 중간 스테이지들의 사시도들 및 단면도들이며, 여기서는 문턱 전압을 조정하기 위해 게르마늄이 각각의 채널에 도핑된다.
도 12는 제1 FinFET과 동일한 기판의 표면에서 동일한 다이에 형성된 제2 FinFET의 단면도를 도시하며, 여기서는 제2 FinFET의 채널에 대해 게르마늄 채널 도핑이 수행되지 않는다.
이하에서는 본 발명개시의 실시예들의 실시 및 이용을 자세하게 설명한다. 그러나, 본 실시예들은 폭넓게 다양한 특정 환경들에서 구체화될 수 있는 많은 적용가능한 개념들을 제공한다는 것을 알아야 한다. 설명하는 특정한 실시예들은 본 발명개시의 예시에 불과하며, 본 발명개시의 범위를 한정시키려는 것은 아니다.
다양한 실시예들에 따른 핀 전계 효과 트랜지스터(FinFET) 및 그 형성 방법이 제공된다. FinFET을 형성하는 중간 스테이지들이 도시된다. 본 실시예들의 변형들을 논의한다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 이용된다.
도 1 내지 도 11c는 몇몇의 예시적인 실시예들에 따른 FinFET의 제조에서의 중간 스테이지들의 단면도들 및 사시도들이다. 도 1은 웨이퍼의 일부일 수 있는 기판(20)의 사시도를 도시한다. 기판(20)은 반도체 기판일 수 있으며, 이것은 더 나아가 게르마늄이 없는 실리콘 기판, 실리콘 탄소 기판, 또는 다른 반도체 물질들로 형성된 기판일 수 있다. 기판(20)은 p형 또는 n형 불순물로 경도핑될 수 있다.
다음으로, 도 2를 참조하면, 기판(20)의 윗면으로부터 기판(20) 내로 연장하는 격리 영역들(22)이 형성된다. 격리 영역들(22)은 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들일 수 있고, 이것들을 이후부터는 STI 영역(22)이라고 부른다. STI 영역들(22)의 형성은 반도체 기판(20)을 에칭하여 트렌치들(미도시됨)을 형성하고, 트렌치들을 유전체 물질로 채워서 STI 영역들(22)을 형성하는 것을 포함할 수 있다. STI 영역들(22)은 예컨대 실리콘 산화물로 형성될 수 있지만, 다른 유전체 물질들이 또한 이용될 수 있다. 이웃해 있는 STI 영역들(22) 사이의 기판(20)의 부분을 본 설명에 걸쳐 반도체 스트립(strip)(24)이라고 부른다. 반도체 스트립(24)의 윗면과 STI 영역들(22)의 윗면들은 서로 실질적으로 동일한 높이에 있을 수 있지만, 이 윗면들은 약간 상이한 높이에 있을 수도 있다.
도 3 및 도 4는 몇몇의 실시예들에 따른 반도체 스트립(28)의 재성장을 도시한다. 대안적인 실시예들에서, 도 3 및 도 4에서의 단계들은 건너뛴다. 도 3을 참조하면, 적어도 반도체 스트립(24)의 윗 부분, 또는 실질적으로 그 전체가 제거된다. 이에 따라, STI 영역들(22) 사이에 리세스(26)가 형성된다. 리세스(26)의 바닥면은 STI 영역들(22)의 바닥면들과 동일한 높이에 있을 수 있다. 대안적으로, 리세스(26)의 바닥면은 STI 영역들(22)의 바닥면들보다 높거나 또는 낮을 수 있으며, 점선들(26')은 리세스(26)의 각각의 바닥들의 가능한 위치들을 나타낸다.
리세스(26)에서 반도체 영역을 성장시키기 위해 에피택시가 수행된다. 결과적인 구조물이 도 4에서 도시되며, 에피택시 반도체는 반도체 스트립(28)을 형성한다. 화학적 기계적 폴리싱(chemical mechanical polishing; CMP)이 수행되어 반도체 스트립(28)의 윗면을 STI 영역들(22)의 윗면들과 동일한 높이가 되도록 할 수 있다. 반도체 스트립(28)은 기판(20)의 격자 상수보다 크거나, 또는 실질적으로 이와 동등하거나, 또는 이보다 작은 격자 상수를 가질 수 있다. 몇몇의 실시예들에서, 반도체 스트립(28)은 실리콘 게르마늄, 실리콘 탄소, Ⅲ-Ⅴ족 화합물 반도체, Ⅱ-Ⅵ족 화합물 반도체 등을 포함한다. 예를 들어, Ⅲ-Ⅴ족 화합물 반도체 스트립(28)을 형성하기 위해 이용가능한 물질들은, 비제한적인 예시로서, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함한다. 결과적인 반도체 스트립(28)의 윗면은 STI 영역들(22)의 윗면보다 높거나, 또는 이와 동일한 높이이거나, 또는 이보다 낮을 수 있다.
몇몇의 실시예들에서, 반도체 스트립(28)은 에피택시 동안에 인시츄(in-situ) 도핑되어 n형 또는 p형 도전성을 갖는다. 대안적인 실시예들에서, 반도체 스트립(28)은 진성이며, 에피택시 동안에 그리고 에피택시 이후에 도핑되지 않는다. 반도체 스트립(28)은 반도체 스트립(28)을 성장시키기 위한 전구체(precursor)의 이용으로 인해 비의도적으로(unintentionally) 도핑될 수 있다. 반도체 스트립(28)이 에피택시 이후에 도핑될 때, 희망하는 불순물의 주입(implantation)을 통해 도핑이 수행될 수 있다. 반도체 스트립(28)이 Ⅲ-Ⅴ족 화합물 반도체를 포함하는 몇몇의 실시예들에서, 반도체 스트립(28)을 n형이 되게 하도록 도핑될 수 있는 불순물은 Si, Te 등을 포함하며, 반도체 스트립(28)을 p형이 되게 하도록 도핑될 수 있는 불순물은 C, Zn 등을 포함한다. 도핑 이후, 반도체 스트립(28)은 경도핑된 n형(n- 이라고 칭한다) 또는 경도핑된 p형(p- 이라고 칭한다)일 수 있다. 대안적인 실시예들에서, 반도체 스트립(28)은 보통수준으로 도핑된 n형(n 이라고 칭한다) 또는 보통수준으로 도핑된 p형(p 이라고 칭한다)일 수 있다. 설명한 실시예들에서, 용어 "중도핑"은 약 1019/㎤ 이상의 불순물 농도를 의미하고, 용어 "경도핑"은 약 1013/㎤ 보다 낮은 불순물 농도를 의미하며, 용어 "보통수준으로 도핑"은 경도핑의 불순물 농도보다는 높고 중도핑의 불순물 농도보다는 낮은 불순물 농도를 의미한다. 하지만, "중도핑", "보통수준으로 도핑", 및 "경도핑"은 특정 디바이스 유형, 기술 세대, 최소 피처 크기 등에 따라 달라지는 기술적인 용어들이라는 것임을 본 업계의 당업자는 알 것이다. 그러므로, 이러한 용어들은 평가되는 기술의 관점에서 해석되어야 하며, 설명된 실시예들로 제한되어서는 안된다는 것을 밝혀둔다.
몇몇의 실시예들에서, 도 3 및 도 4에서의 공정 단계들은 건너뛰며, 도 2에서의 반도체 스트립(24)이 남게된다. 이러한 실시예들에서, 도 2에서의 반도체 스트립(24)을 또한 반도체 스트립(28)이라고도 부른다. 이러한 실시예들에서, 도 4에서와 같은 결과적인 반도체 스트립(28)은 예컨대, 실리콘일 수 있는 반도체 기판(20)과 동일한 반도체 물질로 형성된다. 각각의 FinFET(60)(도 11a)가 p형 FinFET인 경우 반도체 스트립(28)을 p/p- 형으로서 도핑하도록 주입이 수행될 수 있거나, 또는 각각의 FinFET(60)(도 11a)가 n형 FinFET인 경우 반도체 스트립(28)을 n/n- 형으로서 도핑하도록 주입이 수행될 수 있다.
도 5를 참조하면, STI 영역들(22)은 예컨대, 에칭 단계를 통해 리세싱된다. 따라서 남아있는 STI 영역들(22)의 윗면들(22A)은 반도체 스트립(28)의 윗면(28A)보다 낮다. 본 설명에 걸쳐, 윗면(22A) 위에 있는 반도체 스트립(28)의 부분을 반도체 핀(30)이라고 부른다.
도 6a 내지 도 6e는 게르마늄(Ge) 채널 도핑층(130)(도 6a, 도 6c 및 도 6e)을 형성하기 위한 복수의 공정들을 나타낸다. 도 6a 내지 도 6e에서의 단면도들은 도 5에서의 6-6 라인을 따라 절단한 동일한 수직 평면으로부터 얻어진 것이다. 도 6a는 주입(132)을 통한 Ge 채널 도핑을 도시한다. 몇몇의 실시예들에서, Ge는 경사 주입(tilt implantation)을 통해 도핑되며, 이 경우 경사 각도 α는 예컨대, 약 5도와 약 55도 사이에 있을 수 있다. 주입은 게르마늄 도핑층(130)의 형성을 초래시키며, 이후부터 게르마늄 도핑층(130)을 Ge 채널 도핑층(130)이라고 달리 부른다. 몇몇의 예시적인 실시예들에서, Ge 채널 도핑층(130) 내의 게르마늄 농도는 약 4E20/㎤와 약 2E21/㎤ 사이이지만, 결과적인 FinFET(60)(도 11a)의 희망하는 문턱 Vt에 따라, 이보다 높거나 또는 이보다 낮은 도핑 농도들이 이용될 수 있다. 주입은 예컨대 약 300℃와 약 500℃ 사이의 온도에서 수행될 수 있다. 게르마늄 도핑량은 약 1E15/㎤와 약 5E15/㎤ 사이에 있을 수 있다. 몇몇의 실시예들에서, 도 6a에서 도시된 바와 같이, 이러한 주입은 반도체 핀(30)의 표면층이 도핑되도록 초래시키며, 반도체 핀(30)의 표면층은 반도체 핀(30)의 윗면층 및 대향하는 측벽 표면층들을 포함한다. 하지만, Ge 채널 도핑층(130)에 의해 둘러싸여진 반도체 핀(30)의 내부 부분들에는 게르마늄이 없을 수 있다. Ge 채널 도핑층(130)의 두께(T1)는 예컨대 약 1㎚와 약 4㎚ 사이일 수 있다. 대안적인 실시예들에서, 주입은 반도체 핀(30) 전체가 게르마늄으로 도핑되는 것을 초래시킨다.
도 6b와 도 6c는 컨포멀(conformal) 도핑 단계를 통한 Ge 채널 도핑층(130)의 형성을 도시한다. 몇몇의 실시예들에서, 도 6b에서 도시된 바와 같이, 활성 게르마늄 종(active species of germanium)을 포함하는 게르마늄 함유층(134)이 반도체 핀(30)의 윗면과 측벽면들 상에 퇴적된다. 게르마늄 함유층(134)은 실질적으로 순수 게르마늄을 포함할 수 있지만 게르마늄 합금이 또한 이용될 수 있다. 퇴적 방법은 단층 도핑, 고체 상태 도핑, 플라즈마 도핑, 및 선택적 에피택시 등을 포함한다. 퇴적은 선택적일 수 있고, 게르마늄 함유층(134)은 반도체 핀(30)의 표면들 상에는 퇴적되지만 STI 영역들(22)의 표면들 상에는 퇴적되지 않는다. 게르마늄 함유층(134)의 두께(T2)는 예컨대 약 1㎚와 약 5㎚ 사이일 수 있다. 이 후 열 어닐링(133)이 수행되어 게르마늄 함유층(134) 내의 게르마늄 원자들을 게르마늄 함유층(134)의 표면층으로 몰아낸다. 몇몇의 실시예들에서, 열 어닐링은 약 900℃와 약 1200℃ 사이의 온도에서 수행된다. 열 어닐링은 약 1밀리초와 약 30분 사이의 시구간동안 수행될 수 있고, 질소(N2), 수소(H2), 또는 불활성 가스들이 공정 가스들로서 열 어닐링에서 이용될 수 있다. 열 어닐링의 결과로서, 게르마늄 원자들은 반도체 핀(30) 내로 확산하여, 도 6c에서 도시된 바와 같이, Ge 채널 도핑층(130)을 형성한다.
도 6d와 도 6e는 몇몇의 실시예들에 따른 게르마늄 응축(condensation)을 통한 Ge 채널 도핑층(130)의 형성을 도시한다. 도 6d를 참조하면, 예컨대, 선택적 에피택시와 같은 선택적 퇴적을 통해, 실리콘 게르마늄층(138)이 반도체 핀(30)의 윗면과 측벽들 상에 형성된다. 실리콘 게르마늄층(138)의 두께(T3)는 예컨대 약 1㎚와 약 5㎚ 사이일 수 있다. 실리콘 게르마늄층(138) 내의 게르마늄 퍼센티지는 약 5퍼센트와 약 25퍼센트 사이일 수 있지만, 이보다 높거나 낮은 퍼센티지가 이용될 수 있다. 다음으로, 열 산화(화살표(135)로 상징화함)가 수행되고, 실리콘 게르마늄층(138)을 산화시키기 위해 산소(O2)가 이용될 수 있다. 게르마늄은 산화되기 위해 실리콘보다 높은 에너지를 필요로 하기 때문에, 적절한 산화 시간과 온도를 선택함으로써, 도 6e에서 도시된 바와 같이, 실리콘 게르마늄층(138) 내 실리콘 원자들은 산화되어 실리콘 산화물층(140)을 형성한다. 실리콘 게르마늄층(138) 내의 게르마늄 원자들은 반도체 핀(30) 내로 확산하여, 실리콘 산화물층(140) 아래에 있는 Ge 채널 도핑층(130)을 형성한다. 그런 후, 실리콘 산화물층(140)은 제거된다. 결과적인 구조물은 도 6a에서 도시된 것과 유사하다.
도 6a와 도 6c에서 도시된 바와 같이, Ge 채널 도핑층(130)의 바닥 단부들(130A)은 STI 영역들(22)의 윗면들(22A)과 실질적으로 동일한 높이에 있을 수 있다. 대안적으로, 바닥 단부들(130A)은 윗면들(22A)보다 약간 낮을 수 있다. 이에 따라, 몇몇의 실시예들에서, STI 영역들(22) 내에 있는 부분인, 반도체 기판(28)의 부분(28B)은 실질적으로 Ge 채널 도핑층(130)이 없을 수 있지만, Ge 채널 도핑층(130)은 예컨대 주입 및/또는 확산으로 인해, 부분(28B)의 윗부분 내로 연장할 수 있다. 부분(28B)의 바닥부분은 Ge 채널 도핑층(130)이 없을 수 있다.
대안적인 실시예들에서, Ge 채널 도핑층(130)은 이 기간 동안에 형성되지 않는다. 이보다는, Ge 채널 도핑층(130)은, 더미 게이트의 형성 및 제거 이후인, 도 10a, 도 10b 및 도 10c에서 도시된 단계에서 형성된다. 이에 따라, 후속 도면들에서, Ge 채널 도핑층(130)이 반도체 핀(30) 내에 존재할 수 있거나 또는 존재하지 않을 수 있다는 것을 나타내기 위해 Ge 채널 도핑층(130)은 점선들을 이용하여 도시된다.
Ge 채널 도핑층(130)의 형성 이후, 도 7에서 도시된 바와 같이, 더미 게이트(32)가 형성된다. 더미 게이트(32)는 예컨대 폴리실리콘으로 형성될 수 있지만, STI 영역들(22)의 에칭으로부터 높은 에칭 선택도를 갖는 다른 물질들이 또한 이용될 수 있다. 더미 게이트(32)는 또한 몇몇의 실시예들에 따라 반도체 스트립(28)의 에칭으로부터 높은 에칭 선택도를 갖는 물질로 형성될 수 있다. 몇몇의 실시예들에서, 더미 게이트(32)는 복수의 층들을 포함하는 복합 구조물을 가지며, 예컨대 바닥층(미도시됨)과 바닥층 위의 최상층(미도시됨)으로서 실리콘 질화물층 및/또는 실리콘 산화물층을 포함할 수 있고, 최상층은 예컨대 폴리실리콘층일 수 있다. 더미 게이트(32)는 반도체 핀(30)의 윗면보다 높은 윗면(32A)을 갖는다. 더미 게이트(32)의 형성은 블랭킷층(들)을 형성하는 것, 블랭킷층(들)의 윗면을 동일한 높이가 되도록 CMP를 수행하는 것, 및 블랭킷층들을 패턴화하는 것을 포함할 수 있다. 블랭킷층(들)의 남아있는 부분은 더미 게이트(32)이다. 더미 게이트(32)는 반도체 핀(30)의 중간 부분(30B)을 덮고, 반도체 핀(30)의 대향 단부들(30A)은 덮혀지지 않는다. 더미 게이트(32)는 또한 반도체 핀(30)의 길이 방향에 실질적으로 수직한 길이 방향을 가질 수 있다.
도 8은 층간 유전체(Inter-Layer Dielectric; ILD)(34)의 형성 이후의 구조물의 사시도를 도시한다. ILD(34)는 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등과 같은 유전체 물질로 형성된다. ILD(34)의 윗면을 더미 게이트(32)의 윗면과 동일한 높이가 되도록 CMP가 수행될 수 있다. 이에 따라, 반도체 핀(30)의 단부들(30A)은 ILD(34)의 윗부분들 아래에서 매립된다. ILD(34)의 아래부분들은 반도체 핀(30)의 단부들(30A)과 동일한 높이가 되도록 연장해 있다. 도시되지는 않았지만, 더미 게이트(32)의 대향 측벽들 상에 스페이서들이 형성될 수 있고, 스페이서들은 ILD(34)와 더미 게이트(32)의 물질들과는 상이한 물질로 형성될 수 있다.
다음으로, 에칭 단계에서 더미 게이트(32)가 제거되고, 이로써 도 9에서 도시된 바와 같이, 리세스(36)가 ILD(34)에서 형성된다. 반도체 핀(30)의 중간 부분(30B)은 리세스(36)에 노출된다. 더미 게이트(32)가 복합 게이트인 실시예들에서, 더미 게이트(32)의 (폴리실리콘층과 같은) 최상층이 에칭될 때 더미 게이트(32)의 (실리콘 질화물층과 같은) 바닥층은 에칭 저지층으로서 이용될 수 있다. 더미 게이트(32)의 최상층의 제거 이후 더미 게이트(32)의 바닥층은 제거될 수 있다.
도 10a, 도 10b 및 도 10c는 Ge 채널 도핑층(130)의 추가적인 형성을 나타내며, 도 10b는 도 10a에서의 10B - 10B 라인을 따라 절단한 평면으로부터 얻어진 것이고, 도 10c는 도 10a에서의 10C - 10C 라인을 따라 절단한 평면으로부터 얻어진 것이다. 몇몇의 실시예들에서, 더미 게이트(32)의 형성(도 7) 이전에 Ge 채널 도핑층(130)을 형성하는 것 대신에, Ge 채널 도핑층(130)은 더미 게이트(32)의 제거(도 8) 이후에 형성될 수 있고, 리세스(36)가 형성(도 10)된 이후에 형성될 수 있다. 대안적인 실시예들에서, Ge 채널 도핑층(130)은 도 6a 내지 도 6e에서의 방법들 중 하나를 이용하여 형성되고, 도 10a, 도 10b 및 도 10c에서 도시된 단계에서 다시 형성된다. 몇몇의 실시예들에서, 도 10a, 도 10b 및 도 10c에서 도시된 단계에서, Ge 채널 도핑층(130)은 도 6a 내지 도 6e에서 도시된 본질적으로 동일한 형성 방법을 이용하여 형성된다. 형성 방법은 (도 6a에서 도시된 것과 유사한) 주입과, (도 6b와 도 6c에서 도시된 것과 유사한) 컨포멀 도핑과, (도 6d와 도 6e에서 도시된 것과 유사한) 게르마늄 응축 등을 포함한다. 주입이 수행되는 실시예들에서, 주입은 더미 게이트(32)에서의 더미 게이트 전극(미도시됨)의 제거 이후에 수행될 수 있고, 더미 게이트 전극 아래에 있는 더미 게이트 유전체(미도시됨)의 제거 이전에 수행될 수 있다. Ge 주입 이후, 더미 게이트 유전체는 제거된다.
Ge 채널 도핑층(130)은 도 10a, 도 10b 및 도 10c에서의 단계에서 형성될 때, 중간 부분(30B)(이 부분은 결과적인 FinFET의 채널을 형성하기 위해 이용된다)에서 형성되고, 부분들(30A)(이것들은 소스 및 드래인 영역들을 형성하기 위해 이용된다)에서는 형성되지 않는다. 비교로서, 도 6a 내지 도 6e에서의 단계들에서, Ge 채널 도핑층(130)은 반도체 핀(30) 전체의 표면층들에 형성된다.
도 11a는 게이트 유전체(44)와 게이트 전극(46)의 형성을 도시한다. 도 11b와 도 11c는 도 11a에서의 구조물의 단면도들을 도시하며, 도 11b와 도 11c에서의 단면도들은 각각 도 11a에서의 11B - 11B 라인과 11C - 11C 라인을 따라 절단한 동일 평면들로부터 얻어진 것이다. 명확성을 위해, 게이트 유전체(44)와 게이트 전극(46)의 매립된 부분들은 도 11a에서는 도시되지 않으며, 이것들은 도 11b와 도 11c를 참조하여 발견될 수 있다.
게이트 유전체(44)와 게이트 전극(46)의 형성에서의 중간 스테이지들은 도시되지 않으며, 게이트 유전체(44)와 게이트 전극(46)을 도 10, 도 11a, 도 11b, 및 도 11c를 참조하여 아래에서 간략하게 설명한다. 형성 공정에서, 게이트 유전체층(44)은 ILD(34)와 반도체 핀 부분(30B)(도 10a 참조)의 측벽들 및 윗면들 상에 그리고 리세스(36)(도 10a) 내에서 블랭킷층으로서 형성된다. 몇몇의 실시예들에 따르면, 게이트 유전체층(44)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중층들을 포함한다. 대안적인 실시예들에서, 게이트 유전체층(44)은 하이 k 유전체 물질을 포함한다. 이러한 실시예들에서, 게이트 유전체층(44)은 약 7.0보다 큰 k 값을 가질 수 있으며, Hf, Al, Zr, La, Mg, Ti, Y, Sc, Lu, Gd, Sr, Dy, Ca, Sm, 및 이들의 조합들의 실리케이트 또는 금속 산화물을 포함할 수 있다. 게이트 유전체층(44)의 형성 방법은 분자 빔 증착(Molecular-Beam Deposition; MBD), 원자층 증착(atomic layer deposition; ALD), 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 등을 포함할 수 있다. 다음으로, 도전성 물질(46)이 게이트 유전체층(44) 위에 형성되고, 남아있는 리세스(36)(도 10a)를 채운다. 도전성 물질(46)은 TiN, TaN, TaC, Co, Ru, Al, 이들의 조합, 또는 이들의 다중층들과 같은 금속 함유 물질을 포함할 수 있다. 적절한 도전성 물질(46)의 선택은 FinFET(60)이 p형인지 또는 n형인지에 따라 달라질 수 있다. 예를 들어, FinFET(60)이 p형인 경우, 실리콘의 가전자 대역에 근접한 일함수를 갖는 물질들이 선택될 수 있다. FinFET(60)이 n형인 경우, 실리콘의 도전 대역에 근접한 일함수를 갖는 물질들이 선택될 수 있다. 형성 방법은 또한 ALD를 포함할 수 있다. 도전성 물질(46)을 채운 후, 게이트 유전체층(44)과 도전성 물질(46)의 과잉 부분들 - 이 과잉 부분들은 ILD(34)의 윗면 위에 있음 - 을 제거하기 위해 CMP가 수행될 수 있다. 따라서 게이트 유전체층(44)과 도전성 물질(46)의 결과적인 남아있는 부분들은 결과적인 FinFET(60)(도 11a, 도 11b, 및 도 11c)의 대체 게이트를 형성한다.
도 11b는 또한, 게이트 유전체(44)와 게이트 전극(46)의 형성 이외에도, 명료화를 위해 도 11a에서는 도시되지 않은 소스 및 드레인 실리사이드 영역들(62) 및 소스/드레인 콘택트 플러그들(64)의 형성을 도시한다. 형성 공정은 ILD(34)에 개구들(콘택트 플러그(64)에 의해 점유됨)을 형성하여 반도체 핀들(30)의 단부들(30A)을 노출시킨다. 단부들(30A)이 p+ 또는 n+ 영역들로서 중도핑되는 몇몇의 실시예들에서는, 추가적인 주입은 수행되지 않는다. 대안적으로, 단부들(30A)은 개구들을 통해 p+ 또는 n+ 영역들로서 중도핑될 수 있다. 결과적인 FinFET은 p형 FinFET 또는 n형 FinFET일 수 있다. 그런 후 노출된 단부들(30A)을 실리사이드화하여 소스/드레인 실리사이드 영역들(62)을 형성하도록 실리사이드화(silicidation)가 수행된다. 그런 후 콘택트 플러그(64)가 형성되어 개구들을 채운다. 결과적인 FinFET(60)에서, 단부들(30A)은 FinFET(60)의 소스 및 드레인 영역들을 형성한다.
도 12는 FinFET(160)의 단면도를 나타내며, 이 FinFET(160)의 형성 공정은 도 1 내지 도 5, 도 7 내지 도 9, 및 도 11a에서 도시된 공정 단계들을 공유할 수 있다. 하지만, 도 6a 내지 도 6e 및 도 10a 내지 도 10c에서 도시된 채널 도핑 단계들은 FinFET(160) 상에서 수행되지 않는다. 따라서, FinFET(160) 및 FinFET(60)은 상이한 문턱 전압들을 갖는다.
본 발명개시의 실시예들에서는, 게르마늄 채널 도핑층을 형성함으로써, 각각의 FinFET의 문턱 전압들은 조정된다. 예를 들어, n형 FinFET들을 위한 게르마늄 채널 도핑층들을 형성함으로써, n형 FinFET들의 문턱 전압들은 증가되고, 게르마늄 채널 도핑 농도가 높을수록, n형 FinFET들은 보다 높은 문턱 전압들을 갖는다. 반대로, p형 FinFET들을 위한 게르마늄 채널 도핑층들을 형성함으로써, p형 FinFET들의 문턱 전압들은 감소되고, 게르마늄 채널 도핑 농도가 높을수록, p형 FinFET들은 보다 낮은 문턱 전압들을 갖는다. 따라서, 상이한 게르마늄 농도들을 갖는 게르마늄 채널 도핑층들을 형성하고, 상이한 FinFET들을 위한 게르마늄 채널 도핑층들을 형성하거나 또는 형성하지 않음으로써, 동일한 다이에 있는 FinFET들은 상이한 문턱 전압들을 가질 수 있다. 실험 결과들은 게르마늄 채널 도핑층들이 주입을 통해 형성되고, 게르마늄의 주입량이 약 1E15/㎤와 약 5E15/㎤ 사이에서 변할 때, FinFET들의 문턱 전압들은 약 50mV 내지 약 450mV 만큼 증가되거나(n형 FinFET의 경우) 또는 감소될 수 있다(p형 FinFET의 경우)는 것을 나타내었다.
실시예들 및 이들의 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 실시예들의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 본 명세서 내에서 설명된 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성들의 특정 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 발명개시에 따라 이용될 수 있다는 것을 본 발명개시로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성을 청구항의 범위내에 포함하는 것으로 한다. 또한, 각각의 청구항은 개별적인 실시예를 구성하며, 다양한 청구항들 및 실시예들의 조합은 본 발명개시의 범위내에 있다.

Claims (10)

  1. 디바이스에 있어서,
    내부 영역; 및 상기 내부 영역의 윗면과 측벽면들 상에 있는 게르마늄 도핑층을 포함하는 반도체 핀으로서, 상기 게르마늄 도핑층은 상기 내부 영역보다 높은 게르마늄 농도를 갖는 것인, 상기 반도체 핀;
    상기 게르마늄 도핑층 위에 있는 게이트 유전체;
    상기 게이트 유전체 위에 있는 게이트 전극;
    상기 반도체 핀의 제1 단부에 연결된 소스 영역; 및
    상기 제1 단부의 반대쪽인 상기 반도체 핀의 제2 단부에 연결된 드레인 영역
    을 포함하는, 디바이스.
  2. 제1항에 있어서, 상기 내부 영역과 상기 게르마늄 도핑층은 상기 소스 영역과 상기 드레인 영역 내로 연장하는 것인, 디바이스.
  3. 제1항에 있어서, 상기 반도체 핀의 대향측 상에 있는 얕은 트렌치 격리 영역들을 더 포함하며, 상기 게르마늄 도핑층의 바닥 단부는 상기 얕은 트렌치 격리 영역들의 윗면들과 동일한 높이에 있는 것인, 디바이스.
  4. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 내로 연장하는 격리 영역;
    상기 격리 영역의 두 개의 대향 부분들과 접촉하면서 상기 두 개의 대향 부분들 사이에 있는 반도체 스트립(strip); 및
    제1 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)
    를 포함하며, 상기 제1 FinFET은,
    상기 격리 영역의 윗면들 위에 있고 상기 반도체 스트립과 오버랩하는 제1 반도체 핀으로서, 게르마늄이 없는 실리콘 내부 영역과; 상기 실리콘 내부 영역의 윗면과 측벽들 상에 있는 게르마늄 도핑층을 포함하는 것인, 상기 제1 반도체 핀;
    상기 게르마늄 도핑층과 접촉하면서 상기 게르마늄 도핑층 위에 있는 제1 게이트 유전체; 및
    상기 제1 게이트 유전체 위에 있는 제1 게이트 전극을 포함하는 것인, 디바이스.
  5. 제4항에 있어서,
    상기 반도체 기판 내로 연장하는 추가적인 격리 영역; 및
    제2 FinFET
    을 더 포함하며, 상기 제2 FinFET은,
    상기 추가적인 격리 영역에 인접해 있고, 상기 추가적인 격리 영역의 윗면들보다 높이 있는 제2 반도체 핀;
    상기 제2 반도체 핀의 중간 부분의 측벽들 및 윗면과 접촉하면서 상기 측벽들 및 윗면 위에 있는 게이트 유전체로서, 상기 제2 반도체 핀의 중간 부분은 게르마늄이 없는 것인, 상기 게이트 유전체; 및
    상기 게이트 유전체 위에 있는 게이트 전극을 포함하는 것인, 디바이스.
  6. 격리 영역들을 리세싱(recessing)하는 단계로서, 상기 격리 영역들 사이에 있는 반도체 스트립의 부분은 상기 리세싱된 격리 영역들의 윗면들 위에서 반도체 핀을 형성하는 것인, 상기 격리 영역들을 리세싱하는 단계;
    게르마늄 채널 도핑층을 형성하기 위해 상기 반도체 핀의 중간 부분으로 게르마늄을 도핑하는 단계;
    상기 반도체 핀의 중간 부분을 덮도록 더미 게이트를 형성하는 단계;
    상기 반도체 핀의 단부들을 덮도록 층간 유전체(Inter-Layer Dielectric; ILD)를 형성하는 단계로서, 상기 반도체 핀의 단부들은 상기 중간 부분의 대향측에 있는 것인, 상기 ILD 형성 단계;
    상기 더미 게이트를 제거하여 리세스를 형성하는 단계로서, 상기 중간 부분은 상기 리세스에 노출되는 것인, 상기 리세스 형성 단계; 및
    상기 게르마늄 채널 도핑층 위와 상기 리세스 내에 게이트 유전체와 게이트 전극을 형성하는 단계로서, 상기 게이트 유전체는 상기 게르마늄 채널 도핑층과 오버랩하는 부분을 포함하는 것인, 상기 게이트 유전체와 게이트 전극을 형성하는 단계
    를 포함하는, 방법.
  7. 제6항에 있어서, 상기 게르마늄 도핑 단계는 상기 더미 게이트 형성 단계 이전에 수행되며, 상기 게르마늄 도핑 단계가 수행될 때 상기 반도체 핀의 단부들은 상기 ILD에 의해 덮혀지는 것인, 방법.
  8. 제6항에 있어서, 상기 게르마늄 도핑 단계는 상기 더미 게이트 형성 단계 이전에 수행되며, 상기 반도체 핀 전체의 윗면과 측벽들은 게르마늄으로 도핑되는 것인, 방법.
  9. 제6항에 있어서, 상기 게르마늄 도핑 단계는,
    상기 반도체 핀의 윗면과 측벽들 상에 게르마늄층을 퇴적시키는 단계; 및
    열 어닐링을 수행하여 상기 게르마늄층 내의 게르마늄을 상기 반도체 핀으로 확산시키는 단계
    를 포함하는 것인, 방법.
  10. 제6항에 있어서, 상기 게르마늄 도핑 단계는,
    상기 반도체 핀의 윗면과 측벽들 상에 실리콘 게르마늄층을 퇴적시키는 단계;
    상기 게르마늄층 내의 게르마늄을 상기 반도체 핀으로 확산시켜서 상기 게르마늄 채널 도핑층을 형성하기 위해 상기 실리콘 게르마늄층을 산화시키는 단계로서, 상기 게르마늄 채널 도핑층 상에는 실리콘 산화물층이 형성되는 것인, 상기 실리콘 게르마늄층 산화 단계; 및
    상기 실리콘 산화물층을 제거하는 단계
    를 포함하는 것인, 방법.
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