TWI518909B - 積體電路元件及其製造方法 - Google Patents

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Description

積體電路元件及其製造方法
本發明是有關於一種半導體元件，且特別是有關於一種積體電路元件及其製造方法。
在場效電晶體的製作(鰭式場效電晶體)中，先形成半導體鰭片，接著形成閘極堆疊在部分之半導體鰭片上。移除在閘極電極堆疊之複數個相對側上之鰭片的複數個曝露端部，以形成複數個凹槽。源極及汲極區域接著經由磊晶而再成長於此些凹槽中。
在積體電路中，電晶體可能需具有不同的臨界電壓。藉由調整電晶體中通道摻雜濃度，可調整電晶體的臨界電壓。然而，在具有窄鰭片的鰭式場效電晶體中，通道摻雜可能顯著變動。這是由例如再結晶及活化製程等熱製程所引起。在熱製程中，大部分的通道摻質可能會擴散而遠離鰭片，而留在通道中的通道摻質會隨鰭片的漸窄而逐漸變得更小部分。因此，需要較濃劑量的雜質。
然而，增加的植入劑量會導致高度的臨界電壓變異。從窄鰭片向外擴散的雜質受到許多因素的影響，並且具有高度變異。從晶圓到晶圓，甚至從同一晶圓上之鰭式場效電晶體到鰭式場效電晶體，向外擴散可能顯著變化。 此導致鰭式場效電晶體的通道摻雜濃度也改變了。所產生之鰭式場效電晶體的臨界電壓因此具有高度的變異。
因此，本發明之一態樣就是在提供一種積體電路元件及其製造方法，其係藉由形成不同鍺濃度的鍺通道摻雜層，以調整鰭式場效電晶體的臨界電壓。
根據本發明之上述目的，提出一種積體電路元件，包含半導體鰭片、閘極介電質、閘極電極、源極區域以及汲極區域。半導體鰭片包含內部區域以及鍺摻雜層。鍺摻雜層位於內部區域之上表面及複數個側壁表面上，其中鍺摻雜層比內部區域具有較高鍺濃度。閘極介電質位於鍺摻雜層之上。閘極電極位於閘極介電質之上。源極區域連接至半導體鰭片之第一端。汲極區域連接至半導體鰭片之第二端，第二端相對於第一端。
依據本發明之一實施例，上述源極區域及汲極區域係實質無鍺。
依據本發明之另一實施例，上述內部區域及鍺摻雜層延伸到源極區域及汲極區域中。
依據本發明之又一實施例，上述內部區域係實質無鍺。
依據本發明之再一實施例，上述半導體鰭片、閘極電極、源極區域及汲極區域構成鰭式場效電晶體的複數個部分，其中鰭式場效電晶體係一p型鰭式場效電晶體。
依據本發明之再一實施例，上述半導體鰭片、閘極 電極、源極區域及汲極區域構成鰭式場效電晶體之複數個部分，其中鰭式場效電晶體係n型鰭式場效電晶體。
依據本發明之再一實施例，上述之積體電路元件更包含複數個淺溝槽隔離區域，位於半導體鰭片之複數個相對邊上，其中鍺摻雜層之底端係與此些淺溝槽隔離區域之複數個上表面實質等高。
據本發明之上述目的，另提出一種積體電路元件，包含半導體基板、隔離區域、半導體帶以及第一鰭式場效電晶體。隔離區域延伸進入半導體基板中。半導體帶介於且接觸隔離區域之二相對部。第一鰭式場效電晶體包含第一半導體鰭片、第一閘極介電質以及第一閘極電極。第一半導體鰭片疊設在半導體帶上且位於隔離區域之複數個上表面之上，第一半導體鰭片包含矽內部區域以及鍺摻雜層。矽內部區域實質無鍺。鍺摻雜層位於矽內部區域之一表面及複數個側壁上。第一閘極介電質位於鍺摻雜層之上且接觸鍺摻雜層。第一閘極電極位於第一閘極介電質之上。
依據本發明之一實施例，上述之積體電路元件更包含額外隔離區域及第二鰭式場效電晶體。額外隔離區域延伸進入半導體基板。第二鰭式場效電晶體包含第二半導體鰭片、閘極介電質及閘極電極。第二半導體鰭片鄰接額外隔離區域，其中第二半導體鰭片係高於額外隔離區域之複數個上表面。閘極介電質位於第二半導體鰭片之中間部分之上表面及複數個側壁之上且接觸上表面及此些側壁，其中第二半導體鰭片之中間部分係實質無鍺。閘極電極位於 閘極介電質之上。
依據本發明之另一實施例，上述第一鰭式場效電晶體係n型鰭式場效電晶體。
依據本發明之又一實施例，上述第一鰭式場效電晶體係p型鰭式場效電晶體。
依據本發明之再一實施例，上述鍺摻雜層具有鍺摻雜濃度介於4E20/立方公分至5E/21立方公分之間。
依據本發明之再一實施例，上述鍺摻雜層具有實質與隔離區域之複數個上表面等高的複數個底端。
根據本發明之上述目的，另提出一種積體電路元件之製造方法，包含凹入複數個隔離區域，其中介於此些隔離區域之間的半導體帶之部分在凹入之此些隔離區域之複數個上表面之上，且形成半導體鰭片。摻雜鍺到半導體鰭片之中間部分，以形成鍺通道摻雜層。形成虛設閘極覆蓋半導體鰭片之中間部分。形成層間介電質覆蓋半導體鰭片之複數個端部，其中半導體鰭片之此些端部係位於中間部分之複數個相對邊上。移除虛設閘極，以形成凹槽，其中中間部分係曝露於凹槽。形成閘極介電質以及閘極電極於凹槽中，且位於鍺通道摻雜層之上，其中閘極介電質包含部分疊設在鍺通道摻雜層上。
依據本發明之一實施例，上述摻雜鍺之步驟係於形成虛設閘極之步驟前進行，其中當進行摻雜鍺之步驟時，半導體鰭片之此些端部係由層間介電質所覆蓋。
依據本發明之另一實施例，上述摻雜鍺之步驟係於 形成虛設閘極之步驟前進行，其中半導體鰭片整體之上表面及複數個側壁以鍺摻雜。
依據本發明之又一實施例，上述摻雜鍺之步驟包含植入鍺於半導體鰭片中。
依據本發明之再一實施例，上述植入鍺之步驟具有介於1E15/立方公分至5E15/立方公分之間之鍺劑量。
依據本發明之再一實施例，上述摻雜鍺之步驟包含沉積鍺層在半導體鰭片之上表面及複數個側壁上。進行熱退火，以將鍺層之鍺擴散至半導體鰭片中。
依據本發明之再一實施例，上述摻雜鍺之步驟包含沉積矽鍺層於半導體鰭片之上表面及複數個側壁上。氧化矽鍺層，以將矽鍺層之鍺擴散至半導體鰭片中，而形成鍺通道摻雜層，其中氧化矽層形成在鍺通道摻雜層上。移除氧化矽層。
20‧‧‧基板
22‧‧‧隔離區域/STI區域
22A‧‧‧上表面
24‧‧‧半導體帶
26‧‧‧凹槽
26’‧‧‧虛線
28‧‧‧半導體帶
28A‧‧‧部分
28B‧‧‧部分
30‧‧‧半導體鰭片
30A‧‧‧端部
30B‧‧‧部分
32‧‧‧虛設閘極
34‧‧‧層間介電質
36‧‧‧凹槽
44‧‧‧閘極介電質/閘極介電層
46‧‧‧閘極電極/導電材料
60‧‧‧鰭式場效電晶體
62‧‧‧矽化區域
64‧‧‧接點插塞
130‧‧‧鍺通道摻雜層/鍺摻雜層
130A‧‧‧底端
132‧‧‧植入
133‧‧‧熱退火
134‧‧‧含鍺層
135‧‧‧熱氧化
138‧‧‧矽鍺層
140‧‧‧氧化矽層
160‧‧‧鰭式場效電晶體
α‧‧‧傾斜角度
Vt‧‧‧臨界電壓
T1‧‧‧厚度
T2‧‧‧厚度
T3‧‧‧厚度
為了更完整了解實施例及其優點，現參照結合所附圖式之下列描述，其中：第1至11C圖係繪示根據一些示範實施例之在第一鰭式場效電晶體之製造中之中間階段的透視圖及剖面圖，其中鍺摻雜在各個通道中以調整臨界電壓；以及第12圖係繪示形成在與第一鰭式場效電晶體相同之晶粒與相同基板之表面的第二鰭式場效電晶體得剖面圖，其中沒有鍺通道摻雜在第二鰭式場效電晶體之通道上進行。
本揭露之實施例的製造及應用將詳細討論如下。然而，應當理解的是，此些實施例提供了許多可應用的概念，其以各式各樣的特定內容實施。所討論的特定實施例是示例性的，並非用以限制本揭露的範圍。
依照各種實施例提供鰭式場效電晶體及其製造方法。圖示出製造鰭式場效電晶體的中間階段。討論實施例的變化。在全部視圖及示例性的實施例中，相似的參考數字用以標示相似的元件。
第1至11C圖係繪示根據一些示範實施例之第一鰭式場效電晶體在製造之中間階段的剖面圖及透視圖。第1圖係繪示基板20之透視圖，其可為晶圓的一部分。基板20可為半導體基板，其更可為無鍺的矽基板、矽碳基板或由其他半導體材料所形成的基板。可以p型或n型雜質輕摻雜基板20。
接著，請參閱第2圖，形成數個隔離區域22，此些隔離區域22從基板20的上表面延伸進入基板20中。隔離區域22可為淺溝槽隔離區域，以下稱為STI區域22。STI區域22的製作可包含蝕刻半導體基板20以形成複數個溝溝(未繪示)，以及以介電材料填充此些溝槽以形成STI區域22。STI區域22可例如由氧化矽形成，雖然亦可使用其他的介電材料。介於相鄰STI區域22之間的基板20部分在整份說明中稱為半導體帶24。半導體帶24之上表面以及STI區域22的上表面彼此可實質等高，雖然他們可在略為 不同的高度。
第3及4圖係繪示根據一些實施例之半導體帶28的再成長。在替代實施例中，省略掉第3及4圖的步驟。請參閱第3圖，移除至少一頂部或實質全部的半導體帶24。因此，凹槽26形成在STI區域22之間。凹槽26的下表面可與STI區域22的下表面齊平。替代地，凹槽26的下表面可高於或低於STI區域22的下表面，其中虛線26’係繪示凹槽26各個底部可能的位置。
進行磊晶以在凹槽26中成長半導體區域。所產生的結構如第4圖所示，其中此磊晶半導體形成半導體帶28。可進行化學機械研磨，以使半導體帶28的上表面與STI區域22的上表面等高。半導體帶28之晶格常數可大於、實質等於或小於基板20的晶格常數。在一些實施例中，半導體帶28包含矽鍺、矽碳、III-V族化合物半導體、II-VI族化合物半導體或等等。例如，可用來形成III-V族化合物半導體帶28之材料包含但不限於，砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵等等。所產生的半導體帶28的上表面可高於、等高於或低於STI區域22的上表面。
在一些實施例中，當磊晶過程中，原位(in-situ)摻雜半導體帶28，以使半導體帶28具有n型或p型電性。在替代實施例中，半導體帶28為本質的而在磊晶期間或之後沒有被摻雜。半導體帶28可能會因用來生長半導體帶28之前驅物的使用而被意外摻雜。於磊晶後摻雜半導體帶28 時，可透過植入所需之雜質的方式來進行摻雜。在半導體帶28包含III-V族化合物半導體的一些實施例中，可被摻雜以使半導體帶28為n型的雜質包含矽、碲等等，而可被摻雜以使半導體帶28為p型的雜質包含碳、鋅等等。在摻雜之後，半導體帶28可為輕摻雜n型(稱為n-)或是輕摻雜p型(稱為p-)。在替代實施例中，半導體帶28可為適度摻雜n型(稱為n)或是適度摻雜p型(稱為p)。在所描述的實施例中，「重摻雜」一詞意謂雜質濃度在大約1019/立方公分以上，「輕摻雜」一詞意謂雜質濃度低於大約1013/立方公分，而「適度摻雜」一詞意謂雜質濃度高於輕摻雜且低於重摻雜。然而，熟習此項技藝者將了解到，「重摻雜」、「適度摻雜」及「輕摻雜」是根據特定元件型式、技術世代、最小特徵尺寸等等的技術用詞。因此，用意為此些用詞係依照欲評估的技術來解讀，而不限於所描述的實施例。
在一些實施例中，省略第3及4圖的製程步驟，而 保留第2圖中的半導體帶24。在此些實施例中，亦將第2圖的半導體帶24稱為半導體帶28。在此些實施例中，如第4圖中所產生的半導體帶28是由相同於半導體基板20的半導體材料所組成，可例如為矽。當各別鰭式場效電晶體60(第11A圖)是p型鰭式場效電晶體時，可進行植入以將半導體帶28摻雜成p/p-型，或者當各別鰭式場效電晶體60(第11A圖)是n型鰭式場效電晶體時，可將半導體帶28摻雜成n/n-型。
請參閱第5圖，例如透過蝕刻步驟，使STI區域 22凹入。剩餘之STI區域22的上表面22A因此低於半導體帶28的上表面28A。在整個說明中，在上表面22A之上的半導體帶28的部分稱為半導體鰭片30。
第6A至6E圖係繪示製作鍺通道摻雜層130(第 6A、6C及6E圖)的複數個製程。第6A至6E圖的剖面圖是從穿過第5圖之線6-6的相同垂直平面所獲得。第6A圖係繪示經由植入132的鍺通道摻雜。在一些實施例中，鍺係經由傾斜植入來摻雜，其中傾斜角度α可例如介於約5度至約55度之間。植入導致鍺摻雜層130的形成，鍺摻雜層130以下替代性地鍺摻雜層130稱為鍺通道摻雜層130。在一些示範實施例中，鍺通道摻雜層130中的鍺濃度是介於約4E20/立方公分及約2E21/立方公分之間，雖然依照所形成之鰭式場效電晶體60(第11A圖)的所需臨界電壓Vt，而可使用較高或較低的摻雜濃度。植入可在例如介於約攝氏300度到約攝氏500度之間的溫度下進行。鍺劑量可介於約1E15/平方公分及大約5E15/平方公分。在一些實施例中，如第6A圖所示，植入導致半導體鰭片30的表面層被摻雜，其中表面層包含半導體鰭片30的上表面層以及相對側壁表面層。然而，由鍺通道摻雜層130所包住的半導體鰭片30的數個內部部分可為無鍺。鍺通道摻雜層130的厚度T1可例如介於約1奈米至約4奈米。在替代實施例中，植入導致半導體鰭片30的整體被摻雜鍺。
第6B及6C圖係繪示透過共形摻雜步驟之鍺通道摻雜層130的製作。在一些實施例中，如第6B圖所示，將 包含鍺之活性成分的含鍺層134沉積在半導體鰭片30的上表面及側壁表面上。含鍺層134可包含實質純鍺，雖然亦可使用鍺合金。沉積方法包含單層摻雜、固態摻雜、電漿摻雜以及選擇性磊晶等等。沉積可為選擇性的，且含鍺層134沉積在半導體鰭片30的表面上，但並不在STI區域22的表面上。含鍺層134的厚度T2可例如介於約1奈米及約5奈米之間。接著進行熱退火133，以將含鍺層134中的鍺原子驅入含鍺層134的表面層。在一些實施例中，熱退火係在溫度介於約攝氏900度至約攝氏1200度下進行。熱退火可進行約1毫秒至約30分鐘的時間，其中氮氣、氫氣或惰性氣體可在熱退火中作為製程氣體。熱退火的結果會使得鍺原子擴散到半導體鰭片30中，而形成鍺通道摻雜層130，如第6C圖所示。
第6D及6E圖係繪示根據一些實施例之透過鍺濃 縮之鍺通道摻雜層130的製作。請參閱第6D圖，例如透過選擇性沉積，例如選擇性磊晶，形成矽鍺層138於半導體鰭片30的上表面及側壁上，，如的。矽鍺層138的厚度T3例如可介於約1奈米到約5奈米之間。矽鍺層138中的鍺比例可介於約5%到約25%，雖然也可使用較高或較低的比例。接著，進行熱氧化(以箭頭135標示)，其中可利用氧氣來氧化矽鍺層138。既然鍺需要比矽高的能量來氧化，因此藉由選擇適當的氧化時間及溫度，矽鍺層138中的矽原子會被氧化而形成氧化矽層140，如第6E圖所示。矽鍺層138中的鍺原子會擴散到半導體鰭片30中，而形成鍺通道 摻雜層130，其中鍺通道摻雜層130位在氧化矽層140下方。接著，移除氧化矽層140。所形成的結構類似於第6A圖所示之結構。
如第6A及6C圖所示，鍺通道摻雜層130的底端 130A可實質等高於STI區域22的上表面22A。替代地，底端130A可以稍微低於上表面22A。因此，在一些實施例中，半導體基板28之位於STI區域22中的部分28B可實質無鍺通道摻雜層130，雖然鍺通道摻雜層130可例如因為摻雜及/或擴散的關係而延伸至部分28A的頂部中。部分28A的底部可無鍺通道摻雜層130。
在替代實施例中，鍺通道摻雜層130在此時並未形 成。反之，鍺通道摻雜層130於第10A、10B及10C圖所示之步驟中形成，即在虛設閘極形成並移除後。因此，在後續圖式中，鍺通道摻雜層130係以虛線繪示，藉以表示此層可能或可能沒有存在於半導體鰭片30中。
在鍺通道摻雜層130形成後，形成虛設閘極32， 如第7圖所示。虛設閘極32可例如由多晶矽所組成，雖然亦可使用其他具有辨別STI區域22之蝕刻的高蝕刻選擇比的材料。根據一些實施例，虛設閘極32亦可由辨別半導體帶28之蝕刻的高蝕刻選擇比材料所組成。在一些實施例中，虛設閘極32具有包含複數層的複合結構，且可例如包含氮化矽層及/或作為底層的氧化矽層(未繪示)、以及在底層之上的頂層(未繪示)，其中頂層可例如為多晶矽層。虛設閘極32具有上表面32A，其高於半導體鰭片30的上表面。 虛設閘極32的製作可包含形成毯覆層、進行化學機械研磨以平坦化毯覆層的上表面、以及圖案化毯覆層。毯覆層之剩餘部分為虛設閘極32。虛設閘極32覆蓋半導體鰭片30的中間部分30B，而半導體鰭片30的相對端部30A並未被覆蓋。虛設閘極32也可具有一縱向，其實質垂直於半導體鰭片30的縱向。
第8圖係繪示層間介電質(ILD)34形成後之結構的 透視圖。層間介電質34是由例如磷矽玻璃、硼矽玻璃、摻雜硼的磷矽玻璃等等的介電材料所形成。可進行化學機械研磨來使層間介電質34的上表面與虛設閘極32的上表面齊平。因此，半導體鰭片30的端部30A隱設在層間介電質34的頂部之下。層間介電質34的下部延伸至與半導體鰭片30的端部30A齊平。雖圖未繪示，可在虛設閘極32的相對側壁上形成間隙壁，其中間隙壁可由不同於層間介電質34及虛設閘極32之材料的材料所組成。
接著，在蝕刻步驟中移除虛設閘極32，因此凹槽 36形成在層間介電質34中，如第9圖所示。凹槽36曝露出半導體鰭片30的中間部分30B。在虛設閘極32是複合閘極的實施例中，當蝕刻虛設閘極32的頂層(例如多晶矽)時，虛設閘極32的底層(如矽氮層)可做為蝕刻終止層。在虛設閘極32的頂層移除之後，可移除虛設閘極32的底層。
第10A、10B及10C圖係繪示鍺通道摻雜層130的 進一步製作，其中第10B圖是從第10A圖中穿過線10B-10B的平面所獲得，而第10C圖是從第10A圖中穿過線10C-10C 的平面所獲得。在一些實施例中，取代在形成虛設閘極32(第7圖)之前形成鍺通道摻雜層130，而可在移除虛設閘極32(第8圖)之後及形成凹槽36(第10圖)之後形成鍺通道摻雜層130。在替代實施例中，利用第6A至6E圖其中之一的方法形成鍺通道摻雜層130，而在如第10A、10B及10C圖所示的步驟中再次形成。在一些實施例中，在第10A、10B及10C圖所示的步驟中，利用與第6A至6E圖所例示實質相同之製作方法，製作鍺通道摻雜層130。製作方法包含植入(與第6A圖所示者相似)、共形摻雜(與第6B及6C圖所示者相似)、鍺濃縮(與第6D及6E圖所示者相似)等等。在進行植入的實施例中，植入可在虛設閘極32中的虛設閘極電極(未繪示)移除之後、以及在虛設閘極電極之下的虛設閘極介電質(未繪示)移除之前進行。在鍺植入之後，移除虛設閘極介電質。
當在第10A、10B及10C圖中的步驟中形成時，鍺 通道摻雜層130係形成在中間部分30B(其係用來形成所產生的鰭式場效電晶體的通道)中，而不是在部分30A(其係用來形成源極及汲極區域)中。相較之下，在第6A至6E圖的步驟中，鍺通道摻雜層130係形成在半導體鰭片30之整體的表面層中。
第11A圖係繪示閘極介電質44以及閘極電極46 的製作。第11B及11C圖係繪示第11A圖中之結構的剖面圖，其中第11B及11C圖是分別由穿過第11A圖中的線11B-11B及線11C-11C的相同平面獲得。為清楚起見，閘 極介電質44及閘極電極46的埋藏部分並未繪示在第11A圖中，而可在參照第11B及11C圖時發現。
並未繪示出製作閘極介電質44及閘極電極46的中 間階段，而以下的簡短描述請參閱第10A、11A、11B及11C圖。在製作過程中，形成閘極介電層44以做為凹槽36(第10A圖)中、以及半導體鰭片部分30B的上表面及側壁與層間介電質34上(也見於第10A圖)的毯覆層。根據一些實施例，閘極介電層44包含氧化矽、氮化矽或其多層。在替代實施例中，閘極介電層44包含高介電常數介電材料。在這些實施例中，閘極介電層44可具有大於約7.0的k值，且可包含金屬氧化物，或鉿、鋁、鋯、鑭、鎂、鈦、釔、鈧、鎦、釓、鍶、鏑、鈣、釤的矽酸鹽及其組合。閘極介電層44的製作方法可包含分子束沉積(MBD)、原子層沉積(ALD)、電漿增強化學氣相沉積(PECVD)等等。接著，形成導電材料46於閘極介電層44之上，並且填充剩餘的凹槽36(第10A圖)。導電材料46可包括含金屬的材料，例如氮化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、其組合或其多層。 適合導電材料46的選擇可根據鰭式場效電晶體60是p型或n型。例如，當鰭式場效電晶體60為p型時，可選用具有接近矽之價帶之功函數的材料。當鰭式場效電晶體60為n型時，可選用具有接近矽之傳導帶之功函數的材料。製作方法亦可包含原子層沉積。在填充導電材料46之後，可進行化學機械研磨，以移除閘極介電層44及導電材料46的多餘部分，此些多餘部分是位於層間介電質34之上表面上 方。所產生之導電材料46及閘極介電質44的剩餘部分因此形成所生成之鰭式場效電晶體60(第11A、11B及11C圖)的替代閘極。
除了閘極介電質44及閘極電極46的製作外，第 11B圖也繪示源極與汲極矽化區域62、以及源極/汲極接觸插塞64的製作，而為清楚起見並未繪示於第11A圖中。製作製程包含在層間介電質34中形成開口(為接觸插塞64所佔用)，以曝露半導體鰭片30的端部30A。在端部30A重摻雜為p+型或n+型區域的一些實施例中，並未進行進一步的植入。替代地，可經由開口來將端部30A重摻雜為p+型或n+型區域。所產生的鰭式場效電晶體可為p型鰭式場效電晶體或是n型鰭式場效電晶體。接著進行矽化，以矽化曝露的端部30A，而形成源極/汲極矽化區域62。接著，形成接觸插塞64，以填充開口。在所產生的鰭式場效電晶體60中，端部30A形成鰭式場效電晶體60的源極及汲極區域。
第12圖係繪示鰭式場效電晶體160的剖面圖，其 製作製程可共用第1至5、7至9、及11A圖所示的製程步驟。然而，並未在鰭式場效電晶體160上進行第6A-6E及10A-10C圖中所示的通道摻雜步驟。因此，鰭式場效電晶體160及鰭式場效電晶體60具有不同的臨界電壓。
本揭露的實施例中，藉由形成鍺通道摻雜層，來調 整各個鰭式場效電晶體的臨界電壓。例如，藉由對n型鰭式場效電晶體形成鍺通道摻雜層，可增加n型鰭式場效電 晶體的臨界電壓，並且鍺通道摻雜濃度越濃，n型鰭式場效電晶體的臨界電壓越高。反過來，藉由對p型鰭式場效電晶體形成鍺通道摻雜層，可降低p型鰭式場效電晶體的臨界電壓，並且鍺通道摻雜濃度越濃，p型鰭式場效電晶體的臨界電壓越低。因此，藉由形成具有不同鍺濃度的鍺通道摻雜層，以及藉由對不同鰭式場效電晶體形成或不形成鍺通道摻雜層，在同一晶片中的鰭式場效電晶體可具有不同的臨界電壓。實驗結果指出，當透過植入形成鍺通道摻雜層，且所植入的鍺劑量在約1E15/平方公分至約5E15/平方公分之間變化時，鰭式場效電晶體的臨界電壓可增加(對於n型鰭式場效電晶體)或減少(對於p型鰭式場效電晶體)約50毫伏特至450毫伏特。
根據本揭露的一些實施例，鰭式場效電晶體包含半 導體鰭片，其包含內部區域、以及位於內部區域的上表面及側壁表面上的鍺摻雜層。鍺摻雜層比內部區域具有一較高鍺濃度。鰭式場效電晶體更包含閘極介電質在鍺摻雜層之上、閘極電極在閘極介電質之上、源極區域連接至半導體鰭片之第一端、以及汲極區域連接至半導體鰭片之第二端，第二端相對於第一端。
根據本揭露之其他實施例，一種元件包含半導體基 板、隔離區域延伸進入半導體基板、半導體帶介於且接觸隔離區域之兩相對部、以及鰭式場效電晶體。鰭式場效電晶體包含疊設在半導體帶上、且位於隔離區域之複數個上表面之上的半導體鰭片。半導體鰭片包含實質無鍺的矽內 部區域、以及在內部區域之上表面及複數個側壁上的鍺摻雜層。閘極介電質在鍺摻雜層之上且接觸鍺摻雜層。閘極電極在閘極介電質之上。
根據本揭露之又一些其他實施例，一種方法包含凹 入複數個隔離區域，其中隔離區域之間的半導體帶的一部分位於凹入之隔離區域之複數個上表面之上，且形成半導體鰭片。此方法更包含摻雜鍺到半導體鰭片之中間部分，以形成鍺通道摻雜層；形成一虛設閘極，以覆蓋半導體鰭片之中間部分；以及形成一層間介電質，以覆蓋半導體鰭片之複數個端部。半導體鰭片的端部位於中間部分之複數個相對邊上。移除虛設閘極，以形成凹槽，其中半導體鰭片的中間部分係曝露於凹槽。形成閘極介電質以及閘極電極於凹槽中與鍺通道摻雜層之上，其中閘極介電質包含疊設在鍺通道摻雜層上的部分。
雖然本發明及其優點已詳細描述如上，然應該了解到的一點是，在不偏離如后附申請專利範圍所界定之實施例的精神與範圍下，當可在此進行各種改變、取代以及修正。此外，本申請案之範圍並非用以限制在說明書中所描述之製程、機械、製造、物質成分、手段、方法以及步驟的特定實施例中。任何在此技術領域中具有通常知識者，將可輕易從本發明之揭露中了解到，現存或日後所發展出之可與在此所描述之對應實施例執行實質相同之功能、或達到實質相同之結果的製程、機械、製造、物質成分、手段、方法或步驟，可依據本揭露來加以應用。因此，所附 之申請專利範圍係用以將這類製程、機械、製造、物質成分、手段、方法或步驟含括在其範圍內。另外，每一申請專利範圍構成個別的實施例，並且各種申請專利範圍及實施例的組合落入本揭露的範圍中。
20‧‧‧基板
22‧‧‧隔離區域/STI區域
28‧‧‧半導體帶
30‧‧‧半導體鰭片
30B‧‧‧部分
34‧‧‧層間介電質
44‧‧‧閘極介電質/閘極介電層
46‧‧‧閘極電極/導電材料
62‧‧‧矽化區域
64‧‧‧接點插塞
160‧‧‧鰭式場效電晶體

Claims (10)

  1. 一種積體電路元件，包含：一半導體鰭片，包含：一內部區域；以及一鍺摻雜層，位於該內部區域之一上表面及複數個側壁表面上，其中該鍺摻雜層比該內部區域具有一較高鍺濃度，且該鍺摻雜層具有一鍺摻雜濃度介於4E20/立方公分至5E/21立方公分之間；一閘極介電質，位於該鍺摻雜層之上；一閘極電極，位於該閘極介電質之上；一源極區域，連接至該半導體鰭片之一第一端；以及一汲極區域，連接至該半導體鰭片之一第二端，該第二端相對於該第一端。
  2. 如申請專利範圍第1項所述之積體電路元件，更包含複數個淺溝槽隔離區域，位於該半導體鰭片之複數個相對邊上，其中該鍺摻雜層之一底端係與該些淺溝槽隔離區域之複數個上表面實質等高。
  3. 一種積體電路元件，包含：一半導體基板；一隔離區域，延伸進入該半導體基板中；一半導體帶，介於且接觸該隔離區域之二相對部；以及一第一鰭式場效電晶體，包含：一第一半導體鰭片，疊設在該半導體帶上且位於該隔離區域之複數個上表面之上，其中該第一半導體鰭片 包含：一矽內部區域，該矽內部區域實質無鍺；以及一鍺摻雜層，位於該矽內部區域之一上表面及複數個側壁上，其中該鍺摻雜層具有一鍺摻雜濃度介於4E20/立方公分至5E/21立方公分之間；一第一閘極介電質，位於該鍺摻雜層之上且接觸該鍺摻雜層；以及一第一閘極電極，位於該第一閘極介電質之上。
  4. 如申請專利範圍第3項所述之積體電路元件，更包含：一額外隔離區域，延伸進入該半導體基板中；一第二鰭式場效電晶體包含：一第二半導體鰭片，鄰接該額外隔離區域，其中該第二半導體鰭片係高於該額外隔離區域之複數個上表面；一閘極介電質，位於該第二半導體鰭片之一中間部分之一上表面及複數個側壁之上且接觸該上表面及該些側壁，其中該第二半導體鰭片之該中間部分係實質無鍺；以及一閘極電極，位於該閘極介電質之上。
  5. 如申請專利範圍第3項所述之積體電路元件，其中該鍺摻雜層具有實質與該隔離區域之複數個上表面等高的複數個底端。
  6. 一種積體電路元件之製造方法，包含：凹入複數個隔離區域，其中介於該些隔離區域之間的一半導體帶之一部分在凹入之該些隔離區域之複數個上表面之上，且形成一半導體鰭片；摻雜鍺到該半導體鰭片之一中間部分，以形成一鍺通道摻雜層，其中該鍺通道摻雜層具有一鍺摻雜濃度介於4E20/立方公分至5E/21立方公分之間；形成一虛設閘極覆蓋該半導體鰭片之該中間部分；形成一層間介電質覆蓋該半導體鰭片之複數個端部，其中該半導體鰭片之該些端部係位於該中間部分之複數個相對邊上；移除該虛設閘極，以形成一凹槽，其中該中間部分係曝露於該凹槽；以及形成一閘極介電質以及一閘極電極於該凹槽中，且位於該鍺通道摻雜層之上，其中該閘極介電質包含一部分疊設在該鍺通道摻雜層上。
  7. 如申請專利範圍第6項所述之積體電路元件之製造方法，其中該摻雜鍺之步驟係於該形成該虛設閘極之步驟前進行，其中當進行該摻雜鍺之步驟時，該半導體鰭片之該些端部係由該層間介電質所覆蓋。
  8. 如申請專利範圍第6項所述之積體電路元件之製造方法，其中該摻雜鍺之步驟係於該形成該虛設閘極之步驟前進行，其中該半導體鰭片整體之一上表面及複數個側壁以鍺摻雜。
  9. 如申請專利範圍第6項所述之積體電路元件之製造方法，其中該摻雜鍺之步驟包含：沉積一鍺層在該半導體鰭片之一上表面及複數個側壁上；以及進行一熱退火，以將該鍺層之鍺擴散至該半導體鰭片中。
  10. 如申請專利範圍第6項所述之積體電路元件之製造方法，其中該摻雜鍺之步驟包含：沉積一矽鍺層於該半導體鰭片之一上表面及複數個側壁上；氧化該矽鍺層，以將該矽鍺層之鍺擴散至該半導體鰭片中，而形成該鍺通道摻雜層，其中一氧化矽層形成在該鍺通道摻雜層上；以及移除該氧化矽層。
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