TWI595540B - 半導體裝置及其製造方法 - Google Patents

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蔡振華
陳豪育
宋家瑋
曹志彬
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Description

半導體裝置及其製造方法
本發明實施例係關於一種半導體積體電路，且特別是關於一種具有鰭式結構的半導體裝置及其製造方法。
當半導體工業尋求更高裝置密度、更高效能及更低成本而已進展至奈米技術製程世代，製造與設計問題的雙重挑戰，發展出三維設計，例如鰭式場效電晶體(Fin FET)。Fin FET裝置通常包括具有縱寬比半導體鰭部，其內形成有半導體電晶體裝置的通道區及源極/汲極區。一閘極沿著其側邊形成於鰭結構上方(例如，包覆)，利用增加通道區及源極/汲極區的表面積的優點產生更快速、更可靠以及較佳控制的半導體電晶體裝置。
根據一些實施例，本揭露提供一種半導體裝置之製造方法，包括：形成摻雜一第一摻雜物的一摻雜層於一基底內；形成一半導體層於摻雜層上；藉由至少圖案化半導體層及摻雜層，以形成一鰭結構，使鰭結構包括具有半導體層的一通道區及具有摻雜層的一井區；形成一隔離絕緣層，使鰭結構的通道區突出於該隔離絕緣層，而鰭結構的井區埋入於隔離絕緣層內；以及形成一閘極結構於部分的鰭結構及隔離絕緣層上 方。半導體層為一摻雜的矽層及一未摻雜的矽層的其中之至少一者。
根據一些實施例，本揭露提供一種半導體裝置之製造方法，包括：形成用於p型井的一第一摻雜層於一基底內，第一摻雜層包括一第一摻雜物；形成用於n型井的一第二摻雜層於基底內，第二摻雜層包括一第二摻雜物；形成一半導體層於基底的第一摻雜層及該第二摻雜層的上方；藉由圖案化半導體層及第一摻雜層以形成一第一鰭結構，且藉由圖案化半導體層及第二摻雜層以形成一第二鰭結構；形成一隔離絕緣層，使第一鰭結構及第二鰭結構的上部突出於隔離絕緣層，且第一鰭結構及第二鰭結構的下部埋入於隔離絕緣層內；以及形成一閘極結構於第一鰭結構及第二鰭結構的其中至少一者上方。半導體層為一摻雜的矽層及一未摻雜的矽層的其中之至少一者。
根據一些實施例，本揭露提供一種半導體裝置，具有一鰭式場效電晶體，且半導體裝置包括：一鰭結構，包括摻雜一第一摻雜物的一井層及一通道層；一隔離絕緣層，其中鰭結構的通道層突出於隔離絕緣層，而井層埋入於隔離絕緣層內；以及一閘極結構，設置於至少一部分的通道層及隔離絕緣層上方。在鰭結構內，第一摻雜物沿一深度方向的濃度非對稱於對應第一摻雜物的峰值濃度的位置。
10、12、14、950、1650、1850、2450‧‧‧鰭結構
102、1300、1700、1900、2800‧‧‧鰭式場效電晶體(Fin FET)裝置
105、205、1405、1605、1805、2005‧‧‧基底
120‧‧‧阻障層
160、1260、1660、1860‧‧‧通道區
165、1265、1665、1865‧‧‧井區
210、525、1510、2125‧‧‧磊晶層
315、630、1415、1615、1815、2015、2130‧‧‧摻雜層
420、1620、1820‧‧‧摻雜的磊晶層
735、2235‧‧‧罩幕層
835、2335‧‧‧罩幕圖案
955‧‧‧曲面形狀
1055、1655、1855、2555‧‧‧隔離絕緣層
1365、1765、1965、2865‧‧‧界面層
1370、1770、1970、2870‧‧‧閘極介電層
1375、1775、1975、2875‧‧‧功函數調整層
1380、1780、1980、2880‧‧‧閘極電極
2905‧‧‧線
2910、3005、3010、3015、3020‧‧‧曲線
2920‧‧‧摻雜濃度
h‧‧‧高度
S‧‧‧間距
t、tSTI、T1、T2、T3‧‧‧厚度
W‧‧‧寬度
第1圖係繪示出根據本揭露一些實施例之具有鰭結構的半 導體場效電晶體(FET)裝置。
第2至13圖係繪示出根據本揭露一些實施例之製造具有鰭結構的半導體FET裝置的操作步驟順序。
第14及15圖係繪示出根據本揭露一些實施例之製造具有鰭結構的半導體FET裝置的操作步驟。
第16及17圖係繪示出根據本揭露一些實施例之製造具有鰭結構的半導體FET裝置的操作步驟。
第18及19圖係繪示出根據本揭露一些實施例之製造具有鰭結構的半導體FET裝置的操作步驟。
第20至28圖係繪示出根據本揭露一些實施例之製造具有鰭結構的半導體FET裝置的操作步驟順序。
第29圖係繪示出鰭結構於不同深度的摻雜濃度。
第30圖係繪示出鰭結構於不同深度的摻雜濃度。
可理解的是以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以限定本發明。舉例來說，元件的尺寸大小並未局限於以下揭露的範圍或數值，但取決於製程條件及/或所需的裝置特性。再者，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述 第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。為了達到簡化及明確目的，各種不同的特徵部件可任意地依不同的尺寸比例繪示。
再者，在空間上的相關用語，例如”之下”、”下方”、”下”、”上方”、”上”等等在此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空間上的相關符號同樣有相應的解釋。另外，”由...製成”之用語也意指”包括”或”由...組成”。
在本揭露的一實施例中，一Fin FET包括一結構用以抑制Fin FET的井區的雜質擴散進入Fin FET的通道區。舉例來說，如第1圖所示，一Fin FET裝置102包括一井區165、一阻障層120及設置於井區165上方的一通道區160。在一實施例中，阻障層120包括碳化矽(SiC)或含碳的矽(Si)化合物。阻障層120可磊晶成長於一基底105的一表面上方。舉例來說，阻障層120可於製造FinFET裝置102所進行的熱操作步驟期間，抑制摻雜於井區165內的雜質擴散進入通道區160。儘管在一些實施例中阻障層為由磊晶成長所形成的材料層，然而在其他實施例中，阻障層包括植入基底105的共佈植(co-implantation)摻雜物。Fin FET裝置102包括鰭結構10、12及14。然而，鰭結構的數量並不限於三個。鰭結構的數量可為一個、二個、四個、五個或更多個。
第2至13圖係繪示出根據本揭露一些實施例之製造具有鰭結構的半導體FET裝置的操作步驟順序。然而並非所繪示的所有部件都是必需的，且一或多個實施中可包括未繪示於圖式中的額外部件。可在不脫離本揭露之精神和範圍內，部件排置及類型當可作各種不同更動。可提供額外的部件、不同的部件及/或些許的部件。再者，可改變操作步驟順序。
在第2圖中，一磊晶層210磊晶成長於一基底205的一表面上。磊晶層210將於後續作為一阻障層且包括對井區內雜質具有阻障特性的材料。舉例來說，磊晶層210可為含碳的矽化合物或是碳化矽(SiC)。磊晶層210具有一厚度t，其在2nm至30nm的範圍。在一些實施例中，磊晶層210具有一厚度t，其在2nm至10nm的範圍。
舉例來說，基底205為p型矽基底，具有一摻雜濃度，其約在1×1015cm-3至1×1018cm-3的範圍。在其他實施例中，基底205為n型矽基底，具有一摻雜濃度，其約在1×1015cm-3至1×1018cm-3的範圍。在一些實施例中，基底205具有(100)上表面。
另外，基底205可包括另一元素半導體，例如鍺；化合物半導體，包括IV-IV族化合物半導體(例如，SiC及SiGe)、III-V族化合物半導體(例如，GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)；或其組合。在一實施例中，基底205為絕緣層上覆矽(silicon-on insulator,SOI)基底上的一矽層。非晶質基底(例如，非晶質Si或非晶質SiC)或絕緣材料(例如， 氧化矽)也可使用於基底205。基底205可包括不同的區域，其已摻雜適合的雜質(例如，p型或n型導電型)。
在第3圖中，摻雜物可稱作雜質離子(impurity ions)，其植入基底205內以形成一摻雜層315於基底205內。在一些實施例中，一離子佈植操作步驟係用以將摻雜物植入於基底205內。舉例來說，摻雜物可為硼、二氟化硼(BF2)、氟、銦或其組合，以製造n型Fin FET的p型井，且可為磷、砷、氟或其組合，以製造p型Fin FET的n型井。在一些實施例中，進行一額外的離子佈植操作步驟以形成一抗擊穿佈植(anti-punch through(APT)implant)，進而防止擊穿效應。APT佈植通常用於塊材鰭部(bulk-fin)短通道效應(short channel effect,SCE)控制。
在第3圖所示的佈植操作步驟之後，進行一退火操作步驟，以活化摻雜層315內的摻雜物。退火操作步驟的操作溫度約在800℃至1200℃的範圍且進行一分鐘。在一些實施例中，退火操作步驟的操作溫度約在600℃至1100℃的範圍且進行0.1秒至30秒。退火操作步驟可使摻雜物擴散於磊晶層210內，因而形成摻雜的磊晶層420，如第4圖所示。摻雜的磊晶層420可包括上述井區佈植(例如，用於p型井的硼、用於n型井的磷)及APT佈植。
在第5圖中，一磊晶層525磊晶成長於摻雜的磊晶層420的一表面上。舉例來說，磊晶層525可為矽、SiC、III-V族化合物材料或其他適合的材料。在一些實施例中，基底205及磊晶層525為矽、鍺或III-V族磊晶層的其中一者。磊晶層525 於後續用以形成一或多個鰭結構。在一些實施例中，磊晶層525的高度約在100nm至300nm的範圍。而在其他實施例中，約在50nm至100nm的範圍。
如第6圖所示，磊晶層525的磊晶成長溫度可能會造成摻雜層315及摻雜的磊晶層420內的某些摻雜物擴散進入磊晶層525而在磊晶層525內形成一摻雜層630。然而，由於摻雜的磊晶層420(其用以作為阻障層)設置於摻雜層315與磊晶層525之間，因此可將擴散進入磊晶層525的雜質總量最小化。據此，摻雜的磊晶層420可經由摻雜層315的摻雜物剖面分布(dopant profile)的限制而促進摻雜物擴散控制，以降低自摻雜層315至磊晶層525的摻雜物回擴散。
在第7圖中，一罩幕層735形成於磊晶層525上方。舉例來說，罩幕層735可包括一墊氧化層及一罩幕層。在一些實施例中，墊氧化層為氧化矽層而罩幕層為氮化矽(SiN)罩幕層。舉例來說，可利用熱氧化操作步驟形成墊氧化層，其可作為磊晶層525與氮化矽罩幕層之間的黏著層。氮化矽罩幕層可利用化學氣相沉積(chemical vapor deposition,CVD)而形成，例如低壓化學氣相沉積(low-pressure CVD,LPCVD)或電漿輔助化學氣相沉積(plasma enhanced CVD,PECVD)。墊氧化層的厚度約在2nm至15nm的範圍，而氮化矽罩幕層的厚度約在10nm至50nm的範圍。
如第8圖所示，藉由實施圖案化操作步驟，將罩幕層735圖案化成罩幕圖案835。在一些實施例中每一罩幕圖案835的寬度W約在5nm至40nm的範圍，而在其他實施例中約在 10nm至30nm的範圍。
如第9圖所示，以罩幕圖案835作為蝕刻罩幕進行一溝槽蝕刻操作步驟，將磊晶層525、磊晶層525的摻雜層630、摻雜的磊晶層420及基底205的摻雜層315圖案化成鰭結構950。在一些實施例中，鰭結構950的底部具有一曲面形狀955。
可藉由不同的操作步驟進行上述溝槽蝕刻操作步驟，包括一乾蝕刻操作步驟及一濕蝕刻操作步驟。乾蝕刻操作步驟可使用含氟氣體(例如，CF4、SF6、CH2F2、CHF3及/或C4F8)、含氯氣體(例如，Cl2、CHCl3、CCl4及/或BCl3)、含溴氣體(例如，HBr及/或CHBr3)、含氧氣體、含碘氣體、其他適合氣體及/或電漿或其組合。
在第9圖中，三個鰭結構950彼此相鄰設置。然而，鰭結構的數量並未限定於三個。鰭結構的數量可為一個、二個、四個、五個或更多個。此外，一或多個虛置鰭結構可設置於鄰近鰭結構950的兩側，以改善圖案化操作步驟的圖案定義正確性(pattern fidelity)。在一些實施例中，鰭結構950的寬度W約在5nm至40nm的範圍，而在某些實施例中約在7nm至15nm的範圍。在一些實施例中，鰭結構950的高度h約在100nm至300nm的範圍，而在某些實施例中約在50nm至100nm的範圍。在一些實施例中，鰭結構950的間距S約在5nm至80nm的範圍，而在某些實施例中約在7nm至15nm的範圍。然而，所屬技術領域中具有通常知識者應瞭解到全文中所述及的外觀尺寸及數值僅為範例說明，且可變更，以適合不同的積體電路尺寸比例。
在第10圖中，一隔離絕緣層1055，如部分的淺溝槽隔離(shallow trench isolation,STI)，形成於基底205的摻雜層315的一表面上且圍繞鰭結構950及罩幕圖案835，以完全埋藏鰭結構950及罩幕圖案835。隔離絕緣層1055可包括一或多個絕緣材料層。舉例來說，每一絕緣材料層可包括氧化矽、二氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、氟摻雜矽玻璃(FSG)或低介電常數介電層。隔離絕緣層1055可利用CVD操作步驟而形成，例如LPCVD操作步驟、電漿CVD(plasma CVD)操作步驟、流動式CVD(flowable CVD)操作步驟、分子層沉積(molecular layer deposition,MLD)操作步驟等等。
在流動式CVD中，以流動的介電材料取代氧化矽進行沉積。顧名思義，流動式介電材料為沉積期間可”流動”，以填入高深寬比的間隙或空間。通常各種不同的化學物質係加入於含矽前驅物中，使沉積膜層能夠流動。在一些實施例中，加入氮氫化物鍵結。流動式介電前驅物的範例，特別是流動式氧化矽前驅物，包括矽酸鹽、矽氧烷(siloxane)、甲基矽酸鹽類(methyl silsequioxane,MSQ)、含氫矽酸鹽類(hydrogen silsequioxane,HSQ)、MSQ/HSQ、全氫矽氮烷(perhydrosilazane,PSZ)、全氫聚矽氮烷(perhydro-polysilazane,PHPS)、四乙氧基矽烷(tetraethoxysilane,TEOS)或甲矽烷基胺(silyl-amine)(例如，三甲矽烷基胺(trisilylamine,TSA))。這些流動式氧化矽材料係形成於一多重操作步驟(multiple-operation)製程。在沉積流動式膜層之後，進行固化並接著進行退火，以去除不需要 的元素而形成氧化矽。當去除不需要的元素時，流動式膜層變得緻密並收縮。在一些實施例中，導入多重退火製程。流動式膜層進行一次以上的固化及退火。流動式膜層可摻雜硼及/或磷。在一些實施例中，隔離絕緣層1055係由一或多個SOG、SiO、SiON、SiOCN或氟摻雜矽玻璃(FSG)所構成的膜層而形成。
在第11圖中，舉例來說，罩幕圖案835及一部分的隔離絕緣層1055係藉由化學機械研磨(chemical mechanical polishing,CMP)操作步驟或其他平坦化操作步驟(例如，回蝕刻操作步驟)而去除。在第12圖中，蝕刻隔離絕緣層1055。可藉由不同的操作步驟進行上述蝕刻操作步驟，包括一乾蝕刻操作步驟、一濕蝕刻操作步驟或乾蝕刻操作步驟及濕蝕刻操作步驟的組合。乾蝕刻操作步驟可使用含氟氣體(例如，CF4、SF6、CH2F2、CHF3及/或C4F8)、含氯氣體(例如，Cl2、CHCl3、CCl4及/或BCl3)、含溴氣體(例如，HBr及/或CHBr3)、含氧氣體、含碘氣體、其他適合氣體及/或電漿或其組合。隔離絕緣層1055所得到的厚度tSTI可在100nm至600nm的範圍。在一些實施例中，隔離絕緣層1055所得到的厚度tSTI可在30nm至200nm的範圍。在此實施例中，蝕刻隔離絕緣層1055，使隔離絕緣層1055的最上表面大體上相等於摻雜的磊晶層420的最上表面。鰭結構950突出於隔離絕緣層1055的部分成為Fin FET裝置的一通道區1260，而鰭結構950埋入於隔離絕緣層1055的部分成為Fin FET裝置的井區1265。Fin FET裝置的井區1265包括摻雜層315及摻雜的磊晶層420。
在第13圖中，一閘極結構形成於鰭結構950及隔離絕緣層1055上，以形成一Fin FET裝置1300。閘極結構包括一界面層1365、一閘極介電層1370、一功函數調整層1375及一閘極電極1380。上述每一者係設置於鰭結構950及隔離絕緣層1055上。
界面層1365可包括一介電材料，例如氧化矽(SiO2)層。界面層1365可藉由化學氧化、熱氧化、原子層沉積(atomic layer deposition,ALD)、CVD及/或其他適合的操作步驟而形成。儘管所繪示的界面層1365、一閘極介電層1370(高介電常數介電層)、一功函數調整層1375及一閘極電極1380為單層材料，然而界面層1365、一閘極介電層1370(高介電常數介電層)、一功函數調整層1375及一閘極電極1380每一者可包括多層材料。
在一些實施例中，閘極介電層1370包括一或多層介電材料，例如氧化矽、氮化矽、高介電常數介電材料、其他適合的介電材料及/或其組合。高介電常數介電材料的範例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適合的高介電常數介電材料及/或其組合。在一些實施例中，使用二氧化鉿(HfO2)。閘極介電層1370(高介電常數介電層)可藉由ALD、CVD、物理氣相沉積(physical vapor depositin,PVD)、高密度電漿化學氣相沉積(high density plasma CVD,HDPCVD)或其他適合的操作步驟及/或其組合。在一些實施例中，閘極介電層1370(高介電常數介電層)的厚度約在1nm至 10nm的範圍。在其他實施例中，約在2nm至7nm的範圍。
在一些實施例中，功函數調整層1375夾設於閘極介電層1370(高介電常數介電層)與閘極電極1380之間。功函數調整層1375由導電材料所構成，例如單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC或由這些材料所構成的二層或以上的一多層結構。對於n型Fin FET來說，係使用一或多層的TaN、TaAlC、TiC、TaC、Co、TiAl、HfTi、TiSi及TaSi作為功函數調整層，而對於p通道的Fin FET來說，係使用一或多層的TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co作為功函數調整層。作為功函數調整層1375可藉由ALD、PVD、CVD、電子束蒸鍍或其他適合的操作步驟而形成。
在一些實施例中，閘極電極1380包括一或多層的導電材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適合的材料及/或其組合。
在一些實施例中，對於n型Fin FET來說，Fin FET裝置1300的井區1265包括p型摻雜物，例如硼、銦、氟及氮。在一些實施例中，對於p型Fin FET來說，Fin FET裝置1300的井區1265包括n型摻雜物，例如磷、砷、氟、碳及氮。
磊晶層210可用於促進摻雜物擴散控制。在促進摻雜物擴散控制中，磊晶層210可作為阻障材料以限制摻雜層315的摻雜物剖面分布，以降低摻雜物自摻雜層315至磊晶層525的回擴散。摻雜物剖面分布的限制促進於通道區1260與井區1265 之間達成驟降的摻雜物剖面分布。磊晶層210藉由作為間隙原子吸收器(interstitial atom getter)來阻止摻雜物擴散而能夠在Fin FET裝置1300的通道區1260與井區1265之間具有較佳的剖面分布驟降度(profile abruptness)。據此，磊晶層210內的碳雜質可稱作吸收雜質(gettering impurities)。藉由作為間隙原子吸收器，磊晶層210也可在形成鰭部的操作步驟期間降低通道缺陷的形成。
擴散可能是在熱操作步驟(例如，退火操作步驟、磊晶成長操作步驟)期間發生，且可能造成摻雜物自Fin FET裝置1300的井區1265存在於通道區1260內而造成裝置效能的下降。舉例來說，回擴散會引發Fin FET裝置1300的通道區1260內隨機摻雜變異(random dopant fluctuation)，並造成起始電壓(Vt)與不具有回擴散情形時的不匹配。降低擴散可改善短通道控制及載子遷移率且可降低Fin FET裝置1300的通道區1260內隨機摻雜變異。隨機摻雜變異可能是由於APT及/或井區摻雜物的回擴散所造成的意外摻雜物。再者，降低通道缺陷形成，例如於磊晶層525內，能夠改善有效寬度(Weff)及改善良率。
儘管先前所述的摻雜物植入一基底後，接著成長一磊晶層，然而在一些實施例中，在成長一磊晶層之前，會植入摻雜物於基底內而形成一井區層。在以下的實施例中，可利用相同或相似於先前實施例的結構、材料、操作步驟、製程及/或配置，並省略其詳細的說明。
如第14圖所示，舉例來說，可利用如第3圖所述的 離子佈植而植入摻雜物於一基底1405內，以形成一摻雜層1415於基底1405內。在第15圖中，相似於第2圖的製造操作步驟，一磊晶層1510磊晶成長於基底1405的摻雜層1415上方。舉例來說，磊晶層1510可為矽或碳化矽(SiC)。比較第3圖及第14圖，由於第14圖中於摻雜物植入基底1405之後才成長磊晶層1510，因此第14圖中離子佈植所採用的佈植能量可低於第3圖所採用的佈植能量。在一些實施例中，按照如第4至13圖所述進行後續操作步驟，以形成Fin FET裝置1300。
在一些實施例中，取代在井區層上方形成一SiC層，將碳離子植入於一摻雜層(例如，第3圖的315)並鄰近於其表面，以形成一阻障層。碳離子佈植可直接進行於摻雜層的表面上或經由形成於摻雜層上的一氧化層。若形成氧化層，在進行碳離子佈植之後，可藉由乾蝕刻及/或濕蝕刻去除氧化層。
儘管如以上所述，然而請參照第12圖，對一隔離絕緣層(例如，第12圖的1055)進行一蝕刻操作步驟，使所得到的隔離絕緣層具有一最上表面，其大體上相等於摻雜的磊晶層(例如，第12圖的420)的最上表面。在其他實施例中，進行上述蝕刻操作步驟，使隔離絕緣層位於依不同的位置。
舉例來說，在第16圖中，一隔離絕緣層1655已形成於基底1605的摻雜層1615的一表面上。在一些實施例中，隔離絕緣層1655的形成為進行部分的STI操作步驟，接著進行蝕刻，使隔離絕緣層1655具有一最上表面大體上相等於摻雜的磊晶層1620的一最下表面。在一些實施例中，隔離絕緣層1655所得到的厚度tSTI可在100nm至500nm的範圍。在一些實施例 中，摻雜的磊晶層1620的厚度T1可在5nm至30nm的範圍。
突出於隔離絕緣層1655的鰭結構1650的部分成為一Fin FET裝置的通道區1660，而埋入於隔離絕緣層1655內的鰭結構1650的部分成為Fin FET裝置的井區1665。Fin FET裝置的井區1665包括摻雜層1615及摻雜的磊晶層1620。
在第17圖中，一閘極結構形成於鰭結構1650及隔離絕緣層1655上，以形成一Fin FET裝置1700。閘極結構包括一界面層1765、一閘極介電層1770、一功函數調整層1775及一閘極電極1780。上述每一者係設置於鰭結構1750及隔離絕緣層1655上。
在其他實施例中，如第18圖所示，可蝕刻一隔離絕緣層(例如，第10圖的1055)，使所得到的的隔離絕緣層1855、一部分摻雜的磊晶層1820突出於隔離絕緣層1855的一最上表面，且一部分摻雜的磊晶層1820埋入於隔離絕緣層1855內。在一些實施例中，隔離絕緣層1855的厚度tSTI可在30nm至200nm的範圍。在一些實施例中，摻雜的磊晶層1820的厚度T1可在2nm至10nm的範圍。在一些實施例中，摻雜的磊晶層1820突出於隔離絕緣層1855的最上表面的部分的厚度T2可在1nm至3nm的範圍。在一些實施例中，摻雜的磊晶層1820埋入於隔離絕緣層1855內的部分的厚度T3可在1nm至7nm的範圍。
在一些實施例中，為了得到第18圖的結構配置，採用了第2至11圖的操作步驟。在其他實施例中，為了得到第18圖的結構配置，採用了第14及15圖的操作步驟並接續第4至11圖的操作步驟。在第11圖的蝕刻操作步驟中，對隔離絕緣層 (例如，第11圖的1055)進行蝕刻操作步驟，使所得到的隔離絕緣層1855具有一部分摻雜的磊晶層1820突出於隔離絕緣層1855的一最上表面以及一部分摻雜的磊晶層1820埋入於隔離絕緣層1855內。
突出於隔離絕緣層1855的鰭結構1850的部分成為一Fin FET裝置的通道區1860，而埋入於隔離絕緣層1855內的鰭結構1850的部分成為Fin FET裝置的井區1865。Fin FET裝置的井區1865包括摻雜層1815及摻雜的磊晶層1820。
在第19圖中，一閘極結構形成於鰭結構1850及隔離絕緣層1855上，以形成一Fin FET裝置1900。閘極結構包括一界面層1965、一閘極介電層1970、一功函數調整層1975及一閘極電極1980。上述每一者係設置於鰭結構1850及隔離絕緣層1855上。
第20至28圖係繪示出根據本揭露一些實施例之製造具有鰭結構的半導體FET裝置的操作步驟順序。然而並非所繪示的所有部件都是必需的，且一或多個實施中可包括未繪示於圖式中的額外部件。可在不脫離本揭露之精神和範圍內，部件排置及類型當可作各種不同更動。可提供額外的部件、不同的部件及/或些許的部件。再者，可改變操作步驟順序。
在第20圖中，一組井區摻雜物植入於一基底2005內，以形成一摻雜層2015於基底2005內。也可植入共佈植摻雜物於基底2005內，使摻雜層2015包括共佈植摻雜物。在一些實施例中，利用一或多個離子佈植操作步驟，以將該組井區摻雜物及共佈植摻雜物植入於基底2005內。儘管第20圖繪示出用於 n型井或p型井的離子佈植，然而用於n型井的離子佈植操作步驟及用於p型井的離子佈植操作步驟可分開進行。舉例來說，該組井區摻雜物可為硼、二氟化硼(BF2)、氟、銦或其組合，以製造n型Fin FET的p型井，且可為磷、砷、氟或其組合，以製造p型Fin FET的n型井。在一些實施例中，舉例來說，共佈植摻雜物可為碳、氮、氟或其組合。在一些實施例中，進行一額外的離子佈植操作步驟以形成一APT佈植物，進而防止擊穿效應。APT佈植物通常用於塊材鰭部SCE控制。
共佈植摻雜物可用於阻止井區佈植物及APT佈植物與基底2005內的缺陷(例如，間隙/空孔)之間的反應。舉例來說，由於井區佈植物可透過缺陷來擴散，因此基底2005內過量的間隙在退火製程期間可能會成為井區佈植物(例如，用於p型井的硼、用於n型井的磷)暫態增強擴散(transient enhanced diffusion,TED)的來源。共佈植摻雜物可作為間隙原子吸收器來降低TED。
所採用的共佈植摻雜物可取決於所採用的井區佈植物及APT佈植物的種類。舉例來說，碳通常能更有效地抑制硼APT回擴散。因此，在一些實施例中，當硼用於APT佈植時，共佈植摻雜物包括碳。在另一範例中，氮通常比碳更有效地抑制銦APT回擴散。因此，在一些實施例中，若將銦用於APT佈植時，氮成為比碳更佳的共佈植摻雜物選擇。共佈植摻雜物通常不同於井區佈植物及APT佈植物。
在一些實施例中，共佈植摻雜物與井區/APT佈植摻雜物同時進行佈植(例如，在相同的摻雜操作步驟期間)。 在一些實施例中，在植入井區/APT佈植摻雜物之後才進行共佈植摻雜物的佈植。
在第21圖中，一磊晶層2125磊晶成長於基底2005的一表面上方。舉例來說，磊晶層2125可為矽。在一些實施例中，磊晶層2125為輕摻雜Si。舉例來說，磊晶層2125為一矽層，其摻雜的雜質總量約在約在1×1016cm-3至1×1017cm-3的範圍。在某些實施例中，磊晶層2125包括一未摻雜(本質)的Si層(摻雜物總量少於1×1016cm-3)。在其他實施例中，磊晶層2125包括形成於摻雜層2015上方的一未摻雜的Si層及形成於未摻雜的Si層上的輕摻雜Si(摻雜總量約在約在1×1016cm-3至1×1017cm-3的範圍)。摻雜物可包括用於n通道FET的磷及/或砷以及用於p通道FET的硼。在某些實施例中，一具有n型摻雜物的輕摻雜Si形成於p型井上方，而一具有p型摻雜物的輕摻雜Si形成於n型井上方。
在一些實施例中，矽磊晶層2125形成於650℃至750℃的溫度範圍。磊晶層2125的磊晶成長溫度可能會造成摻雜物位於摻雜層2015內並擴散至磊晶層2125內而在磊晶層2125內形成一摻雜層2130。磊晶層2125於後續用以形成一或多個鰭結構。在一些實施例中，磊晶層2125的高度h約在100nm至300nm的範圍，且在其他實施例中，約在50nm至100nm的範圍。
共佈植摻雜物可用於促進摻雜物擴散控制。共佈植摻雜物可用作一阻障材料，其與該組井區摻雜物混合，以限制該組井區摻雜物於井層(摻雜層)2015的摻雜物剖面分布， 以降低摻雜物自井層2015至磊晶層2125的回擴散。舉例來說，共佈植摻雜物(例如，C、N、F)可抑制井區/APT摻雜物於退火操作步驟期間擴散於磊晶層2125內。摻雜物剖面分布的限制促進所得到的Fin FET裝置的通道區與所得到的Fin FET裝置的井區之間達成驟降的摻雜物剖面分布。共佈植摻雜物藉由作為間隙原子吸收器來阻止摻雜物擴散而能夠在所得到的Fin FET裝置的通道區與井區之間具有較佳的剖面分布驟降度。藉由作為間隙原子吸收器，共佈植摻雜物也可在形成鰭部的操作步驟期間降低通道缺陷的形成。
擴散可能是在熱操作步驟(例如，退火操作步驟、磊晶成長操作步驟)期間發生，且可能造成摻雜物存在於所得到的Fin FET裝置的通道區內而造成裝置效能的下降。降低擴散可改善短通道控制及載子遷移率且可降低所得到的Fin FET裝置內隨機摻雜變異。再者，降低通道缺陷形成，例如於磊晶層2125內，能夠改善有效寬度(Weff)及改善良率。
在一些實施例中，在進行磊晶層2125的成長操作步驟之後的後續操作步驟相似於先前第7至13圖所述的操作步驟。在第22圖中，相似於第7圖的操作步驟，一罩幕層2235形成於磊晶層2125上方。在第23圖中，相似於第8圖的操作步驟，將罩幕層2235圖案化成罩幕圖案2335。在第24圖中，相似於第9圖的操作步驟，利用罩幕圖案2335作為蝕刻罩幕，藉由蝕刻磊晶層2125、磊晶層2125的摻雜層2130及基底2005的摻雜層2015，以形成鰭結構2450。在一些實施例中，至少一鰭結構2450於後續中用以形成n通道電晶體，且至少一鰭結構2450於後續 中用以形成p通道電晶體。
在第25圖中，相似於第10圖的操作步驟，一隔離絕緣層2555形成於摻雜層2015的一表面上且圍繞鰭結構2450及罩幕圖案2335。在第26圖中，相似於第11圖的操作步驟，去除罩幕圖案2335及一部份的隔離絕緣層2555。在第27圖中，相似於第12圖的操作步驟，蝕刻隔離絕緣層2555。在第28圖中，相似於第13圖的操作步驟，一閘極結構形成於鰭結構2450及隔離絕緣層2555上，以形成Fin FET裝置2800。閘極結構包括一界面層2865、一閘極介電層2870、一功函數調整層2875及一閘極電極2880。上述每一者係設置於鰭結構2450及隔離絕緣層2555上。在一些實施例中，一閘極結構形成於鰭結構上方。在其他實施例中，一閘極結構形成於用於一或多個n通道電晶體的一或多個鰭結構上方，且一閘極結構形成於用於一或多個p通道電晶體的一或多個鰭結構上方。
在一些實施例中，採用阻障層(例如，磊晶層210及/或共佈植摻雜物)可促進摻雜物擴散控制，相較於沒有阻障層的情形能夠改善的接面驟降度(junction abruptness)為每10倍的摻雜濃度變化的摻雜剖面分布深度為10nm(其表示為10nm/dec)。另外，由於自鰭結構的井區(例如，1265)的摻雜物擴散，因此可於鰭結構(例如，950)的通道區(例如，1260)內達成減少28%的摻雜物。再者，阻障層能夠降低或排除鰭底部的摻雜損失，例如自通道區至井區的摻雜物擴散。
摻雜的磊晶層(例如，第4圖的420、第16圖的1620及第18圖的1820)的位置相對於隔離絕緣層(例如，第12圖的 1055、第16圖的1655及第18圖的1855)的位置會影響短通道控制及接面驟降度。在一些情形中，進行蝕刻操作步驟，使摻雜的磊晶層位於隔離絕緣層的一最上表面上方，此能夠改善短閘極長度(Lg)的SCE控制。在一些情形中，第16圖中採用磊晶層1620，改善的接面驟降度為4nm/dec更勝於第4圖中採用磊晶層420。
使用阻障層，例如SiC磊晶層(例如，磊晶層210)或共佈植，在相較於未使用上述阻障層的基準情形下，能夠使通道內具有較低的回擴散並改善通道驟降度。在一範例中，碳可使用於阻障層內，例如用於磊晶層或共佈植中。當採用SiC磊晶層(例如，磊晶層210)作為阻障層，且磊晶層成長於佈植操作步驟之前(例如，第3圖中)，舉例來說，平均通道摻雜濃度大約為上述基準情形的一半；舉例來說，鰭底部的摻雜濃度大約為上述基準情形的三分之二；且舉例來說，通道驟降度大約為上述基準情形的三分之二。當採用SiC磊晶層(例如，磊晶層1510)作為阻障層，其中磊晶層成長於佈植操作步驟之後(例如，第14圖中)，以及當使用碳於共佈植中，都具有相似的結果。
第29圖係繪示出鰭結構於不同深度的摻雜濃度。曲線2910表示沒有阻障層的情形(其可稱作基準情形A，以供比較之目的)下鰭結構於不同深度之間的摻雜濃度關係。
在基準情形A中，摻雜濃度曲線2910大體上對稱於線2905(其對應於峰值(最大值)濃度)。自峰值濃度位置朝向通道區，摻雜濃度遞減，例如從40nm/dec至50nm/dec。此 處，「減少的X nm/dec」稱作一通道驟降度且表示當位置移動X nm(朝向通道區或第29圖的左側)摻雜濃度變成1/10。
相較之下，當採用阻障層，減少的摻雜濃度2920小於30nm/dec。在一些實施例中，減少的摻雜濃度2920小於20nm/dec。因此，當採用阻障層時，摻雜濃度非對稱於對應於峰值濃度的線2905。
第30圖係繪示出當使用硼做為用於n型Fin FET的p型摻雜物時，鰭結構於不同深度之間的摻雜濃度關係。曲線3005表示沒有阻障層時(其可稱作基準情形B，以供比較之目的)，鰭結構於不同深度之間的碳摻雜濃度關係。曲線3010表示當於進行佈植操作步驟之前成長一SiC磊晶層(例如，磊晶層210)作為阻障層的情形(例如，第3圖)下，鰭結構於不同深度之間的碳摻雜濃度關係。曲線3015表示當以碳進行共佈植而作為阻障層的情形(例如，第20圖)下，鰭結構於不同深度之間的碳摻雜濃度關係。曲線3020表示當於進行佈植操作步驟之後成長一SiC磊晶層(例如，磊晶層1510)作為阻障層的情形(例如，第14圖)下，鰭結構於不同深度之間的碳摻雜濃度關係。
在基準情形B中，平均通道摻雜濃度例如為4.6×1018cm-3，鰭底部摻雜濃度例如為1.7×1019cm-3，且通道驟降度為42nm/dec。當採用SiC磊晶層(例如，磊晶層210)作為阻障層，且於進行佈植操作步驟之前成長SiC磊晶層時(例如，第3圖)，平均通道摻雜濃度例如為2.2×1018cm-3，鰭底部摻雜濃度例如為1.1×1019cm-3，且通道驟降度為28nm/dec。當 採用SiC磊晶層(例如，磊晶層1510)作為阻障層，且於進行佈植操作步驟之後成長SiC磊晶層時(例如，第14圖)，平均通道摻雜濃度例如為1.6×1018cm-3，鰭底部摻雜濃度例如為1.2×1019cm-3，且通道驟降度為24nm/dec。當採用碳於共佈植中，平均通道摻雜濃度例如為2.2×1018cm-3，鰭底部摻雜濃度例如為1.1×1019cm-3，且通道驟降度為28-30nm/dec。一般而言，採用阻障層(例如，磊晶層或共佈植)，能夠具有低的平均通道摻雜濃度並改善通道驟降度。除了Fin FET裝置特性(例如，平均通道摻雜濃度及通道驟降度)外，當決定阻障層種類(例如，磊晶層成長操作步驟或共佈植操作步驟)時，必須考慮到多個因素(例如，製造難易度及成本)。
一般而言，採用阻障層(例如，磊晶層或共佈植)，能夠具有低的平均通道摻雜濃度、低的鰭底部摻雜濃度並改善通道驟降度。除了Fin FET裝置特性(例如，平均通道摻雜濃度、鰭底部摻雜濃度及通道驟降度)外，當決定阻障層種類(例如，磊晶層成長操作步驟或共佈植操作步驟)時，必須考慮到多個因素(例如，製造難易度及成本)。
根據本揭露之一型態，在一種半導體裝置之製造方法中，形成摻雜一第一摻雜物的一摻雜層於一基底內。形成一半導體層於摻雜層上。藉由至少圖案化半導體層及摻雜層，以形成一鰭結構，使鰭結構包括具有半導體層的一通道區及具有摻雜層的一井區。形成一隔離絕緣層，使鰭結構的通道區突出於該隔離絕緣層，而鰭結構的井區埋入於隔離絕緣層內。形成一閘極結構於部分的鰭結構及隔離絕緣層上方。半導體層為 一摻雜的矽層及一未摻雜的矽層的其中之至少一者。
根據本揭露之另一型態，在一種半導體裝置之製造方法中，形成用於p型井的一第一摻雜層於一基底內，第一摻雜層包括一第一摻雜物。形成用於n型井的一第二摻雜層於基底內，第二摻雜層包括一第二摻雜物。形成一半導體層於基底的第一摻雜層及該第二摻雜層的上方。藉由圖案化半導體層及第一摻雜層以形成一第一鰭結構，且藉由圖案化半導體層及第二摻雜層以形成一第二鰭結構。形成一隔離絕緣層，使第一鰭結構及第二鰭結構的上部突出於隔離絕緣層，且第一鰭結構及第二鰭結構的下部埋入於隔離絕緣層內。形成一閘極結構於第一鰭結構及第二鰭結構的其中至少一者上方。半導體層為一摻雜的矽層及一未摻雜的矽層的其中之至少一者。
根據本揭露之又另一型態，一種半導體裝置，具有一鰭式場效電晶體，且包括：一鰭結構，包括摻雜一第一摻雜物的一井層及一通道層；一隔離絕緣層，其中鰭結構的通道層突出於隔離絕緣層，而井層埋入於隔離絕緣層內；以及一閘極結構，設置於至少一部分的通道層及隔離絕緣層上方。在鰭結構內，第一摻雜物沿一深度方向的濃度非對稱於對應第一摻雜物的峰值濃度的位置。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技 術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神和保護範圍內，且可在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。
950‧‧‧鰭結構
1300‧‧‧鰭式場效電晶體(Fin FET)裝置
205‧‧‧基底
1260‧‧‧通道區
1265‧‧‧井區
315、630‧‧‧摻雜層
420‧‧‧摻雜的磊晶層
1055‧‧‧隔離絕緣層
1365‧‧‧界面層
1370‧‧‧閘極介電層
1375‧‧‧功函數調整層
1380‧‧‧閘極電極

Claims (11)

  1. 一種半導體裝置之製造方法，包括：形成摻雜一第一摻雜物的一摻雜層於一基底內；形成一半導體層於該摻雜層上；藉由至少圖案化該半導體層及該摻雜層，以形成一鰭結構，使該鰭結構包括具有該半導體層的一通道區及具有該摻雜層的一井區；形成一隔離絕緣層，使該鰭結構的該通道區突出於該隔離絕緣層，而該鰭結構的該井區埋入於該隔離絕緣層內；以及形成一閘極結構於部分的該鰭結構及該隔離絕緣層上方；其中該半導體層為一摻雜的矽層及一未摻雜的矽層的其中之至少一者。
  2. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中藉由磊晶成長形成該半導體層，且在650℃至750℃的溫度範圍磊晶形成該半導體層。
  3. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中形成該摻雜層包括植入該第一摻雜物於該基底內，且其中該第一摻雜物包括碳、氮及氟的其中至少一者。
  4. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中該半導體層包括形成於該基底上的一未摻雜矽層以及形成於該未摻雜的矽層上的一摻雜的矽層。
  5. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中在該鰭結構內，該第一摻雜物沿一深度方向的濃度非對稱 於對應該第一摻雜物的峰值濃度的位置。
  6. 一種半導體裝置之製造方法，包括：形成用於p型井的一第一摻雜層於一基底內，該第一摻雜層包括一第一摻雜物；形成用於n型井的一第二摻雜層於該基底內，該第二摻雜層包括一第二摻雜物；形成一半導體層於該基底的該第一摻雜層及該第二摻雜層的上方；藉由圖案化該半導體層及該第一摻雜層以形成一第一鰭結構，且藉由圖案化該半導體層及該第二摻雜層以形成一第二鰭結構；形成一隔離絕緣層，使該第一鰭結構及該第二鰭結構的上部突出於該隔離絕緣層，且該第一鰭結構及該第二鰭結構的下部埋入於該隔離絕緣層內；以及形成一閘極結構於該第一鰭結構及該第二鰭結構的其中至少一者上方；其中該半導體層為一摻雜的矽層及一未摻雜的矽層的其中之至少一者。
  7. 如申請專利範圍第6項所述之半導體裝置之製造方法，其中形成該第一摻雜層包括植入該第一摻雜物於該基底內，且該第一摻雜物包括磷及砷的其中至少一者以及碳、氮及氟的其中至少一者，且其中形成該第二摻雜層包括植入該第二摻雜物於該基底內，且該第二摻雜物包括硼以及碳、氮及氟的其中至少一者。
  8. 如申請專利範圍第6項所述之半導體裝置之製造方法，其中該半導體層包括形成於該基底上的一未摻雜矽層以及形成於該未摻雜的矽層上的一摻雜的矽層。
  9. 如申請專利範圍第6項所述之半導體裝置之製造方法，其中在該鰭結構內，該第一摻雜物沿一深度方向的濃度非對稱於對應該第一摻雜物的峰值濃度的位置，且該第二摻雜物沿該深度方向的濃度非對稱於對應該第二摻雜物的峰值濃度的位置。
  10. 一種半導體裝置，具有一鰭式場效電晶體，且該半導體裝置包括：一鰭結構，包括摻雜一第一摻雜物的一井層及一通道層；一隔離絕緣層，其中該鰭結構的該通道層突出於該隔離絕緣層，而該井層埋入於該隔離絕緣層內；以及一閘極結構，設置於至少一部分的該通道層及該隔離絕緣層上方；其中在該鰭結構內，該第一摻雜物沿一深度方向的濃度非對稱於對應該第一摻雜物的峰值濃度的位置。
  11. 如申請專利範圍第10項所述之半導體裝置，其中該第一摻雜物包括碳、氮及氟的其中至少一者。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
TWI717338B (zh) * 2016-03-08 2021-02-01 聯華電子股份有限公司 半導體元件及其製作方法
US9911740B2 (en) * 2016-07-12 2018-03-06 Globalfoundries Inc. Method, apparatus, and system having super steep retrograde well with engineered dopant profiles
KR102421763B1 (ko) * 2017-11-08 2022-07-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10580770B2 (en) * 2017-11-14 2020-03-03 International Business Machines Corporation Vertical transistors with different gate lengths
KR102465356B1 (ko) * 2018-02-09 2022-11-10 삼성전자주식회사 반도체 소자
US10304744B1 (en) * 2018-05-15 2019-05-28 International Business Machines Corporation Inverse tone direct print EUV lithography enabled by selective material deposition
US10535751B2 (en) * 2018-05-30 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Selective silicon growth for gapfill improvement
US10868020B2 (en) * 2018-08-29 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Well strap structures and methods of forming the same
KR102593758B1 (ko) 2018-10-10 2023-10-25 삼성전자주식회사 반도체 장치
US10867912B2 (en) * 2019-01-15 2020-12-15 Globalfoundries Inc. Dummy fill scheme for use with passive devices
US20220037552A1 (en) * 2020-08-01 2022-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor sensor and methods thereof
US11450743B2 (en) * 2020-10-21 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a semiconductor device with implantation of impurities at high temperature
US11670675B2 (en) * 2020-12-04 2023-06-06 United Semiconductor Japan Co., Ltd. Semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200534346A (en) * 2004-01-07 2005-10-16 Acorn Tech Inc Transistor with workfunction-induced charge layer
TW200605079A (en) * 2004-01-21 2006-02-01 Sandisk Corp Non-volatile memory cell using high-k material and intergate programming
TW200629427A (en) * 2004-11-10 2006-08-16 Gil Asa Transistor structure and method of manufacturing thereof
TW201526087A (zh) * 2013-12-18 2015-07-01 Taiwan Semiconductor Mfg 具有金屬閘極之半導體結構及其製造方法
TW201537753A (zh) * 2012-04-11 2015-10-01 Taiwan Semiconductor Mfg Co Ltd 半導體裝置及其製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7811890B2 (en) * 2006-10-11 2010-10-12 Macronix International Co., Ltd. Vertical channel transistor structure and manufacturing method thereof
US8912602B2 (en) * 2009-04-14 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9997357B2 (en) * 2010-04-15 2018-06-12 Lam Research Corporation Capped ALD films for doping fin-shaped channel regions of 3-D IC transistors
US8557666B2 (en) * 2011-09-13 2013-10-15 GlobalFoundries, Inc. Methods for fabricating integrated circuits
US8623716B2 (en) * 2011-11-03 2014-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate semiconductor devices and methods of forming the same
US8772117B2 (en) * 2012-12-05 2014-07-08 Globalfoundries Inc. Combination FinFET and planar FET semiconductor device and methods of making such a device
US8975125B2 (en) * 2013-03-14 2015-03-10 International Business Machines Corporation Formation of bulk SiGe fin with dielectric isolation by anodization
US20140315371A1 (en) * 2013-04-17 2014-10-23 International Business Machines Corporation Methods of forming isolation regions for bulk finfet semiconductor devices
US9184089B2 (en) 2013-10-04 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanism of forming a trench structure
KR101655622B1 (ko) 2013-12-20 2016-09-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Finfet 웰 도핑을 위한 메커니즘을 포함하는 반도체 디바이스 구조물 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200534346A (en) * 2004-01-07 2005-10-16 Acorn Tech Inc Transistor with workfunction-induced charge layer
TW200605079A (en) * 2004-01-21 2006-02-01 Sandisk Corp Non-volatile memory cell using high-k material and intergate programming
TW200629427A (en) * 2004-11-10 2006-08-16 Gil Asa Transistor structure and method of manufacturing thereof
TW201537753A (zh) * 2012-04-11 2015-10-01 Taiwan Semiconductor Mfg Co Ltd 半導體裝置及其製造方法
TW201526087A (zh) * 2013-12-18 2015-07-01 Taiwan Semiconductor Mfg 具有金屬閘極之半導體結構及其製造方法

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