TW201526087A - 具有金屬閘極之半導體結構及其製造方法 - Google Patents

具有金屬閘極之半導體結構及其製造方法 Download PDF

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Abstract

一種用於製造一金屬閘極結構之方法，其包括：在一閘極渠溝中形成一高介電常數(k)介電層；在該高k介電層上形成一蝕刻停止層(etch stop)；藉由以一原子層沈積(ALD)操作於該蝕刻停止層上形成具有一三合層結構的一功函數調整層，該三合層依序具有一晶界操控層、一摻雜層、及一封蓋層，該晶界操控層用以讓一摻雜原子穿透其本身，該摻雜層用以將該摻雜原子提供給該晶界操控層，且該封蓋層用以防止該摻雜層氧化；以及填入金屬以填平該閘極渠溝。該晶界操控層係藉由ALD操作在各種溫度(例如自約攝氏200度至約350度)下製備。

Description

具有金屬閘極之半導體結構及其製造方法
半導體積體電路(IC)產業已經歷了快速的成長。在IC演進的過程中，功能密度(亦即每個晶片區域上互連元件之數量)已普遍增加，而幾何尺寸(亦即使用一製程可產生之最小組件(或線))卻逐漸降低。此等縮小尺寸(scaling down)製程一般而言可提供增加生產效率及降低相關成本之優點。此縮小尺寸亦增加了處理及製造IC之複雜度，為實現此等進展，IC處理及製造需要相似的發展。隨著電晶體尺寸之減小，閘極氧化物之厚度必須減低，以在減少閘極長度下維持性能。然而，為了降低閘極漏電流，使用高介電常數(高k)閘極絕緣層，其可有較高之實體厚度，同時維持與用於較大技術節點(technology node)中之一典型閘極氧化物相同之等效電容。
此外，隨著技術節點縮小，在一些IC設計中，期望以一金屬閘極(MG)電極取代典型的多晶矽閘極電極，以改進具有所期望之特徵尺寸之元件的性能。形成MG電極之一種製程稱為「後閘極」(gate last)製程，其相對於稱為「先閘極」(gate first)之另一MG電極形成製程。「後閘極」製程可讓後續製程數量減少，該後續製程包含在形成閘極之後施行的高溫製程。
因此，期望有一種方法及半導體裝置，其提供經不同地組態之金屬閘極結構，以用於形成於一基板上之N型金屬氧化物半導體 (NMOS)及P型金屬氧化物半導體(PMOS)電晶體。
100‧‧‧閘極
101‧‧‧半導體基板
103‧‧‧高k介電層
104A‧‧‧蝕刻停止/阻障層
104B‧‧‧P型功函數層
105‧‧‧功函數調整層
105a‧‧‧晶界操控層
105b‧‧‧摻雜層
105c‧‧‧封蓋層
106‧‧‧閘極渠溝
107‧‧‧金屬層
108‧‧‧源極/汲極
109‧‧‧層間介電質
110‧‧‧間隔物
113‧‧‧氮化物層
120‧‧‧旋塗式玻璃
200‧‧‧金屬閘極FinFET結構
201‧‧‧基板
203‧‧‧半導體鰭
203A‧‧‧上表面
203B‧‧‧側壁
205‧‧‧淺渠溝隔離物
207‧‧‧層間介電質
209‧‧‧金屬閘極
1100‧‧‧半導體晶圓製造系統
1100A‧‧‧主體
1100B‧‧‧主體
1101‧‧‧腔室
1102‧‧‧承載埠
1103‧‧‧腔室
1104‧‧‧機器手臂
1105‧‧‧腔室
1107‧‧‧腔室
1108‧‧‧機器手臂
1109‧‧‧腔室
1110A‧‧‧冷卻腔室
1110B‧‧‧冷卻腔室
1115‧‧‧腔室
1117‧‧‧腔室
1113A‧‧‧承載鎖定腔室
1113B‧‧‧承載鎖定腔室
1201‧‧‧半導體鰭
1203‧‧‧犧牲介電層
1205‧‧‧假閘極
1205c‧‧‧封蓋層
1206‧‧‧硬光罩層
1209‧‧‧層間介電質
1210‧‧‧側壁間隔物
1213‧‧‧氮化物層
本揭露之各方面可由下列詳細描述參照相應圖示以獲得最佳之理解。應強調，根據業界之標準實務，各種特徵並無按照比例繪製。事實上，各種特徵之尺寸可任意放大或縮小，以達到清楚的說明效果。
圖1為根據本揭露之某些實施例中之一半導體結構之一金屬閘極之一截面圖；圖2為根據本揭露之某些實施例中之具有一金屬閘極結構之一鰭式場效電晶體(FinFET)之一透視圖；圖3A為根據本揭露之某些實施例之圖2所示之該FinFET結構之一金屬閘極之一截面圖；圖3B為根據本揭露之某些實施例之圖2所示之該FinFET結構之一金屬閘極之一截面圖；圖4A為根據本揭露之某些實施例之一功函數調整層中之一三合層之一放大截面圖；圖4B為顯示根據本揭露之某些實施例之一晶界操控層之性質之一示意圖；圖5A為根據本揭露之某些實施例之一功函數調整層中之一三合層之一放大截面圖；圖5B為顯示根據本揭露之某些實施例之一晶界操控層之性質之一示意圖；圖6A、7A、8A、9A、10A為根據本揭露之某些實施例之一NFET結構中之一金屬閘極之製造方法之操作；圖6B、7B、8B、9B、10B為根據本揭露之某些實施例之一PFET結構中之一金屬閘極之製造方法之操作； 圖11為根據本揭露之某些實施例之一具有多個成長腔室之半導體晶圓製造工具；及圖12至圖17為根據本揭露之某些實施例之用於一金屬閘極之一後閘極製造方法之操作。
在以下之詳細描述中，各種特定細節之陳述係為了提供本發明之完整的理解。然而，熟習該項技藝者可瞭解本發明可在不具有此等細節之情況下實行。在其他情況下，並未詳細描述廣為所知之方法、程序、組件和電路，以免模糊本發明。需理解，以下揭示提供用於實施各實施例之不同特徵之不同實施例及例子。以下描述組件及配置之特定例子，以簡化本揭示。此等特定例子當然僅為示例，而非欲作為限制。
以下詳細論述該等實施例之達成及使用。然而，應瞭解，本發明提供許多可應用之發明概念，其可以各式各樣特定文字呈現。所論述之該等特定實施例僅用以說明達成及使用本發明之特定方式，而並不限定本發明之範疇。
鋁植入係用以降低接近於一電晶體之一通道區域的一金屬閘極(MG)堆疊之平帶電壓(VFB)。金屬元素，例如鋁，已被用作一重要的工具，用以調整N型電晶體之臨限電壓，賦予其吸引在N型電晶體之通道區域中之負載子之能力，並藉以降低臨限電壓。然而，伴隨著裝置技術節點之縮小，原子層沈積(ALD)被採用為直接沈積含有該等金屬元素之導電薄膜之手段。
在ALD操作之期間，鋁泡(aluminum blister)缺陷可能造成至少兩個問題：(1)過量的鋁前驅物摻雜，例如太多的二甲基氫化鋁(DMAH)及/或丙胺醯雙羥甲基聚氰胺(DMEAA)，會誘導前驅物之自反應且形成鋁聚結；及(2)一自由電子缺乏底層(free electron-deficient underlayer)，其減低前驅物之吸附度。自由電子缺乏底層可為一氧化物層，其在一非含鋁層之成長期間藉由阻礙真空狀態(亦即破真空)而形成。此氧化物層不僅只缺乏自由電子，亦阻止來自上覆層之鋁離子之擴散通道。當金屬離子無法到達接近電晶體之通道區域之位置時，臨限電壓調控能力將因此受限。
在本揭示之某些實施例中，在形成MG堆疊之過程中導入一三合層結構及一原位ALD(in-situ ALD)操作。更特定而言，此處描述之三合層結構作為一功函數調整層或一N型功函數金屬層，而原位ALD操作提供在沈積過程中不需破真空之一ALD操作流程。
此處描述之三合層結構係指(由下到上)一晶界操控層(Grain Boundary Engineering Layer，縮寫為GBEL)、一含鋁摻雜層、及一可選用之封蓋層。
在某些實施例中，GBEL可讓一摻雜原子經由擴散通道(例如晶界)而穿過其中。摻雜層位於GBEL之上且提供一摻雜源予GBEL。可選用之封蓋層位於摻雜層之上，藉由一原位(in-situ)封蓋方式避免摻雜層被氧化。藉由控制GBEL中之摻雜物穿透程度，可調整電晶體之臨限電壓。並且，藉由以一原位方式進行三合層之成長而不破真空，該三合層中不會形成氧化物層。
本揭示之某些實施例提供一三合層結構及一原位ALD操作，其可使電晶體臨限電壓之調控不僅取決於前驅物之摻雜，而亦可透過GBEL之摻雜物穿透程度而調整。由於使用原位薄膜成長而不具有氧化物層之形成，可以降低MG堆疊中的鋁泡缺陷。
本揭示之某些實施例提供一種金屬閘極MOSFET(MG-MOSFET)。該MG-MOSFET包括一三合層結構且係以本文所述之原位方式而不破真空的方式製造。本揭示之其他實施例提供一種金屬閘極FinFET(MG-FinFET)。該MG-FinFET包括一三合層結構且係以本文所 述之原位方式而不破真空的方式製造。
本揭示之某些實施例提供一種用於製造包括一三合層結構之一MG-FinFET的一NFET及一PFET之方法。本揭示之其他實施例提供一種使用一「後閘極」操作之用於製造包括一三合層結構之一MG-FinFET的方法。
圖1顯示具有一三合層結構的一閘極100之一截面圖。在某些實施例中，具有該閘極100之一半導體裝置為一NMOS。一三合層結構或一功函數調整層105以及填入由該功函數調整層105所形成之一渠溝之一金屬層107統稱為一金屬閘極堆疊(105,107)。圖1中，金屬閘極堆疊(105,107)係位於一半導體基板101之上，而一高k介電層103位於該半導體基板101及該金屬閘極堆疊(105,107)之底部之間。可選用之間隔物110位於該金屬閘極堆疊(105,107)之一側壁處，以便於後續之源極/汲極對準操作。高k介電層103位於該金屬閘極堆疊(105,107)及該可選用之間隔物110之間。
如圖1所示，金屬閘極堆疊(105,107)、高k介電層103、及可選用之間隔物110在一橫向方向中位在一層間介電質(ILD)109之間。圖1中，一源極或一汲極(S/D)108被定義於半導體基板101中，且該源極及該汲極之間的距離為一閘極長度Lg。在某些實施例中，一NMOS的閘極長度Lg為約16nm。在其他實施例中，一NMOS的閘極長度Lg小於16nm。
一三合層結構顯示於金屬閘極堆疊(105,107)之功函數調整層105中。在某些實施例中，三合層結構作為一N型功函數金屬層。在其他實施例中，三合層結構包括一晶界操控層(GBEL)105a、一摻雜層105b、及一封蓋層105c。GBEL係金屬閘極堆疊(105,107)之最外層，與高k介電層103交界。摻雜層105b保形呈現GBEL 105a之輪廓，且被包夾於GBEL 105a及封蓋層105c之間。
在本揭示之某些實施例中，此處所指之半導體基板101係一塊體(bulk)半導體基板，其上形成有各種層及裝置結構。在某些實施例中，塊體半導體基板包括矽或一化合物半導體，例如GaAs、InP、Si/Ge、或SiC。在半導體基板101上可形成各種層，例如介電層、摻雜層、多晶矽層或導電層。在半導體基板101上可形成各種裝置，例如電晶體、電阻器、及/或電容器，其可透過一內連接層被內連接至額外的積體電路。
在本揭示之某些實施例中，高k介電層103係由ALD、CVD、金屬有機CVD(MOCVD)、PVD、電漿強化CVD(PECVD)、電漿強化ALD(PEALD)、熱氧化、以上之組合、或其他適合的技術形成。某些實施例中，高k介電層103包括由約5Å至約30Å之厚度。高k介電層103包括一二元或三元(binary or ternary)高k薄膜，例如HfOx。某些實施例中，高k介電層103包括其他高k介電質，例如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物或其他適合的材料。
在本揭示之某些實施例中，GBEL 105a包括具有由約10Å至約30Å之厚度之TiN或TaN層。GBEL 105a可讓自一摻雜層105b注入之摻雜物原子藉由擴散之方式穿過其本身。GBEL 105a可藉由各種沈積技術(例如ALD、PVD、PECVD或其他適合的技術)在約攝氏200度至約攝氏350度之基板溫度下形成。
在本揭示之某些實施例中，GBEL 105a之薄膜厚度係由薄膜之關閉狀態所決定。此處所使用之「關閉薄膜」用語係指藉由薄膜成長使其底層達到完全覆蓋狀態。舉例而言，當一ALD成長狀況引起一島狀成長機制時，可在約30個循環後獲得一關閉薄膜。某些實施例中，所獲得之關閉薄膜具有約15Å至約20Å之厚度。某些實施例中，GBEL 105a(同時亦為一關閉薄膜)具有一晶體結構，可在電子顯微鏡的觀察下識別晶界。某些實施例中，GBEL 105a(同時亦為一關閉薄膜)具有一非晶體結構，無法識別晶界。
在本揭示之某些實施例中，其中在GBEL 105a中識別一晶體結構，各種結晶度可藉由對GBEL 105a實施X光繞射加以識別。舉例而言，相較於成長於約攝氏225度之GBEL層，藉由一ALD操作在約攝氏275度之基板溫度成長之GBEL在一XRD 2-theta掃描中具有兩倍的(111)峰值強度。舉另一例而言，相較於成長於約攝氏225度之GBEL層，藉由一ALD操作在約攝氏325度之基板溫度成長之GBEL在一XRD 2-theta掃描中具有三倍的(111)峰值強度。其顯示相較於在約攝氏225度之較低溫度成長之GBEL，在約攝氏325度之較高溫度成長之GBEL具有較佳之結晶性。
在本揭示之某些實施例中，摻雜層105b包括TiAlx，其具有約20Å至約50Å之厚度。某些實施例中，使用具有鋁前驅物二甲基氫化鋁(DMAH)或丙胺醯雙羥甲基聚氰胺(DMEAA)之ALD操作以形成摻雜層105b。
參照圖1，摻雜層105b位於GBEL 105a之上部。摻雜層105b經組態以提供摻雜物(在某些實施例中為鋁離子)至GBEL 105a。相較於GBEL 105a之結晶性及晶界密度相對低之情況(例如GBEL在約攝氏225度以ALD方式成長)，在GBEL 105a之結晶性及晶界密度相對高之情況下(例如GBEL在約攝氏325度以ALD方式成長)，從摻雜層105b穿透至GBEL 105a之摻雜物的量較大。聚積在GBEL 105a處之摻雜物越多，電晶體之臨限電壓越低。換言之，可以調整GBEL 105a之微結構，以滿足不同的臨限電壓需求。
在本揭示之某些實施例中，封蓋層105c包括具有約10Å至約25Å之厚度的TiN或TaN。封蓋層105c係以一原位方式(亦即，不破真空)形 成於摻雜層105b之上部，防止摻雜層105b被氧化。封蓋層105c可由各種沈積技術形成，例如ALD、PVD、CVD、或其他適合的技術。某些實施例中，封蓋層105c係一可選用層，其可從本文所論述之三合層中去除。
在本揭示之某些實施例中，形成金屬層107以填入金屬閘極堆疊(105,107)之閘極渠溝之其餘部分中。金屬層107包括適合用於形成一金屬閘極或其部分的任何金屬材料，例如WN、TaN或Ru。在某些實施例中，P金屬層包括多金屬層結構，例如TiN/W、WN及WCN。
在某些實施例中，除了功函數調整層105及高k介電層103之外，金屬閘極堆疊(105,107)進一步包括襯裡層(liner layer)、介面層、種子層、附著層、阻障層或其相等物。
在某些實施例中，ILD 109包括一介電材料。在某些實施例中，該介電材料包括矽氧化物、矽氮化物、矽氮氧化物、旋塗式玻璃(SOG)、氟化矽玻璃(FSG)、摻碳之矽氧化物(例如SiCOH)、黑鑽石(BLACK DIMOND®)(加州，聖克拉拉市，應用材料公司)、XEROGEL®、AEROGEL®、非晶氟化碳、聚對二甲苯(Parylene)、BCB(苯並環丁烯樹脂)、FLARE®、SILK®(密西根州，米德蘭市，陶氏化學公司)、聚亞醯氨、其他多孔性高分子材料、其他適合的介電材料、及/或其組合。在某些實施例中，ILD 109包括高密度電漿(HDP)介電材料(例如HDP氧化物)及/或高深寬比(HARP)介電材料(例如HARP氧化物)。應理解，ILD 109可包括一或多個介電材料及/或一或多個介電層。ILD 109係藉由化學機械研磨(CMP)加以平坦化，直到曝露金屬閘極堆疊(105,107)之一上部部分，如圖1所示。該CMP過程包括高選擇性，以提供金屬閘極堆疊(105,107)、間隔物110、及ILD 109之一實質平坦表面。在某些實施例中，該CMP過程具有低的凹陷(dishing)及/或侵蝕(erosion)效應。
參照圖2，其顯示一金屬閘極FinFET結構200之一透視圖。兩個半導體鰭203位於一基板201上且被淺渠溝隔離物(STI)205分開。半導體鰭203可由矽、矽鍺、鍺或其他適合的半導體材料形成。一金屬閘極209係在半導體鰭203之一上表面203A及一側壁203B之上。電晶體之一通道(未圖示)係沿著該半導體鰭之該上表面203A及該側壁203B定義，且延伸於半導體鰭203之一源極(S)及汲極(D)之間。如圖2所示，ILD 207係位在半導體鰭203之源極(S)及汲極(D)處之上表面203A及該側壁203B之上。
參照圖3A及圖3B，其顯示一MG FinFET結構的兩個截面圖。圖3A中所示之截面圖係由圖2之第一方向切割而來。該第一方向與半導體鰭203之縱軸平行且標註為「1」。圖3A及圖1、圖2中具有相同數字標號之元件表示相同的材料結構，為求簡潔，於此不再重述。圖3A中，金屬閘極堆疊(105,107)係位在半導體鰭203上。沿著半導體鰭203之上表面203A定義一通道長度Lg，且該通道長度Lg係延伸於半導體鰭203之一源極(S)及汲極(D)之間。在某些實施例中，該MG FinFET結構中的通道長度Lg約為16nm或小於16nm。金屬閘極堆疊(105,107)之高度H1係定義為由該金屬閘極之平整之上表面量測至半導體鰭203之上表面203A之長度。在某些實施例中，金屬閘極堆疊(105,107)之高度H1為約20nm至約110nm。在某些實施例中，金屬閘極堆疊(105,107)之深寬比約在約為1至約為10之範圍內。金屬閘極堆疊(105,107)之深寬比係指金屬閘極堆疊(105,107)之高度與由金屬閘極堆疊(105,107)所定義之通道長度Lg的一比值。深寬比越大，施加於金屬閘極堆疊(105,107)之成長的沈積控制越好。
圖3B中所示之截面圖係由圖2之第二方向切割而來。該第二方向與半導體鰭203之縱軸垂直且標註為「2」。圖3B及圖1、圖2中具有相同數字標號之元件表示相同的材料結構，為求簡潔，於此不再重述。 圖3B中，功函數調整層105及高k介電層103係保形地(conformally)沈積於半導體鰭203之上表面203A及側壁203B上。在圖3B之下部中，半導體鰭203被STI 205分隔開，而在圖3B之上部中，半導體鰭203被ILD 207分隔開。從沿圖3B所示之第二方向所切割之截面圖無法看見FinFET結構的通道長度。鰭高度H2定義為由半導體鰭203之上表面203A量測至STI 205之上表面的長度。在某些實施例中，鰭高度H2係在約5nm至約50nm之範圍內。FinFET結構之一間距P係指由圖3B所示之截面圖觀看之兩個相鄰之半導體鰭203之間的距離。在某些實施例中，兩個相鄰金屬閘極FinFET結構之間的間距P為約5nm至約20nm。在某些實施例中，FinFET結構之鰭高度H2與間距P之比值約在約為0.2至約為10之範圍內。H2與間距P的比值越大，施加於FinFET結構之金屬閘極之成長的沈積控制越好。
參照圖4A，其顯示所論述之功函數調整層105一放大圖。在某些實施例中，功函數調整層係一三合層結構，該三合層結構包括一非晶或低結晶性的GBEL 105a、一摻雜層105b、及一可選用之封蓋層105c。前述三合層結構之功能及其材料已記載於本揭示關於圖1之描述中，為求簡潔，於此不再重述。圖4B為一示意圖，其圖示摻雜物D從摻雜層105b穿透該非晶或低結晶性的GBEL 105a。如圖4B所示，分隔兩個相鄰晶粒105'之晶界為摻雜物D之主要擴散通道。
參照圖5A，其顯示所論述之功函數調整層105一放大圖。在某些實施例中，功函數調整層係一三合層結構，該三合層結構包括一高結晶性的GBEL 105a、一摻雜層105b、及一可選用之封蓋層105c。前述三合層結構之功能及其材料已記載於本揭示關於圖1之描述中，為求簡潔，於此不再重述。圖5B為一示意圖，其圖示摻雜物D從摻雜層105b穿透該高結晶性的GBEL 105a。如圖5B所示，分隔兩個相鄰晶粒105'之晶界為摻雜物D之主要擴散通道。
可由圖4A至圖5B看出，GBEL 105a之結晶性越高，晶界之密度亦越高，因而可使來自上覆層之摻雜物穿透GBEL 105a而位於接近電晶體之通道區域處。
在某些實施例中，圖6A至圖10B為顯示一種用於一金屬閘極MOSFET結構之製造方法的之操作。顯示於圖6A至圖10B中之該等操作提供一種控制金屬閘極電晶體結構之臨限電壓之方法，該方法藉由在不同溫度下形成GBEL 105a而調整GBEL 105a對GBEL 105a之上的摻雜層105b中摻雜原子的穿透程度，藉以控制金屬閘極電晶體結構之臨限電壓。圖6A、7A、8A、9A、10A為一種用於一NMOS結構中之一金屬閘極之製造方法之操作。圖3A及圖6A、7A、8A、9A、10A中具有相同數字標號之元件表示相同的材料結構，為求簡潔，於此不再重述。圖6A中，ILD 109、氮化物層113、間隔物110、高k介電層103、蝕刻停止/阻障層104A、及閘極渠溝106係根據當前技藝形成於一半導體基板101上。在形成間隔物110、氮化物層113及ILD 109之後，實施化學機械研磨(CMP)操作。閘極渠溝106係藉由移除不必要的(dummy)閘極材料(未圖示)而形成，此操作係指移除如本揭示之圖12至圖17所論述之不必要的閘極材料。在某些實施例中，在移除不必要的閘極材料之後形成高k介電層103及蝕刻停止/阻障層104A。圖6B中，相同的操作亦施行於圖6A所示之結構。
在某些實施例中，蝕刻停止/阻障層104A係形成於高k介電層103之上。在某些實施例中，蝕刻停止/阻障層104A包括具有約5Å至約30Å之厚度之TiN或TaN。蝕刻停止/阻障層104A可由各種沈積技術形成，例如ALD、PVD、CVD、PECVD、或其他適合的技術。
參照圖7A及圖7B，一P型功函數層104B係形成於NMOS(圖7A)及PMOS(圖7B)兩者中之蝕刻停止/阻障層104A之上。在某些實施例中，P型功函數層104B可藉由ALD、PVD、CVD、或其他適合的製程形 成。或者，P型功函數層104B包括在PMOS裝置中有適當表現的其他適合的材料，例如TiN、TaN或Ru。在某些實施例中，P型功函數層104B包括一多層結構，例如TiN/WN。
參照圖8A及圖8B，施行一蝕刻操作以移除圖7A中所形成之NMOS結構處之P型功函數層104B。在PMOS結構(圖8B)之閘極渠溝106之上形成一旋塗式玻璃(SOG)120，其作為一蝕刻遮罩，以防止P型功函數層104B在PMOS結構上被移除。在某些實施例中，在NMOS及PMOS結構之兩者上旋塗SOG 120，進一步在披蓋之SOG 102之上圖案化一光阻層，在NMOS結構上曝露出一區域。實施乾式蝕刻操作以移除未被光阻層覆蓋的SOG 102之部分。接著，藉由乾式蝕刻、濕式蝕刻、乾式蝕刻及濕式蝕刻之組合、或其他適合的製程移除曝露之P型功函數層104B。在移除P型功函數層104B之後，剝除光阻及SOG 120。
參照圖9A及圖9B，在NMOS結構(圖9A)上之蝕刻停止/阻障層104A之上及PMOS結構(圖9B)上之P型功函數層104B之上形成功函數調整層105。在某些實施例中，功函數調整層105包括由數個ALD操作所沈積之一三合層結構。在某些實施例中，該三合層結構105之GBEL 105a係在約攝氏225度之基板溫度下藉由一ALD操作所形成之一TaN薄膜。在其他實施例中，該三合層結構105之GBEL 105a係在約攝氏275度之基板溫度下藉由一ALD操作所形成之一TaN薄膜。在其他實施例中，該三合層結構105之GBEL 105a係在約攝氏325度之基板溫度下藉由一ALD操作所形成之一TaN薄膜。如前述圖4A至圖5B之論述，用於GBEL 105a成長之ALD操作中的成長溫度之選擇係取決於所期望的摻雜物穿透程度。在某些實施例中，GBEL 105a之厚度與GBEL 105a之「關閉」狀態相關。舉例而言，在某些實施例中，在約攝氏325度之基板溫度下實施30個ALD循環，以獲得一關閉薄膜。在某些實施例中， GBEL 105a滿足一「關閉」狀態之厚度為10Å至約25Å。
在形成GBEL 105a之後，在不破真空之情況下，將金屬閘極MOSFET結構轉移至同一系統內之另一成長腔室。由於在晶圓由一成長腔室轉移至另一成長腔室期間並未發生表面氧化，故在GBEL 105a之上不會發現氧化層。換言之，摻雜層105b及GBEL 105a之間並未形成氧化物層。在某些實施例中，用以形成三合層結構之系統為應用材料公司之Endura® cluster，如圖11所示。在某些實施例中，應用材料公司之Endura® cluster裝配有氯相容之主結構(chlorine comparable main frame)，以防止由於ALD成長過程中氯之產生所造成之腔室腐蝕。用於三合層結構成長之轉移機制詳述於圖11中。
摻雜層105b形成於成長GBEL 105a之相同系統中，但形成於不同腔室。在某些實施例中，使用ALD操作以成長含有選自前驅物二甲基氫化鋁(DMAH)、丙胺醯雙羥甲基聚氰胺(DMEAA)或其兩者之含鋁的摻雜層105b。舉例而言，摻雜層105b之沈積溫度為約攝氏100度至約攝氏200度。
在形成摻雜層105b之後，在不破真空之情況下，將金屬閘極MOSFET結構轉移至同一系統內之另一成長腔室。封蓋層105c係三合層中之一可選用之層。在某些實施例中，封蓋層105c包括適合的金屬，例如TiN或TaN。封蓋層105c係在相同之系統中藉由原位ALD操作而形成，以防止含鋁之摻雜層105b之表面氧化。在某些實施例中，封蓋層105c之厚度取決於薄膜之「關閉」狀態。舉例而言，25至45個ALD循環足以獲得具有厚度為約5Å至約20Å之封蓋層105c。
參照圖10A及圖10B，將一金屬層107過量填入閘極渠溝106中。在某些實施例中，將包括W、WN、TaN、或Ru之單一金屬濺鍍於閘極渠溝106中，並接著進行CMP操作，以曝露三合層結構之封蓋層105c。在某些實施例中，金屬層107包括一多金屬層結構，例如 TaN、TiN、W、WN及WCN或其任何組合。
在其他實施例中，圖6A至圖10B為顯示一種用於由圖2所定義之第一方向觀看之一金屬閘極FinFET結構之製造方法的操作。該金屬閘極FinFET結構之製造操作相似於金屬閘極MOSFET結構的操作，為求簡潔，於此不再重述。在進行金屬閘極FinFET之成長中，以圖3A所示之半導體鰭203取代圖6A至圖10B所示之半導體基板101。
參照圖11，其顯示用以形成本揭示之某些實施例中之功函數調整層(亦即三合層結構)之一半導體晶圓製造系統1100。半導體晶圓製造系統1100的兩個主體(clusters)1100A及1100B中皆配置數個成長腔室。此處所述之三合層結構中之每一層可在與大氣環境無接觸的情況下於半導體晶圓製造系統1100內部形成。
兩個承載鎖定腔室1113A及1113B用以接收由一承載埠1102轉移而來的一晶圓。當晶圓於承載埠1102與承載鎖定腔室1113A及1113B之間轉移時，承載鎖定腔室1113A及1113B連通於等同承載埠1102之一壓力。當將晶圓由承載鎖定腔室1113A及1113B移動至系統1100中之腔室之一者中時，將承載鎖定腔室1113A及1113B抽氣至接近於主體1100A及1100B內部之真空位準之一特定的真空度。
主體1100A及1100B之每一者均具有至少一機械構件，例如一機器手臂1104或1108，其將駐留於經抽氣之承載鎖定腔室1113A及1113B中之晶圓轉移至成長腔室之一者。在某些實施例中，一腔室1101附接於主體1100B且承載用於TaN薄膜ALD成長之前驅物。舉例而言，該前驅物包括五(二甲胺基)鉭(PDMAT)及氨(NH3)氣。在某些實施例中，腔室1101中之成長溫度保持在約攝氏200度至約攝氏350度之範圍內。
在某些實施例中，兩個腔室1103及1105對稱地附接於主體1100B且承載用於TiAlx薄膜ALD成長之前驅物。舉例而言，該前驅物包括 二甲基氫化鋁(DMAH)或丙胺醯雙羥甲基聚氰胺(DMEAA)。在某些實施例中，腔室1103及1105中之成長溫度保持在約攝氏90度至約攝氏250度之範圍內。
在某些實施例中，兩個腔室1107及1109對稱地附接於主體1100A且承載用於TiN薄膜ALD成長之前驅物。舉例而言，該前驅物包括四氯化鈦(TiCl4)及氨(NH3)氣。在某些實施例中，腔室1107及1109中之成長溫度保持在約攝氏100度至約攝氏500度之範圍內。
在某些實施例中，兩個腔室1115及1117對稱地附接於主體1100A且承載用於其他適合的薄膜的成長之金屬靶材或前驅物。在某些實施例中，兩個腔室1115及1117承載鎢(W)或鈷(Co)靶材且導入氬氣，以成長填滿前述閘極渠溝106之金屬層107。冷卻腔室1110A及1110B可讓晶圓以適當的冷卻速率冷卻至薄膜成長間之一所期望溫度，而無須與周遭環境接觸。
每一晶圓皆根據一配方(recipe)被指派一連串之操作。在某些實施例中，首先透過機器手臂1108及1104將所述之三合層結構從承載腔室1113A及/或1113B轉移至主體1100B。將晶圓送至腔室1101中，以供GBEL 105a成長。如前於本揭示中所述，TaN GBEL 105a之ALD成長溫度可由約攝氏200度調整至約攝氏350度。在某些實施例中，在獲得一關閉的GBEL 105a之後，接著將晶圓由腔室1101轉移至腔室1103或腔室1105，以供摻雜層105b之成長。由於在GBEL 105a之成長與摻雜層105b之成長之間的轉移操作係在主體1100B內部進行，在GBEL 105a上並無大氣環境之接觸或氧之污染。新的GBEL 105a為前驅物DMAH或DMEAA提供充裕的自由電子供其表面吸附，以促進含鋁摻雜層105b之ALD成長反應。並且，GBEL 105a之上不存在氧化物層，可提供更開放的通道以供鋁由摻雜層105b擴散至GBEL 105a。
在形成摻雜層105b之後，將晶圓由腔室1103或1105轉移至主體 1100A中之腔室1107或1109。在某些實施例中，藉由ALD操作而在腔室1107或1109內部形成封蓋層105c(例如一TaN層)。並且，可將晶圓由腔室1107或1109轉移至腔室1115或1107，以在閘極渠溝106之內部充填金屬層107。在形成金屬層107之後，接著可將晶圓停駐至承載鎖定腔室1113A及1113B。將承載鎖定腔室1113A及1113B內部之真空位準提高至與承載埠1102相當(comparable)之一位準，而後將晶圓轉移至承載埠1102並取出以供後續之操作。
在形成閘極結構(例如閘極蝕刻或圖案化)之後，含有MOSFET或FinFET結構之晶圓經歷額外的CMOS處理，以形成習知的各種裝置特徵。在某些實施例中，該等各種特徵包括(但不限於)少量摻雜之源極/汲極區域(n型或p型LDD)、源極/汲極(S/D)區域、矽化物特徵、接觸蝕刻停止層(CESL)。應注意受應變之結構(例如矽鍺(SiGe)及碳化矽(SiC))特徵可能分別於P型及/或N型裝置中形成。
圖12至圖17顯示一種用於所述金屬閘極結構之「後閘極」製造方法之操作。圖12至圖17中所示之截面圖係沿著圖2所示之方向1之一剖面。圖12中，根據本揭示之某些實施例，半導體鰭1201形成於一半導體基板(未圖示)上。一犧牲介電層1203形成於半導體鰭1201上。在某些實施例中，犧牲介電層1203係可選用的。在某些實施例中，犧牲介電層1203包括藉由熱或化學氣相沈積形成之氧化物。在某些實施例中，犧牲介電層1203係形成於一單一晶圓腔室設備中。在某些實施例中，犧牲介電層1203係使用一批次模式形成於爐管中。
圖13中，在犧牲介電層1203之上形成一假閘極(dummy gate)1205。在某些實施例中，該假閘極係藉由物理氣相沈積、化學氣相沈積(CVD)或其他適合的沈積操作而形成。在某些實施例中，矽烷(SiH4)、二矽烷(Si2H6)或二氯矽烷(SiCl2H4)可用於CVD操作中，以形成假閘極1205。假閘極1205可包括約150Å至約2500Å之厚度。
參照圖13及圖14，在假閘極1205之上圖案化一硬光罩層1206，並將該圖案轉移至下方之假閘極1205及可選用之犧牲介電層1203。在某些實施例中，硬光罩層1206包括氮化矽、氮氧化矽、碳化矽及/或其他適合的介電材料，且可使用例如化學氣相沈積(CVD)或物理氣相沈積(PVD或濺鍍)之方法形成。硬光罩層1206包括約100Å至約400Å之厚度。在某些實施例中，在硬光罩層上形成一抗反射塗層(ARC)，以強化用於圖案化一光阻層之光微影(photolighography)製程。舉例而言，可在硬光罩層1206上形成一圖案化之光阻層(未圖示)。而後藉由乾式蝕刻、濕式蝕刻或其組合將硬光罩層1206之圖案轉移至假閘極1205。
圖15中，形成側壁間隔物1210、氮化物層1213及一層間介電質(ILD)1209。可理解ILD 1209可包括一或多個介電材料及/或一或多個介電層。用於ILD 1209之材料已論述於前述之關於圖6A之內容，為求簡潔，於此不再贅述。在某些實施例中，藉由化學機械研磨(CMP)製程將ILD 1209平坦化，直到曝露假閘極1205之頂部部分，如圖15所示。
圖16中，實施一閘極取代製程。藉由乾式蝕刻、濕式蝕刻、乾式蝕刻及濕式蝕刻之組合、或其他適合之製程移除假閘極1205及犧牲介電層1203。在某些實施例中，以單一步驟之蝕刻製程或多步驟之蝕刻製程移除假閘極1205及犧牲介電層1203。舉例而言，使用一第一濕式蝕刻製程以移除假閘極1205。該第一濕式蝕刻製程可包括曝露於含有氫氧化物之溶液(例如氫氧化氨)、去離子水、及/或其他適合的蝕刻劑溶液。使用一第二濕式蝕刻製程以移除犧牲介電層1203。該第二濕式蝕刻製程可包括曝露於緩衝HF溶液或緩衝氧化物蝕刻劑(BOE)。該第二濕式蝕刻製程可選擇性地移除犧牲介電層1203並停止於半導體鰭1201，藉以在金屬閘極結構中形成一渠溝1206。可理解可使用其他蝕 刻化學物以選擇性地移除犧牲介電層1203及假閘極1205。
圖17中，如前述，在閘極渠溝1206之內部形成高k介電層1206及功函數調整層1205。將金屬層1207填入閘極渠溝1206之剩餘的空間內並實施CMP操作以使金屬閘極結構之上表面平整，直到曝露金屬層1207。如圖17所示，功函數調整層1205中之封蓋層1205c是可選用的。
在某些實施例中，金屬閘極結構係以下列操作製造：在一閘極渠溝中形成一高介電常數(k)介電層；在該高k介電層之上形成一蝕刻停止層(etch stop)；在該蝕刻停止層之上形成具有一三合層結構的一功函數調整層，該三合層依序具有一晶界操控層、一摻雜層、及一封蓋層，該晶界操控層用以讓一摻雜物原子穿透其本身，該摻雜層用以將該摻雜物原子提供至該晶界操控層，且該封蓋層用以防止該摻雜層氧化；及填入一金屬以填平該閘極渠溝
在某些實施例中，在一金屬閘極製造操作中，形成依序具有一晶界操控層、一摻雜層、及一封蓋層的該三合層包含使用一原子層沈積(ALD)操作。
在某些實施例中，在一金屬閘極製造操作中，使用二甲基氫化鋁(DMAH)或丙胺醯雙羥甲基聚氰胺(DMEAA)作為以該ALD操作形成該摻雜層中之一前驅物。
在某些實施例中，在一金屬閘極製造操作中，形成該晶界操控層包含在自攝氏200度至約攝氏350度之一溫度範圍內實施一ALD操作。
在某些實施例中，在一金屬閘極製造操作中，形成該晶界操控層包含實施足夠之ALD循環以形成一關閉薄膜。
在某些實施例中，在真空下將該金屬閘極結構自形成該晶界操控層之一腔室轉移至形成該摻雜層之另一腔室。
在某些實施例中，該金屬閘極製造操作進一步包含在形成該功函數調整層之前形成一P型功函數層；及在形成該功函數調整層之前移除該P型功函數層。
在某些實施例中，該金屬閘極製造操作進一步包含定義一假閘極區域；及移除該假閘極區域之一部份以曝露該閘極渠溝。
在某些實施例中，一FinFET中之一金屬閘極結構係以下列操作製造：形成一鰭；在該鰭之上形成一假閘極及一層間介電質(ILD)；移除該假閘極區域之一部份以曝露一閘極渠溝；及藉由形成一晶界操控層及在該晶界操控層之上之一摻雜層而在該閘極渠溝中形成一功函數調整層。
在某些實施例中，在一FinFET中之一金屬閘極結構製造操作中，形成該晶界操控層包含在從約攝氏200度至約攝氏350度之一溫度範圍內實施一ALD操作
在某些實施例中，形成該晶界操控層及該摻雜層包含藉由在真空下將該FinFET中之該金屬閘極結構自實施該晶界操控層之形成之一腔室轉移至實施該摻雜層之形成之另一腔室以防止該晶界操控層之表面氧化。
在某些實施例中，該FinFET中之該金屬閘極結構之一製造操作進一步包含在該摻雜層之上形成一封蓋層。
在某些實施例中，具有一金屬閘極之一半導體結構包含一高k介電層；一功函數調整層；及一金屬層。該功函數調整層包含一晶界操控層，其用以允許一摻雜物原子穿過其本身；該晶界操控層之上之一摻雜層，其用以提供該摻雜物原子至該晶界操控層；及該摻雜層之上之一封蓋層，其用以防止該摻雜層氧化。該功函數調整層係被包夾於該高k介電層及該金屬層之間。
在某些實施例中，具有一金屬閘極之該半導體結構係一鰭式場 效電晶體(FinFET)。
在某些實施例中，該金屬閘極之一閘極長度小於16nm。
在某些實施例中，該FinFET之該金屬閘極之一高度與一閘極長度之一深寬比(aspect ratio)係在約1至約10之一範圍內。
在某些實施例中，一鰭高度與相鄰的鰭之間的一間距之一深寬比係在約0.2至約10之一範圍內。
在某些實施例中，該FinFET之一金屬閘極結構中之該晶界操控層係一非晶關閉薄膜。
在某些實施例中，該FinFET之一金屬閘極結構中之該晶界操控層係一結晶關閉薄膜。
在某些實施例中，該FinFET之一金屬閘極結構中之該晶界操控層之一厚度係在約10Å至約30Å之一範圍內。
再者，本案之範疇並非欲以描述於說明書中之製程、機器、製造、物質組成、手段、方法及步驟加以限制。如熟習該項技藝者可容易地由本案之揭示得知，可根據本揭示而使用與本案所述之對應實施例執行實質相同功能或達成實質相同結果之現存或即將發展之製程、機器、製造、物質組成、手段、方法或步驟。
據此，所附之申請專利範圍意欲包括其範疇，例如製程、機器、製造、物質組成、手段、方法或步驟。並且，每一請求項建構一不同之實施例，且各請求項之組合及實施例均在本發明之範疇之內。
100‧‧‧閘極
101‧‧‧半導體基板
103‧‧‧高k介電層
105‧‧‧功函數調整層
105a‧‧‧晶界操控層
105b‧‧‧摻雜層
105c‧‧‧封蓋層
107‧‧‧金屬層
108‧‧‧源極/汲極
109‧‧‧層間介電質
110‧‧‧間隔物

Claims (10)

  1. 一種製造一金屬閘極結構之方法，其包含：在一閘極渠溝中形成一高介電常數(k)介電層；在該高k介電層之上形成一蝕刻停止層(etch stop)；在該蝕刻停止層之上形成具有一三合層結構的一功函數調整層，該三合層依序具有一晶界操控層、一摻雜層、及一封蓋層，該晶界操控層用以讓一摻雜物原子穿透其本身，該摻雜層用以將該摻雜物原子提供至該晶界操控層，且該封蓋層用以防止該摻雜層氧化；及填入一金屬以填平該閘極渠溝。
  2. 如請求項1之製造一金屬閘極結構之方法，其中形成依序具有一晶界操控層、一摻雜層、及一封蓋層的該三合層包含使用一原子層沈積(ALD)操作。
  3. 如請求項1之製造一金屬閘極結構之方法，其中形成該晶界操控層包含在自攝氏200度至約攝氏350度之一溫度範圍內實施一ALD操作。
  4. 如請求項3之製造一金屬閘極結構之方法，其中形成該晶界操控層包含實施足夠之ALD循環以形成一關閉薄膜。
  5. 如請求項1之製造一金屬閘極結構之方法，其中在真空下將該金屬閘極結構自形成該晶界操控層之一腔室轉移至形成該摻雜層之另一腔室。
  6. 一種具有一金屬閘極之半導體結構，其包含：一高k介電層；一功函數調整層，其包含：一晶界操控層，其用以允許一摻雜物原子穿過其本身；該晶界操控層之上之一摻雜層，其用以提供該摻雜物原子至該 晶界操控層；及該摻雜層之上之一封蓋層，其用以防止該摻雜層氧化；及一金屬層，其中該功函數調整層係被包夾於該高k介電層及該金屬層之間。
  7. 如請求項6之半導體結構，其中具有一金屬閘極之該半導體結構係一鰭式場效電晶體(FinFET)。
  8. 如請求項7之半導體結構，其中該FinFET之該金屬閘極之一高度與一閘極長度之一深寬比(aspect ratio)係在約1至約10之一範圍內。
  9. 如請求項7之半導體結構，其中一鰭高度與相鄰的鰭之間的一間距之一深寬比係在約0.2至約10之一範圍內。
  10. 如請求項6之半導體結構，其中該晶界操控層之一厚度係在約10Å至約30Å之一範圍內。
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