CN110875179B - 金属层的形成和原位蚀刻工艺 - Google Patents

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Abstract

本发明实施例涉及一种半导体器件和一种制造半导体结构的方法。方法包括在衬底中形成开口和在开口中沉积共形金属层。沉积包括执行一个或多个沉积循环。沉积包括将第一前体流入沉积室中和净化沉积室以去除至少一部分第一前体。方法还包括将第二前体流入沉积室中以形成共形金属层的子层和净化沉积室以去除至少一部分第二前体。方法还包括执行金属卤化物蚀刻(MHE)工艺，工艺包括将第三前体流入沉积室中。本发明实施例涉及金属层的形成和原位蚀刻工艺。

Description

金属层的形成和原位蚀刻工艺
技术领域
本发明实施例涉及金属层的形成和原位蚀刻工艺。
背景技术
半导体集成电路(IC)行业经历了指数级增长。IC材料和设计中的技术进步已经产生了几代IC，其中每一代IC都具有比上一代IC更小和更复杂的电路。在IC的发展过程中，功能密度(例如，每一芯片面积上互连器件的数量)通常会增加，而几何尺寸(例如，可使用制造工艺产生的最小部件或线)却已减小。这种按比例缩小过程通常通过提高生产效率和降低相关成本来提供益处。
发明内容
根据本发明的一些实施例，提供了一种制造半导体结构的方法，所述方法包括：在衬底中形成开口；和在所述开口中沉积共形金属层，其中，所述沉积包括：执行一个或多个沉积循环，包括：将第一前体流入沉积室中；净化所述沉积室以去除至少一部分所述第一前体；将第二前体流入所述沉积室中以形成所述共形金属层的子层；和净化所述沉积室以去除至少一部分所述第二前体；以及执行金属卤化物蚀刻(MHE)工艺，包括将第三前体流入所述沉积室中。
根据本发明的另一些实施例，还提供了一种制造半导体晶体管结构的方法，其中，所述方法包括：在衬底上形成开口；在所述开口中沉积势垒层；使用原子层沉积(ALD)工艺在所述势垒层上沉积功函数层；通过金属卤化物蚀刻(MHE)工艺来原位蚀刻所述功函数层；以及沉积金属层以填充所述开口。
根据本发明的又一些实施例，还提供了一种半导体结构，包括：势垒层，位于衬底上；功函数层，位于所述势垒层，其中，所述功函数层包括金属元素，所述金属元素用在金属卤化物蚀刻(MHE)工艺中以蚀刻所述功函数层；以及金属层，位于所述功函数层上。
附图说明
当与附图一起阅读时，从下面的详细描述可以最好地理解本发明的实施例。应该强调的是，根据工业中的常规实践，各个部件没有被按比例绘制。实际上，为了清楚的说明和讨论，各个部件的尺寸可以被任意增加或减少。
图1-3B是根据一些实施例的半导体结构的视图。
图4是根据一些实施例的半导体晶圆制造系统的配置。
图5是根据一些实施例的使用多循环沉积和蚀刻工艺来形成层的示例性方法的流程图。
图6A-6F是根据一些实施例的半导体结构的截面图。
具体实施方式
以下发明公开为实现所设主题的不同功能提供了不同的实施例或者实例。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。此外，本发明可能会在各种实例中重复参考数字和/或字母。这种重复本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同方位。该装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
本发明使用的首字母缩略词“FET”指的是场效应晶体管。FET的示例是金属氧化物半导体场效应晶体管(MOSFET)。例如，MOSFET可以是(i)构建在衬底(诸如，半导体晶圆)的平坦表面中和上的平面结构或(ii)构建为具有垂直结构。
术语“FinFET”指的是形成在鳍上方的FET，该鳍相对于晶圆的平面表面垂直取向。
“S/D”指的是形成FET两个端子的源极和/或漏极结。
本发明使用的术语“垂直”意味着名义上垂直于衬底表面。
表述“外延层”是指单晶材料的层或结构。同样，表述“外延生长”是指单晶材料的层或结构。外延生长的材料可以是掺杂的或未掺杂的。
本发明使用的术语“标称”是指在产品或工艺的设计阶段期间设定的部件或工艺操作的特征或参数的期望值或目标值，以及一系列高于和/或低于期望值的值。数值范围通常是由于制造工艺的微小变化或公差。
本发明使用的术语“基本上”表示给定量的值在该值的±5％内变化。
本发明使用的术语“约”表示给定量的值，其可基于与主题半导体器件相关的特定技术节点而变化。基于特定技术节点，术语“约”可指示给定量的值，例如其在值的10-30％内变化(例如，值的±10％、±20％或±30％)。
替换金属栅极和高k栅极电介质用于缩放的平面器件和基于FinFET的器件中，以改进电路性能。例如，金属栅电极和高k栅极介电层(即，介电常数大于3.9的栅极介电层)可分别代替多晶硅栅电极和二氧化硅介电层，以实现减少的栅极泄漏和改进的驱动电流。实现金属栅极的一个工艺被称为“后栅极”或“替换栅极”工艺。这些工艺包括形成牺牲多晶硅栅极、执行与半导体器件相关的各种工艺、去除牺牲栅极以形成沟槽或开口以及在沟槽或开口中沉积金属栅极材料以形成金属栅极。
在替换栅极工艺中使用具有适当功函数值的金属电极层，以提供标称晶体管阈值电压。为此，已经研究了具有各种功函数值(例如，在导带边缘附近、在价带边缘附近或在中间间隙附近)的各种金属电极层，以用于各种器件类型(例如，2D和/或3D n型/p型FET)。用于金属栅极的功函数材料的选择影响了晶体管阈值电压VTH。功函数值与功函数层的材料成分相关联，因此选择功函数层的材料以调整其功函数，从而实现期望的标称阈值电压VTH。功函数金属可以是p型或n型。
随着技术的进步，集成电路的特点是与上一代器件相比尺寸要求降低。然而，实施这些部件和工艺存在挑战；例如，减小光刻工艺的临界尺寸可导致开口具有更高的纵横比(即，开口的深度与宽度比)。例如，在去除牺牲栅极结构之后并在沉积间隙填充层之前，可在金属栅极替换工艺期间形成这种高纵横比开口。在间隙填充层(诸如，功函数层和金属源极/漏极极接触)的沉积期间，高纵横比可能是过早密封和/或间隙填充材料中形成缺陷的原因之一。缺陷可包括空隙和差的阶梯覆盖，这可以是间隙的侧壁或底面上的沉积材料的不连续性。缺陷和差的阶梯覆盖可能反过来导致器件性能差。
原子层沉积(ALD)工艺是从各种CVD工艺发展而来的，以提供共形膜沉积。ALD工艺的特征在于顺序交替地暴露与衬底反应的化学前体。在ALD工艺中，将第一前体在真空下脉冲进入反应室预定的时间量，以使第一前体与衬底表面完全反应。之后，用惰性气体净化反应室以去除任何未反应的前体和反应副产物。随后，将第二前体脉冲到反应室中以与反应的第一前体反应并形成所需材料的一个或多个原子层(统称为“子层”)。之后循环该工艺，直到实现标称的膜厚度。尽管ALD工艺在各种结构和表面中提供相对共形的膜沉积，但是对于高纵横比结构(例如，大于6)的缺陷，诸如空隙，仍然可保留这些结构和表面。例如，在高纵横比的开口中，ALD工艺可在顶角而不是开口的底部更快地沉积材料，导致顶角处的悬垂并可在开口完全填充之前过早地关闭开口。
根据本发明公开的各种实施例提供了在高纵横比(例如，大于6的纵横比)开口中形成具有改进的阶梯覆盖(例如，基本均匀和连续的覆盖材料)的共形金属层的方法。在一些实施例中，使用本发明所述的方法形成的共形层可包括金属化合物层和金属层；为简单起见，这些层统称为“金属层”。该共形金属层可使用多循环沉积和原位蚀刻工艺来形成。该形成工艺可包括沉积工艺和原位蚀刻工艺的循环，诸如，金属卤化物蚀刻(MHE)工艺。MHE工艺是在真空室中使用氯基或氟基前体的干法蚀刻工艺。由于较高的反应物分子密度和在顶角处与反应物分子的大接触表面，MHE工艺可有效地去除开口顶角处的悬垂。MHE工艺可在沉积循环之间或终止时原位执行(例如，在与多循环沉积工艺相同的室中执行)，以蚀刻掉过量的沉积材料并形成共形金属层。在一些实施例中，沉积的金属层可基本上是共形的。在一些实施例中，沉积的材料层可在高纵横比开口的侧壁、底部和顶部表面上提供基本均匀和连续的材料覆盖，以实现改进的阶梯覆盖。在一些实施例中，多循环沉积工艺可包括原子层沉积(ALD)工艺。在一些实施例中，MHE工艺中使用的前体可包括氯基或氟基金属前体。共形金属层的标称厚度和质量可通过至少调整沉积条件、沉积循环次数、MHE工艺的前体选择、蚀刻循环次数、MHE工艺参数、其他合适参数和/或其组合来改变。
根据本发明公开的各个实施例，使用沉积和原位蚀刻工艺在半导体结构中形成共形间隙填充层提供了除其他之外的以下益处：(i)由于高纵横比结构中的阶梯覆盖率提高，因此具有高器件可靠性和阈值电压性能；(ii)由于应用MHE蚀刻工艺，所以减少或消除了对额外干法蚀刻或湿法蚀刻工艺的需要；以及(iii)通过采用原位蚀刻工艺减少了污染和成本。
应注意，本发明公开的实施例涉及可在多个技术节点和各种器件类型中使用的栅极堆叠件形成和相关的栅极堆叠结构。在一些实施例中，共形金属层及其形成方法可并入在7nm或更小的技术节点中。例如，本发明所述的实施例还可应用于3nm技术节点。在一些实施例中，栅极堆叠件可适用于平面块状金属氧化物半导体场效应晶体管(MOSFET)、多栅极晶体管(平面或垂直)(诸如，FinFET器件)、全环栅(GAA)器件、欧米茄栅极(Ω栅极)器件或Pi栅极(Π栅极)器件，以及应变半导体器件、绝缘体上硅(SOI)器件、部分耗尽的SOI器件、完全耗尽的SOI器件或其他器件。另外，本发明公开的实施例可用于成形p型和/或n型器件。其他半导体结构也可受益于本发明公开的实施例，诸如，接触件和互连。
还应注意，术语“原位”用于描述在器件或晶圆保留在处理系统(例如，包括装载锁定室、传送室、处理室或任何其他处理室)内时执行的工艺，且其中，例如，处理系统允许衬底保持在真空条件下。因此，术语“原位”通常也可用于指其中被处理的器件或衬底不暴露于外部环境(例如，处理系统外部)的工艺。
图1-4示出了基于多步沉积和MHE工艺方法的实施例的各种半导体器件中的金属层构造工艺。该构造工艺可在高纵横比开口中产生具有改进的阶梯覆盖(即，基本上均匀和连续的材料覆盖)的共形金属层。尽管本发明描述了平面器件和多鳍FinFET的构造工艺作为示例，但该构造工艺还可用于各种半导体结构，诸如，具有低或高纵横比的沟槽或间隙、单鳍FinFET和任何其他合适的半导体结构。本发明提供的构造工艺是示例性的，且可执行根据本公开的替换工艺，这些工艺未在这些图中示出。本发明公开的一些实施例提供了使用替换栅极工艺来制造n型和p型器件的方法。例如，介绍了n-MOS和p-MOS器件的构造工艺。
图1示出了根据一些实施例所述的包含金属间隙填充层的半导体器件100的截面图。在一些实施例中，半导体器件100是平面n-MOS器件。如上所述，替换栅极工艺包括在去除牺牲多晶硅之后在ILD层中形成开口。如图1所示，栅极沟槽111形成在ILD 109的相对表面和半导体衬底101的顶表面之间。在图1中，n型功函数层105、阻挡层106和金属层107在本发明中统称为“金属栅极堆叠件”并位于半导体衬底101的上方。在图1中，高k介电层103和势垒层104内衬在半导体衬底101和金属栅极堆叠件之间。在金属栅极堆叠件的侧壁上形成可选的间隔件110，以便于随后的源极/漏极对准操作。
如图1所示，金属栅极堆叠件、高k介电层103和可选的间隔件110在横向方向上设置在层间电介质(ILD)109内。在图1中，源极/漏极(S/D)108形成在半导体衬底101中，且源极和漏极之间的距离是栅极长度Lg。在一些实施例中，半导体器件100的栅极长度Lg可为约16nm。在一些实施例中，栅极长度Lg可小于16nm。在一些实施例中，栅极长度Lg可大于16nm。从势垒层104的底部到金属层107的顶表面测量的栅极高度H可在约10nm和约120nm之间。在一些实施例中，高k介电层103的相对侧壁表面之间的距离LA可在约10nm和约20nm之间。在一些实施例中，势垒层104的相对侧壁表面之间的距离LB可以是约17nm。在一些实施例中，n型功函数层105的相对侧壁表面之间的距离Lc可以是约2nm。在一些实施例中，p-MOS器件可具有内衬在势垒层104和n型功函数层105之间的p型功函数层。在这些情况下，p型功函数层的相对侧壁表面之间的距离可以是约8nm。
半导体衬底101可以是块状半导体衬底，在该块状半导体衬底上形成各种层和器件结构。在一些实施例中，半导体衬底101可包括硅或化合物半导体，诸如，砷化镓(GaAs)、磷化铟(InP)、硅锗(SiGe)、碳化硅(SiC)、其他合适的半导体材料和/或其组合。在一些实施例中，可在半导体衬底101上形成各种层，诸如，介电层、掺杂层、多晶硅层、导电层、其他合适的层和/或它们的组合。在一些实施例中，可在半导体衬底101上形成各种器件，诸如，晶体管、电阻器、电容器、其他合适的器件和/或其组合。
高k介电层103可以是介电常数大于3.9的任何合适材料。例如，高k介电层103可包括高k电介质，诸如，氧化铪(HfOx)。在一些实施例中，高k介电层103可包括其他高k电介质，诸如，氧化镧(LaO)、氧化铝(Al2O3)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、钛酸锶(STO)、钛酸钡(BTO)、硅酸铪(HfSiO)、氮化硅(Si3N4)、氮氧化物、任何其他合适的材料，和/或它们的组合。高k介电层103可通过任何合适的工艺来形成，诸如，ALD、化学气相沉积(CVD)、金属有机CVD(MOCVD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、等离子体增强ALD(PEALD)、热氧化、任何其他合适的沉积技术，和/或其组合。在一些实施例中，高k介电层103可具有介于约
Figure BDA0002184250370000071
Figure BDA0002184250370000072
和约
Figure BDA0002184250370000073
之间的厚度。
根据一些实施例所述，势垒层104可在高k介电层103上形成。势垒层104可用作势垒，以通过防止金属扩散来保护高k介电层103。在一些实施例中，势垒层104可包括氮化钛(TiN)、氮化钽(TaN)、任何其他合适的势垒层材料，和/或它们的组合。势垒层104可在高k介电层103之后形成并使用各种沉积技术形成，诸如，ALD、PVD、CVD、PECVD、其他合适的沉积工艺，和/或其组合。在一些实施例中，势垒层104可具有介于约
Figure BDA0002184250370000081
和约
Figure BDA0002184250370000082
之间的基本均匀的厚度。
在一些实施例中，MHE工艺可与ALD沉积工艺一起使用，以形成具有改进的阶梯覆盖的共形势垒层104。在一些实施例中，MHE工艺可与其他合适的沉积工艺一起使用，以提供改进的阶梯覆盖。在一些实施例中，用于产生含TiN的势垒层的ALD工艺可包括将氨(NH3)的第一前体脉冲进入真空下的反应室预定的时间量，以使NH3与衬底表面能够完全进行反应。之后，在反应室中使用惰性气体(诸如，氮气或氩气)来执行第一净化工艺，以去除任何未反应的NH3和反应副产物。随后，将四氯化钛(TiCl4)的第二前体脉冲到反应室中，以使表面与第一前体反应并形成一个或多个TiN原子层。在一些实施例中，五-二甲氨基钽(PDMAT)可用作第二前体。在反应室中进行第二净化工艺以去除任何未反应的TiCl4和任何反应副产物。为简单起见，可将单个沉积循环定义为包括上述两个脉冲和两个净化工艺。随后重复该沉积循环，直到实现标称的TiN的膜厚度。在一些实施例中，可在一个或多个沉积循环之后执行MHE工艺，从而可在之后的沉积循环开始之前减少悬垂。例如，根据一些实施例所述，可在两次脉冲和两次净化工艺之后执行MHE工艺。也可在一定数量的沉积循环之后，间隔地执行MHE工艺。在一些实施例中，MHE工艺可在达到最终标称膜厚度之后并在不同材料的沉积工艺之前执行。由于与开口的底表面相比，在开口顶部具有更大的反应物分子密度，所以MHE工艺可有效地去除在沉积循环期间形成的悬垂。
在一些实施例中，用于MHE工艺的氯基或氟基金属前体可包括氟化钨(WFX)、氯化钨(WClx)、氯化钛(TiClx)、氟化钛(TiFx)、氯化钽(TaClx)，其中x可在约1和约6之间。可使用任何其他合适的前体。沉积循环和MHE工艺可原位执行，例如，在诸如ALD群集工具的处理系统内执行。MHE工艺可在约200℃至约1000℃的温度下进行。MHE工艺的前体可以约100-12000标准立方厘米/分钟(sccm)的流速脉冲进入反应室中。MHE工艺的处理压力可在约1托和约20之间。MHE工艺可在约10秒和约300秒之间的时间段内执行。在一些实施例中，在MHE工艺期间不激活等离子体。在一些实施例中，沉积循环之间的MHE工艺可执行基本相同的时间量。在一些实施例中，沉积循环之间的MHE处理时间可不同。可选择处理条件(例如，包括对氯基或氟基金属前体、沉积和MHE加工温度以及氯基或氟基金属前体的流速的选择)，以便诱导前体和MHE工艺之间的热化学反应，从而由于蚀刻工艺可去除开口顶角处过多的材料并实现改进的阶梯覆盖。在一些实施例中，MHE工艺中使用的前体的金属残余物可保留在沉积的膜内。在一些实施例中，在每次MHE工艺之后，氯基或氟基金属前体的金属元素可保留在形成的材料中。例如，W、Ta或Ti残留物可保留在形成的势垒层104中。在每次MHE工艺之后，金属残留物可保留在蚀刻的膜的表面上。在沉积循环之间和达到最终膜厚度之前来原位进行MHE工艺的过程中，根据MHE工艺的频率和蚀刻持续时间，残余的金属元素可嵌入最终膜的整个厚度中。例如，残余的金属元素可嵌入为沉积的膜厚度的10％和90％之间的深度。在一些实施例中，在每次沉积循环之后，原位进行MHE工艺，直到达到标称的最终厚度，并在沉积的膜的整个厚度上形成残留的金属元素。在一些实施例中，MHE工艺在总沉积循环的一部分期间原位执行。例如，可在总沉积循环的前10％的沉积循环期间执行MHE工艺。在这些情况下，残余金属元素可嵌入最终沉积的膜的0％至10％的厚度之间。应注意，在施加MHE工艺的沉积循环期间，可在界面处形成残余金属元素，因此可在沉积的膜的任何合适厚度下形成残留金属元素。在一些实施例中，MHE工艺在已实现最终膜厚度之后原位执行。在这些情况下，残余金属元素可从最终膜的暴露表面以一穿透深度穿透至膜内。例如，根据一些实施例所述，残余金属元素可从最终膜的表面渗透至高达约10％的厚度。在一些实施例中，金属残留物可由氯基和氟基金属前体中使用的金属元素形成。
根据一些实施例所述，N型功函数层105沉积在势垒层104上。N型功函数层105提供适当的功函数值，以实现半导体器件100的标称晶体管阈值电压。在一些实施例中，半导体器件100可包括一个或多个功函数层，以实现标称阈值电压。具有改进的阶梯覆盖的共形功函数层可提供高器件可靠性和阈值电压性能。在一些实施例中，n型功函数层105可包括铝掺杂的碳化钛(TiAlC)、铝掺杂的碳化钽(TaAlC)、碳硅化钽(TiSiC)、任何其他合适的n型功函数层材料和/或其组合。N型功函数层105可在势垒层104之后形成并使用各种沉积技术形成，诸如，ALD、PVD、CVD、PECVD、其他合适的沉积工艺，和/或其组合。在一些实施例中，n型功函数层105可具有介于约
Figure BDA0002184250370000101
和约
Figure BDA0002184250370000102
之间的基本均匀的厚度。
在一些实施例中，MHE工艺可与ALD沉积工艺一起使用，以形成具有改进的阶梯覆盖的共形n型功函数层105。在一些实施例中，MHE工艺可与其他合适的沉积工艺(诸如，CVD或PVD)一起使用，以提供改进的阶梯覆盖。在一些实施例中，用于产生含TiAlC的n型功函数层的ALD工艺可包括将TiCl4的第一前体流入真空下的反应室预定的时间量，以使第一前体与衬底表面能够完全进行反应。之后，在反应室中使用惰性气体(诸如，氮气或氩气)来执行第一净化工艺，以去除任何未反应的TiCl4和反应副产物。随后，将第二前体(诸如，三乙基铝(TEA))流入反应室中，以使表面与第一前体反应并形成一个或多个TiAlC原子层。在反应室中进行第二净化工艺以去除任何未反应的TEA和任何反应副产物。随后重复该沉积循环，直到实现标称的TiAlC的膜厚度。
在一些实施例中，可在一个或多个沉积循环之后执行MHE工艺，从而可在开始之后的沉积循环之前减少悬垂。例如，根据一些实施例所述，MHE工艺可在每次沉积循环后执行。也可在一定数量的沉积循环之后，间隔地执行MHE工艺。在一些实施例中，MHE工艺可在达到最终标称膜厚度之后并在不同材料的沉积工艺之前执行。由于与开口的底表面相比，在开口(例如，沟槽或通孔)顶部具有更大的离子密度，所以MHE工艺可有效地去除在沉积循环期间形成的悬垂。
在一些实施例中，用于MHE工艺的氯基或氟基金属前体可包括氯化钨(WClx)、氯化锡(SnClx)、氯化铌(NbClx)、氯化钼(MoClx)、氟化钛(TiFx)，其中x可在约1和约6之间。在一些实施例中，可使用任何其他合适的前体。沉积循环和MHE工艺可原位执行。在一些实施例中，氯基或氟基金属前体的金属元素可保留在形成的材料中。例如，W、Sn、Nb、Mo或Ti原子可保留在形成的n型功函数层105中。在一些实施例中，MHE工艺的处理条件可类似于在形成势垒层104期间MHE工艺中使用的处理条件。例如，前述MHE工艺之间的处理条件(诸如，温度、前体流速、腔室压力、处理时间、等离子体条件、循环次数、循环次序和其他处理条件)可以类似。在一些实施例中，处理条件可不同。
如上所述，图1示出了作为平面n-MOS器件的半导体器件100。在一些实施例中，半导体器件100还可以是平面p-MOS器件。p-MOS器件可包括在沉积n型功函数层105之前形成的p型功函数层，并为了简单起见未在图1中示出。在一些实施例，可在沉积n型功函数层105之后并在形成阻挡层106之前形成p型功函数层。结合原位MHE工艺的p型功函数材料沉积工艺还可提供共形p型功函数材料沉积和改进的阶梯覆盖。
组合的n型和p型功函数层可提供适当的功函数值，以实现p-MOS器件的标称晶体管阈值电压。在一些实施例中，p-MOS器件可包括两个以上的功函数层以实现标称阈值电压。在一些实施例中，p型功函数层可包括TiN、高k覆盖TiN、任何其他合适的功函数层材料，和/或它们的组合。p型功函数层可在n型功函数层之后形成并使用各种沉积技术形成，诸如，ALD、PVD、CVD、PECVD、其他合适的沉积工艺，和/或其组合。在一些实施例中，氯基或氟基金属前体的金属元素可保留在形成的材料中。在一些实施例中，p型功函数层可具有介于约
Figure BDA0002184250370000111
和约
Figure BDA0002184250370000112
之间的基本均匀的厚度。用于形成p型功函数层的MHE工艺可包括使用WC1X、TaClx、SnClx、NbClx的前体，其中x可在约1和约6之间。在一些实施例中，可使用任何其他合适的前体。在一些实施例中，p型功函数层形成工艺中的MHE工艺的处理条件可与n型功函数层105的形成工艺中的处理条件类似。在一些实施例中，处理条件可不同。
根据一些实施例所述，阻挡层106可形成在n型功函数层105上。根据一些实施例所述，阻挡层106可形成在p型功函数层上。阻挡层106可以以原位方式在功函数层上形成，防止下面的功函数层被污染或氧化。阻挡层106可包括TiN、TaN、TSN、任何其他合适的材料，和/或其组合。在一些实施例中，阻挡层106可具有范围从约
Figure BDA0002184250370000113
到约
Figure BDA0002184250370000114
的厚度。阻挡层106可通过各种沉积技术形成，诸如，ALD、PVD、CVD、PECVD或任何其他合适的技术。在一些实施例中，阻挡层106可以是可被去除的可选层。
类似于势垒层和功函数层的沉积工艺，阻挡层沉积工艺与原位MHE工艺相结合还可提供共形阻挡材料沉积和改进的阶梯覆盖。在一些实施例中，用于形成阻挡层106的MHE工艺可包括前体，诸如，WC1X、SnClx、NbClx、MoClx、TiFx，其中x可在约1和约6之间。可使用任何其他合适的前体。在一些实施例中，氯基或氟基金属前体的金属元素可保留在形成的材料中。例如，W、Sn、Nb、Mo或Ti原子可保留在形成的阻挡层106中。在一些实施例中，阻挡层形成工艺中的MHE工艺的处理条件可与n型功函数层105的形成工艺中的处理条件类似。处理条件可不同。
在本发明公开的一些实施例中，形成金属层107以填充金属栅极堆叠件中的栅极沟槽的剩余部分。金属层107可包括适于形成金属栅极或其一部分的任何金属材料。例如，金属层107可包括钨。在一些实施例中，金属层107可使用氮化钨(WN)、TaN、钌、银、铝、任何其他合适的材料和/或其组合来形成。在一些实施例中，金属层107可使用镶嵌工艺然后进行平坦化工艺(例如，化学机械抛光工艺)来形成，以去除在ILD 109的顶表面上形成的任何过量材料。
在一些实施例中，ILD 109可包括介电材料。在一些实施例中，介电材料可包括氧化硅、氮化硅、氮氧化硅、旋涂玻璃(SOG)、氟化石英玻璃(FSG)、碳掺杂的氧化硅(例如，SiCOH)、无定形氟化碳、聚对二甲苯、双苯并环丁烯、聚酰亚胺、其他适当的多孔聚合物材料、其他合适的介电材料，和/或其组合。在一些实施例中，ILD 109可包括高密度等离子体(HDP)介电材料(例如，HDP氧化物)和/或高纵横比工艺(HARP)介电材料(例如，HARP氧化物)。ILD 109还可包括一个或多个介电材料和/或一个或多个介电层。可通过化学机械抛光工艺平坦化ILD 109，直到金属栅极堆叠件的顶部露出，如图1所示。CMP工艺包括高选择性以为金属栅极堆叠件、间隔件110和ILD 109提供基本平坦的表面。在一些实施例中，CMP工艺具有低凹陷和/或金属侵蚀效果。
在一些实施例中，除了上述的层外，半导体器件100还可包括衬垫层、界面层、晶种层、粘合层、势垒层或它们的等同物。
图2-3B示出了金属栅极FinFET结构200的各种视图。如图3A和3B所示，金属栅极FinFET结构200可包括势垒层、功函数层和使用多循环沉积和MHE蚀刻工艺(如上所述)在高纵横比开口中形成的阻挡层，以产生具有改进的阶梯覆盖的共形膜沉积。例如，本发明公开示出的金属栅极FinFET结构200可以是具有一个或多个n型功函数层的n型FinFET。应注意，金属栅极FinFET结构200还可包括p型FinFET，该p型FinFET具有使用多循环沉积和MHE工艺形成的一个或多个n型和p型功函数层，以提供共形膜厚度和改进的阶梯覆盖。
参考图2，其示出了金属栅极FinFET结构200的透视图。两个半导体鳍213位于衬底201上并通过浅沟槽隔离件215分开。半导体鳍213可由硅、硅锗、锗或其他合适的半导体材料形成。金属栅极205G形成在半导体鳍213的顶表面213A和侧壁213B上。FinFET结构200的沟道(未示出)沿着半导体鳍213的顶表面213A和侧壁213B限定并在半导体鳍213中的源极/漏极(S和D)之间延伸。如图2所示，ILD209形成在半导体鳍213的S/D部分处的顶表面213A和侧壁213B之上。浅沟槽隔离件215形成在衬底201上和相邻的半导体鳍213之间。金属栅极可使用替换栅极工艺来形成，其中从ILD 209去除牺牲多晶硅栅极结构，留下可沉积金属栅极结构的开口。在一些实施例中，开口可以是高纵横比开口，其纵横比在约6和约60之间。
半导体衬底201可以是块状半导体衬底，在该块状半导体衬底上形成各种层和器件结构。在一些实施例中，半导体衬底201可类似于上面在图1中描述的半导体衬底101，并为简单起见在此不再重复。在一些实施例中，半导体衬底201可与半导体衬底101不同。在一些实施例中，各种层或器件可形成在半导体衬底201上。例如，介电层、掺杂层、多晶硅层、导电层、其他合适的层和/或其组合。多个器件可通过互连层互连到其他集成电路。
参考图3A和图3B，其示出了金属栅极FinFET结构200的两个截面图。图3A中所示的横截面是从图2的金属栅极FinFET结构200的第一方向观察。第一方向切割穿过半导体鳍213并平行于半导体鳍213的纵向轴线并表示为“A-A”。图3B中所示的横截面是从图2的金属栅极FinFET结构200的第二方向观察。第二方向是穿过浅沟槽隔离件215且还平行于半导体鳍213的纵轴并表示为“B-B”。栅极沟槽211形成在ILD 209的相对表面和半导体鳍213的顶表面213A之间，如图3A所示，或形成在ILD 209的相对表面和浅沟槽隔离件215的顶表面之间，如图3B所示。在金属栅极堆叠件的侧壁上形成可选的间隔件310，以便于随后的源极/漏极对准操作。间隔件310可类似于上面在图1中描述的间隔件110，并为了简单起见，这里不再详细描述。
在图3A中，金属栅极堆叠件205G设置于半导体鳍213上和栅极沟槽211中。金属栅极堆叠件205G可包括势垒层204、n型功函数层205、阻挡层206和金属层207。沟道长度Lg沿半导体鳍213的顶表面213A进行测量，并在半导体鳍213中的源极(S)和漏极(D)之间延伸。在一些实施例中，金属栅极FinFET结构200中的沟道长度Lg小于约16nm。在一些实施例中，沟道长度Lg可大于约16nm。金属栅极堆叠件205G的高度Hl是从金属层207的水平顶表面到势垒层204的底表面测量的长度。在一些实施例中，金属栅极堆叠件205G的高度H1可为约20nm至约120nm。高k介电层203的相对表面之间的距离L1可在约10nm和约20nm之间。在一些实施例中，金属栅极堆叠件205G的纵横比可在约6至约12的范围内。金属栅极堆叠件205G的纵横比是指高度H1与距离L1的比率。栅极沟槽的纵横比越大，沉积具有改进的阶梯覆盖的基本均匀膜的难度越大。在一些实施例中，势垒层204的相对表面之间的距离可为约17nm。在一些实施例中，n型功函数层205的相对表面之间的距离可为约2nm。在一些实施例中，p型FinFET结构可具有内衬在势垒层204和n型功函数层205之间的p型功函数层。在这些情况下，p型功函数层的相对表面之间的距离可以是约8nm。
高k介电层203可以是介电常数大于3.9的任何合适材料。高k介电层203可类似于上面在图1中描述的高k介电层103，并为了简单起见，这里不再详细描述。在一些实施例中，高k介电层203可包括高k电介质，诸如，氧化铪(HfOx)。高k介电层203可使用用于形成高k介电层103的类似工艺来形成。在一些实施例中，高k介电层203可使用不同的沉积工艺来形成。在一些实施例中，高k介电层203可具有介于约
Figure BDA0002184250370000151
和约
Figure BDA0002184250370000152
之间的厚度。
根据一些实施例所述，势垒层204可在高k介电层203上方形成。势垒层204可类似于上面在图1中描述的势垒层104，并为了简单起见，这里不再详细描述。在一些实施例中，势垒层204可包括TiN、TaN、任何其他合适的势垒层材料，和/或它们的组合。势垒层204可在形成高k介电层203之后形成并使用各种沉积技术形成，诸如，ALD、PVD、CVD、PECVD、其他合适的沉积工艺，和/或其组合。在一些实施例中，势垒层204可具有介于约
Figure BDA0002184250370000153
和约
Figure BDA0002184250370000154
之间的基本均匀的厚度。类似于形成势垒层104，MHE工艺可与ALD沉积工艺一起使用，以形成具有改进的阶梯覆盖的共形势垒层204。在一些实施例中，用于形成势垒层204的MHE工艺可类似于用于形成势垒层104的MHE工艺，并为简单起见，这里不再详细描述。在一些实施例中，沉积工艺或MHE工艺可不同。
根据一些实施例所述，N型功函数层205沉积在势垒层104上。N型功函数层205可类似于上面在图1中描述的n型功函数层105，并为了简单起见，这里不再详细描述。在一些实施例中，n型功函数层205可包括TiAlC、TaAlC、TiSiC、任何其他合适的势垒层材料，和/或它们的组合。N型功函数层205可使用各种沉积技术形成，诸如，ALD、PVD、CVD、PECVD、其他合适的沉积工艺，和/或其组合。N型功函数层205可具有介于约
Figure BDA0002184250370000155
和约
Figure BDA0002184250370000156
之间的基本均匀的厚度。在一些实施例中，MHE工艺可与ALD沉积工艺一起使用，以形成具有改进的阶梯覆盖的共形n型功函数层205。在一些实施例中，用于形成n型功函数层205的沉积工艺和MHE工艺可类似于用于形成n型功函数层105的相应工艺，为简单起见，这里不再详细描述。
虽然图3A示出了金属栅极FinFET结构200作为n型器件，但金属栅极FinFET结构200还可包括p型器件。p型器件可包括在沉积n型功函数层205之前形成的p型功函数层，并为了简单起见未在图3A中示出。结合原位MHE工艺的p型功函数材料沉积工艺还可提供共形p型功函数材料沉积和改进的阶梯覆盖。这种p型功函数层的形成可类似于上面参照图1描述的p型功函数层，并为简单起见，这里不再详细描述。
根据一些实施例所述，阻挡层206可形成在n型功函数层205上。根据一些实施例所述，阻挡层206还可形成在p型FinFET中的p型功函数层上。阻挡层206可使用与上面在图1中描述的阻挡层106类似的沉积和MHE工艺来形成，并为简单起见，这里不再详细描述。在一些实施例中，处理条件可不同。在一些实施例中，阻挡层206是可选层。
可形成金属层207以填充金属栅极堆叠件205G中的栅极沟槽的剩余部分。金属层207可类似于上面在图1中描述的金属层107，并为了简单起见，这里不再详细描述。在一些实施例中，金属层207可包括钨。在一些实施例中，金属层207可使用WN、TaN、钌、银、铝、任何其他合适的材料和/或其组合来形成。在一些实施例中，金属层207可使用镶嵌工艺然后进行平坦化工艺来形成，以去除在ILD 209的顶表面上形成的任何过量材料。
在一些实施例中，ILD 209可包括介电材料。在一些实施例中，ILD 209可类似于上面在图1中描述的ILD 109，并为了简单起见，这里不再详细描述。可通过化学机械抛光工艺平坦化ILD 209，直到金属栅极堆叠件205G的顶部露出，如图3A所示。
图3B中所示的截面是从图2的第二方向截取的。第二方向切割穿过浅沟槽隔离件215并平行于半导体鳍213的纵向轴线并表示为“B-B”。在图2、3A和3B中具有相同参考标号的元件涉及相同的材料结构，为简单起见，这里不再重复。浅沟槽隔离件215可用于在相邻器件之间提供电绝缘，并可使用低k介电材料(例如，具有低于3.9的介电常数的介电材料)形成。图3B中的栅极高度H2是从金属层207的顶表面到势垒层204的底表面测量。栅极高度H2可大于图3A的栅极高度Hl，因为栅极高度H2包括栅极高度HI的高度以及在半导体鳍213的顶表面213A和金属层207的顶表面之间的ILD209的厚度。因此，如图3B所示，在栅极替换工艺期间在ILD 209中形成的栅极沟槽可具有比图3A中的栅极沟槽更高的纵横比。例如，纵横比可在约6和约60之间。在一些实施例中，金属栅极堆叠件的高度H2可为约120nm至约600nm。高k介电层203的相对表面之间的距离L1可在约10nm和约20nm之间。如上所述，多循环沉积工艺和MHE工艺可在高纵横比开口中产生具有改进的阶梯覆盖的共形膜，诸如，在图3B所示的栅极替换结构期间形成的开口。
参考图4，其示出了用于在金属栅极半导体器件中形成功函数层的半导体晶圆制造系统400的配置。半导体晶圆制造系统400具有布置在两个集群400A和400B中的每个中的若干生长室。半导体晶圆制造系统400还可包括用于沉积介电层、势垒层、阻挡层、粘附层、抗反射层和任何其他合适层的其他生长室。上面在图1-3B中描述的金属栅极结构中的每个层可在半导体晶圆制造系统400中形成，而不会在沉积工艺之间使晶圆暴露于环境接触。
两个装载锁定室413A和413B被构造成接收从装载端口402传送的晶圆。装载锁定室413A和413B被排放到等于装载端口402的压力，同时晶圆在装载端口402和装载锁定室413A或413B之间进行传送。当将晶圆从装载锁定室413A或413B移动到半导体晶圆制造系统400中的一个室中时，装载锁定室413A和413B被抽空降压到一定程度的真空，该真空度更接近于集群400A和400B内的真空水平。集群400A和400B各自具有至少一个机械装置(诸如，机器臂404或408)，该机器臂将停放在抽空降压的装载锁定室413A或413B中的晶圆传送到一个生长室。半导体晶圆制造系统400还可包括脱气室415和417，该脱气室用于激活和去除气体和/或液体物质，诸如，来自衬底的水分和氧气，以防止膜特性的变化和导致的沉积失败。
在一些实施例中，介电沉积室401连接至集群400A并装载有用于高k电介质生长的前体。例如，为了沉积如图1和2所示的高k介电层103和203，将诸如四氯化铪(HfCl4)、水(H2O)和任何其它合适的前体的前体提供给沉积室401。
在一些实施例中，势垒层沉积室403附接至集群400A并连接至前体供应器以用于阻挡层生长。例如，沉积室403可装载有前体，用于进行多循环沉积和用于进行形成具有改进的阶梯覆盖的共形势垒层的MHE工艺。前体可以是气体形式。在MHE工艺期间，可在有或没有活化等离子体的情况下操作沉积室403。在一些实施例中，沉积室403可以是也可执行原位MHE工艺的ALD沉积室。在一些实施例中，沉积室403可保持在室温至约200℃之间的温度。在一些实施例中，沉积室403可保持在约200℃至约1000℃之间的温度。在一些实施例中，在MHE工艺期间，沉积室403可保持在约1托至约20托的室压下。在一些实施例中，阻挡层沉积室403可连接至前体供应器，前体诸如WC1X、WFX、TaClx、TiClx、NH3、PDMAT和/或任何其它合适的前体，其中x可在约1和约6之间。
在一些实施例中，n型功函数层沉积室405连接至集群400B并连接至用于n型功函数层沉积的前体供应器。例如，沉积室405可装载有前体，用于进行多循环沉积和用于进行形成n型功函数层的MHE工艺。在一些实施例中，前体可以是气体形式。在一些实施例中，沉积室405可以是也可执行原位MHE工艺的ALD沉积室。在一些实施例中，沉积室405可保持在室温至约200℃之间的温度。在一些实施例中，沉积室405可保持在约200℃至约1000℃之间的温度。在一些实施例中，在MHE工艺期间，沉积室405可保持在约1托至约20托的室压下。在一些实施例中，n型功函数层沉积室405可连接至前体供应器，诸如，WC1X、SnClx、NbClx、MoClx、TEA和/或任何其它合适的前体，其中x可在约1和约6之间。
在一些实施例中，p型功函数层沉积室407连接至集群400B并连接至用于p型功函数层沉积的前体供应器。例如，沉积室407可装载有前体，用于进行多循环沉积和用于进行形成p型功函数层的MHE工艺。在一些实施例中，沉积室407可以是也可执行原位MHE工艺的ALD沉积室。在一些实施例中，沉积室407可保持在室温至约200℃之间的温度。在一些实施例中，沉积室407可保持在约200℃至约1000℃之间的温度。在一些实施例中，在MHE工艺期间，沉积室407可保持在约1托至约20托的室压下。在一些实施例中，n型功函数层沉积室407可连接至前体供应器，诸如，WC1X、SnClx、NbClx、MoClx、TEA和/或任何其它合适的前体，其中x可在约1和约6之间。
在一些实施例中，阻挡层沉积室409连接至集群400B并连接至前体供应器以用于阻挡层沉积。例如，沉积室409可装载有前体，用于进行多循环沉积和用于进行形成p型功函数层的MHE工艺。在一些实施例中，沉积室409可以是也可执行原位MHE工艺的ALD沉积室。在一些实施例中，沉积室409可保持在室温至约200℃之间的温度。在一些实施例中，沉积室409可保持在约200℃至约1000℃之间的温度。在一些实施例中，在MHE工艺期间，沉积室409可保持在约1托至约20托的室压下。在一些实施例中，n型功函数层沉积室409可连接至前体供应器，诸如，WC1X、SnClx、NbClx、MoClx、TiClx和/或任何其它合适的前体，其中x可在约1和约6之间。
在一些实施例中，冷却室410A和410B使晶圆能够在各种薄膜生长之间以适当的冷却速率冷却到所需温度，而没有环境接触。在一些实施例中，其他腔室可包括在半导体晶圆制造系统400中，用于沉积用以形成上述图1-3B中的半导体结构的任何合适材料。例如，金属层沉积室可包括在半导体晶圆制造系统400中，用于沉积填充栅极沟槽的金属层107和207。金属层沉积室可连接至前体供应器(诸如，钨或钴靶)并可与氩气一起引入。
在半导体晶圆制造系统400的沉积室中沉积共形层期间，沉积室在多循环沉积工艺和MHE工艺之间保持在真空下，使得不引入环境接触或污染。用户可将单个配方输入计算机处理器以控制沉积室来执行多循环沉积和MHE工艺。例如，配方可包括多循环沉积工艺中第一和第二前体的沉积参数，诸如，脉冲时间、净化时间、气体流速、室温、室压、等离子体功率、衬底偏压和/或任何合适的沉积参数。配方还可包括MHE工艺的处理参数，诸如，前体类型、前体流速、室压、室温、处理时间和/或任何合适的处理参数。因此，共形层的整个沉积工艺可通过同一腔室中的单个配方来控制。
根据操作配方为每个晶圆分配一系列操作，以在半导体晶圆制造系统400中实现自动晶圆处理。在一些实施例中，首先，使用机器臂404将衬底从装载锁定室413A和/或413B转移到集群400A。可将晶圆送入腔室415或417以进行脱气，然后送到高k介电层沉积室401以进行介电层沉积。例如，可在栅极沟槽中使用沉积室401沉积上述高k介电层103和203。在一些实施例中，在形成高k介电层之后，然后可将晶圆从腔室401转移到沉积室403，以生长势垒层104或204。在一些实施例中，势垒层是可选的，且晶圆可从沉积室401转移到集群400B中的沉积室之一用于随后的沉积。
例如，根据一些实施例，可将晶圆转移到n型功函数层沉积室405以沉积n型功函数层。根据一些实施例，在沉积n型功函数层之后，可将晶圆转移到p型功函数层沉积室407，用于形成用在p型器件(诸如，p-MOS或p型FinFET)中的p型功函数层。在沉积功函数层之后，如果必要，然后可将晶圆转移到阻挡层沉积室409。根据一些实施例，用于填充栅极沟槽的金属层也可在半导体晶圆制造系统400中沉积。在形成金属层之后，然后可使用机器臂404和408将晶圆停放至装载锁定室413A和413B。装载锁定室413A和413B内的真空水平升高到与装载端口402相当的水平，然后将晶圆转移到装载端口402并取出用于后续操作。例如，在形成金属栅极结构之后，包含MOSFET或FinFET结构的晶圆可经历额外的CMOS处理以形成各种器件。在一些实施例中，各种特征包括但不限于轻掺杂源极/漏极区(n型和p型LDD)、源极/漏极(S/D)区、硅化物部件和接触蚀刻停止层(CESL)。应注意，诸如硅锗(SiGe)和碳化硅(SiC)部件的应变结构可分别形成在p型和/或n型器件中。
图5是根据本发明公开的一些实施例所述在半导体结构中形成具有改进的阶梯覆盖的共形层的示例性方法500的流程图。应注意，方法500的操作可以不同的顺序执行和/或变化，且方法500可包括更多操作，且为简单起见，不进行描述。还应注意，示例性方法500还可用于形成在接触件、通孔和/或互连件中具有改进的阶梯覆盖的共形层。图6A-6F是利用原位MHE工艺制造示例性半导体结构600以形成具有改进的阶梯覆盖的共形层的截面图。图6A-6F设为示例性截面图，以便于解释方法500。半导体结构600可包括浅沟槽隔离件615、ILD 609和间隔件610，它们分别类似于上面在图2-3B中描述的浅沟槽隔离件215、ILD 209和间隔件310，且为简单起见，在此不再详细描述。在一些实施例中，浅沟槽隔离件615可以是半导体衬底的一部分。
在操作502处，根据本发明公开的一些实施例所述，在半导体器件的开口中沉积高k介电层。开口可以是高纵横比(例如，大于6)的开口，诸如，栅极沟槽、通孔、互连件和其他高纵横比开口。参考图6A，栅极沟槽602形成在高k介电层603的露出的侧壁和底表面之间。栅极沟槽602可具有通过将其高度H除以其宽度L而测量的高纵横比(例如，在约6和约66之间)。高k介电层可沉积在栅极沟槽602的侧壁和底部上。高k介电层的一个示例是图6A所示的高k介电层603。高k介电层可以是介电常数大于3.9的任何合适材料。例如，高k介电层可包括高k电介质，诸如，HfOx。在一些实施例中，高k介电层可包括其他高k电介质，诸如，LaO、Al2O3、ZrO、TiO、Ta2O5、Y2O3、STO、BTO、HfSiO、Si3N4、氮氧化物、任何其他合适的材料，和/或其组合。高k介电层可通过任何合适的工艺来形成，诸如，ALD、CVD、MOCVD、PVD、PECVD、PEALD、热氧化、任何其他合适的沉积技术，和/或其组合。在一些实施例中，高k介电层可具有介于约
Figure BDA0002184250370000211
和约
Figure BDA0002184250370000212
之间的厚度。高k介电层的其他示例可以是上述图1和图2中的高k介电层103和203。
在操作504处，根据本发明公开的一些实施例所述，在半导体器件的开口中沉积势垒层。开口可以是高纵横比(例如，大于6)的开口，诸如，栅极沟槽、通孔、互连件和其他高纵横比开口。势垒层的一个示例是形成在高k介电层603上的势垒层604，如图6B所示。在一些实施例中，势垒层可包括TiN、TaN、任何其他合适的势垒层材料，和/或它们的组合。势垒层可在高k介电层之后形成并使用各种沉积技术形成，诸如，ALD、PVD、CVD、PECVD、其他合适的沉积工艺，和/或其组合。在一些实施例中，势垒层可具有介于约
Figure BDA0002184250370000213
和约
Figure BDA0002184250370000214
之间的基本均匀的厚度。
在一些实施例中，MHE工艺可与ALD沉积工艺一起使用，以形成具有改进的阶梯覆盖的共形势垒层。在一些实施例中，MHE工艺可与其他合适的沉积工艺一起使用，以提供改进的阶梯覆盖。在一些实施例中，用于形成势垒层的ALD工艺可包括将第一前体脉冲到真空下的反应室中预定的时间量。在反应室中执行使用惰性气体的第一净化工艺，以去除任何未反应的第一前体材料和反应副产物。随后，将第二前体脉冲至反应室中，以使表面与第一前体反应并形成一个或多个势垒层材料的原子层。在反应室中执行第二净化工艺以去除任何未反应第二前体材料和任何反应副产物。随后重复该沉积循环，直到实现势垒层的标称膜厚度。在一些实施例中，可在一个或多个沉积循环之后执行MHE工艺，从而可在之后的沉积循环开始之前减少悬垂。例如，根据一些实施例所述，MHE工艺可在每次沉积循环后执行。也可在一定数量的沉积循环之后，间隔地执行MHE工艺。在一些实施例中，MHE工艺可在达到最终标称膜厚度之后并在不同材料的沉积工艺之前执行。由于与开口的底部相比，在开口顶部具有更大的离子密度，所以MHE工艺可有效地去除在沉积循环期间形成的悬垂。
在一些实施例中，用于MHE工艺的氯基或氟基金属前体可包括WFX、WC1X、TiClx、TaClx，其中x可等于约1-6。在一些实施例中，可使用任何其他合适的前体。在一些实施例中，沉积循环和MHE工艺原位执行，例如，在诸如ALD群集工具的处理系统内执行。在一些实施例中，MHE工艺的处理条件可类似于在形成势垒层104期间MHE工艺中使用的处理条件。例如，前述MHE工艺之间的处理条件(诸如，温度、前体流速、腔室压力、处理时间、等离子体条件、循环次数、循环次序和其他处理条件)可类似。在一些实施例中，处理条件可不同。使用多循环沉积工艺和MHE工艺形成势垒层的其他实例可以是形成如上面图1和2中所述的势垒层104和204。
在操作506处，根据本发明公开的一些实施例所述，在半导体器件的开口中沉积p型功函数层。开口可以是高纵横比(例如，大于6)的开口，诸如，栅极沟槽、通孔、互连件和其他高纵横比开口。在一些实施例中，半导体晶体管器件可以是p型器件，包括形成在n型功函数层上的p型功函数层。p型功函数层的一个示例是在势垒层604上形成的p型功函数层605p，如图6C所示。结合原位MHE工艺的p型功函数材料沉积工艺还可提供共形p型功函数材料沉积和改进的阶梯覆盖。组合的n型和p型功函数层可提供适当的功函数值，以实现p型器件的标称晶体管阈值电压。在一些实施例中，p型功函数层可包括TiN、HKE-TiN、任何其他合适的功函数层材料，和/或它们的组合。p型功函数层可在n型功函数层之后形成并使用各种沉积技术形成，诸如，ALD、PVD、CVD、PECVD、其他合适的沉积工艺，和/或其组合。在一些实施例中，p型功函数层可具有介于约
Figure BDA0002184250370000231
和约
Figure BDA0002184250370000232
之间的基本均匀的厚度。用于形成p型功函数层的MHE工艺可包括使用WC1X、TaClx、SnClx、NbClx的前体，其中x可在约1和约6之间。在一些实施例中，可使用任何其他合适的前体。在一些实施例中，p型功函数层形成工艺中的MHE工艺的处理条件可与n型功函数层105的形成工艺中的处理条件类似。在一些实施例中，处理条件可不同。p型功函数层的其他示例可以是上述参照图1和图2所述的p型功函数层。
在操作508处，根据本发明公开的一些实施例，在半导体器件的开口中沉积n型功函数层。开口可以是高纵横比(例如，大于6)的开口，诸如，栅极沟槽、通孔、互连件和其他高纵横比开口。根据一些实施例所述，一个或多个n型功函数层沉积在阻挡层上。n型功函数层的一个示例是在p型功函数层605p上形成的n型功函数层605n，如图6D所示。N型功函数层提供适当的功函数值，以实现半导体器件的标称晶体管阈值电压。在一些实施例中，n型功函数层可包括TiAlC、TaAlC、TiSiC、任何其他合适的n型功函数层材料，和/或它们的组合。n型功函数层可在势垒层沉积之后形成并使用各种沉积技术形成，诸如，ALD、PVD、CVD、PECVD、其他合适的沉积工艺，和/或其组合。在一些实施例中，n型功函数层可具有介于约
Figure BDA0002184250370000233
和约
Figure BDA0002184250370000234
之间的基本均匀的厚度。MHE工艺可与ALD沉积工艺一起使用，以形成具有改进的阶梯覆盖的共形n型功函数层。在一些实施例中，用于产生n型功函数层的ALD工艺可包括将第一前体脉冲至处于真空下的反应室预定的时间量，以使第一前体与衬底表面能够完全进行反应。此后，在反应室中执行使用惰性气体的第一净化工艺，以去除任何未反应的第一前体材料和反应副产物。随后，将第二前体脉冲至反应室中，以使表面与第一前体反应并形成一个或多个n型功函数材料的原子层。在反应室中执行第二净化工艺以去除任何未反应第二前体材料和任何反应副产物。随后重复该沉积循环，直到实现n型功函数材料的标称膜厚度。在一些实施例中，可在一个或多个沉积循环之后执行MHE工艺，从而可在之后的沉积循环开始之前减少悬垂。例如，根据一些实施例所述，MHE工艺可在每次沉积循环后执行。也可在一定数量的沉积循环之后，间隔地执行MHE工艺。在一些实施例中，MHE工艺可在达到最终标称膜厚度之后并在不同材料的沉积过程之前执行。由于与开口的底部相比，在开口顶部具有更大的离子密度，所以MHE工艺可有效地去除在沉积循环期间形成的悬垂。
在一些实施例中，用于MHE工艺的氯基或氟基金属前体可包括WC1X、SnClx、NbClx、MoClx，其中V可在约1和约6之间。在一些实施例中，可使用任何其他合适的前体。在一些实施例中，沉积循环和MHE工艺原位执行，例如，在诸如ALD群集工具的处理系统内执行。在一些实施例中，MHE工艺的处理条件可类似于在形成势垒层104期间MHE工艺中使用的处理条件。例如，前述MHE工艺之间的处理条件(诸如，温度、前体流速、腔室压力、处理时间、等离子体条件、循环次数、循环次序和其他处理条件)可以类似。在一些实施例中，处理条件可不同。n型功函数层的其他示例可以是上述图1和图2中的n型功函数层105和205。
在操作510处，根据本发明公开的一些实施例所，在半导体器件的开口中沉积阻挡层。开口可以是高纵横比(例如，大于6)的开口，诸如，栅极沟槽、通孔、互连件和其他高纵横比开口。根据一些实施例所述，阻挡层可形成在n型或p型功函数层上。阻挡层的一个示例是在n型功函数层605n上形成的阻挡层606，如图6E所示。可以原位方式在功函数层上形成阻挡层，防止下面的功函数层被污染或氧化。阻挡层也可在同一集群工具内的不同沉积室中或使用不同的沉积工具来形成。阻挡层可包括TiN、TaN、TSN、任何其他合适的材料，和/或其组合。在一些实施例中，阻挡层可具有范围在约
Figure BDA0002184250370000241
和约
Figure BDA0002184250370000242
之间的厚度。阻挡层可通过各种沉积技术形成，诸如，ALD、PVD、CVD、PECVD或其他合适的技术。在一些实施例中，阻挡层106可以是可去除的可选层。类似于势垒层和功函数层的沉积工艺，阻挡层沉积工艺与原位MHE工艺相结合还可提供共形阻挡材料沉积和改进的阶梯覆盖。在一些实施例中，用于形成阻挡层106的MHE工艺可包括前体，诸如，WC1X、SnClx、NbClx、MoClx，其中x可在约1和约6之间。在一些实施例中，可使用任何其他合适的前体。阻挡层的其他示例可以是上述图1-3B中的阻挡层106和206。
在操作512处，根据本发明公开的一些实施例，在半导体器件的开口中沉积金属层。开口可以是高纵横比(例如，大于6)的开口，诸如，栅极沟槽、通孔、互连件和其他高纵横比开口。可形成金属层以填充金属栅极堆叠件中的栅极沟槽的剩余部分。金属层的一个示例是在阻挡层606上形成的金属层607，如图6F所示。金属层可包括钨、WN、TaN、钌、银、铝、任何其他合适的材料，和/或其组合。金属层可使用镶嵌工艺然后进行平坦化工艺来形成，以去除在ILD层的顶表面上形成的任何过量材料。金属层的其他示例可以是上述图1-3B中的金属层107和207。参考图6F，形成金属栅极堆叠件以包括势垒层604、p型功函数层605p、n型功函数层605n、阻挡层606和金属层607。金属栅极堆叠件形成在上述图6A中描述的栅极沟槽602中，并可具有与栅极沟槽602相同的纵横比。因此，金属栅极堆叠件可具有约6至约66的纵横比。
根据本发明公开的各种实施例提供了形成在高纵横比开口中具有改进的阶梯覆盖的共形金属层的方法。在一些实施例中，使用本发明公开的方法形成的共形层还可包括金属化合物层，且为简单起见，这些层统称为金属层。该共形金属层可使用多循环沉积和原位蚀刻工艺来形成。该形成工艺可包括沉积工艺和原位蚀刻工艺的循环，诸如，MHE工艺。MHE工艺可在沉积循环之间或之后原位执行，以蚀刻掉过量的沉积材料并形成共形金属层。在一些实施例中，沉积的金属层可基本上是共形的。在一些实施例中，沉积的材料层可在高纵横比开口的侧壁、底部和顶部表面上提供基本均匀和连续的材料覆盖，以实现改进的阶梯覆盖。在一些实施例中，多循环沉积工艺可包括ALD工艺。在一些实施例中，MHE工艺中使用的前体可包括氯基或氟基金属前体。共形金属层的标称厚度和质量可至少通过沉积条件、沉积循环次数、MHE工艺的前体选择、蚀刻循环次数、MHE工艺参数、其他合适参数和/或其组合来改变。
根据本发明公开的各个实施例，使用沉积和原位蚀刻工艺在半导体结构中形成共形间隙填充层提供了除其他之外的以下益处：(i)由于高纵横比结构中的阶梯覆盖率提高，因此具有高器件可靠性和阈值电压性能；(ii)由于MHE蚀刻工艺，所以减少或消除了对额外干法蚀刻或湿法蚀刻工艺的需要；以及(iii)通过采用在同一沉积室中进行的原位蚀刻工艺，避免了污染并降低了成本。
在一些实施例中，一种构造半导体结构的方法包括在衬底中形成开口和在开口中沉积共形金属层。沉积包括执行一个或多个沉积循环。沉积包括将第一前体流入沉积室中和净化沉积室以去除至少一部分第一前体。方法还包括将第二前体流入沉积室中以形成共形金属层的子层和净化沉积室以去除至少一部分第二前体。方法还包括执行金属卤化物蚀刻(MHE)工艺，工艺包括将第三前体流入沉积室中。
在一些实施例中，一种构造半导体晶体管结构的方法包括在衬底上形成开口和在开口中沉积势垒层。方法还包括在势垒层上使用原子层沉积(ALD)工艺来沉积功函数层。方法还包括通过金属卤化物蚀刻(MHE)工艺来原位蚀刻功函数层，以及沉积金属层以填充开口。
在一些实施例中，半导体结构包括位于衬底上方的势垒层和形成在势垒层上的栅极堆叠件。栅极堆叠件具有大于6的纵横比并在势垒层上包括一个或多个功函数层。一个或多个功函数层的厚度在约
Figure BDA0002184250370000261
和约
Figure BDA0002184250370000262
之间。半导体结构还包括在一个或多个功函数层上的金属层。
根据本发明的一些实施例，提供了一种制造半导体结构的方法，所述方法包括：在衬底中形成开口；和在所述开口中沉积共形金属层，其中，所述沉积包括：执行一个或多个沉积循环，包括：将第一前体流入沉积室中；净化所述沉积室以去除至少一部分所述第一前体；将第二前体流入所述沉积室中以形成所述共形金属层的子层；和净化所述沉积室以去除至少一部分所述第二前体；以及执行金属卤化物蚀刻(MHE)工艺，包括将第三前体流入所述沉积室中。
在上述方法中，所述执行一个或多个沉积循环包括重复所述沉积循环以沉积标称厚度的所述共形金属层。
在上述方法中，执行所述金属卤化物蚀刻工艺包括在所述一个或多个沉积循环中的每个循环之后执行所述金属卤化物蚀刻工艺。
在上述方法中，在所述一个或多个沉积循环之后执行所述金属卤化物蚀刻工艺。
在上述方法中，执行所述金属卤化物蚀刻工艺包括在沉积标称厚度的所述共形金属层之后执行所述金属卤化物蚀刻工艺。
在上述方法中，在约200℃至约1000℃的温度下执行所述金属卤化物蚀刻工艺。
在上述方法中，所述第一前体或第二前体包括四氯化物(TiCl4)、五-二甲氨基钽(PDMAT)、氨(NH3)和三乙基铝(TEA)中的至少一种。
在上述方法中，所述第三前体包括氯基或氟基金属前体。
在上述方法中，所述第三前体包括氟化钨(WFX)、氯化钨(WClx)、氯化钛(TiClx)、氟化钛(TiFx)、氯化钽(TaClx)、氯化锡(SnClx)和氯化钼(MoClx)中的至少一个，其中x在约1和约6之间。
在上述方法中，所述金属卤化物蚀刻工艺执行约10秒至约300秒的时间段。
在上述方法中，执行所述金属卤化物蚀刻工艺包括在没有激活等离子体的情况下执行所述金属卤化物蚀刻。
在上述方法中，在约1托至约20托的腔室压力下执行所述金属卤化物蚀刻工艺。
在上述方法中，所述第三前体的流速在约100标准立方厘米/分钟(sccm)和约12000sccm之间。
在上述方法中，执行所述金属卤化物蚀刻工艺包括在所述一个或多个沉积循环之后执行所述金属卤化物蚀刻工艺而不将所述半导体结构暴露于环境。
根据本发明的另一些实施例，还提供了一种制造半导体晶体管结构的方法，其中，所述方法包括：在衬底上形成开口；在所述开口中沉积势垒层；使用原子层沉积(ALD)工艺在所述势垒层上沉积功函数层；通过金属卤化物蚀刻(MHE)工艺来原位蚀刻所述功函数层；以及沉积金属层以填充所述开口。
在上述方法中，蚀刻所述功函数层包括在所述原子层沉积工艺期间执行所述金属卤化物蚀刻工艺。
在上述方法中，蚀刻所述功函数层包括在所述原子层沉积工艺之后执行所述金属卤化物蚀刻工艺。
在上述方法中，蚀刻所述功函数层包括将前体流入沉积室中，其中，所述前体包括氯基或氟基金属前体。
根据本发明的又一些实施例，还提供了一种半导体结构，包括：势垒层，位于衬底上；功函数层，位于所述势垒层，其中，所述功函数层包括金属元素，所述金属元素用在金属卤化物蚀刻(MHE)工艺中以蚀刻所述功函数层；以及金属层，位于所述功函数层上。
在上述半导体结构中，所述金属元素包括钨、锡、铌、钼、钽和钛中的至少一个。
应了解，详细描述部分而不是本发明公开的摘要，旨在用于解释权利要求。发明公开部分的摘要可阐述一个或多个但不是所有预期的示例性实施例，因此，并不旨在限制所附加的权利要求。
前述概述了若干实施例的特征，使得本领域技术人员可更好地理解本发明公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本发明介绍的实施例的相同优点。
本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离并入的权利要求的精神和范围的情况下，它们可以在本发明中进行各种改变、替换和变更。

Claims (20)

1.一种制造半导体结构的方法，所述方法包括：
在衬底中形成开口；和
在所述开口中沉积共形金属层，其中，所述沉积包括：
执行一个或多个沉积循环，包括：
将第一前体流入沉积室中；
净化所述沉积室以去除至少一部分所述第一前体；
将第二前体流入所述沉积室中以形成所述共形金属层的子层；和
净化所述沉积室以去除至少一部分所述第二前体；以及
执行金属卤化物蚀刻(MHE)工艺，包括将第三前体流入所述沉积室中，其中，所述第三前体包括金属元素，并且所述金属元素嵌入在所述共形金属层的最终膜的整个厚度中，其中，在所述金属卤化物蚀刻工艺中，与所述开口的底部相比，在所述开口的顶部具有更大的离子密度。
2.根据权利要求1所述的方法，其中，所述执行一个或多个沉积循环包括重复所述沉积循环以沉积标称厚度的所述共形金属层。
3.根据权利要求1所述的方法，其中，执行所述金属卤化物蚀刻工艺包括在所述一个或多个沉积循环中的每个循环之后执行所述金属卤化物蚀刻工艺。
4.根据权利要求1所述的方法，其中，在所述一个或多个沉积循环之后执行所述金属卤化物蚀刻工艺。
5.根据权利要求1所述的方法，其中，执行所述金属卤化物蚀刻工艺包括在沉积标称厚度的所述共形金属层之后执行所述金属卤化物蚀刻工艺。
6.根据权利要求1所述的方法，其中，在约200℃至约1000℃的温度下执行所述金属卤化物蚀刻工艺。
7.根据权利要求1所述的方法，其中，所述第一前体或第二前体包括四氯化物(TiCl4)、五-二甲氨基钽(PDMAT)、氨(NH3)和三乙基铝(TEA)中的至少一种。
8.根据权利要求1所述的方法，其中，所述第三前体包括氯基或氟基金属前体。
9.根据权利要求1所述的方法，其中，所述第三前体包括氟化钨(WFX)、氯化钨(WClx)、氯化钛(TiClx)、氟化钛(TiFx)、氯化钽(TaClx)、氯化锡(SnClx)和氯化钼(MoClx)中的至少一个，其中x在约1和约6之间。
10.根据权利要求1所述的方法，其中，所述金属卤化物蚀刻工艺执行约10秒至约300秒的时间段。
11.根据权利要求1所述的方法，其中，执行所述金属卤化物蚀刻工艺包括在没有激活等离子体的情况下执行所述金属卤化物蚀刻。
12.根据权利要求1所述的方法，其中，在约1托至约20托的腔室压力下执行所述金属卤化物蚀刻工艺。
13.根据权利要求1所述的方法，其中，所述第三前体的流速在约100sccm和约12000sccm之间。
14.根据权利要求1所述的方法，其中，执行所述金属卤化物蚀刻工艺包括在所述一个或多个沉积循环之后执行所述金属卤化物蚀刻工艺而不将所述半导体结构暴露于环境。
15.一种制造半导体晶体管结构的方法，其中，所述方法包括：
在衬底上形成开口；
在所述开口中沉积势垒层；
使用原子层沉积(ALD)工艺在所述势垒层上沉积功函数层；
通过金属卤化物蚀刻(MHE)工艺来原位蚀刻所述功函数层；以及
沉积金属层以填充所述开口，
其中，所述金属卤化物蚀刻工艺中使用的前体包括金属元素，并且所述金属元素嵌入在所述功函数层的最终膜的整个厚度中，其中，在所述金属卤化物蚀刻工艺中，与所述开口的底部相比，在所述开口的顶部具有更大的离子密度。
16.根据权利要求15所述的方法，其中，蚀刻所述功函数层包括在所述原子层沉积工艺期间执行所述金属卤化物蚀刻工艺。
17.根据权利要求15所述的方法，其中，蚀刻所述功函数层包括在所述原子层沉积工艺之后执行所述金属卤化物蚀刻工艺。
18.根据权利要求15所述的方法，其中，蚀刻所述功函数层包括将所述前体流入沉积室中，其中，所述前体包括氯基或氟基金属前体。
19.一种半导体结构，包括：
势垒层，位于衬底上；
功函数层，位于所述势垒层上，其中，所述功函数层包括第一金属元素和与所述第一金属元素不同的第二金属元素，所述第二金属元素用在金属卤化物蚀刻(MHE)工艺的前体中以蚀刻所述功函数层，其中，所述第二金属元素嵌入在所述功函数层的整个厚度中，其中，所述功函数层为n型，并且包括p型功函数层和形成在所述p型功函数层上并且与所述p型功函数层接触的n型功函数层；以及
金属层，位于所述功函数层上，
其中，在所述金属卤化物蚀刻工艺中，与由所述功函数层形成的开口的底部相比，在所述开口的顶部具有更大的离子密度。
20.根据权利要求19所述的半导体结构，其中，所述第二金属元素包括钨、锡、铌、钼、钽和钛中的至少一个。
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