TW202017000A - 半導體結構及其製造方法和半導體電晶體結構的製造方法 - Google Patents

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Abstract

本發明實施例關於半導體裝置和半導體結構的製造方法。 此方法包含在基板中形成開口，以及在開口中沉積順應金屬層。 此沉積包含執行一個或多個沉積循環。此沉積包含使第一前驅物流入沉積腔室，以及吹淨沉積腔室以去除至少一部分的第一前驅物。此方法還包含使第二前驅物流入沉積腔室，以形成順應金屬層的子層，以及吹淨沉積腔室以去除至少一部分的第二前驅物。此方法更包含進行金屬鹵化物蝕刻(MHE)製程，其包含使第三前驅物流入沉積腔室。

Description

半導體結構及其製造方法和半導體電晶體結構的製造方法
本發明實施例係有關於半導體製造技術，且特別有關於半導體裝置的順應金屬層之形成方法及其結構。
半導體積體電路(integrated circuit，IC)產業經歷了指數式成長，在IC材料和設計的技術進展已經產生了數個IC世代，其中每一世代都具有比上一世代更小且更複雜的電路。在IC發展的過程中，當幾何尺寸(例如，使用製造製程可產生的最小元件或線)減小的同時，功能密度(例如，每晶片面積的互連裝置的數量)通常會增加，這種尺寸縮減過程通常會經由提高生產效率和降低相關成本來提供益處。
根據本發明的一些實施例，提供半導體結構的製造方法。此方法包含形成開口於基板中，以及沉積順應金屬層於開口中。上述沉積包含執行一個或多個沉積循環，以及進行金屬鹵化物蝕刻製程。上述執行一個或多個沉積循環包含使第一前驅物流入沉積腔室；吹淨沉積腔室，以除去至少一部分的第一前驅物；使第二前驅物流入沉積腔室，以形成順應金屬層的子層；以及吹淨沉積腔室，以除去至少一部分的第二前驅物。上述進行金屬鹵化物蝕刻製程包含使第三前驅物流入沉積腔室。
根據本發明的一些實施例，提供半導體電晶體結構的製造方法。此方法包含形成開口於基板上，以及沉積阻障層於開口中。此方法也包含使用原子層沉積製程沉積功函數層於阻障層上，以及藉由金屬鹵化物蝕刻製程原位蝕刻功函數層。此方法還包含沉積金屬層以填充開口。
根據本發明的一些實施例，提供半導體結構。此半導體結構包含阻障層位於基板上，以及功函數層位於阻障層上，此功函數層包含在金屬鹵化物蝕刻製程中蝕刻功函數層使用的金屬元素。此半導體結構也包含金屬層位於功函數層上。
以下內容提供了許多不同實施例或範例，以實現所提供標的之不同部件(feature)。以下描述組件和配置方式的具體範例，以簡化本發明實施例。當然，這些僅僅是範例，而非意圖限制本發明實施例。舉例而言，在以下描述中提及於第二部件上方形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間設置額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡化和清楚之目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
另外，為了容易描述圖式中繪示說明的一個元件或部件與另一個元件或部件之間的關係，在此可以使用空間相關用語，例如「在…底下」、「在…下方」、「較低」、「在…上方」、「較高」等類似的空間相關用語。這些空間相關用語意欲涵蓋除了圖式描繪的方向以外，在使用或操作中的裝置之不同方位。設備可以用其他方向定位(旋轉90度或在其他方向)，且在此描述中所使用的空間相關用語可以依此做相應的解讀。
這裡使用的縮寫「FET」指的是場效電晶體。FET的示例是金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)。例如，MOSFET可以是(i)建構在例如半導體晶圓的基板的平坦表面上和基板中的平面結構，或者(ii)以垂直結構構建。
用語「FinFET」指的是形成在鰭片上方的FET，鰭片相對於晶圓的平坦表面為垂直的方向。
「S/D」指的是源極和/或汲極接面，其形成FET的兩個端子。
在本文中使用的用語「垂直」表示標稱垂直於基板的表面。
措辭「磊晶層」是指單晶材料的層或結構。同樣，措辭「磊晶成長」是指成長單晶材料的層或結構。磊晶成長的材料可以是摻雜的或未摻雜的。
本文中使用的用語「標稱(nominal)」是指在產品或製程的設計階段期間所設定的組件或製程操作的特性或參數的期望值或目標值，以及上述數值的範圍和/或低於期望值。數值的範圍通常是起因於製造製程的微小變異或公差。
本文中使用的用語「大致上」表示與給定量的數值相差此數值的±5％。
本文中使用的用語「約」表示給定量的數值可以根據與標的之半導體裝置相關聯的特定技術節點而變化。根據特定技術節點，用語「約」可以表示給定量的數值例如在數值的10～30％內變化(例如，數值的±10％、±20％或±30％)。
在尺寸縮減的平面式和以FinFET為基礎的裝置中，使用替換的金屬閘極和高介電常數(k)閘極介電層以改善電路效能。例如，金屬閘極電極和高k閘極介電層(亦即，具有大於3.9的介電常數的閘極介電層)可以分別代替多晶矽閘極電極和二氧化矽介電層，以達到降低閘極漏電流和改善驅動電流。實現金屬閘極的一個製程被稱為「閘極後製(gate last)」或「替換閘極」製程，這些製程包含形成犧牲多晶矽閘極，進行與半導體裝置相關的各種製程，移除犧牲閘極以形成溝槽或開口，以及在溝槽或開口中沉積金屬閘極材料以形成金屬閘極。
在替換閘極製程中使用具有適當功函數值的金屬電極層，以提供標稱電晶體臨界電壓。為此，已經研究出具有各種功函數值(例如，在導帶邊緣附近、在價帶邊緣附近或在中間能隙附近)的各種金屬電極層，以應用於各種裝置類型中(例如，2D和/或3D的n型/p型FET)。用於金屬閘極的功函數材料的選擇影響電晶體臨界電壓VTH 。功函數值與功函數層的材料組成相關聯，因此選擇功函數層的材料來調整其功函數，以達到期望的標稱臨界電壓VTH 。 功函數金屬可以是p型或n型。
隨著技術的進步，積體電路的特點是比上一世代的裝置的尺寸更加縮減的要求。但是，實現這些部件和製程存在挑戰，例如，減小微影製程的臨界尺寸會導致開口具有更高的深寬比(aspect ratio)(亦即，開口的深度與寬度之比值)。作為示例，在金屬閘極替換製程期間，在去除犧牲閘極結構之後，並且在沉積間隙填充層之前，會形成這種高深寬比的開口。在間隙填充層，例如功函數層和源極/汲極的金屬接點的沉積期間，高深寬比可能是過早封閉和/或形成缺陷於間隙填充材料中的原因之一。缺陷可包含空隙和差的階梯覆蓋，其可以是在間隙的側壁或底表面上的沉積材料中的不連續性，缺陷和差的階梯覆蓋可能轉而導致差的裝置效能。
原子層沉積(atomic layer deposition，ALD)製程是從各種化學氣相沉積(chemical vapor deposition，CVD)製程發展出來的，以提供順應性的薄膜沉積。ALD製程的特徵在於依序交替暴露於與基板反應的化學前驅物。在ALD製程中，將第一前驅物在真空下脈衝進入反應腔室一段預定的時間量，以使第一前驅物與基板表面完全反應。隨後，用惰性氣體吹淨反應腔室，以除去任何未反應的前驅物和反應副產物。然後將第二前驅物脈衝進入反應腔室中，以與反應的第一前驅物反應，並形成所需材料的一個或多個原子層(統稱為「子層」)。然後循環進行此過程直到達到標稱膜厚度。儘管ALD製程在各種結構和表面中提供相對順應的膜沉積，但是仍然會留下在高深寬比(例如，大於6)結構中的缺陷，例如空隙。例如，在高深寬比開口中，ALD製程可以在開口的頂部轉角處比開口的底部更快地沉積材料，導致頂部轉角處的懸突物 (overhang)，並且可能會在開口完全填充之前過早地封閉開口。
根據本發明的各種實施例，提供在高深寬比開口(例如，深寬比大於6)中，形成具有改善的階梯覆蓋(例如，材料大致上均勻和連續覆蓋)的順應金屬層的方法。在一些實施例中，使用本發明實施例中描述的方法形成的順應層可包含金屬化合物層和金屬層，為簡化起見，這些層統稱為「金屬層」。可以使用多循環沉積和原位蝕刻製程來形成順應金屬層。形成製程可包含沉積製程循環和原位蝕刻製程，例如金屬鹵化物蝕刻(metallic halide etching，MHE)製程， MHE製程是在真空腔室中使用氯基或氟基前驅物的乾蝕刻製程。由於較高的反應物分子密度，以及在頂部轉角處與反應物分子的大接觸表面，MHE製程可以有效地去除開口的頂部轉角處的懸突物。MHE製程可以在沉積循環之間或之後原位進行(例如，在與多循環沉積製程相同的腔室中進行)，以蝕刻掉過量的沉積材料，並形成順應金屬層。在一些實施例中，沉積的金屬層可以大致上是順應的。在一些實施例中，沉積的材料層可以在高深寬比開口的側壁、底部和頂部表面上提供大致上均勻和連續的材料覆蓋，以達到改善的階梯覆蓋。在一些實施例中，多循環沉積製程可包含原子層沉積(ALD)製程。在一些實施例中，MHE製程中使用的前驅物可包含氯基或氟基金屬前驅物。藉由至少調整沉積條件、沉積循環次數、MHE製程的前驅物選擇、蝕刻循環次數、MHE製程參數、其他合適的參數和/或前述之組合，可以改變順應金屬層的標稱厚度和品質。
根據本發明的各種實施例，使用沉積和原位蝕刻製程在半導體結構中形成順應的間隙填充層，其提供了以下好處和其他好處：(i)由於在高深寬比結構中改善的階梯覆蓋，得到高的裝置可靠度和臨界電壓效能；(ii)由於MHE蝕刻製程的應用，減少或消除額外的乾蝕刻或濕蝕刻製程的需要；以及(iii)藉由採用原位蝕刻製程，減少污染和成本。
應注意的是，本發明實施例是關於閘極堆疊的形成和相關的閘極堆疊結構，其可用於多個技術節點和各種裝置類型中。在一些實施例中，順應金屬層和其形成方法可以結合在7nm或更小的技術節點中。例如，在本文中描述的實施例還可以應用於3nm技術節點。在一些實施例中，閘極堆疊可適用於平面式塊狀金屬氧化物半導體場效電晶體(MOSFET)；多閘極電晶體(平面式或垂直式)，例如FinFET裝置、環繞式閘極(gate-all-around，GAA)裝置、Ω-閘極裝置或Π-閘極裝置；以及應變半導體裝置、絕緣體上的矽(silicon-on-insulator，SOI)裝置、部分空乏的SOI裝置、完全空乏的SOI裝置或其他裝置。另外，本發明的實施例可用於形成p型和/或n型裝置，且其他半導體結構，例如接點和互連結構也可受益於本發明的實施例。
還應注意的是，用語「原位(in-situ)」係用於描述裝置或晶圓留在製程系統(例如，包含裝載鎖定腔室、傳送腔室、製程腔室或任何其他製程腔室)中時進行的製程，並且製程系統允許基板保持在例如真空條件下。因此，用語「原位」通常也可用於指製程中的裝置或基板不暴露於外部環境(例如，製程系統的外部)的製程。
第1～4圖繪示出根據多步驟沉積和金屬鹵化物蝕刻(MHE)製程方法的實施例，在各種半導體裝置中的金屬層的製造製程。此製造製程可以在高深寬比開口中產生具有改善的階梯覆蓋(亦即，材料大致上均勻和連續覆蓋)的順應金屬層。雖然在此描述平面式裝置和多鰭片的FinFET的製造製程作為示例，但是此製造製程可以應用於各種半導體結構，例如具有低或高深寬比的溝槽或間隙、單鰭片的FinFET和任何其他合適的半導體結構。在此提供的製造製程是例示性的，並且可以進行根據本發明實施例的其他製程，這些製程未在這些圖中繪示出。本發明的一些實施例提供使用替換閘極製程製造n型和p型裝置的方法，例如，介紹n-MOS和p-MOS裝置的製造製程。
第1圖繪示出根據一些實施例，包含金屬間隙填充層的半導體裝置100的剖面圖。在一些實施例中，半導體裝置100是平面式n-MOS裝置。如上所述，替換閘極製程包含在去除犧牲多晶矽之後，在層間介電(ILD)層中形成開口。如第1圖所示，閘極溝槽111形成在半導體基板101的頂表面和ILD層109的相反側表面之間。在第1圖中，n型功函數層105、阻擋層(blocking layer)106和金屬層107在此統稱為「金屬閘極堆疊」，並位於半導體基板101上。在第1圖中，高介電常數(k)介電層103和阻障層(barrier layer)104內襯於半導體基板101和金屬閘極堆疊之間。在金屬閘極堆疊的側壁上形成可選擇的間隔物110，以促進隨後的源極/汲極對準操作。
如第1圖所示，金屬閘極堆疊、高k介電層103和可選擇的間隔物110在橫向方向上位於層間介電(ILD)層109內。在第1圖中，源極/汲極(S/D)108形成在半導體基板101中，並且源極和汲極之間的距離為閘極長度Lg。在一些實施例中，半導體裝置100的閘極長度Lg可以是約16nm。在一些實施例中，閘極長度Lg可小於16nm。在一些實施例中，閘極長度Lg可大於16nm。從阻障層104的底部到金屬層107的頂表面測量的閘極高度H可以在約10nm到約120nm之間。在一些實施例中，高k介電層103的兩個相對側壁表面之間的距離LA 可以在約10nm到約20nm之間。在一些實施例中，阻障層104的兩個相對側壁表面之間的距離LB 可以是約17nm。在一些實施例中，n型功函數層105的兩個相對側壁表面之間的距離LC 可以是約2nm。在一些實施例中，p-MOS裝置可以具有內襯於阻障層104和n型功函數層105之間的p型功函數層。在這種情況下，p型功函數層的兩個相對側壁表面之間的距離可以是約8nm。
半導體基板101可以是整體半導體基板，在其上形成各種層和裝置結構。在一些實施例中，半導體基板101可包含矽或化合物半導體，例如砷化鎵(GaAs)、磷化銦(InP)、矽鍺(SiGe)、碳化矽(SiC)、其他合適的半導體材料和/或前述之組合。在一些實施例中，可以在半導體基板101上形成各種層，例如介電層、摻雜層、多晶矽層、導電層、其他合適的層、和/或前述之組合。在一些實施例中，可以在半導體基板101上形成各種裝置，例如電晶體、電阻器、電容器、其他合適的裝置、和/或前述之組合。
高k介電層103可以是介電常數大於3.9的任何合適材料。例如，高k介電層103可包含高k介電質，例如氧化鉿(HfOx )。在一些實施例中，高k介電層103可包含其他高k介電質，例如氧化鑭(LaO)、氧化鋁(Al2 O3 )、氧化鋯(ZrO)、氧化鈦(TiO)、氧化鉭(Ta2 O5 )、氧化釔(Y2 O3 )、鈦酸鍶(strontium titanate，STO)、鈦酸鋇(barium titanate，BTO)、矽酸鉿(HfSiO)、氮化矽(Si3 N4 )、氮氧化物、任何其他合適的材料、和/或前述之組合。高k介電層103可以由任何合適的製程形成，例如原子層沉積(ALD)、化學氣相沉積(CVD)、金屬有機CVD(metalorganic CVD，MOCVD)、物理氣相沉積(physical vapor deposition，PVD)、電漿增強CVD(plasma enhanced CVD，PECVD)、電漿增強ALD(plasma enhance ALD，PEALD)、熱氧化、任何其他合適的沉積技術、和/或前述之組合。在一些實施例中，高k介電層103的厚度可在約10Å和約20Å之間。
根據一些實施例，阻障層104可以形成在高k介電層103上方。阻障層104可以作為阻障物，其經由防止金屬擴散來保護高k介電層103。在一些實施例中，阻障層104可包含氮化鈦(TiN)、氮化鉭(TaN)、任何其他合適的阻障層材料、和/或前述之組合。阻障層104可以在高k介電層103之後形成，並且使用各種沉積技術形成，例如ALD、PVD、CVD、PECVD、其他合適的沉積製程、和/或前述之組合。在一些實施例中，阻障層104可具有介於約10Å和約30Å之間的大致上均勻的厚度。
在一些實施例中，MHE製程可與ALD沉積製程一起使用，以形成具有改善的階梯覆蓋的順應阻障層104。在一些實施例中，MHE製程可以與其他合適的沉積製程一起使用，以提供改善的階梯覆蓋。在一些實施例中，用於產生含TiN的阻障層的ALD製程可包含在真空下將氨(NH3 )的第一前驅物脈衝到反應腔室中一段預定的時間量，以使NH3 與基板表面完全反應。隨後，在反應腔室中進行使用惰性氣體例如氮氣或氬氣的第一吹淨(purge)製程，以除去任何未反應的NH3 和反應副產物。然後將四氯化鈦(TiCl4 )的第二前驅物脈衝到反應腔室中，讓其與第一前驅物產生表面反應，並形成一個或多個TiN原子層。在一些實施例中，可使用五-二甲基氨基鉭(pentakis-dimethylamino tantalum，PDMAT)作為第二前驅物。在反應腔室中進行第二吹淨製程，以除去任何未反應的TiCl4 和任何反應副產物。為簡化起見，單個沉積循環可以定義為包含上述兩個脈衝和兩個吹淨製程。然後重複此沉積循環，直到達到標稱的TiN膜厚度。在一些實施例中，可以在一個或多個沉積循環之後進行MHE製程，使得在隨後的沉積循環開始之前可以減少懸突物。例如，根據一些實施例，可以在兩次脈衝和兩次吹淨製程之後進行MHE製程。在一定數量的沉積循環之後，也可以間隔地進行MHE製程。在一些實施例中，MHE製程可以在達到最終標稱膜厚度之後，並且在不同材料的沉積製程之前進行。MHE製程可以有效地去除在沉積循環期間形成的懸突物，這是由於與開口的底表面相比，在開口的頂部具有更大的反應物分子密度。
在一些實施例中，用於MHE製程的氯基或氟基金屬前驅物可包含氟化鎢(WFx )、氯化鎢(WClx )、氯化鈦(TiClx )、氟化鈦(TiFx )、氯化鉭(TaClx )，其中「x」可以在約1和約6之間。可以使用任何其他合適的前驅物。沉積循環和MHE製程可以原位進行，例如，在ALD群集設備的製程系統內進行。MHE製程可以在約200℃至約1000℃的溫度下進行。MHE製程的前驅物可以用約100～12000標準立方公分/分鐘(sccm)的流速脈衝進入反應腔室。 MHE製程的製程壓力可在約1托(Torr)至約20托之間。MHE製程可以進行約10秒至約300秒的一段時間。在一些實施例中，在MHE製程期間不活化電漿。在一些實施例中，沉積循環之間的MHE製程可以進行大致上相同的時間量。在一些實施例中，沉積循環之間的MHE製程時間可以是不同的。可以選擇製程條件(例如，包含選擇氯基或氟基金屬前驅物、沉積和MHE製程溫度、以及氯基或氟基金屬前驅物的流速)，以引發前驅物和MHE製程之間的熱化學反應，使得去除開口的頂部轉角處的過量材料和達到改善的階梯覆蓋作為蝕刻製程的結果。在一些實施例中，MHE製程中使用的前驅物的金屬殘餘物可留在沉積的膜內。在一些實施例中，氯基或氟基金屬前驅物的金屬元素可在每次MHE製程後留在形成的材料中。例如，W、Ta或Ti殘留物可以留在形成的阻障層104中。在每次MHE製程之後，金屬殘留物可以留在蝕刻後的膜的表面上。在沉積循環之間原位進行MHE製程的製程期間，並且在達到最終膜厚度之前，殘留金屬元素可以埋入最終膜的整個厚度中，這取決於MHE製程的頻率和蝕刻持續時間。例如，殘留金屬元素可以埋入在沉積膜厚度的10％和90％之間的深度。在一些實施例中，在每個沉積循環之後原位進行MHE製程，直到達到標稱最終厚度，並且殘留金屬元素形成在整個沉積膜的厚度中。在一些實施例中，MHE製程在全部沉積循環的一部分期間原位進行。例如，可以在全部沉積循環的前10％的沉積循環期間進行MHE製程。在這種情況下，殘留金屬元素可以埋入在最終沉積膜的厚度的0％至10％之間的位置。應當注意的是，在已經施加MHE製程的沉積循環期間，可以在界面處形成殘留金屬元素，因此殘留金屬元素可以形成在沉積膜的任何合適厚度處。在一些實施例中，MHE製程在達到最終膜厚度之後原位進行。在這種情況下，殘留金屬元素可以從最終薄膜的露出表面穿透到薄膜中達到一滲透深度。例如，根據一些實施例，殘留金屬元素可以從最終膜的表面滲透到高達約10％的厚度。在一些實施例中，金屬殘留物可以由氯基和氟基金屬前驅物中使用的金屬元素形成。
根據一些實施例，n型功函數層105沉積在阻障層104上。n型功函數層105提供適當的功函數值，以達到半導體裝置100的標稱電晶體臨界電壓。在一些實施例中，半導體裝置100可包含一個或多個功函數層，以達到標稱臨界電壓。具有改善的階梯覆蓋的順應功函數層可以提供高的裝置可靠度和臨界電壓效能。在一些實施例中，n型功函數層105可包含摻雜鋁的碳化鈦(TiAlC)、摻雜鋁的碳化鉭(TaAlC)、鈦碳化矽(TiSiC)、任何其它合適的n型功函數層材料、和/或前述之組合。n型功函數層105可以在阻障層104之後形成，並且使用各種沉積技術形成，例如ALD、PVD、CVD、PECVD、其他合適的沉積製程、和/或前述之組合。在一些實施例中，n型功函數層105可具有介於約10Å和約50Å之間的大致上均勻的厚度。
在一些實施例中，MHE製程可以與ALD沉積製程一起使用，以形成具有改善的階梯覆蓋的順應n型功函數層105。在一些實施例中，MHE製程可以與其他合適的沉積製程，例如CVD或PVD一起使用，以提供改善的階梯覆蓋。在一些實施例中，用於產生含有TiAlC的n型功函數層的ALD製程可包含在真空下將TiCl4 的第一前驅物流入反應腔室中一段預定的時間量，以讓第一前驅物與基板表面完全反應。隨後，在反應腔室中進行使用惰性氣體例如氮氣或氬氣的第一吹淨製程，以除去任何未反應的TiCl4 和反應副產物。然後將例如三乙基鋁(triethylaluminum，TEA)的第二前驅物流入反應腔室中，以讓其與第一前驅物發生表面反應，並形成一個或多個TiAlC原子層。在反應腔室中進行第二吹淨製程，以除去任何未反應的TEA和任何反應副產物。然後重複沉積循環，直到達到標稱的TiAlC膜厚度。
在一些實施例中，可以在一個或多個沉積循環之後進行MHE製程，使得在隨後的沉積循環開始之前可以減少懸突物。 例如，根據一些實施例，可以在每個沉積循環之後進行MHE製程。 也可以在一定數量的沉積循環之後，間隔地進行MHE製程。在一些實施例中，MHE製程可以在達到最終標稱膜厚度之後，並且在不同材料的沉積製程之前進行。由於與開口的底表面相比，在開口(例如，溝槽或通孔)的頂部處的離子密度更大，MHE製程可以有效地去除在沉積循環期間形成的懸突物。
在一些實施例中，用於MHE製程的氯基或氟基金屬前驅物可包含氯化鎢(WClx )、氯化錫(SnClx )、氯化鈮(NbClx )、氯化鉬(MoClx )、氟化鈦(TiFx )，其中「x」可以在約1和約6之間。在一些實施例中，可以使用任何其他合適的前驅物。沉積循環和MHE製程可以原位進行。在一些實施例中，氯基或氟基金屬前驅物的金屬元素可留在形成的材料中。例如，W、Sn、Nb、Mo或Ti原子可以留在形成的n型功函數層105中。在一些實施例中，MHE製程的製程條件可以類似於在形成阻障層104期間的MHE製程中使用的製程條件。例如，前述MHE製程之間的製程條件，例如溫度、前驅物流速、腔室壓力、製程時間、電漿條件、循環次數、循環順序和其他製程條件可以是類似的。在一些實施例中，前述MHE製程之間的製程條件可以不同。
如上所述，第1圖繪示出的半導體裝置100為平面式n-MOS裝置。在一些實施例中，半導體裝置100也可以是平面式p-MOS裝置。p-MOS裝置可以包含在沉積n型功函數層105之前形成的p型功函數層，並且為了簡化起見未在第1圖中繪示出。在一些實施例中，可以在沉積n型功函數層105之後，並且在形成阻擋層106之前形成p型功函數層。與原位MHE製程結合的p型功函數材料沉積製程也可以提供順應的p型功函數材料沉積和改善的階梯覆蓋。
組合的n型和p型功函數層可以提供適當的功函數值，以達到p-MOS裝置的標稱電晶體臨界電壓。在一些實施例中，p-MOS裝置可包含兩個以上的功函數層，以達到標稱臨界電壓。在一些實施例中，p型功函數層可包含TiN、覆蓋高k的TiN、任何其他合適的功函數層材料、和/或前述之組合。可以在n型功函數層之後形成p型功函數層，並且可以使用各種沉積技術形成p型功函數層，例如ALD、PVD、CVD、PECVD、其他合適的沉積製程、和/或前述之組合。在一些實施例中，氯基或氟基金屬前驅物的金屬元素可以留在形成的材料中。在一些實施例中，p型功函數層可具有介於約5Å和約50Å之間的大致上均勻的厚度。用於形成p型功函數層的MHE製程可包含使用WClx 、TaClx 、SnClx 、NbClx 的前驅物，其中「x」可在約1和約6之間。在一些實施例中，可使用任何其它合適的前驅物。在一些實施例中，p型功函數層的形成製程中的MHE製程的製程條件可以類似於n型功函數層105的形成製程中的製程條件。在一些實施例中，前述MHE製程的製程條件可以不同。
根據一些實施例，阻擋層106可以形成在n型功函數層105上。 根據一些實施例，阻擋層106可以形成在p型功函數層上。 阻擋層106可以用原位方式形成在功函數層上，以防止底下的功函數層被污染或氧化。阻擋層106可包含TiN、TaN、氮化矽(textured silicon nitride，TSN)、任何其他合適的材料、和/或前述之組合。在一些實施例中，阻擋層106可具有從約5Å到約40Å的厚度。阻擋層106可以由各種沉積技術形成，例如ALD、PVD、CVD、PECVD或任何其他合適的技術。在一些實施例中，阻擋層106可以是可被移除的可選擇層。
類似於阻障層和功函數層的沉積製程，阻擋層沉積製程結合原位MHE製程也可以提供順應的阻擋材料沉積和改善的階梯覆蓋。在一些實施例中，用於形成阻擋層106的MHE製程可包含前驅物，例如WClx 、SnClx 、NbClx 、MoClx 、TiFx ，其中「x」可在約1和約6之間。可使用任何其他合適的前驅物。在一些實施例中，氯基或氟基金屬前驅物的金屬元素可留在形成的材料中。例如，W、Sn、Nb、Mo或Ti原子可以留在形成的阻擋層106中。在一些實施例中，阻擋層的形成製程中的MHE製程的製程條件可以類似於n型功函數層105的形成製程中的那些製程條件。另外，前述MHE製程條件可以不同。
在本發明的一些實施例中，形成金屬層107以填充金屬閘極堆疊中的閘極溝槽的剩餘部分。金屬層107可包含適合形成金屬閘極或其一部分的任何金屬材料。 例如，金屬層107可包含鎢。 在一些實施例中，可以使用氮化鎢(WN)、TaN、釕、銀、鋁、任何其他合適的材料、和/或前述之組合來形成金屬層107。在一些實施例中，可以使用鑲嵌製程，接著藉由平坦化製程(例如，化學機械研磨製程)去除形成在ILD層109的頂表面上的任何過量材料來形成金屬層107。
在一些實施例中，ILD層109可包含介電材料。在一些實施例中，介電材料可包含氧化矽、氮化矽、氮氧化矽、旋塗玻璃(spin-on glass，SOG)、氟化矽玻璃(fluorinated silica glass，FSG)、摻雜碳的氧化矽(例如，SiCOH)、非晶形氟化碳、聚對二甲苯(Parylene)、二-苯並環丁烯(bis-benzocyclobutenes)、聚醯亞胺(polyimide)、其他適當的多孔聚合物材料、其他合適的介電材料、和/或前述之組合。在一些實施例中，ILD層109可包含高密度電漿(high density plasma，HDP)介電材料(例如，HDP氧化物)、和/或高深寬比製程(high aspect ratio process，HARP)介電材料(例如，HARP氧化物)。ILD層109也可包含一種或多種介電材料、和/或一或多層介電層。可以藉由化學機械研磨(chemical-mechanical-polishing，CMP)製程平坦化ILD層109，直到金屬閘極堆疊的頂部露出，如第1圖所示。CMP製程包含為金屬閘極堆疊、間隔物110和ILD層109提供大致上平坦的表面之高選擇性。在一些實施例中，CMP製程具有低凹陷和/或金屬腐蝕效應。
在一些實施例中，除了上述層之外，半導體裝置100還可以包含襯墊層、界面層、晶種層、黏合層、阻障層或這些層的等效物。
第2～3B圖繪示出金屬閘極FinFET結構200的各種視圖。如第3A和3B圖所示，金屬閘極FinFET結構200可以包含使用多循環沉積和MHE蝕刻製程(如上所述)在高深寬比開口中形成的阻障層、功函數層和阻擋層，以產生具有改善的階梯覆蓋的順應膜沉積。作為示例，本發明實施例中繪示的金屬閘極FinFET結構200可以是具有一個或多個n型功函數層的n型FinFET。應當注意的是，金屬閘極FinFET結構200也可以包含p型FinFET，其具有使用多循環沉積和MHE製程形成的一個或多個n型和p型功函數層，以提供順應的膜厚度和改善的階梯覆蓋。
參考第2圖，其繪示出金屬閘極FinFET結構200的透視圖。兩個半導體鰭片213位於基板201上，並由淺溝槽隔離215分開。半導體鰭片213可由矽、矽鍺、鍺或其他合適的半導體材料形成。金屬閘極堆疊205G形成在半導體鰭片213的頂表面213A和側壁213B上。FinFET結構200的通道(未繪示出)沿著半導體鰭片213的頂表面213A和側壁213B定義，並且在源極/汲極(S和D)之間延伸於半導體鰭片213中。如第2圖所示，ILD層209形成在半導體鰭片213的S/D部分的頂表面213A和側壁213B之上。淺溝槽隔離215形成在基板201上且位於相鄰的半導體鰭片213之間。可以使用替換閘極製程形成金屬閘極，其中從ILD層209移除犧牲多晶矽閘極結構，留下可以沉積金屬閘極結構的開口。在一些實施例中，開口可以是高深寬比開口，其深寬比在約6和約60之間。
半導體基板201可以是整體半導體基板，在其上形成各種層和裝置結構。在一些實施例中，半導體基板201可以類似於上述第1圖中的半導體基板101，並且為簡化起見在此不再重複。在一些實施例中，半導體基板201可以與半導體基板101不同。在一些實施例中，可以在半導體基板201上形成各種層和裝置。例如，介電層、摻雜層、多晶矽層、導電層、其他合適的層、和/或前述之組合。多個裝置可以經由內連線層互連到其他積體電路。
參考第3A圖和第3B圖，其繪示出金屬閘極FinFET結構200的兩個剖面圖。從第2圖的金屬閘極FinFET結構200的第一方向觀察第3A圖中所示的剖面圖。第一方向穿過半導體鰭片213且平行於半導體鰭片213的縱長軸線，並且表示為「A-A’」。從第2圖的金屬閘極FinFET結構200的第二方向觀察第3B圖中所示的剖面圖。第二方向是通過淺溝槽隔離215並且也平行於半導體鰭片213的縱長軸線，並且表示為「B-B’」。如第3A圖所示，閘極溝槽211形成在半導體鰭片213的頂表面213A和ILD層209的相反側表面之間，或者如第3B圖所示，閘極溝槽211形成在淺溝槽隔離215的頂表面和ILD層209的相反側表面之間。可選擇的間隔物310形成在金屬閘極堆疊205G的側壁上，以幫助隨後的源極/汲極對準操作。間隔物310可以類似於上述第1圖中的間隔物110，並且為了簡化起見，在此不再詳細描述。
在第3A圖中，金屬閘極堆疊205G位於半導體鰭片213上和閘極溝槽211中。金屬閘極堆疊205G可包含阻障層204、n型功函數層205、阻擋層206和金屬層207。沿著半導體鰭片213的頂表面213A測量閘極長度Lg，且閘極長度Lg在半導體鰭片213中的源極(S)和汲極(D)之間延伸。在一些實施例中，金屬閘極FinFET結構200中的閘極長度Lg小於約16nm。在一些實施例中，閘極長度Lg可以大於約16nm。金屬閘極堆疊205G的高度H1 是從金屬層207的水平頂表面到阻障層204的底表面測量的長度。在一些實施例中，金屬閘極堆疊205G的高度H1 可以從約20nm到約120nm。高k介電層203的相對表面之間的距離L1 可以在約10nm和約20nm之間。在一些實施例中，金屬閘極堆疊205G的高寬比可以在約6至約12的範圍內。金屬閘極堆疊205G的高寬比是指高度H1 與距離L1 的比值。閘極溝槽的深寬比越大，沉積具有改善的階梯覆蓋的大致上均勻的膜的難度越大。在一些實施例中，阻障層204的相對表面之間的距離可為約17nm。在一些實施例中，n型功函數層205的相對表面之間的距離可為約2nm。在一些實施例中，p型FinFET結構可以具有p型功函數層內襯於阻障層204和n型功函數層205之間。在這種情況下，p型功函數層的相對表面之間的距離可為約8nm。
高k介電層203可以是介電常數大於3.9的任何合適材料。高k介電層203可以類似於上述第1圖中的高k介電層103，並且為了簡化起見，在此不再詳細描述。在一些實施例中，高k介電層203可包含高k介電質，例如氧化鉿(HfOx )。可以使用形成高k介電層103的類似製程來形成高k介電層203。在一些實施例中，可以使用不同的沉積製程來形成高k介電層203。在一些實施例中，高k介電層203的厚度可介於約10Å和約20Å之間。
根據一些實施例，可以在高k介電層203上形成阻障層204。阻障層204可以類似於上述在第1圖中的阻障層104，並且為了簡化起見，在此不再詳細描述。在一些實施例中，阻障層204可包含TiN、TaN、任何其他合適的阻障層材料、和/或前述之組合。阻障層204可以在高k介電層203之後形成，並且使用各種沉積技術形成，例如ALD、PVD、CVD、PECVD、其他合適的沉積製程、和/或前述之組合。在一些實施例中，阻障層204可具有介於約10Å和約30Å之間的大致上均勻的厚度。類似於形成阻障層104，MHE製程可以與ALD沉積製程一起使用，以形成具有改善的階梯覆蓋的順應阻障層204。在一些實施例中，用於形成阻障層204的MHE製程可以類似於用於形成阻障層104的MHE製程，並且為了簡化起見，在此不再詳細描述。在一些實施例中，用於形成阻障層204的沉積或MHE製程可以是不同的。
根據一些實施例，n型功函數層205沉積在阻障層204上。n型功函數層205可以類似於上述第1圖中的n型功函數層105，並且為了簡化起見，在此不再詳細描述。在一些實施例中，n型功函數層205可包含TiAlC、TaAlC、TiSiC、任何其他合適的阻障層材料、和/或前述之組合。可以使用各種沉積技術形成n型功函數層205，例如ALD、PVD、CVD、PECVD、其他合適的沉積製程、和/或前述之組合。n型功函數層205可具有介於約10Å和約50Å之間的大致上均勻的厚度。在一些實施例中，MHE製程可以與ALD沉積製程一起使用，以形成具有改善的階梯覆蓋的順應n型功函數層205。在一些實施例中，用於形成n型功函數層205的沉積製程和MHE製程可以類似於用於形成n型功函數層105的相應製程，為簡化起見，在此不再詳細描述。
雖然第3A圖將金屬閘極FinFET結構200繪示為n型裝置，但是金屬閘極FinFET結構200也可以包含p型裝置。p型裝置可以包含在沉積n型功函數層205之前形成的p型功函數層，並且為了簡化起見，未在第3A圖中繪示出。結合原位MHE製程的p型功函數材料沉積製程也可以提供順應的p型功函數材料沉積和改善的階梯覆蓋。此p型功函數層的形成可以類似於上述參照第1圖描述的p型功函數層，並且為了簡化起見，在此不再詳細描述。
根據一些實施例，阻擋層206可以形成在n型功函數層205上。根據一些實施例，阻擋層206也可以形成在p型FinFET中的p型功函數層上。阻擋層206可以使用與上述第1圖中描述的阻擋層106類似的沉積和MHE製程形成，並且為了簡化起見，在此不再詳細描述。在一些實施例中，阻擋層206的製程條件可以不同。在一些實施例中，阻擋層206是可選擇的層。
可以形成金屬層207以填充金屬閘極堆疊205G中的閘極溝槽的剩餘部分，金屬層207可以類似於上述第1圖中的金屬層107，並且為了簡化起見，在此不再詳細描述。在一些實施例中，金屬層207可包含鎢。 在一些實施例中，可以使用WN、TaN、釕、銀、鋁、任何其他合適的材料、和/或前述之組合來形成金屬層207。在一些實施例中，可以使用鑲嵌製程，然後進行平坦化製程以去除在ILD層209的頂表面上形成的任何過量材料，以形成金屬層207。
在一些實施例中，ILD層209可包含介電材料。在一些實施例中，ILD層209可以類似於上述第1圖中的ILD層109，並且為了簡化起見，在此不再詳細描述。可以藉由化學機械研磨製程平坦化ILD層209，直到金屬閘極堆疊205G的頂部露出，如第3A圖所示。
第3B圖中所示的剖面是從第2圖中所示的第二方向切割的。第二方向穿過淺溝槽隔離215，並且平行於半導體鰭片213的縱長軸線，且表示為「B-B’」。在第2、3A和3B圖中有相同數字標號的元件是指相同結構的材料，為簡化起見，在此不再重複。淺溝槽隔離215可用於在相鄰裝置之間提供電絕緣，並且可使用低k介電材料(例如，具有低於3.9的介電常數的介電材料)形成。從金屬層207的頂表面到阻障層204的底表面測量第3B圖中的閘極高度H2 。閘極高度H2 可以大於第3A圖的閘極高度H1 ，因為閘極高度H2 包含閘極高度H1 以及在半導體鰭片213的頂表面213A和淺溝槽隔離215的頂表面之間的ILD層209的厚度這兩者的高度。因此，在閘極替換製程期間，如第3B圖所示在ILD層209中形成的閘極溝槽可以具有比第3A圖中的閘極溝槽更高的深寬比。例如，深寬比可以在約6和約60之間。在一些實施例中，金屬閘極堆疊的高度H2 可以從約120nm至約600 nm。高k介電層203的兩個相對表面之間的距離L1 可以從約10nm至約20nm。如上所述，多循環沉積製程和MHE製程可以在高深寬比開口中，例如在閘極替換製程期間形成的如第3B圖所示的開口中產生具有改善的階梯覆蓋的順應膜。
參考第4圖，其繪示出用於在金屬閘極半導體裝置中形成功函數層的半導體晶圓製造系統400的配置。半導體晶圓製造系統400具有安排在兩個群集400A和400B中的每一個群集中的數個成長腔室。半導體晶圓製造系統400還可以包含用於沉積介電層、阻障層、阻擋層、黏合層、抗反射層和任何其他合適層的其他成長腔室。上述在第1～3B圖中描述的金屬閘極結構中的每個層可以在半導體晶圓製造系統400中形成，而不會使晶圓暴露於沉積製程之間的環境接觸。
兩個裝載鎖定腔室413A和413B被配置為接收從裝載端口402傳送的晶圓。當晶圓在裝載端口402和裝載鎖定腔室413A或413B之間傳送時，裝載鎖定腔室413A和413B被排氣至等於裝載端口402的壓力。當將晶圓從裝載鎖定腔室413A或413B移動到半導體晶圓製造系統400中的一個腔室中時，裝載鎖定腔室413A和413B被抽真空到一定程度的真空度，此真空度更接近於群集400A和400B內部的真空程度。群集400A和400B各自具有至少一個機械裝置，例如機器手臂404或408，其將停放在抽真空的裝載鎖定腔室413A或413B中的晶圓傳送到一個成長腔室。半導體晶圓製造系統400還可以包含脫氣腔室415和417，其用於活化和去除氣體和/或液體物質，例如來自基板的水分和氧氣，以防止薄膜特性的變化和沉積失敗。
在一些實施例中，介電質沉積腔室401接到群集400A，並且裝載有用於高k介電質成長的前驅物。例如，為了沉積如第1和2圖分別所示的高k介電層103和203，提供例如四氯化鉿(HfCl4 )、水(H2 O)和任何其它合適的前驅物至介電質沉積腔室401。
在一些實施例中，阻障層沉積腔室403接到群集400A，並且連接到用於阻障層成長的前驅物供應。例如，阻障層沉積腔室403可以裝載有用於形成具有改善的階梯覆蓋的順應阻擋層的多循環沉積和MHE製程的前驅物，前驅物可以是氣體形式。在MHE製程期間，可以在有或沒有活化電漿的情況下操作阻障層沉積腔室403。在一些實施例中，阻障層沉積腔室403可以是ALD沉積腔室，並且也可以進行原位MHE製程。在一些實施例中，阻障層沉積腔室403可以保持在室溫到約200℃之間的溫度。在一些實施例中，阻障層沉積腔室403可以保持在約200℃到約1000℃之間的溫度。在一些實施例中，在MHE製程期間，阻障層沉積腔室403可以保持在約1托(Torr)到約20托之間的腔室壓力。在一些實施例中，阻障層沉積腔室403可以連接到前驅物的供應，例如WClx 、WFx 、TaClx 、TiClx 、NH3 、五-二甲基氨基鉭(PDMAT)、和/或任何其他合適的前驅物，其中「x」可以在約1和約6之間。
在一些實施例中，n型功函數層沉積腔室405接到群集400B，並且連接到用於n型功函數層沉積的前驅物供應。例如，n型功函數層沉積腔室405可以裝載有用於形成n型功函數層的多循環沉積和MHE製程的前驅物。在一些實施例中，前驅物可以是氣體形式。在一些實施例中，n型功函數層沉積腔室405可以是ALD沉積腔室，並且也可以進行原位MHE製程。在一些實施例中，n型功函數層沉積腔室405可以保持在室溫到約200℃之間的溫度。在一些實施例中，n型功函數層沉積腔室405可以保持在約200℃到約1000℃之間的溫度。在一些實施例中，在MHE製程期間，n型功函數層沉積腔室405可以保持在約1托(Torr)到約20托之間的腔室壓力。在一些實施例中，n型功函數層沉積腔室405可以連接到前驅物的供應，例如WClx 、SnClx 、NbClx 、MoClx 、三乙基鋁(TEA)、和/或任何其他合適的前驅物，其中「x」可以在約1和約6之間。
在一些實施例中，p型功函數層沉積腔室407接到群集400B，並且連接到用於p型功函數層沉積的前驅物供應。例如，p型功函數層沉積腔室407可以裝載有用於形成p型功函數層的多循環沉積和MHE製程的前驅物。在一些實施例中，p型功函數層沉積腔室407可以是ALD沉積腔室，並且也可以進行原位MHE製程。在一些實施例中，p型功函數層沉積腔室407可以保持在室溫到約200℃之間的溫度。在一些實施例中，p型功函數層沉積腔室407可以保持在約200℃到約1000℃之間的溫度。在一些實施例中，在MHE製程期間，p型功函數層沉積腔室407可以保持在約1托(Torr)和約20托之間的腔室壓力。在一些實施例中，p型功函數層沉積腔室407可以連接到前驅物的供應，例如WClx 、SnClx 、NbClx 、MoClx 、三乙基鋁(TEA)、和/或任何其他合適的前驅物，其中「x」可以在約1和約6之間。
在一些實施例中，阻擋層沉積腔室409接到群集400B，並且連接到用於阻擋層沉積的前驅物供應。例如，阻擋層沉積腔室409可以裝載有用於形成阻擋層的多循環沉積和MHE製程的前驅物。在一些實施例中，阻擋層沉積腔室409可以是ALD沉積腔室，並且也可以進行原位MHE製程。在一些實施例中，阻擋層沉積腔室409可以保持在室溫到約200℃之間的溫度。在一些實施例中，阻擋層沉積腔室409可以保持在約200℃到約1000℃之間的溫度。在一些實施例中，在MHE製程期間，阻擋層沉積腔室409可以保持在約1托和約20托之間的腔室壓力。在一些實施例中，阻擋層沉積腔室409可以連接到前驅物的供應，例如WClx 、SnClx 、NbClx 、MoClx 、TiClx 、和/或任何其他合適的前驅物，其中「x」可以在約1和約6之間。
在一些實施例中，冷卻腔室410A和410B讓晶圓在各種薄膜生長之間，以適當的冷卻速率冷卻到期望的溫度，而沒有接觸環境。在一些實施例中，在半導體晶圓製造系統400中可以包含附加的腔室，其用於沉積形成上述第1～3B圖中的半導體結構的任何合適的材料。例如，在半導體晶圓製造系統400中可以包含金屬層沉積腔室，其用於沉積填充閘極溝槽的金屬層107和207。金屬層沉積腔室可以連接到前驅物供應，例如鎢或鈷的靶材，並且可以與氬氣一起引入金屬層沉積腔室。
在半導體晶圓製造系統400的沉積腔室中沉積順應層期間，沉積腔室在多循環沉積製程和MHE製程之間保持在真空下，使得環境接觸或污染物不會引入。使用者可以將單個條件輸入計算機處理器，以控制沉積腔室用來執行多循環沉積和MHE製程。例如，此條件可以包含多循環沉積製程中的第一和第二前驅物的沉積參數，例如脈衝時間、吹淨時間、氣體流速、腔室溫度、腔室壓力、電漿功率、基板偏壓、和/或任何合適的沉積參數。此條件還可以包含MHE製程的製程參數，例如前驅物類型、前驅物流速、腔室壓力、腔室溫度、製程時間、和/或任何合適的製程參數。因此，順應層的整個沉積製程可以由同一腔室中的單個條件來控制。
根據操作條件為每個晶圓分配一系列操作，以在半導體晶圓製造系統400中達到自動晶圓處理。在一些實施例中，首先使用機器手臂404將基板從裝載鎖定腔室413A和/或413B轉移到群集400A。可以將晶圓送入腔室415或417進行脫氣，然後送入高k介電層沉積腔室401進行介電層沉積。例如，可以使用高k介電層沉積腔室401在閘極溝槽中沉積上述的高k介電層103和203。在一些實施例中，在形成高k介電層之後，可以將晶圓從高k介電層沉積腔室401轉移到沉積腔室403，進行阻障層104或204的成長。在一些實施例中，阻擋層是可選擇的，並且晶圓可以從高k介電層沉積腔室401轉移到群集400B中的沉積腔室之一用於隨後的沉積。例如，根據一些實施例，晶圓可以被轉移到n型功函數層沉積腔室405以沉積n型功函數層。在沉積n型功函數層之後，根據一些實施例，可以將晶圓轉移到p型功函數層沉積腔室407，以形成用在例如p-MOS或p型FinFET的p型裝置中的p型功函數層。在沉積功函數層之後，如果需要，然後可以將晶圓轉移到阻擋層沉積腔室409。根據一些實施例，用於填充閘極溝槽的金屬層也可以在半導體晶圓製造系統400中沉積。在形成金屬層之後，然後可以使用機器手臂404和408將晶圓停放到裝載鎖定腔室413A和413B。裝載鎖定腔室413A和413B內的真空程度升高到與裝載端口402相當的程度，然後將晶圓轉移到裝載端口402並取出用於後續操作。例如，在形成金屬閘極結構之後，包含MOSFET或FinFET結構的晶圓可以經過額外的CMOS製程以形成各種裝置。在一些實施例中，各種部件包含但不限於輕摻雜源極/汲極區(n型和p型LDD)、源極/汲極(S/D)區、矽化物部件和接觸蝕刻停止層(contact etch stop layer，CESL)。應當注意的是，應變結構例如矽鍺(SiGe)和碳化矽(SiC)部件可以分別形成在p型和/或n型裝置中。
第5圖是根據本發明的一些實施例，在半導體結構中形成具有改善的階梯覆蓋的順應層的例示性方法500的流程圖。應當注意的是，方法500的操作可以用不同的順序和/或變化執行，並且方法500可以包含更多操作，為了簡化起見不進行描述。還應注意的是，例示性方法500還可用於形成在接點、導通孔和/或內連線中具有改善的階梯覆蓋的順應層。第6A～6F圖是利用原位MHE製程形成具有改善的階梯覆蓋的順應層，以製造例示性的半導體結構600的剖面圖。提供第6A～6F圖作為例示性剖面圖，以便於解釋方法500。半導體結構600可以包含淺溝槽隔離615、ILD層609和間隔物610，分別類似於上述第2～3B圖中的淺溝槽隔離215、ILD層209和間隔物310，且為簡化起見，在此不再詳細描述。在一些實施例中，淺溝槽隔離615可以是半導體基板的一部分。
在操作502，根據本發明的一些實施例，高k介電層沉積在半導體裝置的開口中。開口可以是高深寬比(例如，大於6)的開口，例如閘極溝槽、通孔、內連線和其他高深寬比開口。參照第6A圖，在高k介電層603的露出側壁和底表面之間形成閘極溝槽602。閘極溝槽602可以具有高深寬比(例如，在約6和約66之間)，深寬比由測量其高度H除以其寬度L而得到。高k介電層可以沉積在閘極溝槽602的側壁和底部上。高k介電層的一個例子是第6A圖所示的高k介電層603。高k介電層可以是介電常數大於3.9的任何合適材料。例如，高k介電層可以包含高k介電質，例如HfOx 。在一些實施例中，高k介電層可包含其他高k介電質，例如LaO、Al2 O3 、ZrO、TiO、Ta2 O5 、Y2 O3 、鈦酸鍶(STO)、鈦酸鋇(BTO)、HfSiO、Si3 N4 、氮氧化物、任何其他合適的材料、和/或前述之組合。高k介電層可以由任何合適的製程形成，例如ALD、CVD、MOCVD、PVD、PECVD、PEALD、熱氧化、任何其他合適的沉積技術、和/或前述之組合。在一些實施例中，高k介電層的厚度可介於約10Å和約20Å之間。高k介電層的其他示例可以是如上述第1和2圖中的高k介電層103和203。
在操作504，根據本發明的一些實施例，阻障層沉積在半導體裝置的開口中。開口可以是高深寬比(例如，大於6)的開口，例如閘極溝槽、通孔、內連線和其他高深寬比開口。阻障層的示例是如第6B圖所示形成在高k介電層603上的阻障層604。在一些實施例中，阻障層可包含TiN、TaN、任何其他合適的阻障層材料、和/或前述之組合。阻障層可以在高k介電層之後形成，並且使用各種沉積技術形成，例如ALD、PVD、CVD、PECVD、其他合適的沉積製程、和/或前述之組合。在一些實施例中，阻障層可具有介於約10Å和約30Å之間的大致上均勻的厚度。
在一些實施例中，MHE製程可與ALD沉積製程一起使用，以形成具有改善的階梯覆蓋的順應阻障層。在一些實施例中，MHE製程可以與其他合適的沉積製程一起使用，以提供改善的階梯覆蓋。在一些實施例中，用於形成阻障層的ALD製程可包含在真空下將第一前驅物脈衝進入反應腔室一段預定的時間量。在反應腔室中進行使用惰性氣體的第一吹淨製程，以除去任何未反應的第一前驅物材料和反應副產物。然後將第二前驅物脈衝到反應腔室中，讓第二前驅物與第一前驅物產生表面反應，並形成阻擋層材料的一個或多個原子層。在反應腔室中進行第二吹淨製程，以除去任何未反應的第二前驅物材料和任何反應副產物。然後重複此沉積循環，直到達到阻障層的標稱膜厚度。在一些實施例中，可以在一個或多個沉積循環之後進行MHE製程，使得在隨後的沉積循環開始之前可以減少懸突物。例如，根據一些實施例，可以在每個沉積循環之後進行MHE製程。在一定數量的沉積循環之後，也可以間隔地進行MHE製程。在一些實施例中，MHE製程可以在達到最終標稱膜厚度之後，並且在不同材料的沉積製程之前進行。MHE製程可以有效地去除在沉積循環期間形成的懸突物，這是由於與開口底部相比，開口頂部的離子密度更大。
在一些實施例中，用於MHE製程的氯基或氟基金屬前驅物可包含WFx 、WClx 、TiClx 、TaClx ，其中「x」可等於約1至6。在一些實施例中，可以使用任何其他合適的前驅物。在一些實施例中，沉積循環和MHE製程在原位進行，例如，在ALD群集設備的製程系統內進行。在一些實施例中，MHE製程的製程條件可以類似於在形成阻障層104期間，MHE製程中使用的製程條件。例如，製程條件為溫度、前驅物流速、腔室壓力、製程時間、電漿條件、循環次數、循環順序，且其他製程條件可以是類似在上述MHE製程之間的條件。在一些實施例中，MHE製程的製程條件可以不同。使用多循環沉積製程和MHE製程形成阻障層的其他例子可以形成如上述在第1和2圖中的阻障層104和204。
在操作506，根據本發明的一些實施例，p型功函數層沉積在半導體裝置的開口中。開口可以是高深寬比(例如，大於6)的開口，例如閘極溝槽、通孔、內連線和其他高深寬比開口。在一些實施例中，半導體電晶體裝置可以是p型裝置，其包含形成在n型功函數層上的p型功函數層。p型功函數層的一個例子是形成在阻障層604上的p型功函數層605p，如第6C圖所示。結合原位MHE製程的p型功函數材料沉積製程也可以提供順應的p型功函數材料沉積和改善的階梯覆蓋。組合的n型和p型功函數層可以提供適當的功函數值，以達到p型裝置的標稱電晶體臨界電壓。在一些實施例中，p型功函數層可包含TiN、高k蝕刻(HKE)-TiN、任何其他合適的功函數層材料、和/或前述之組合。P型功函數層可以在n型功函數層之後形成，並且使用各種沉積技術形成，例如ALD、PVD、CVD、PECVD、其他合適的沉積製程、和/或前述之組合。在一些實施例中，p型功函數層可具有介於約5Å和約50Å之間的大致上均勻的厚度。用於形成p型功函數層的MHE製程可包含使用WClx 、TaClx 、SnClx 、NbClx 的前驅物，其中「x」可在約1和約6之間。在一些實施例中，可使用任何其它合適的前驅物。在一些實施例中，p型功函數層形成製程中的MHE製程的製程條件可以類似於n型功函數層105的形成製程中的製程條件。在一些實施例中，MHE製程的製程條件可以不同。p型功函數層的其他示例可以是參考第1和2圖如上所述的p型功函數層。
在操作508，根據本發明的一些實施例，n型功函數層沉積在半導體裝置的開口中。開口可以是高深寬比(例如，大於6)的開口，例如閘極溝槽、通孔、內連線和其他高深寬比開口。根據一些實施例，可以在阻障層上沉積一個或多個n型功函數層。n型功函數層的一個例子是形成在p型功函數層605p上的n型功函數層605n，如第6D圖所示。n型功函數層可以提供適當的功函數值，以達到半導體電晶體裝置的標稱電晶體臨界電壓。在一些實施例中，n型功函數層可包含TiAlC、TaAlC、TiSiC、任何其他合適的n型功函數層材料、和/或前述之組合。n型功函數層可以在阻障層沉積之後形成，並且使用各種沉積技術形成，例如ALD、PVD、CVD、PECVD、其他合適的沉積製程、和/或前述之組合。在一些實施例中，n型功函數層可具有介於約10Å和約50Å之間的大致上均勻的厚度。MHE製程可以與ALD沉積製程一起使用，以形成具有改善的階梯覆蓋的順應n型功函數層。在一些實施例中，用於產生n型功函數層的ALD製程可包含在真空下將第一前驅物脈衝進入反應腔室一段預定的時間量，以讓第一前驅物與基板表面完全反應。隨後，在反應腔室中進行使用惰性氣體的第一吹淨製程，以除去任何未反應的第一前驅物材料和反應副產物。然後將第二前驅物脈衝到反應腔室中，以讓其與第一前驅物產生表面反應，並形成n型功函數材料的一個或多個原子層。在反應腔室中進行第二吹淨製程，以除去任何未反應的第二前驅物材料和任何反應副產物。然後重複沉積循環，直到達到n型功函數材料的標稱膜厚度。在一些實施例中，可以在一個或多個沉積循環之後進行MHE製程，使得在隨後的沉積循環開始之前可以減少懸突物。例如，根據一些實施例，可以在每個沉積循環之後進行MHE製程。MHE製程也可以在一定數量的沉積循環後間隔地進行。在一些實施例中，MHE製程可以在達到最終標稱膜厚度之後，並且在不同材料的沉積製程之前進行。MHE製程可以有效地去除在沉積循環期間形成的懸突物，這是由於與開口底部相比，在開口頂部處的離子密度更大。
在一些實施例中，用於MHE製程的氯基或氟基金屬前驅物可包含WClx 、SnClx 、NbClx 、MoClx ，其中「x」可在約1和約6之間。在一些實施例中，可以使用任何其它合適的前驅物。在一些實施例中，沉積循環和MHE製程原位進行，例如，在ALD群集設備的製程系統內進行。在一些實施例中，MHE製程的製程條件可以類似於在形成阻障層104期間， MHE製程中使用的製程條件。例如，製程條件為溫度、前驅物流速、腔室壓力、製程時間、電漿條件、循環次數、循環順序，且其他製程條件可以是類似於前述MHE製程之間的條件。在一些實施例中，MHE製程的製程條件可以不同。n型功函數層的其他示例可以是如上述第1和2圖中的n型功函數層105和205。
在操作510，根據本發明的一些實施例，阻擋層沉積在半導體裝置的開口中。開口可以是高深寬比(例如，大於6)的開口，例如閘極溝槽、通孔、內連線和其他高深寬比開口。根據一些實施例，可以在n型或p型功函數層上形成阻擋層。阻擋層的一個例子是形成在n型功函數層605n上的阻擋層606，如第6E圖所示。可以用原位方式在功函數層上形成阻擋層，以防止底下的功函數層被污染或氧化。阻擋層也可以在同一群集設備內的不同沉積腔室中形成，或使用不同的沉積設備形成。阻擋層可包含TiN、TaN、TSN、任何其他合適的材料、和/或前述之組合。在一些實施例中，阻擋層可具有從約5Å到約40Å的厚度。阻擋層可以由各種沉積技術形成，例如ALD、PVD、CVD、PECVD或其他合適的技術。在一些實施例中，阻擋層606可以是可被移除的可選擇層。類似於阻擋層和功函數層的沉積製程，阻擋層沉積製程結合原位MHE製程也可以提供順應的阻擋材料沉積和改善的階梯覆蓋。在一些實施例中，用於形成阻擋層606的MHE製程可以包含前驅物，例如WClx 、SnClx 、NbClx 、MoClx ，其中「x」可以在約1和約6之間。在一些實施例中，可以使用任何其他合適的前驅物。阻擋層的其他示例可以是如上述第1～3B圖中所述的阻擋層106和206。
在操作512，根據本發明的一些實施例，金屬層沉積在半導體裝置的開口中。開口可以是高深寬比(例如，大於6)的開口，例如閘極溝槽、通孔、內連線和其他高深寬比開口。可以形成金屬層以填充金屬閘極堆疊中的閘極溝槽的剩餘部分。金屬層的示例是形成在阻擋層606上的金屬層607，如第6F圖所示，金屬層可包含鎢、WN、TaN、釕、銀、鋁、任何其他合適的材料、和/或前述之組合。可以使用鑲嵌製程，然後藉由平坦化製程去除在ILD層的頂表面上形成的任何過量材料，以形成金屬層。金屬層的其他例子可以是如上述在第1～3B圖中的金屬層107和207。參照第6F圖，形成金屬閘極堆疊，其包含阻障層604、p型功函數層605p、n型功函數層605n、阻擋層606和金屬層607。金屬閘極堆疊形成在上述第6A圖中的閘極溝槽602中，並且可以具有與閘極溝槽602相同的深寬比。因此，金屬閘極堆疊可以具有在約6和約66之間的深寬比。
根據本發明的各種實施例提供形成順應金屬層的方法，此順應金屬層在高深寬比開口中具有改善的階梯覆蓋。在一些實施例中，使用本發明實施例中描述的方法形成的順應層還可以包含金屬化合物層，並且為了簡化起見，將這些層統稱為金屬層。可以使用多循環沉積和原位蝕刻製程來形成順應金屬層。形成製程可以包含沉積製程的循環和原位蝕刻製程，例如MHE製程。MHE製程可以在沉積循環之間或之後原位進行，以蝕刻過量的沉積材料，並形成順應金屬層。在一些實施例中，沉積的金屬層可以是大致上順應的。在一些實施例中，沉積的材料層可以在高深寬比開口的側壁、底部和頂部表面上提供大致上均勻和連續的材料覆蓋，以達成改善的階梯覆蓋。在一些實施例中，多循環沉積製程可包含ALD製程。在一些實施例中，MHE製程中使用的前驅物可包含氯基或氟基金屬前驅物。順應金屬層的標稱厚度和品質可以至少通過沉積條件、沉積循環次數、MHE製程的前驅物選擇、蝕刻循環次數、MHE製程的參數、其他合適的參數、和/或前述之組合來改變。
根據本發明的各種實施例，使用沉積和原位蝕刻製程在半導體結構中形成順應的間隙填充層提供了以下好處和其他好處：(i)由於在高深寬比結構中改善的階梯覆蓋，得到高的裝置可靠度和臨界電壓效能；(ii)由於MHE蝕刻製程，減少或消除額外的乾蝕刻或濕蝕刻製程的需要；(iii)藉由採用在同一沉積腔室中進行的原位蝕刻製程，避免污染且降低成本。
在一些實施例中，製造半導體結構的方法包含在基板中形成開口，以及在開口中沉積順應金屬層。此沉積包含執行一個或多個沉積循環。此沉積包含使第一前驅物流入沉積腔室，以及吹淨沉積腔室，以去除至少一部分的第一前驅物。此方法還包含使第二前驅物流入沉積腔室，以形成順應金屬層的子層，以及吹淨沉積腔室，以去除至少一部分的第二前驅物。此方法還包含進行金屬鹵化物蝕刻(MHE)製程，MHE製程包含使第三前驅物流入沉積腔室。
在一些實施例中，執行上述一個或多個沉積循環包含重複沉積循環，以沉積到標稱厚度的順應金屬層。在一些實施例中，進行金屬鹵化物蝕刻製程包含在上述一個或多個沉積循環的每一個沉積循環之後進行金屬鹵化物蝕刻製程。在一些實施例中，金屬鹵化物蝕刻製程在上述一個或多個沉積循環之後進行。在一些實施例中，進行金屬鹵化物蝕刻製程包含在沉積順應金屬層到標稱厚度之後進行金屬鹵化物蝕刻製程。在一些實施例中，金屬鹵化物蝕刻製程在約200℃至約1000℃的溫度下進行。在一些實施例中，第一前驅物或第二前驅物包含四氯化鈦(TiCl4 )、五-二甲基氨基鉭(pentakis-dimethylamino tantalum，PDMAT)、氨(NH3)和三乙基鋁(triethylaluminum，TEA)中的至少一者。在一些實施例中，第三前驅物包含氯基金屬前驅物或氟基金屬前驅物。在一些實施例中，第三前驅物包含氟化鎢(WFx )、氯化鎢(WClx )、氯化鈦(TiClx )、氟化鈦(TiFx )、氯化鉭(TaClx )、氯化錫(SnClx )和氯化鉬(MoClx )中的至少一者，且其中x在約1和約6之間。在一些實施例中，金屬鹵化物蝕刻製程進行約10秒至約300秒。在一些實施例中，進行金屬鹵化物蝕刻製程包含在不活化電漿的情況下進行金屬鹵化物蝕刻製程。在一些實施例中，金屬鹵化物蝕刻製程在約1托(Torr)至約20托的腔室壓力下進行。在一些實施例中，第三前驅物的流速在約100標準立方公分每分鐘(sccm)到約12000 sccm之間。在一些實施例中，進行金屬鹵化物蝕刻製程包含在上述一個或多個沉積循環之後進行金屬鹵化物蝕刻製程，且不將半導體結構暴露於環境。
在一些實施例中，製造半導體電晶體結構的方法包含在基板上形成開口，以及在開口中沉積阻障層。此方法也包含使用原子層沉積(ALD)製程在阻障層上沉積功函數層。此方法還包含藉由金屬鹵化物蝕刻(MHE)製程原位蝕刻功函數層，以及沉積金屬層以填充開口。
在一些實施例中，蝕刻功函數層包含在原子層沉積製程期間，進行金屬鹵化物蝕刻製程。在一些實施例中，蝕刻功函數層包含在原子層沉積製程之後，進行金屬鹵化物蝕刻製程。在一些實施例中，蝕刻功函數層包含使前驅物流入沉積腔室，此前驅物包含氯基金屬前驅物或氟基金屬前驅物。
在一些實施例中，半導體結構包含基板上的阻障層，以及形成在阻障層上的閘極堆疊，閘極堆疊具有大於6的深寬比，並且包含在阻障層上的一個或多個功函數層，此一個或多個功函數層的厚度在約5Å和約50Å之間，且功函數層包含在金屬鹵化物蝕刻製程中蝕刻功函數層使用的金屬元素。半導體結構還包含在一個或多個功函數層上的金屬層。在一些實施例中，上述金屬元素包含鎢、錫、鈮、鉬、鉭和鈦中的至少一者。
應當理解，實施方式而非摘要是用於解釋申請專利範圍。摘要可以闡述預期的一個或多個實施例，但不是全部的例示性實施例，因此，摘要不是用於限制後附之申請專利範圍。
以上概述了數個實施例的部件、使得在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的概念。在本發明所屬技術領域中具有通常知識者應該理解、可以使用本發明實施例作為基礎、來設計或修改其他製程和結構、以實現與在此所介紹的實施例相同的目的及/或達到相同的好處。在本發明所屬技術領域中具有通常知識者也應該理解、這些等效的結構並不背離本發明的精神和範圍、並且在不背離本發明的精神和範圍的情況下、在此可以做出各種改變、取代和其他選擇。因此、本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:半導體裝置； 101、201:半導體基板； 103、203、603:高k介電層； 104、204、604:阻障層； 105、205、605n:n型功函數層； 106、206、606:阻擋層； 107、207、607:金屬層； 108:源極/汲極(S/D)； 109、209、609:層間介電(ILD)層； 110、310、610:間隔物； 111、211、602:閘極溝槽； Lg:閘極長度； LA、LB、LC、L1:距離； H、H1、H2:閘極高度； L:寬度； 200:金屬閘極FinFET結構； 205G:金屬閘極堆疊； 213:半導體鰭片； 213A:頂表面； 213B:側壁； 215、615:淺溝槽隔離； 400:半導體晶圓製造系統； 400A、400B:群集； 401:介電質沉積腔室； 402:裝載端口； 403:阻障層沉積腔室； 404、408:機器手臂； 405:n型功函數層沉積腔室； 407:p型功函數層沉積腔室； 409:阻擋層沉積腔室； 410A、410B:冷卻腔室； 413A、413B:裝載鎖定腔室； 415、417:脫氣腔室； 500:方法； 502、504、506、508、510、512:操作； 600:半導體結構； 605p:p型功函數層。
為了讓本發明實施例能更容易理解，以下配合所附圖式作詳細說明。應該注意，根據工業上的標準範例，各個部件未必按照比例繪製。實際上，為了讓討論清晰易懂，各個部件的尺寸可以被任意放大或縮小。 第1-2、3A-3B圖為根據一些實施例，半導體結構的示意圖。 第4圖為根據一些實施例，半導體晶圓製造系統的配置。 第5圖為根據一些實施例，使用多循環沉積和蝕刻製程，形成多層的例示性方法的流程圖。 第6A～6F圖為根據一些實施例，半導體結構的剖面示意圖。
500:方法
502、504、506、508、510、512:操作

Claims (20)

  1. 一種半導體結構的製造方法，包括： 形成一開口於一基板中；以及 沉積一順應金屬層於該開口中，其中該沉積包括： 執行一個或多個沉積循環，包括： 使一第一前驅物流入一沉積腔室； 吹淨該沉積腔室，以除去至少一部分的該第一前驅物； 使一第二前驅物流入該沉積腔室，以形成該順應金屬層的一子層； 吹淨該沉積腔室，以除去至少一部分的該第二前驅物；以及 進行一金屬鹵化物蝕刻製程，包括使一第三前驅物流入該沉積腔室。
  2. 如申請專利範圍第1項所述之半導體結構的製造方法，其中執行該一個或多個沉積循環包含重複該沉積循環，以沉積到一標稱厚度的該順應金屬層。
  3. 如申請專利範圍第1項所述之半導體結構的製造方法，其中進行該金屬鹵化物蝕刻製程包括在該一個或多個沉積循環的每一個沉積循環之後進行該金屬鹵化物蝕刻製程。
  4. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該金屬鹵化物蝕刻製程在該一個或多個沉積循環之後進行。
  5. 如申請專利範圍第1項所述之半導體結構的製造方法，其中進行該金屬鹵化物蝕刻製程包括在沉積該順應金屬層到一標稱厚度之後進行該金屬鹵化物蝕刻製程。
  6. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該金屬鹵化物蝕刻製程在約200℃至約1000℃的溫度下進行。
  7. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該第一前驅物或該第二前驅物包括四氯化鈦(TiCl4 )、五-二甲基氨基鉭(pentakis-dimethylamino tantalum，PDMAT)、氨(NH3 )和三乙基鋁(triethylaluminum，TEA)中的至少一者。
  8. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該第三前驅物包括氯基金屬前驅物或氟基金屬前驅物。
  9. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該第三前驅物包括氟化鎢(WFx )、氯化鎢(WClx )、氯化鈦(TiClx )、氟化鈦(TiFx )、氯化鉭(TaClx )、氯化錫(SnClx )和氯化鉬(MoClx )中的至少一者，且其中x在約1和約6之間。
  10. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該金屬鹵化物蝕刻製程進行約10秒至約300秒。
  11. 如申請專利範圍第1項所述之半導體結構的製造方法，其中進行該金屬鹵化物蝕刻製程包括在不活化電漿的情況下進行該金屬鹵化物蝕刻製程。
  12. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該金屬鹵化物蝕刻製程在約1托(Torr)至約20托的腔室壓力下進行。
  13. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該第三前驅物的流速在約100標準立方公分每分鐘(sccm)到約12000sccm之間。
  14. 如申請專利範圍第1項所述之半導體結構的製造方法，其中進行該金屬鹵化物蝕刻製程包括在該一個或多個沉積循環之後進行該金屬鹵化物蝕刻製程，且不將該半導體結構暴露於環境。
  15. 一種半導體電晶體結構的製造方法，包括： 形成一開口於一基板上； 沉積一阻障層於該開口中； 使用一原子層沉積製程沉積一功函數層於該阻障層上； 藉由一金屬鹵化物蝕刻製程原位蝕刻該功函數層；以及 沉積一金屬層以填充該開口。
  16. 如申請專利範圍第15項所述之半導體電晶體結構的製造方法，其中蝕刻該功函數層包括在該原子層沉積製程期間，進行該金屬鹵化物蝕刻製程。
  17. 如申請專利範圍第15項所述之半導體電晶體結構的製造方法，其中蝕刻該功函數層包括在該原子層沉積製程之後，進行該金屬鹵化物蝕刻製程。
  18. 如申請專利範圍第15項所述之半導體電晶體結構的製造方法，其中蝕刻該功函數層包括使一前驅物流入一沉積腔室，其中該前驅物包括氯基金屬前驅物或氟基金屬前驅物。
  19. 一種半導體結構，包括： 一阻障層，位於一基板上； 一功函數層，位於該阻障層上，其中該功函數層包括在一金屬鹵化物蝕刻製程中蝕刻該功函數層使用的一金屬元素；以及 一金屬層，位於該功函數層上。
  20. 如申請專利範圍第19項所述之半導體結構，其中該金屬元素包括鎢、錫、鈮、鉬、鉭和鈦中的至少一者。
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