TW201946148A - 半導體裝置之製造方法 - Google Patents

半導體裝置之製造方法 Download PDF

Info

Publication number
TW201946148A
TW201946148A TW108105753A TW108105753A TW201946148A TW 201946148 A TW201946148 A TW 201946148A TW 108105753 A TW108105753 A TW 108105753A TW 108105753 A TW108105753 A TW 108105753A TW 201946148 A TW201946148 A TW 201946148A
Authority
TW
Taiwan
Prior art keywords
layer
gate
fin
region
seed layer
Prior art date
Application number
TW108105753A
Other languages
English (en)
Inventor
吳仲強
曹學文
李家慶
洪正隆
蘇慶煌
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201946148A publication Critical patent/TW201946148A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76862—Bombardment with particles, e.g. treatment in noble gas plasmas; UV irradiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一種半導體裝置之製造方法，包括形成一開口於一介電層內。沉積一種子層於開口內，種子層的第一部分具有第一雜質濃度。將種子層的第一部分暴露於一電漿，在暴露於電漿之後，第一部分具有小於第一雜質濃度的第二雜質濃度。將一導電材料填入開口，以形成導電特徵部件。種子層包括鎢，且導電材料包括鎢，雜質包括硼。

Description

半導體裝置之製造方法
本發明實施例係關於一種半導體技術，且特別是關於一種半導體裝置及其製造方法。
半導體工業因各種不同的電子部件（例如，電晶體、二極體、電阻器、電容器等等）的集積密度的持續改進而已歷經了快速增長。絕大部分而言，此集積密度的改進來自於不斷縮小最小特徵部件尺寸，其容許更多的部件整合於一給定區域。
鰭式場效電晶體（Fin Field-Effect Transistor, FinFET）裝置正普遍使用於積體電路中。鰭式場效電晶體裝置具有三維結構，其包括一半導體鰭部突出於一基底上。一閘極結構，配置成用以控制位於鰭式場效電晶體裝置的導電通道內電荷載子流、包覆半導體鰭部。舉例來說，在三閘極鰭式場效電晶體裝置中，閘極結構包覆半導體鰭部的三側，藉以形成導電通道於半導體鰭部的三側。
一種半導體裝置之製造方法包括：於一介電層內形成一開口；於開口內沉積一種子層，其中種子層的第一部分具有第一雜質濃度；將種子層的第一部分暴露於一電漿，其中在暴露於電漿之後，第一部分具有第二雜質濃度，其小於第一雜質濃度；以及將一導電材料填入開口而形成一導電特徵部件。
一種半導體裝置之製造方法包括：形成一介電材料於基底上；形成一開口於介電材料內，形成一導電種子層於開口內及介電材料上；自種子層的第一部分去除雜質；形成一導電材料於開口內及種子層的第一部分上；以及進行平坦化製程，以去除位於介電材料上的種子層的第二部分。
一種半導體裝置包括：一介電層以及位於介電層內的一接觸插塞。 接觸插塞包括：一導電材料以及沿著導電材料的側壁的一導電層。導電層的第一部分靠近導電材料的第一端且包括第一雜質濃度。導電層的第二部分靠近導電材料的第二端且包括第二雜質濃度，其中導電材料的第一端與導電材料的第二端相對，且其中第二雜質濃度小於第一雜質濃度。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以限定本發明。舉例來說，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。
再者，在空間上的相關用語，例如＂下方＂、＂之下＂、＂下＂、＂上方＂、＂上＂等等在此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位（旋轉90度或其他方位）且此處所使用的空間上的相關符號同樣有相應的解釋。
以下所述的實施例係關於一特定背景，即鰭式場效電晶體（FinFET）裝置的接觸插塞及其形成方法。本文討論的各種實施例能夠用以降低接觸插塞的種子層內所存在的雜質量。藉由這種方式來降低雜質量，可降低接觸插塞的電阻值、改善製程均一性以及提高鰭式場效電晶體（FinFET）裝置的效能。此處呈現的各種實施例所討論的是使用後閘極（gate-last）製程來形成鰭式場效電晶體（FinFET）。在其他實施例中，可以使用先閘極（gate-first）製程。可藉由任何適合的方法圖案化出鰭式場效電晶體（FinFET）裝置的鰭部。舉例來說，可使用一或多道微影製程圖案化出鰭部，包括雙重圖案化或多重圖案化製程。一班來說，雙重圖案化或多重圖案化製程組合了微影製程及自對準製程，所能夠形成圖案的間距小於採用單一直接微影製程可獲得的間距。舉例來說，在一實施例中，形成一犧牲層於基底上，並使用微影製程進行圖案化。可使用自對準製程於圖案化的犧牲層側邊形成間隙壁層。然後去除犧牲層，且可使用餘留的間隙壁層或芯軸層（mandrel）來圖案化出鰭部。在一些實施例中，可使用於平面裝置型態，例如平面式場效電晶體。在一些實施例中，可使用於金屬化層、源極/汲極接點、閘極接點、其他導電特徵部件或其他類型的裝置。在一些實施例中，可使用於場效電晶體之外的半導體裝置。
第1圖係繪示出鰭式場效電晶體（FinFET）30的示例性立體示意圖。鰭式場效電晶體（FinFET）30包括具有一鰭部64的一基底50。鰭部64突出於位於鰭部64的兩相對側的相鄰隔離區62的上方。一閘極介電層66順沿著鰭部64的側壁，且位於鰭部64的上表面上，而一閘極電極68位於閘極介電層66上。源極/汲極區80位於閘極介電層66及閘極電極68的兩相對側的鰭部內。第1圖也繪示出用於後續圖式中對照的剖面示意圖。剖面B-B係沿著鰭式場效電晶體（FinFET）30的閘極電極68的縱軸延伸。剖面A-A垂直於剖面B-B，且沿著鰭部64的縱軸而位於源極/汲極區80之間的電流方向上。剖面C-C平行於剖面B-B，且跨越源極/汲極區80。為了清楚起見，後續圖式請參照這些對照剖面。
第2-8、9A-9C、10-17、19及20A-20B圖係繪示出根據一些實施例之鰭式場效電晶體（FinFET）裝置100於不同製造階段的剖面示意圖。鰭式場效電晶體（FinFET）裝置100除了具有多個鰭部之外，類似於第1圖中的鰭式場效電晶體（FinFET）30。 第2-8、9A、10-17、19及20A圖係繪示出鰭式場效電晶體（FinFET）裝置100沿剖面A-A的剖面示意圖。第9B及9C圖係繪示出鰭式場效電晶體（FinFET）裝置100沿剖面C-C的剖面示意圖。第20B圖係繪示出鰭式場效電晶體（FinFET）裝置100沿剖面B-B的剖面示意圖。
第2圖係繪示出基底50的剖面示意圖。基底50可為半導體基底（例如，塊材半導體、絕緣層上覆半導體（semiconductor-on-insulator, SOI）基底等），其可為摻雜（例如，摻雜p型或n型摻雜物）或未摻雜。基底50可為一晶圓，例如矽晶圓。通常，SOI基底包括在絕緣層上形成的半導體材料層。絕緣層可為埋入氧化物（buried oxide, BOX）層、氧化矽層等。絕緣層設置於基底上，通常為矽基底或玻璃基底。也可使用其他基底，例如多層或漸變基底。在一些實施例中，基底50的半導體材料可包括矽、鍺、化合物半導體（例如，碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦等）、合金半導體（例如，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP等）、另一種半導體材料或其組合。
如第2圖所示，基底包括位於區域200內的一第一部及位於區域300內的一第二部。在一些實施例中，區域200內的基底50的第一部可用於形成P型裝置（ 例如，P型金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field-effect transistor, MOSFET）），而區域300內的基底50的第二部可用於形成N型裝置（ 例如，N型金屬氧化物半導體場效電晶體）。因此，區域200可以稱為PMOS區域，而區域300可稱為NMOS區域。在其他實施例中，P型裝置或N型裝置形成於區域200及區域300內。在一些實施例中，區域200可與區域300實質隔開。區域200可透過任何數量的特徵部件而與區域300隔開。
接下來，請參照第3圖，在一些實施例中，區域200中的基底50的一部分可替換為半導體材料50A。半導體材料50A可為磊晶半導體材料，其適用於在區域200內形成對應類型的裝置（例如，P型裝置）。舉例來說，半導體材料50A可包括磊晶生長的矽鍺。然而，也可以使用其他半導體材料。為了形成半導體材料50A，可使用化學氣相沉積（chemical vapor deposition, CVD）製程、物理氣相沉積（physical vapor deposition, PVD）製程、旋塗製程或其他合適的沉積方法於基底50上形成一罩幕層53，罩幕層53可為光敏層，例如光阻。然後使用微影及圖案化技術將罩幕層53圖案化。圖案化的罩幕層53覆蓋區域300但露出區域200，如第3圖所示。然後透過合適的蝕刻製程（例如，反應離子蝕刻（reactive ion etch, RIE）製程）、中性束蝕刻（neutral beam etch, NBE製程）等或其組合去除區域200內基底500的露出部分，以在區域200內形成凹槽（未繪示出）。
接下來，進行磊晶製程，以在區域200內的凹槽中生長半導體材料50A。磊晶生長的半導體材料50A可在生長期間進行原位摻雜，其可免除先前與後續的佈植需要，儘管也可一起使用原位及植入摻雜。 在進行磊晶製程之後，可透過合適的去除製程（例如，蝕刻或電漿灰化）去除罩幕層53。然後可進行一平坦化製程，例如化學機械研磨（chemical mechanical polish, CMP）製程，使半導體材料50A的上表面與基底50的上表面切齊。第3圖也繪示出半導體材料50A與基底50之間的界面63，其可為或不為如第3圖所示的直線。
在一些實施例中，可形成另一圖案化的罩幕層（未繪示）以覆蓋區域200，同時露出區域300，且可去除區域300中的基底50的露出部分並替換為磊晶生長的半導體材料50B（形成於第3圖中標記為“（50B）”的部分）。半導體材料50B可包括磊晶半導體材料，其適合於形成對應類型的裝置（例如，N型裝置）。舉例來說，半導體材料50B可為或可包括磊晶生長的碳化矽，然而也可使用其他半導體材料。
在一些實施例中，待形成的鰭式場效電晶體（FinFET）裝置100為邏輯裝置，PMOS區（例如，區域200）的頂部替換為半導體材料50A（例如，矽鍺），而NMOS區（ 例如，區域300）的頂部未替換為半導體材料50B。因此，NMOS區（例如，區域300）具有相同於基底50的材料（例如，矽）。在另一實施例中，待形成的鰭式場效電晶體（FinFET）裝置100為高功率裝置，在此情形中，PMOS區（例如，區域200）和NMOS區（例如，區域300）的頂部替換為相同的半導體材料碳化矽（例如，50A及50B為碳化矽）。
在其他實施例中，區域300中的基底50的一部分替換為半導體材料50B（例如，磊晶半導體材料），且區域200中的基底50的一部分可選擇性地替換為半導體材料 50A（例如，磊晶半導體材料）。在其他實施例中，並未形成上述磊晶半導體材料（例如，50A及50B），因此可省略第3圖所示的製程步驟。以下的討論所採用基底50配置的實施例為半導體材料50A形成於區域200內，且半導體材料50B未形成於區域300內。應可理解此處的示例性製程步驟也可應用於上述其他基底配置。在以下的討論中，基底50與半導體材料50A/50B（若有形成）可一同表示為基底50。
半導體材料50A及50B的晶格常數可大於、實質上等於或小於基底50的晶格常數。半導體材料50A及50B的晶格常數可由最終鰭式場效電晶體（FinFET）的導電類型（例如，N型或P型）而選擇的材料來決定。再者，於NMOS區內磊晶生長的材料不同於PMOS區內的材料是有利的。在各種不同實施例中，半導體材料50A及50B可包括矽鍺、碳化矽、純的或實質上純的鍺、III-V族化合物半導體、II-VI化合物半導體等。舉例來說，形成III-V族化合物半導體可用材料包括但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
接下來，請參照第4圖，使用微影及蝕刻技術來圖案化基底50。舉例來說，可形成一罩幕層（例如，墊氧化層（未繪示）及位於上方的墊氮化層（未繪示））於基底50上。在一些情形中，墊氧化層可為薄膜，其可包括使用熱氧化製程所形成的氧化矽。墊氧化層可作為基底50與位於上方的墊氮化層之間的黏著層。 在一些實施例中，墊氮化層由氮化矽、氮氧化矽、碳化矽、碳氮化矽等或其組合形成。可使用低壓化學氣相沉積（low-pressure chemical vapor deposition, LPCVD）製程，電漿輔助化學氣相沉積（plasma enhanced chemical vapor deposition, PECVD）製程或使用其他製程來形成墊氮化層。
可使用微影技術來圖案化罩幕層。一般而言，微影技術藉由沉積、照射（曝光）及顯影一光阻材料（未繪示），以去除一部分的光阻材料。餘留的光阻材料保護下方的材料（例如，本示例中的罩幕層）而免於遭受後續製程步驟（例如，蝕刻）。在本示例中，光阻材料用於圖案化墊氧化層及墊氮化層，以形成圖案化罩幕層58。如第4圖所示，圖案化罩幕層58包括圖案化墊氧化層52及圖案化墊氮化層56。
隨後利用圖案化罩幕層58對基底50的露出部分進行圖案化以形成溝槽61，而在相鄰溝槽之間定義出半導體鰭部64A及64B（也稱作鰭部），如第4圖所示。兩個鰭部64A及64B繪示於第4圖，然而在其他實施例中，可形成單一鰭部或三個或更多個鰭部。 在一些實施例中，可透過使用反應離子蝕刻（reactive ion etch, RIE）製程、中性束蝕刻（neutral beam etch, NBE）製程等或其組合來蝕刻基底50內的溝槽而形成半導體鰭部64A及64B。 蝕刻可為異向性蝕刻。 在一些實施例中，溝槽可為條帶（在平面圖中），這些條帶彼此平行，且彼此緊密地間隔開。在一些實施例中，溝槽可為連續性的，且圍繞半導體鰭部64A及64B。
可透過任何合適的方法來圖案化半導體鰭部64A及64B。舉例來說，可使用一或多道微影製程來圖案化半導體鰭部64A及64B，包括雙重圖案化或多重圖案化製成。一般而言，雙重圖案化或多重圖案化製程結合了微影製程及自對準製程，相較於使用單一直接微影製程所可獲得的間距，能夠形成具有更小的間距的圖案。 舉例來說，在一實施例中，在基底上形成一犧牲層並使用微影製程來圖案化。 使用自對準製程在圖案化的犧牲層側邊形成間隙壁層（spacer）。接著去除犧牲層，然後可使用餘留的間隙壁層或芯軸層來圖案化出鰭部。
如第4圖所示，於區域200內形成鰭部64A，且於區域300內形成鰭部64B。由於區域200內基底50的頂部已替代為半導體材料50A，位於界面63上方的鰭部64A上半部由半導體材料50A形成，且位於界面63下方的鰭部64A下半部由基底50的材料形成。在示例性實施例中，界面63上方的鰭部64A的一部分由矽鍺形成，界面63下方的鰭部64A的部分由矽形成，而鰭部64B則由矽形成。
第4圖的示例繪示出溝槽61的底部延伸於界面63下方。在其他實施例中，溝槽61的底部延伸於界面63上方或於界面63處。在此情形中，鰭部64A 完全由半導體材料50A形成，且鰭部64B完全由基底50的材料形成。儘管第4圖繪示出位於區域200內的一個鰭部64A及位於區域300內的一個鰭部64B，然而可形成多於一個鰭部於區域200或區域300內。這些和其他變化完全涵蓋於在本揭露範圍內。為簡化起見，於所有後續圖示中可能未繪示出界面63。
在一些實施例中，圖案化墊氮化層56的厚度T1可介於約18.5nm與約21.5nm之間，且圖案化墊氧化層52的厚度T2可介於約1.5nm與約2.5nm之間。 在鰭部64A及64B的上表面與靠近鰭部64A及64B的基底50的上表面50U之間測量的鰭部高度H1可介於約109.5nm與約117.5nm之間。在鰭部64A的上表面處測量的鰭部寬度W1可介於約8.8nm與約12.4nm之間，且在鰭部64B的上表面處測量的鰭部寬度W2可介於約8.9nm與約13.1nm之間。兩相鄰鰭部64A與64B之間的鰭部間距P1可介於約24.5nm至約27.5nm之間。 上述這些為示例，且以上指出的特徵部件的尺寸在其他實施例中可為不同的。
接下來，如第5圖所示，形成絕緣材料62以填充溝槽61（請參照第4圖）。在一些情形中，可進行退火製程以烘烤沉積的絕緣材料62。絕緣材料62可為氧化物（例如，氧化矽）、氮化物等、或其組合，且可以由高密度電漿化學氣相沉積（high density plasma chemical vapor deposition, HDP-CVD）製程、流動式化學氣相沉積（FCVD）製程等、或其組合。也可採用其他絕緣材料及/或其他形成製程。
接著，在第6圖中，回蝕刻絕緣材料62，使鰭部64A及64B的上半部突出於回蝕刻的絕緣材料62的上表面62U上方。回蝕刻絕緣材料62也可以去除圖案化墊氮化層56及圖案化墊氧化層52。如第6圖所示。回蝕刻的絕緣材料62形成隔離區62，在一些實施例中，隔離區62可為淺溝槽隔離（shallow trench isolation, STI）區。可採用乾蝕刻來回蝕刻絕緣材料62，且乾蝕刻可使用一蝕刻氣體，諸如氨、氟化氫、另一種蝕刻氣體或蝕刻氣體的組合。 也可使用其他合適的蝕刻製程來回蝕刻絕緣材料62。
絕緣材料62的上表面62U可具有一平坦表面（如第6圖所示）、凸表面、凹表面或碟化表面或其組合。絕緣材料62的上表面62U可透過一或多道合適的蝕刻而成為平坦的，凸起的或凹入的。絕緣材料62可採用可接受的蝕刻製程來進行回蝕刻，例如對絕緣材料62的材料具有選擇性的蝕刻製程。舉例來說，使用CERTAS®蝕刻或應用材料（Applied Materials）的SICONI設備或稀釋氫氟酸（dilute hydrofluoric, dHF）來去除化學氧化物。
如第6圖所示，在鰭部64A與64B的上表面與頂表面62U（靠近鰭部64A與64B）之間測量的鰭部高度H3可介於約52.5nm與約55.5nm之間。鰭部64A的鰭部寬度W3可介於約7.5nm與約11nm之間，且鰭部64B的鰭部寬度W4可介於約7nm與約13.7nm之間。在回蝕刻絕緣材料62之後測量的鰭部64A與鰭部64B之間的鰭部間距P2可介於約24.5nm和約27.5nm之間。在一些實施例中，鰭部間距P2相同於鰭部間距P1（繪示於第4圖）。這些為示例尺寸，且上述特徵部件在其他實施例中可具有其他尺寸。
第7圖繪示出形成虛置閘極結構75A及75B於半導體鰭部64A及64B上。具體地，虛置閘極結構75A形成於半導體鰭部64A上，且虛置閘極結構75B形成於半導體鰭部64B上。示例性虛置閘極結構75A及75B包括閘極介電層66、閘極電極68及罩幕層70。為了形成虛置閘極結構75A及75B，先於半導體鰭部64A及64B及隔離區62上形成閘極介電層材料。介電層材料可為氧化矽、氮化矽、其多層等，且可根據可接受的技術進行沉積或熱生長。在一些實施例中，閘極介電層材料可為高k值介電材料，且在這些實施例中，閘極介電層材料可具有大於約7.0的k值，且可包括Hf、Al、Zr 、La、Mg、Ba、Ti、Pb的金屬氧化物或矽酸鹽、其多層及其組合。閘極介電層材料的形成方法可包括分子束沉積（molecular-beam deposition, MBD）製程、原子層沉積（atomic layer deposition, ALD）製程、電漿輔助化學氣相沉積（PECVD）製程等。
接著形成一閘極材料於閘極介電材料上，且形成罩幕層於閘極材料上。閘極材料可沉積於閘極介電材料上，然後平坦化（例如，透過化學機械研磨（CMP）製程）。然後可沉積罩幕層於平坦化的閘極材料上。在一些實施例中，閘極材料可由多晶矽形成，然而也可使用其他材料。在一些實施例中，閘極材料可包括含金屬材料，例如TiN、TaN、TaC、Co、Ru、Al、其組合或其多層。在一些實施例中，罩幕層可為硬式罩幕，且可由氮化矽形成，然而也可使用其他材料。
於形成閘極介電材料、閘極材料及罩幕層之後，可採用可接受的微影及蝕刻技術將罩幕層圖案化以形成罩幕層70。然後可將罩幕層70的圖案轉移至閘極材料上。透過可接受的蝕刻技術及介電材料分別形成閘極電極68及閘極介電層66。閘極電極68及閘極介電層66覆蓋半導體鰭部64A及64B的各自的通道區。閘極電極68也可具有實質上垂直於各個半導體鰭部64A及64B的長度方向的長度方向。
第8、9A-9C、10-17、19及20A-20B圖繪示出鰭式場效電晶體（FinFET）裝置100的進一步處理的各種剖面示意圖。在一些實施例中，所進行的製程步驟對於PMOS區域200與NMOS區域300兩者來說都是相似的，其中調整一些材料（例如，用於源極/汲極區的摻雜物、金屬閘極的功函數層或其他材料）以適合形成於各個區域內的裝置類型（例如，P型裝置或N型裝置）。為簡化起見，第8、9A-9C、10-17、19及20A-20B圖各自繪示出沿著單一鰭部64的剖面A-A的單一代表性剖面示意圖。
如第8圖所示，形成輕摻雜汲極（lightly doped drain, LDD）區65於鰭部64內，且形成閘極間隙壁74於閘極結構75上。可透過電漿摻雜製程形成輕摻雜汲極（LDD）區65。電漿摻雜製程可於鰭部64內植入N型雜質（用於N型裝置）或P型雜質（用於P型裝置）以形成輕摻雜汲極（LDD）區65。舉例來說，可形成圖案化的罩幕層，以在將N型雜質植入到NMOS區域300的LDD區65內時遮蔽PMOS區域200。相似地，可形成另一圖案化罩幕層，以在將P型雜質植入到PMOS區域200的輕摻雜汲極（LDD）區65內時遮蔽NMOS區域300。第8圖也繪示出半導體材料50A與基底50之間的界面63。為簡化起見，可不在所有圖式中繪示出界面63。
在一些實施例中，輕摻雜汲極（LDD）區65抵接鰭式場效電晶體（FinFET）裝置100的通道區。部分的輕摻雜汲極（LDD）區65可延伸於閘極電極68下方，且進入鰭式場效電晶體（FinFET）裝置100的通道區。第8圖繪示出一示例的輕摻雜汲極（LDD）區65，然而輕摻雜汲極（LDD）區65也是可能具有其他配置、形狀及形成方法，且完全涵蓋於本揭露的範圍內。舉例來說，在其他實施例中，可在形成第一閘極間隙壁72之後形成輕摻雜汲極（LDD）區65。
在形成輕摻雜汲極（LDD）區65之後，在閘極結構75上形成閘極間隙壁74。在一些實施例中，閘極間隙壁74可包括第一閘極間隙壁72及第二閘極間隙壁73。在第8圖的示例中，第一閘極間隙壁72形成於閘極電極68的兩相對側壁上及閘極介電層66的兩相對側壁上。在一些情形中，第一閘極間隙壁72也可延伸於半導體鰭部64的上表面上（亦即，位於形成於鰭部64內的輕摻雜汲極（LDD）區65上方）或隔離區62的上表面的上。可於第一閘極間隙壁72上形成第二閘極間隙壁73，如第8圖所示。第一閘極間隙壁72可由氮化物（例如氮化矽）、氮氧化矽、碳化矽、碳氮化矽、其他材料或其組合形成。第一閘極間隙壁72可使用熱氧化製程，化學氣相沉積（CVD）製程或其他合適的沉積製程來形成。第二閘極間隙壁73可由氮化矽、碳氮化矽、另一種材料或其組合形成，且可以使用合適的沉積方法形成。
在一些實施例中，透過先順應性沉積一第一閘極間隙壁材料於閘極結構75上，然後順應性沉積一第二閘極間隙壁材料於沉積的第一閘極間隙壁材料上來形成閘極間隙壁74。接著，可進行異向性蝕刻製程（例如，乾蝕刻製程），以去除設置於閘極結構75的上表面上方的第一閘極間隙壁材料及第二閘極間隙壁材料的部分，同時保留沿著閘極結構75的側壁所餘留的第一閘極間隙壁材料及第二閘極間隙壁材料的部分。異向性蝕刻製程也去除其他部分的第一閘極間隙壁材料或第二閘極間隙壁材料（例如，設置於鰭部64或隔離區62的上表面上的那些部分）。第一閘極間隙壁材料的餘留部分形成第一閘極間隙壁72，而第二閘極間隙壁材料的餘留部分形成第二閘極間隙壁73。第8圖所示的閘極間隙壁74為一示例，也是可能具有其他形狀的閘極間隙壁層、額外的閘極間隙壁層或形成閘極間隙壁層的其他方法。
接下來，如第9A圖所示，形成源極/汲極區80。透過蝕刻鰭部64內的輕摻雜汲極（LDD）區65以形成凹槽，然後在凹槽內生長磊晶材料來形成源極/汲極區80。源極/汲極區80的磊晶材料可使用合適的方法生長，例如金屬有機化學氣相沉積（metal-organic CVD, MOCVD）製程、分子束磊晶（molecular beam epitaxy, MBE）製程、液相磊晶（liquid phase epitaxy, LPE）製程、氣相磊晶（vapor phase epitaxy, VPE）製程、選擇性磊晶生長（ selective epitaxial growth, SEG）製程、另一製程或其組合。第9B及9C圖繪示出沿著剖面C-C的第9A圖所示結構的兩個實施例。
如第9A圖中所示，源極/汲極區80可突出於鰭部64的上表面上方。在一些情形中，源極/汲極區80可具有刻面（facet）或不規則的形狀。在一些實施例中，相鄰鰭部的源極/汲極區可合併形成連續的磊晶源極/汲極區，如第9B圖所示，其中磊晶源極/汲極區80A及80B已合併形成連續的磊晶源極/汲極區。在一些實施例中，可合併多於兩個相鄰的磊晶源極/汲極區以形成連續的磊晶源極/汲極區。在一些實施例中，相鄰鰭部的源極/汲極區不會合併在一起，而維持分離的源極/汲極區，如第9C圖所示，其中磊晶源極/汲極區80A和80B維持分離。最終鰭式場效電晶體（FinFET）為n型鰭式場效電晶體（FinFET）的一些實施例中，源極/汲極區80可包括碳化矽、矽磷（silicon phosphorous），磷摻雜碳化矽（SiCP）等。最終鰭式場效電晶體（FinFET）為p型鰭式場效電晶體（FinFET）的一些實施例中，源極/汲極區80可包括矽鍺，且可包括p型雜質（例如，硼或銦）。在一些實施例中，源極/汲極區80內的矽鍺中鍺原子百分比高於鰭式場效電晶體（FinFET）裝置的通道區的矽鍺中鍺原子百分，使鰭式場效電晶體（FinFET）裝置的通道區中引發壓縮應變。
在一些實施例中，磊晶源極/汲極區80可植入摻雜物。佈植製程可包括形成與圖案化罩幕層（例如，光阻層），以覆蓋要保護免受佈植製程的鰭式場效電晶體（FinFET）區域。在一些實施例中，部分的磊晶源極/汲極區80可具有一摻雜濃度介於約1E19cm-3 與約1E21cm-3 之間的範圍。在一些實施例中，磊晶源極/汲極區可在磊晶生長期間進行原位摻雜。
接著，如第10-12圖所示，形成第一內層介電（interlayer dielectric, ILD）層90於第9A圖所示的結構上，並進行後閘極製程（有時稱為取代閘極製程）。在後閘極製程中，閘極電極68與閘極介電層66為虛置結構，其被去除並以主動閘極及主動閘極介電層替代。
請參照第10圖，第一內層介電（ILD）層90可由介電材料形成，例如磷矽玻璃（phosphosilicate glass, PSG）、硼矽玻璃（borosilicate glass, BSG）、硼摻雜磷矽玻璃（boron-doped phosphosilicate glass, BPSG）、未摻雜的矽玻璃（undoped silicate glass, USG）或相似物。在一些實施例中，可透過任何合適的方法沉積第一內層介電（ILD）層90，例如化學氣相沉積（CVD）製程、電漿輔助化學氣相沉積（PECVD）製程或流動式化學氣相沉積（FCVD）製程。可進行平坦化製程（例如，化學機械研磨（CMP）製程，以去除罩幕層70並平坦化第一內層介電（ILD）層90的上表面。在化學機械研磨（CMP）製程之後，露出閘極電極68的上表面。
根據一些實施例，在一或多道蝕刻步驟中去除閘極電極68及閘極電極68正下方的閘極介電層66，使對應的閘極間隙壁74之間形成凹槽89。每一凹槽89露出一對應鰭部64的通道區。每一通道區設置於相鄰的磊晶源極/汲極區80之間。在一些情形中，當蝕刻閘極電極68時，閘極介電層66可作為蝕刻停止層。然後可在去除閘極電極68之後去除閘極介電層66。
接著，在第11圖中，沉積一閘極介電層96、一阻障層94、一種子層92及一閘極填充物98，以形成取代主動閘極。閘極介電層96順應性沉積於凹槽89內，例如位於鰭部64的上表面及側壁上、位於第一閘極間隙壁72的側壁上、以及位於第一內層介電（ILD）層90的上表面上。在一些實施例中，閘極介電層96包括氧化矽、氮化矽或其多層。在其他實施例中，閘極介電層96包括高k值介電材料，且在這些實施例中，閘極介電層96可具有大於約7.0的k值。閘極介電層可包括Hf、Al、Zr 、La、Mg、Ba、Ti、Pb的金屬氧化物或矽酸鹽、其他材料或其組合。閘極介電層96的形成方法可包括分子束沉積（MBD）製程、原子層沉積（ALD）製程、電漿輔助化學氣相沉積（PECVD）製程或其他製程。
接著，可在閘極介電層96上順應性形成阻障層94。阻障層94可包括導電材料，例如氮化鈦，然而也可使用其他材料，例如氮化鉭、鈦、鉭、其他材料或其組合。可使用化學氣相沉積（CVD）製程形成阻障層94，例如電漿輔助化學氣相沉積（PECVD）製程。然而，也可使用其他製程，例如濺鍍製程、金屬有機化學氣相沉積（MOCVD）製程、原子層沉積（ALD）製程或其他製程。
儘管未繪示於第11圖，然而可形成一或多個功函數層於阻障層94上。舉例來說，可形成P型功函數層於區域200內，且可形成N型功函數層於區域300內。示例性P型功函數金屬可位於閘極結構內且包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、WN、其他合適的P型功函數材料或其組合。示例性N型功函數金屬可位於閘極結構內且包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的N型功函數材料或其組合。功函數值與功函數層的材料組成相關。因此，選擇功函數層的材料來調整其功函數值，以在各自的區域內待形成的裝置內獲得目標閾值電壓Vt。功函數層可透過化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程或其他合適的製程來沉積。在一些情形中，阻障層94可降低功函數材料或其他材料擴散到閘極介電層96內。
接著，形成種子層92於阻障層94上方（或形成於任何功函數層上，若存在時）。種子層92可包括銅、鈦、鉭、氮化鈦、氮化鉭、另一種材料或其組合，且可透過原子層沉積（ALD）製程、濺鍍製程、物理氣相沉積（PVD）製程或其他製程來沉積。在一些實施例中，種子層為金屬層，其可為單層或包括由不同材料形成的多個次層（sub-layer）的複合層。在一些實施例中，種子層包括鈦層及設置於鈦層上方的銅層。
接著，沉積閘極填充物98於種子層92上，閘極填充物98填充於凹槽89的餘留部分。閘極填充物98可由含金屬材料形成，諸如TiN、TaN、TaC、Co、 Ru、Al、其他材料、其組合或其多層。 閘極填充物98可透過電鍍、無電電鍍或其他合適的製程形成。
接著，如第12圖所示，在形成閘極填充物98之後，可進行平坦化製程，例如化學機械研磨（CMP）製程，以去除位於閘極介電層96、阻障層94、任何功函數層、種子層92及閘極填充物98的上表面上的第一內層介電（ILD）層90的多餘部分。最終的閘極填充物98、種子層92、任何功函數層、阻障層94、閘極介電層96的餘留部分形成最終的鰭式場效電晶體（FinFET）裝置100的取代閘極97。
接著，在第13圖中，沉積一第二內層介電（ILD）層95於第一內層介電（ILD）層90上。在一實施例中，第二內層介電（ILD）層 95係透過流動式CVD方法形成的一流動式膜層。在一些實施例中，第二內層介電（ILD）層 95由一介電材料形成，例如磷矽玻璃（PSG）、硼矽玻璃（BSG）、硼摻雜磷矽玻璃（BPSG）、未摻雜的矽玻璃（USG）或相似物，且可透過任何合適的方法沉積，例如化學氣相沉積（CVD）製程或電漿輔助化學氣相沉積（PECVD）製程。然後使用合適的微影製程及蝕刻製程形成至少一接觸開口91及93。形成的接觸開口91穿過第二內層介電（ILD）層 95，以露出取代閘極97。形成的接觸開口93穿過第一內層介電（ILD）層 90及第二內層介電（ILD）層 95，以露出源極/汲極區80。接觸開口91及93可同時形成或者依序形成。
接著，在第14圖中，形成一矽化物區82於源極/汲極區80上，並形成一阻障層104於矽化物區82及第二內層介電（ILD）層95上。在一些實施例中，透過沉積能夠與半導體材料（例如，矽、鍺）反應以形成矽化物或鍺化物區的金屬於源極/汲極區80上來形成矽化物區82。金屬可為鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬或其合金。然後進行熱退火製程，使沉積的金屬與源極/汲極區80反應形成矽化物區82。在進行熱退火製程之後，除去未反應的金屬。
阻障層104順應性形成於矽化物區82及第二內層介電（ILD）層95上方，且加襯於接觸開口91和93的側壁及底部。阻障層104可包括一導電材料，例如氮化鈦。然而也可使用其他材料，例如氮化鉭、鈦、鉭、其他材料或其組合。可使用化學氣相沉積（CVD）製程形成阻障層104，例如或電漿輔助化學氣相沉積（PECVD）製程。然而也可使用其他製程，例如濺鍍、金屬有機化學氣相沉積（MOCVD）製程、原子層沉積（ALD）製程或其他製程。在一些實施例中，形成的阻障層104可具有一厚度，介於約10Å與約50Å之間，然而形成的阻障層104也可具有另一厚度。在一些情形中，阻障層104可作為一膠層或一黏著層。
接著，在第15圖中，形成一種子層109於阻障層104上。種子層109可透過物理氣相沉積（PVD）製程、原子層沉積（ALD）製程或化學氣相沉積（CVD）製程沉積，且可由鎢、銅或銅合金形成，然而也可使用其他合適的方法及材料。種子層109也可視為是一成核層。在一些實施例中，種子層109是透過原子層沉積（ALD）製程沉積的鎢（W）。在一些情形中，鎢種子層109可於原子層沉積（ALD）製程使用一或多種製程氣體而形成，所述製程氣體包括六氟化鎢（WF6 ）、乙硼烷（B2 H6 ）、矽烷（SiH4 ）、氫氣（H2 ）或其他製程氣體。在一些情形中，製程氣體可具有一流速，介於約30sccm與約400sccm之間。原子層沉積（ALD）製程可介於約1Torr和約10Torr之間的壓力下及介於約250ºC與約350ºC之間的溫度下進行。在一些實施例中，種子層109可具有約20Å與約50Å之間的厚度，然而種子層109也可具有另一厚度。
在一些情形中，雜質可在形成種子層109後留在其內。舉例來說，硼雜質可留在使用乙硼烷作為製程氣體所形成的鎢種子層內。在一些情形中，鎢種子層的硼的原子百分比可介於約20at.%與約40at.%之間。在其他情形中，其他雜質（例如，氧）也可能存在於種子層109內。種子層內的雜質（例如，鎢層內的硼）的存在可能增加種子層的電阻，這可能降低最終裝置的效能或效率。雜質的存在也可能對於後續製程步驟造成問題，以下請參照第21圖進行討論。
請先參照第16圖，可於種子層109上進行電漿處理製程120，以降低存在於種子層109內的雜質含量。舉例來說，電漿處理製程120可降低存在於部分的鎢種子層內的硼或氧的雜質濃度。使用此處所述的電漿處理製程120可降低導電層內的雜質，而可改善上述膜層的導電性質。舉例來說，透過降低種子層內的雜質含量，也可降低種子層的電阻。以此方式，因降低電阻，而可改善裝置的效率、功耗或高速效能。
在一些實施例中，電漿處理製程120包括將種子層109暴露於由處理氣體點燃的電漿。處理氣體可包括氫氣（H2 ）、氨氣（NH3 ）、氬氣（Ar）、另一種氣體或其組合。在一些實施例中，電漿處理製程120在處理反應室內進行，處理氣體供應於處理反應室中。可用載氣（例如，氮氣、氬氣、氦氣、氙氣等）將處理氣體送至處理反應室內。電漿處理製程120可介於約250ºC與約500ºC之間的溫度下進行，例如約300ºC。處理反應室內的壓力可介於約1Torr與約50Torr之間。電漿處理製程120可持續進行一預定時間，例如在約5秒與約90秒之間。透過控制這些參數，可以調節自種子層109去除的雜質。舉例來說，可控制進入接觸開口91或93內的雜質去除距離（亦即，深度D1，如下所述）。另外，可透過這些參數控制雜質的去除總量。舉例來說，電漿處理製程120可透過持續進行更長的時間來去除更多的雜質。也可調整參數以避免損害種子層109或其他特徵部件。在處理氣體包括氫氣（H2 ）與氨氣（NH3 ）的混合物的一些實施例中，氫氣（H2 ）的流速介於約1000sccm與約8000sccm之間，且氨氣（NH3 ）的流速介於約20sccm與約700sccm之間。在一些實施例中，電漿為遠程電漿，其形成於連接至處理反應室的一單獨的電漿產生室。可透過產生電漿的任何合適方法將處理氣體激化成電漿，例如變壓器耦合電漿產生器（transformer coupled plasma generator）、電感耦合電漿系統（inductively coupled plasma systems）、磁增強型反應離子技術（magnetically enhanced reactive ion techniques）、電子迴旋共振技術（electron cyclotron resonance techniques）等。
第17圖繪示出在進行電漿處理製程120之後的種子層109，其中透過電漿處理製程120，雜質自種子層109的上部111A去除。如第17圖所示，電漿處理製程120可去除種子層109的上部111A內的某些或全部的雜質，同時去除種子層109的下部111B內的少許或沒有雜質。在一些實施例中，電漿處理製程120可降低上部111A內的雜質濃度介於約5%與約20%之間。在一些情形中，電漿處理製程120可自種子層109的上部111A去除雜質，上述雜質自種子層109的上表面延伸至一深度D1，如第17圖所示。在一些實施例中，深度D1可為介於約20nm與約100nm之間的深度。在一些實施例中，上部111A的垂直高度（亦即，深度D1）可為種子層109的垂直高度（亦即，結合上部111A及下部111B）的約10%與約50%之間。在一些情形中，可自具有不同深度的多個部分去除雜質。
第17圖繪示出具有去除多雜質的示例性上部111A與具有去除少量雜質的示例性下部111B之間的劇變界面，然而在其他情形中上部111A與下部111B之間的界面也可為漸變的、不連續的、不規則等。舉例來說，在其他情形中種子層109內雜質去除分佈可為漸變、具有一或多個階段、不規則等。在一些實施例中，電漿處理製程120可自整體的種子層109去除雜質。在一些實施例中，電漿處理製程120可自種子層109的頂部部分（亦即，位於第二內層介電（ILD）層95的上表面上方的些部分）去除雜質，同時未自接觸開口91及93內的種子層109部分去除雜質。在一些實施例中，可透過控制電漿處理製程120的參數（例如，電漿功率、處理氣體的流量、暴露於電漿的持續時間、溫度等）來調整雜質去除的總量及分佈。以此方式，電漿處理製程120可自導電層（例如，種子層）的不同部分去除不同的雜質含量。
第18圖繪示出種子層內雜質濃度的示例性測量。曲線210及220為兩個樣品的相對硼濃度對深度的量測值。曲線210及220的測量係使用X射線光電子能譜（X-ray photoelectron spectroscopy, XPS）結合濺鍍技術。第18圖中所指出的區域230係對應於一鎢種子層的位置。曲線210的樣品係對鎢種子層進行電將處理製程。曲線220的樣品係未對鎢種子層進行電漿處理製程。如第18圖所示，經電漿處理的樣品曲線210於鎢種子層內的硼雜質比未經電漿處理的樣品曲線220更少。對於第18圖中所示的示例，在一些情形中，電漿處理製程已將硼雜質的濃度降低多達約10%至15%。第18圖中所示的曲線210及220係示例說明，且如此處所述的電漿處理製程在其他情形中可將雜質濃度降低至不同的量。
請參照第19圖，一旦形成種子層109，可形成一導電材料110於種子層109上，以填充接觸開口91/93。導電材料110可包括鎢，然而也可使用其他合適的材料（例如，鋁、銅、氮化鎢、釕、銀、金、銠、鉬、鎳、鈷、鎘、鋅、這些的合金或其組合等）。 可使用任何合適的沉積方法來形成導電材料110，例如物理氣相沉積（PVD）、化學氣相沉積（CVD）、原子層沉積（ALD）、鍍（例如，電鍍）、回流或其他方法。
接著請參照第20A圖，一旦填充接觸開口91/93後，透過如化學機械研磨（CMP）製程的平坦化製程去除接觸開口91/93以外過量的阻障層104、種子層109及導電材料110。然而可採用任何合適的去除方法。 因此，接觸插塞102形成於接觸開口91/93內。 儘管第20A圖繪示出源極/汲極區80上方及取代閘極97上方的接觸插塞102係位處於相同的剖面，然而接觸插塞102可位處於鰭式場效電晶體（FinFET）裝置100內的不同的剖面。
第20B圖繪示出在一些實施例中如第20A圖所示的鰭式場效電晶體（FinFET）裝置100沿著剖面B-B的剖面示意圖。 在第20B圖中，形成一第一取代閘極99A（包括一閘極介電層96、一阻障層94、一種子層92及閘極填充物98A）於鰭部64A上，且形成一第二取代閘極99B（包括一閘極介電層96、一阻障層94、一種子層92及閘極填充物98B）於鰭部64B上。第一取代閘極99A透過第一內層介電（ILD）層 90與第二取代閘極99B隔開。在第20B圖所示的示例中，一個接觸插塞102電性耦接至閘極填充物98A，另一個接觸插塞102電性耦接至閘極填充物98B。
儘管未繪示出，然而在第20B圖的剖面示意圖中，閘極間隙壁74（例如，請參照第10圖）可形成於取代閘極99A及99B與第一內層介電（ILD）層 90之間。舉例來說，在第20B圖的剖面示意圖中，閘極間隙壁74可沿著第一取代閘極99A的兩個側壁且沿著第二取代閘極99B的兩個側壁形成。在上述實施例中，閘極間隙壁74可形成於第一取代閘極99A與第二取代閘極99B之間。在一些實施例中，閘極間隙壁74未形成於第一取代閘極99A與第二取代閘極99B之間，而是形成於第一取代閘極99A與第二取代閘極99B的外側壁上（例如，第一取代閘極99A的最左側壁及第二取代閘極99B的最右側壁）。在其他實施例中，閘極間隙壁74未形成於第20B圖剖面示意圖中。關於閘極間隙壁74的這些及其他更動完全涵蓋於在本揭露的範圍內。
本揭露可能有更動與潤飾，且完全涵蓋於在本揭露的範圍內。舉例來說，可形成多於一個的鰭部於區域200及區域300的每一者中，且可形成多於一個的閘極於鰭部64上。鰭部64製作可包括其他製程步驟，且鰭部64A及64B的材料可相同或不同。另外，前述討論的取代閘極製程中，虛置閘極結構75A及75B於替換為取代閘極97之前彼此分離。在其他實施例中，可形成自鰭部64A連續延伸至鰭部64B的一虛置閘極結構，接著以自鰭部64A連續延伸至鰭部64B的一取代閘極來替換虛置閘極結構，然後切割取代閘極（例如，透過於鰭部64A與64B之間蝕刻出開口，且用介電材料填充開口），以形成兩個分隔的取代閘極（每個鰭部64A及64B上具有一個）。這些及其他更動完全涵蓋於在本揭露的範圍內。
請參照第21圖，其繪示出平坦化之後的示例性接觸插塞的一部分。舉例來說，第21圖繪示出接觸插塞102的一部分，如第20A圖中的虛線框所示。在一些情形中，在化學機械研磨（CMP）製程期間，含較高雜質濃度的金屬層可比含較低雜質濃度的金屬層具有更高的去除速率。舉例來說，在化學機械研磨（CMP）製程期間，鎢種子層內含較高濃度的硼雜質可增加鎢種子層的去除速率。由於去除速率增加，金屬層會於去除過量金屬層的位置處形成凹坑或凹槽。舉例來說，第21圖中所示的種子層109具有在平坦化製程期間形成的凹槽113，例如先前第20A及20B圖所述。在一些情形中，種子層中的凹槽會減小種子層與種子層上形成的導電材料之間的接觸面積，而增加電阻。另外，種子層中的凹槽可能導致後續製程缺陷。舉例來說，後續沉積的材料可能未完全填入凹槽，或者凹槽可能導致種子層的凹陷部分發生過蝕刻。
因此，透過採用如此處所述的電漿處理製程減少種子層內雜質含量，可減少或消除在平坦化期間於種子層內形成的凹槽。舉例來說，電漿處理製程120可減少種子層109內的雜質濃度，使凹槽113的深度D2降低。 在一些情形中，晶電漿處理的種子層109內的凹槽113可具有約2nm或更小的深度D2。在此方式中，使用電漿處理製程減少種子層內的雜質也可改善製程均勻性並降低製程缺陷的風險。
實施例可實現許多優點。透過採用電漿處理製程減少種子層內的雜質，可降低種子層的電阻。以此方式降低電阻可改善裝置的效能、效率及速度。減少種子層內的雜質也可減少製程缺陷，因此可提高良率。此處所述的技術可用於製程期間的任何合適的導電特徵部件（例如導線、插塞、接點等）。
在一實施例中，一種半導體裝置之製造方法包括：於一介電層內形成一開口；於開口內沉積一種子層，其中種子層的第一部分具有第一雜質濃度；將種子層的第一部分暴露於一電漿，其中在暴露於電漿之後，第一部分具有第二雜質濃度，其小於第一雜質濃度；以及將一導電材料填入開口而形成一導電特徵部件。在一實施例中，種子層包括鎢。在一實施例中，沉積種子層包括使用原子層沉積（ALD）製程。在一實施例中，原子層沉積（ALD）製程使用B2 H6 作為製程氣體。在一實施例中，第一雜質濃度介於約5%與約20%之間，且大於第二雜質濃度。在一實施例中，電漿包括氨氣（NH3 ）電漿。在一實施例中，導電材料包括鎢。在一實施例中，上述方法更包括於開口內沉積一阻擋層。在一實施例中，上述方法更包括對種子層及導電材料進行平坦化。在一實施例中，種子層的第一部分暴露於電漿的溫度介於約250ºC與約500ºC之間。
在一實施例中，一種半導體裝置之製造方法包括：形成一介電材料於基底上；形成一開口於介電材料內，形成一導電種子層於開口內及介電材料上；自種子層的第一部分去除雜質；形成一導電材料於開口內及種子層的第一部分上；以及進行平坦化製程，以去除位於介電材料上的種子層的第二部分。在一實施例中，種子層的第一部分延伸於開口內至介於約20 nm與100 nm之間的距離。在一實施例中，雜質包含硼。在一實施例中，自種子層的第一部分去除雜質包括：將處理氣體點燃形成電漿；以及將種子層的第一部分暴露於電漿。在一實施例中，處理氣體包括氨氣（NH3 ）。
在一實施例中，一種半導體裝置包括：一介電層以及位於介電層內的一接觸插塞。 接觸插塞包括：一導電材料以及沿著導電材料的側壁的一導電層。導電層的第一部分靠近導電材料的第一端且包括第一雜質濃度。導電層的第二部分靠近導電材料的第二端且包括第二雜質濃度，其中導電材料的第一端與導電材料的第二端相對，且其中第二雜質濃度小於第一雜質濃度。在一實施例中，接觸插塞為FinFET裝置的源極/汲極接點。在一實施例中，導電層為一成核層。在一實施例中，雜質包括硼。在一個實施例中，導電層包括鎢。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神和保護範圍內，且可在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。
30‧‧‧鰭式場效電晶體
50‧‧‧基底
50A、50B‧‧‧半導體材料
50U、62U‧‧‧上表面
52‧‧‧圖案化墊氧化層
53、70‧‧‧罩幕層
56‧‧‧圖案化墊氮化層
58‧‧‧圖案化罩幕層
61‧‧‧溝槽
62‧‧‧絕緣材料/隔離區
63‧‧‧界面
64、64A、64B‧‧‧鰭部
65‧‧‧輕摻雜汲極（LDD）區
66、96‧‧‧閘極介電層
68‧‧‧閘極電極
72‧‧‧第一閘極間隙壁
73‧‧‧第二閘極間隙壁
74‧‧‧閘極間隙壁
75‧‧‧閘極結構
75A、75B‧‧‧虛置閘極結構
80‧‧‧源極/汲極區
80A、80B‧‧‧磊晶源極/汲極區
82‧‧‧矽化物區
89‧‧‧凹槽
90‧‧‧第一內層介電（ILD）層
91、93‧‧‧接觸開口
92、109‧‧‧種子層
94、104‧‧‧阻障層
95‧‧‧第二內層介電（ILD）層
97‧‧‧取代閘極
98、98A、98B‧‧‧閘極填充物
99A‧‧‧第一取代閘極
99B‧‧‧第二取代閘極
100‧‧‧鰭式場效電晶體（FinFET）裝置
102‧‧‧接觸插塞
110‧‧‧導電材料
111A‧‧‧上部
111B‧‧‧下部
113‧‧‧凹槽
120‧‧‧電漿處理製程
200‧‧‧（PMOS）區域
210、220‧‧‧曲線
230‧‧‧區域
300‧‧‧（NMOS）區域
D1、D2‧‧‧深度
H1、H3‧‧‧鰭部高度
P1、P2‧‧‧鰭部間距
T1、T2‧‧‧厚度
W1、W2、W3、W4‧‧‧鰭部寬度
第1圖係繪示出根據一些實施例之鰭式場效電晶體（FinFET）裝置的立體示意圖。 第2-8、9A-9C及10-17圖係繪示出根據一些實施例之鰭式場效電晶體（FinFET）裝置於不同製造階段的剖面示意圖。 第18圖係繪示出根據一些實施例之雜質濃度的深度-剖面分布（profile）量測。 第19及20A-20B圖係繪示出根據一些實施例之鰭式場效電晶體（FinFET）裝置於不同製造階段的剖面示意圖。 第21圖係繪示出根據一些實施例之於一製造階段中鰭式場效電晶體（FinFET）裝置的接觸插塞剖面示意圖。

Claims (1)

  1. 一種半導體裝置之製造方法，包括： 於一介電層內形成一開口； 於該開口內沉積一種子層，其中該種子層的複數個第一部分具有一第一雜質濃度； 將該種子層的該等第一部分暴露於一電漿，其中在暴露於該電漿之後，該等第一部分具有一第二雜質濃度，其小於該第一雜質濃度；以及 將一導電材料填入該開口而形成一導電特徵部件。
TW108105753A 2018-04-30 2019-02-21 半導體裝置之製造方法 TW201946148A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/967,497 2018-04-30
US15/967,497 US10867848B2 (en) 2018-04-30 2018-04-30 Semiconductor device and method

Publications (1)

Publication Number Publication Date
TW201946148A true TW201946148A (zh) 2019-12-01

Family

ID=68292900

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108105753A TW201946148A (zh) 2018-04-30 2019-02-21 半導體裝置之製造方法

Country Status (3)

Country Link
US (4) US10867848B2 (zh)
CN (1) CN110416154A (zh)
TW (1) TW201946148A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI771917B (zh) * 2020-03-02 2022-07-21 南韓商圓益Ｉｐｓ股份有限公司 基板處理方法及利用該基板處理方法製造的半導體器件

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10867848B2 (en) * 2018-04-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR20220030455A (ko) * 2020-09-01 2022-03-11 삼성전자주식회사 반도체 장치
KR20220030456A (ko) * 2020-09-01 2022-03-11 삼성전자주식회사 반도체 장치
US20220376111A1 (en) * 2021-05-20 2022-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method of forming the same
US20230008315A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive Features of Semiconductor Devices and Methods of Forming the Same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000049116A (ja) * 1998-07-30 2000-02-18 Toshiba Corp 半導体装置及びその製造方法
KR101577718B1 (ko) * 2010-04-19 2015-12-16 삼성전자주식회사 반도체 소자 및 그 형성 방법
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) * 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9847296B2 (en) * 2014-02-14 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer and structure method
US20170194204A1 (en) * 2014-08-27 2017-07-06 Ultratech, Inc. Improved through silicon via
KR102310080B1 (ko) * 2015-03-02 2021-10-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
TWI809712B (zh) * 2017-01-24 2023-07-21 美商應用材料股份有限公司 用於在基板上形成鈷層的方法
CN108735741B (zh) * 2017-04-13 2020-10-09 联华电子股份有限公司 存储器元件中的存储点接触结构与其制作方法
US10573745B2 (en) * 2017-05-23 2020-02-25 International Business Machines Corporation Super long channel device within VFET architecture
US11411095B2 (en) * 2017-11-30 2022-08-09 Intel Corporation Epitaxial source or drain structures for advanced integrated circuit structure fabrication
US10867848B2 (en) * 2018-04-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI771917B (zh) * 2020-03-02 2022-07-21 南韓商圓益Ｉｐｓ股份有限公司 基板處理方法及利用該基板處理方法製造的半導體器件

Also Published As

Publication number Publication date
US11404312B2 (en) 2022-08-02
US20240021471A1 (en) 2024-01-18
US11769694B2 (en) 2023-09-26
US20190333808A1 (en) 2019-10-31
US10867848B2 (en) 2020-12-15
CN110416154A (zh) 2019-11-05
US20210134667A1 (en) 2021-05-06
US20220367263A1 (en) 2022-11-17

Similar Documents

Publication Publication Date Title
TWI742435B (zh) 半導體裝置及其形成方法
KR102109899B1 (ko) 반도체 디바이스 및 방법
TWI677909B (zh) 半導體裝置的形成方法、鰭式場效電晶體裝置及其形成方法
US11804488B2 (en) Semiconductor device and method
TWI821415B (zh) 半導體裝置及其形成方法
US11404312B2 (en) Contact plug with impurity variation
TWI739178B (zh) 半導體裝置及其形成方法
KR102192879B1 (ko) 핀 전계 효과 트랜지스터 디바이스 및 이의 형성 방법
US10115639B2 (en) FinFET device and method of forming the same
US11049954B2 (en) Fin field-effect transistors and methods of forming the same
KR102568605B1 (ko) 트랜지스터 게이트 구조물 및 이의 형성 방법
US11398477B2 (en) Semiconductor device and method
US11810961B2 (en) Transistor gate structures and methods of forming the same
TWI749871B (zh) 半導體元件及形成半導體元件之方法
TWI745778B (zh) 半導體裝置的形成方法
TW202301442A (zh) 形成鰭式場效電晶體裝置的方法