KR102192879B1 - 핀 전계 효과 트랜지스터 디바이스 및 이의 형성 방법 - Google Patents

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이-시앙 차오
훙-이 후앙
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Abstract

반도체 디바이스를 형성하는 방법은, 게이트 구조물의 대향 측에 소스/드레인 영역을 형성하는 단계로서, 상기 게이트 구조물은 핀 위에 있으며 제1 유전체 층에 의해 둘러싸인 것인, 상기 소스/드레인 영역 형성 단계; 상기 소스/드레인 영역을 노출시키도록 상기 제1 유전체 층에 개구를 형성하는 단계; 플라즈마 강화 화학적 기상 증착(PECVD) 프로세스를 사용하여 상기 소스/드레인 영역 상의 상기 개구에 실리사이드 영역을 선택적으로 형성하는 단계; 및 전도성 재료로 상기 개구를 채우는 단계를 포함한다.

Description

핀 전계 효과 트랜지스터 디바이스 및 이의 형성 방법{FIN FIELD-EFFECT TRANSISTOR DEVICE AND METHOD OF FORMING THE SAME}
우선권 주장 및 상호참조
본 출원은, 2018년 11월 30일 출원되고 발명의 명칭이 “Fin Field-Effect Transistor Device and Method of Forming the Same”인 미국 가특허 출원 번호 제62/773,938호의 우선권을 주장하며, 이 출원은 참조에 의해 그 전체가 여기에 포함된다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도의 지속적인 발전으로 인해 급격한 성장을 겪어 왔다. 대부분의 부품에 대하여, 집적 밀도의 이 발전은 최소 피처 크기의 반복되는 축소로부터 온 것이며, 이는 더 많은 컴포넌트들이 주어진 영역 내에 집적될 수 있게 해준다.
핀 전계 효과 트랜지스터(FinFET; Fin Field-Effect Transistor) 디바이스는 집적 회로에 일반적으로 사용되고 있다. FinFET 디바이스는 기판으로부터 돌출한 반도체 핀을 포함하는 3차원 구조를 갖는다. FinFET 디바이스의 전도성 채널 내의 전하 캐리어의 흐름을 제어하도록 구성된 게이트 구조물이 반도체 핀 주위를 둘러싼다. 예를 들어, 트리게이트(tri-gate) FinFET 디바이스에서, 게이트 구조물은 반도체 핀의 3면 주위를 둘러싸며, 그리하여 반도체 핀의 3면 상에 전도성 채널을 형성한다.
반도체 디바이스를 형성하는 방법은, 게이트 구조물의 대향 측에 소스/드레인 영역을 형성하는 단계로서, 상기 게이트 구조물은 핀 위에 있으며 제1 유전체 층에 의해 둘러싸인 것인, 상기 소스/드레인 영역 형성 단계; 상기 소스/드레인 영역을 노출시키도록 상기 제1 유전체 층에 개구를 형성하는 단계; 플라즈마 강화 화학적 기상 증착(PECVD) 프로세스를 사용하여 상기 소스/드레인 영역 상의 상기 개구에 실리사이드 영역을 선택적으로 형성하는 단계; 및 전기 전도성 재료로 상기 개구를 채우는 단계를 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET) 디바이스의 사시도를 예시한다.
도 2 내지 도 6, 도 7a 내지 도 7c, 도 8 내지 도 12, 도 16, 도 17a 및 도 17b는 실시예에 따른 다양한 제조 단계에서의 FinFET 디바이스의 다양한 단면도들을 예시한다.
도 13a 내지 도 13c는 다양한 실시예에서 플라즈마 강화 화학적 기상 증착(PECVD) 프로세스에서의 플라즈마의 에너지 레벨을 예시한다.
도 14는 실시예에서 상이한 유형의 재료들 위의 층의 퇴적을 위한 활성화 에너지를 예시한다.
도 15는 일부 실시예에서 상이한 프로세스 조건을 갖는 다양한 PECVD 프로세스의 퇴적 선택도를 예시한다.
도 18a 및 도 18b는 실시예에 따른 FinFET 디바이스의 단면도를 예시한다.
도 19는 일부 실시예에 따라 반도체 디바이스를 형성하는 방법의 흐름도를 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
본 개시의 실시예는 FinFET 디바이스를 형성하는 것에 관련하여 설명되며, 구체적으로 실리사이드 영역을 형성하기 위해 소스/드레인 영역 위에 금속 층을 선택적으로 퇴적하는 것에 관련하여 설명된다. 개시된 선택적 퇴적 방법은 또한, 상이한 재료들 위의 층의 선택적 퇴적에 사용될 수 있다.
실시예에서, 트랜지스터의 소스/드레인 영역을 노출시키도록 유전체 층에 개구가 형성된다. 다음으로, 플라즈마 강화 화학적 기상 증착(PECVD; plasma enhanced chemical vapor deposition) 프로세스를 사용하여 소스/드레인 영역 상의 개구에 실리사이드 층이 선택적으로 형성되고, 개구에 의해 노출된 유전체 층의 측벽에는 실리사이드가 실질적으로 없다. PECVD 프로세스 후에 유전체 층의 측벽은 실질적으로 실리사이드 층이 없으므로, 실리사이드 영역이 형성된 후에 유전체 층의 측벽으로부터 실리사이드 층을 제거하기 위한 어떠한 에칭 프로세스도 필요하지 않으며, 이는 실리사이드 영역의 소비 및/또는 산화와 같은 에칭 프로세스와 관련된 성능 문제를 피한다. 또한, 유전체 층의 측벽에는 실질적으로 실리사이드 층이 없으므로, 개구의 폭(유전체 층의 상부 표면에서 측정됨)이 더 크며, 후속 프로세싱에서 전도성 재료로 개구를 채우는 것을 더 용이하게 함으로써, 개구를 채울 때 보이드(예컨대, 빈 공간)의 형성을 감소시키거나 피한다. 일부 실시예에서, 소스/드레인 영역 상의 실리사이드 층의 선택적 형성은, PECVD 프로세스의 플라즈마의 평균 에너지를, 소스/드레인 영역 상에 실리사이드 층을 형성하기 위한 제1 활성화 에너지보다 높도록 하지만 유전체 층 상에 실리사이드 층을 형성하기 위한 제2 활성화 에너지보다 낮도록 제어함으로써 달성되며, 이는 PECVD 프로세스에 사용되는 RF 소스를 교대로 턴온 및 턴오프함으로써 달성된다. 또한, 실리사이드 층을 형성하기 위해 사용되는 전구체 가스들(예컨대, 티타늄을 포함하는 금속 층을 형성하기 위해 사용되는 수소 및 사염화 티타늄)의 유량 간의 비(ratio)와 같은 PECVD 프로세스의 프로세스 조건이, 실리사이드 층의 선택적 퇴적을 달성하도록 특정 범위 내에서(예컨대, 1과 2 사이) 제어된다. 개시된 실시예는 예로서 소스/드레인 영역 위의 실리사이드 층의 선택적 형성을 사용하지만, 개시된 방법의 원리는 상이한 재료들의 표면 위에 다른 재료 층을 선택적으로 형성하는 것에 사용될 수 있다.
도 1은 FinFET(30)의 예를 사시도로 예시한다. FinFET(30)은 기판(50) 및 기판(50) 위로 돌출한 핀(64)을 포함한다. 아이솔레이션(isolation) 영역(62)이 핀(64)의 대향측에 형성되며, 핀(64)은 아이솔레이션 영역(62) 위로 돌출한다. 게이트 유전체(66)가 핀(64)의 측벽을 따라 상부 표면 위에 있고, 게이트 전극(68)이 게이트 유전체(66) 위에 있다. 소스/드레인 영역(80)은 핀(64)에 그리고 게이트 유전체(66) 및 게이트 전극(68)의 대향측에 있다. 도 1은 추후의 도면에서 사용되는 기준 단면들을 더 예시한다. 단면 B-B는 FinFET(30)의 게이트 전극(68)의 길이방향 축을 따라 연장한다. 단면 A-A는 단면 B-B에 수직이고, 핀(64)의 길이방향 축을 따라 있으며 예를 들어 소스/드레인 영역(80) 사이의 전류 흐름의 방향에 있다. 단면 C-C는 단면 B-B에 평행하고 소스/드레인 영역(80)에 걸쳐있다. 후속 도면들은 명확하게 하기 위해 이 기준 단면들을 참조한다.
도 2 내지 도 6, 도 7a 내지 도 7c, 도 8 내지 도 12, 도 16, 도 17a 및 도 17b는 실시예에 따른 다양한 제조 단계에서의 FinFET 디바이스(100)의 단면도이다. FinFET 디바이스(100)는 도 1의 FinFET(30)과 유사하지만 복수의 핀 및 복수의 게이트 구조물을 갖는다. 도 2 내지 도 5는 단면 B-B를 따라 FinFET 디바이스(100)의 단면도를 예시한다. 도 6, 도 7a, 도 8 내지 도 12, 도 16, 및 도 17a는 단면 A-A를 따라 FinFET 디바이스(100)의 단면도를 예시한다. 도 7b 및 도 7c는 단면 C-C를 따라 FinFET 디바이스(100)의 실시예 단면도를 예시한다. 도 17b는 단면 B-B를 따라 FinFET 디바이스(100)의 단면도를 예시한다. 기재 전반에 걸쳐, 동일한 번호이지만 상이한 문자를 갖는 도면들(예컨대, 17A, 17B)은 동일 프로세싱 단계에서의 동일 반도체 디바이스이지만 상이한 단면을 따르는 상이한 도면을 지칭한다.
도 2는 기판(50)의 단면도를 예시한다. 기판(50)은, 도핑되거나(예컨대, p 타입 또는 n 타입 도펀트로) 도핑되지 않을 수 있는, 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연 층 상에 형성된 반도체 재료의 층을 포함한다. 절연체 층은 예를 들어 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 통상적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 3을 참조하면, 도 2에 도시된 기판(50)은, 예를 들어 포토리소그래피 및 에칭 기술을 사용하여 패터닝된다. 예를 들어, 패드 산화물 층(52) 및 위의 패드 질화물 층(56)과 같은 마스크 층이 기판(50) 위에 형성된다. 패드 산화물 층(52)은 예를 들어 열 산화 프로세스를 사용하여 형성된 실리콘 산화물을 포함하는 박막일 수 있다. 패드 산화물 층(52)은 기판(50)과 위의 패드 질화물 층(56) 사이의 접착 층으로서 작용할 수 있다. 일부 실시예에서, 패드 질화물 층(56)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화질화물 등, 또는 이들의 조합으로 형성되고, 예로서 저압 화학적 기상 증착(LPCVD; low-pressure chemical vapor deposition) 또는 플라즈마 강화 화학적 기상 증착(PECVD)을 사용하여 형성될 수 있다.
마스크 층은 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 일반적으로, 포토리소그래피 기술은 포토레지스트 재료(도시되지 않음)를 이용하며, 이는 포토레지스트 재료의 일부를 제거하도록 퇴적, 조사(노출) 및 현상된다. 남은 포토레지스트 재료는, 이 예에서는 마스크 층과 같은 아래의 재료를, 에칭과 같은 후속 프로세싱 단계로부터 보호한다. 이 예에서, 도 3에 예시된 바와 같이, 포토레지스트 재료는 패터닝된 마스크(58)를 형성하기 위해 패드 산화물 층(52) 및 패드 질화물 층(56)을 패터닝하도록 사용된다.
패터닝된 마스크(58)는 그 후에 트렌치(61)를 형성하도록 기판(50)의 노출된 부분을 패터닝하는데 사용되며, 그리하여 도 3에 예시된 바와 같이 인접한 트렌치들(61) 사이의 반도체 핀(64)(예컨대, 64A 및 64B)을 정의한다. 일부 실시예에서, 반도체 핀(64)은 예를 들어 반응성 이온 에칭(RIE; reactive ion etch), 중성 빔 에칭(NBE; neutral beam etch) 등, 또는 이들의 조합을 사용하여 기판(50)에서의 트렌치를 에칭함으로써 형성된다. 에칭 프로세스는 이방성일 수 있다. 일부 실시예에서, 트렌치(61)는, 서로 평행하며 서로에 대하여 가까이 이격되어 있는 스트립(위에서 볼 때)일 수 있다. 일부 실시예에서, 트렌치(61)는 연속적이며 반도체 핀(64)을 둘러쌀 수 있다. 반도체 핀(64)은 이하 핀(64)으로도 지칭될 수 있다.
핀(64)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(64)은 이중 패터닝 또는 다중 패터닝 프로세스를 포함한 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자가 정렬(self-aligned) 프로세스를 조합하며, 예를 들어 단일 방향성 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 해준다. 예를 들어, 하나의 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서가 자가 정렬 프로세스를 사용하여 패터닝된 희생 층에 나란히 형성된다. 그 다음, 희생 층이 제거되고, 그러면 남은 스페이서 또는 맨드릴(mandrel)이 핀을 패터닝하는 데에 사용될 수 있다.
도 4는 아이솔레이션 영역(62)을 형성하도록 이웃하는 반도체 핀(64) 사이의 절연 재료의 형성을 예시한다. 절연 재료는 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 CVD(HDP-CVD; high density plasma CVD), 유동가능 CVD(FCVD; flowable CVD)(예컨대, 원격 플라즈마 시스템에서의 CVD 기반의 재료 퇴적 및 산화물과 같은 또다른 재료로 변환하게 하기 위한 포스트 경화) 등, 또는 이들의 조합에 의해 형성될 수 있다. 다른 절연 재료 및/또는 다른 형성 프로세스가 사용될 수 있다. 예시된 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면 어닐 프로세스가 수행될 수 있다. 화학 기계적 연마(CMP; chemical mechanical polish)와 같은 평탄화 프로세스가 임의의 과도한 절연 재료를 제거할 수 있고, 공면을 이루는 아이솔레이션 영역(62)의 상부 표면 및 반도체 핀(64)의 상부 표면을 형성할 수 있다(도시되지 않음). 패터닝된 마스크(58)(도 3 참조)도 또한 평탄화 프로세스에 의해 제거될 수 있다.
일부 실시예에서, 아이솔레이션 영역(62)은 아이솔레이션 영역(62)과 기판(50)/반도체 핀(64) 사이의 계면에서, 라이너, 예컨대 라이너 산화물(도시되지 않음)을 포함한다. 일부 실시예에서, 라이너 산화물은 기판(50)과 아이솔레이션 영역(62) 사이의 계면에서 결정 결함을 감소시키도록 형성된다. 마찬가지로, 라이너 산화물은 또한, 반도체 핀(64)과 아이솔레이션 영역(62) 사이의 계면에서 결정 결함을 감소시키도록 사용될 수 있다. 라이너 산화물(예컨대, 실리콘 산화물)은 기판(50)의 표면 층의 열 산화를 통해 형성된 열 산화물일 수 있지만, 다른 적합한 방법이 또한 라이너 산화물을 형성하는데 사용될 수 있다.
다음으로, 아이솔레이션 영역(62)은 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 영역(62)을 형성하도록 리세싱된다(recessed). 아이솔레이션 영역(62)은 반도체 핀(64)의 상부 부분이 이웃하는 STI 영역(62) 사이로부터 돌출하도록 리세싱된다. STI 영역(62)의 상부 표면은 (예시된 바와 같은) 평평한 표면, 볼록 표면, 오목 표면(예컨대, 디싱), 또는 이들의 조합을 가질 수 있다. STI 영역(62)의 상부 표면은 적합한 에칭에 의해 평평하게, 볼록하게, 그리고/또는 오목하게 형성될 수 있다. 아이솔레이션 영역(62)은, 아이솔레이션 영역(62)의 재료에 대해 선택적인 것과 같은, 수락 가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 건식 에칭, 또는 dHF(dilute hydrofluoric) 산을 사용한 습식 에칭이 아이솔레이션 영역(62)을 리세싱하도록 수행될 수 있다.
도 2 내지 도 4는 핀(64)을 형성하는 실시예를 예시하지만, 핀은 다양한 상이한 프로세스에서 형성될 수 있다. 예를 들어, 기판(50)의 상부 부분은, 형성될 반도체 디바이스의 의도한 타입(예컨대, N타입 또는 P타입)에 적합한 에피텍셜 재료와 같은 적합한 재료로 대체될 수 있다. 그 후에, 상부에 에피텍셜 재료를 갖는 기판(50)은, 에피텍셜 재료를 포함하는 반도체 핀(64)을 형성하도록 패터닝된다.
다른 예로서, 기판의 상부 표면 위에 유전체 층이 형성될 수 있고, 유전체 층을 통해 트렌치가 에칭될 수 있으며, 트렌치 내에 호모에피텍셜 구조물이 에피텍셜 성장될 수 있고, 호모에피텍셜 구조물이 유전체 층으로부터 돌출하여 핀을 형성하도록 유전체 층이 리세싱될 수 있다.
또 다른 예에서, 기판의 상부 표면 위에 유전체 층이 형성될 수 있고, 유전체 층을 통해 트렌치가 에칭될 수 있으며, 기판과는 상이한 재료를 사용하여 트렌치 내에 헤테로에피텍셜 구조물이 에피텍셜 성장될 수 있고, 헤테로에피텍셜 구조물이 유전체 층으로부터 돌출하여 핀을 형성하도록 유전체 층이 리세싱될 수 있다.
에피텍셜 재료(들) 또는 에피텍셜 구조물(예컨대, 헤테로에피텍셜 구조물 또는 호모에피텍셜 구조물)이 성장되는 실시예에서, 성장된 재료(들) 또는 구조물은 성장 동안 인시추(in situ) 도핑될 수 있으며, 이는 이전의 그리고 후속 주입을 없앨 수 있지만, 인시추 및 주입 도핑이 함께 사용될 수도 있다. 또한, PMOS 영역에서의 재료와 상이한 NMOS 영역에서의 재료를 에피텍셜 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀(64)은 실리콘 게르마늄(SixGe1-x, 여기에서 x는 대략 0과 1 사이일 수 있음), 실리콘 카바이드, 순수하거나 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위한 이용가능한 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이에 한정되는 것은 아니다.
도 5는 반도체 핀(64) 위의 더미 게이트 구조물(75)의 형성을 예시한다. 일부 실시예에서, 더미 게이트 구조물(75)은 게이트 유전체(66) 및 게이트 전극(68)을 포함한다. 마스크(70)가 더미 게이트 구조물(75) 위에 형성될 수 있다. 더미 게이트 구조물(75)을 형성하기 위해, 반도체 핀(64) 상에 유전체 층이 형성된다. 유전체 층은, 실리콘 산화물, 실리콘 질화물, 이들의 다층 등일 수 있고, 퇴적되거나 열 성장될 수 있다.
유전체 층 위에 게이트 층이 형성되고, 게이트 층 위에 마스크 층이 형성된다. 게이트 층은 유전체 층 위에 퇴적된 다음, 예컨대 CMP에 의해 평탄화될 수 있다. 마스크 층은 게이트 층 위에 퇴적될 수 있다. 게이트 층은, 예를 들어 폴리실리콘으로 형성될 수 있지만, 다른 재료도 또한 사용될 수 있다. 마스크 층은 예를 들어 실리콘 질화물 등으로 형성될 수 있다.
층(예컨대, 유전체 층, 게이트 층, 및 마스크 층)이 형성된 후에, 마스크 층은 마스크(70)를 형성하도록 수락가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 그 다음, 수락가능한 에칭 기술에 의해 마스크(70)의 패턴이 게이트 층 및 유전체 층으로 전사되어 각각 게이트 전극(68) 및 게이트 유전체(66)를 형성할 수 있다. 게이트 전극(68) 및 게이트 유전체(66)는 반도체 핀(64)의 각자의 채널 영역을 덮는다. 게이트 전극(68)은 또한, 각자의 반도체 핀(64)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
게이트 유전체(66)는 도 5의 예에서 핀(64) 위에(예컨대, 핀(64)의 상부 표면 및 측벽 위에) 그리고 STI 영역(62) 위에 형성되는 것으로 도시되어 있다. 다른 실시예에서, 게이트 유전체(66)는 예컨대 핀(64)의 재료의 열 산화에 의해 형성될 수 있고, 따라서 핀(64) 위에 형성될 수 있지만, STI 영역(62) 위에는 형성되지 않을 수 있다. 이들 및 기타 변형은 완전히 본 실시예의 범위 내에 포함되는 것으로 의도된다.
도 6, 도 7a, 도 8 내지 도 12, 도 16, 및 도 17a는 단면 A-A를 따라(핀(64)의 길이방향 축을 따라) FinFET 디바이스(100)의 부가의 프로세싱의 단면도를 예시한다. 도 6, 도 7a, 도 8 내지 도 12, 도 16, 및 도 17a에서, 비한정적인 예로서 3개의 더미 게이트 구조물(예컨대, 75A, 75B, 및 75C)이 핀(64) 위에 형성되어 있다는 것을 유의하자. 당해 기술분야에서의 숙련자라면, 3개보다 더 많거나 적은 더미 게이트 구조물이 핀(64) 위에 형성될 수 있고, 이들 및 기타 변형이 본 개시의 범위 내에 완전히 포함되는 것으로 의도된다는 것을 알 것이다.
도 6에 예시된 바와 같이, LDD(lightly doped drain) 영역(65)이 핀(64)에 형성된다. LDD 영역(65)은 플라즈마 도핑 프로세스에 의해 형성될 수 있다. 플라즈마 도핑 프로세스는, 플라즈마 도핑 프로세스로부터 보호되어야 할 FinFET의 영역을 덮도록 포토레지스트와 같은 마스크를 형성하고 패터닝하는 것을 포함할 수 있다. 플라즈마 도핑 프로세스는 LDD 영역(65)을 형성하기 위해 핀(64)에 N 타입 또는 P 타입 불순물을 주입할 수 있다. 예를 들어, 붕소와 같은 P 타입 불순물이, P 타입 디바이스를 위한 LDD 영역(65)을 형성하도록 핀(64)에 주입될 수 있다. 또다른 예로서, 인과 같은 N 타입 불순물이, N 타입 디바이스를 위한 LDD 영역(65)을 형성하도록 핀(64)에 주입될 수 있다. 일부 실시예에서, LDD 영역(65)은 FinFET 디바이스(100)의 채널 영역과 인접해 있다. LDD 영역(65)의 일부는 게이트 전극(68) 아래로 그리고 FinFET 디바이스(100)의 채널 영역 안으로 연장할 수 있다. 도 6은 LDD 영역(65)의 비한정적인 예를 예시한다. LDD 영역(65)의 다른 구성, 형상, 및 형성 방법도 또한 가능하며, 완전히 본 개시의 범위 내에 포함되는 것으로 의도된다. 예를 들어, LDD 영역(65)은 게이트 스페이서(87)가 형성된 후에 형성될 수 있다. 일부 실시예에서, LDD 영역(65)은 생략된다. 단순화를 위해, LDD 영역(65)이 핀(64)에 형성될 수 있다는 것을 이해하며, LDD 영역(65)은 후속 도면에서 예시되지 않는다.
계속해서 도 6을 참조하면, LDD 영역(65)이 형성된 후에, 게이트 스페이서(87)가 더미 게이트 구조물(75) 주위에 형성된다. 게이트 스페이서(87)는 제1 게이트 스페이서(72) 및 제2 게이트 스페이서(86)를 포함할 수 있다. 예를 들어, 제1 게이트 스페이서(72)는 게이트 시일(seal) 스페이서일 수 있고, 게이트 전극(68)의 대향 측벽 상에 그리고 게이트 유전체(66)의 대향 측벽 상에 형성된다. 제2 게이트 스페이서(86)는 제1 게이트 스페이서(72) 상에 형성된다. 제1 게이트 스페이서(72)는 실리콘 질화물과 같은 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄화질화물 등, 또는 이들의 조합으로 형성될 수 있고, 예컨대 열 산화, CVD, 또는 기타 적합한 퇴적 프로세스를 사용하여 형성될 수 있다. 제2 게이트 스페이서(86)는 적합한 퇴적 방법을 사용하여 실리콘 질화물, 실리콘 탄화질화물, 이들의 조합 등으로 형성될 수 있다.
실시예에서, 게이트 스페이서(87)는, 먼저 FinFET 디바이스(100) 위에 제1 게이트 스페이서 층을 컨포멀하게(conformally) 퇴적한 다음, 퇴적된 제1 게이트 스페이서 층 위에 제2 게이트 스페이서 층을 컨포멀하게 퇴적함으로써, 형성된다. 다음으로, FinFET 디바이스(100)의 상부 표면(예컨대, 마스크(70)의 상부 표면) 상에 배치된 제2 게이트 스페이서 층의 제1 부분을 제거하면서 게이트 구조물의 측벽을 따라 배치된 제2 게이트 스페이서 층의 제2 부분을 유지하도록, 건식 에칭 프로세스와 같은 이방성 에칭 프로세스가 수행된다. 이방성 에칭 프로세스 후에 남아있는 제2 게이트 스페이서 층의 제2 부분이 제2 게이트 스페이서(86)를 형성한다. 이방성 에칭 프로세스는 또한, 제2 게이트 스페이서(86)의 측벽 밖에 배치된 제1 게이트 스페이서 층의 부분을 제거하며, 제1 게이트 스페이서 층의 남은 부분이 제1 게이트 스페이서(72)를 형성한다.
도 6에 예시된 바와 같은 게이트 스페이서(87)의 형상 및 형성 방법은 단지 비한정적인 예일 뿐이고, 다른 형상 및 형성 방법이 가능하다. 이들 및 기타 변형은 완전히 본 실시예의 범위 내에 포함되는 것으로 의도된다.
다음으로, 도 7에 예시된 바와 같이, 더미 게이트 구조물(75)과 인접한 핀(64)에, 예컨대 인접한 더미 게이트 구조물(75) 사이에 그리고/또는 더미 게이트 구조물(75)에 이어서 리세스가 형성되며, 리세스에 소스/드레인 영역(80)이 형성된다. 일부 실시예에서, 리세스는 예컨대 에칭 마스크로서 더미 게이트 구조물(75) 및 게이트 스페이서(87)를 사용한 이방성 에칭 프로세스에 의해 형성되지만, 임의의 다른 적합한 에칭 프로세스도 또한 사용될 수 있다.
다음으로, 소스/드레인 영역(80)이 리세스에 형성된다. 소스/드레인 영역(80)은, 금속 유기 CVD(MOCVD; metal-organic CVD), 분자 빔 에피텍시(MBE), 액상 에피텍시(LPE; liquid phase epitaxy), 기상 에피텍시(VPE; vapor phase epitaxy), 선택적 에피텍셜 성장(SEG; selective epitaxial growth) 등, 또는 이들의 조합과 같은 적합한 방법을 사용하여, 리세스에 재료를 에피텍셜 성장시킴으로써 형성된다.
도 7a, 도 7b, 및 도 7c에 예시된 바와 같이, 에피텍셜 소스/드레인 영역(80)은 핀(64)의 각자의 표면으로부터 상승된 표면을 가질 수 있고(예컨대, 핀(64)의 리세싱되지 않은 부분 위로 상승됨), 패싯(facet)을 가질 수 있다. 도 7a의 예에서, 소스/드레인 영역(80)의 상부 표면(80U)은 핀(64)의 상부 표면(64U) 위로, 예컨대 3 nm 이상 연장한다. 인접 핀(64)의 소스/드레인 영역(80)은 연속적인 에피텍셜 소스/드레인 영역(80)을 형성하도록 합병(merge)할 수 있다(도 7b 참조). 일부 실시예에서, 인접 핀(64)에 대한 소스/드레인 영역(80)은 함께 합병하지 않으며, 개별 소스/드레인 영역(80)으로 남는다(도 7c 참조). 일부 실시예에서, 결과적인 FinFET은 n 타입 FinFET이고, 소스/드레인 영역(80)은 실리콘 탄화물(SiC), 실리콘 인(SiP), 인 도핑된 실리콘 탄소(SiCP) 등을 포함한다. 일부 실시예에서, 결과적인 FinFET은 p 타입 FinFET이고, 소스/드레인 영역(80)은 SiGe, 및 붕소나 인듐과 같은 p 타입 불순물을 포함한다.
에피텍셜 소스/드레인 영역(80)은 소스/드레인 영역(80)을 형성하도록 도펀트로 주입될 수 있으며 그 다음에 어닐 프로세스가 이어질 수 있다. 주입 프로세스는, 주입 프로세스로부터 보호되어야 할 FinFET 디바이스(100)의 영역을 덮도록 포토레지스트와 같은 마스크를 형성하고 패터닝하는 것을 포함할 수 있다. 소스/드레인 영역(80)은 약 1E19 cm-3 내지 약 1E21 cm-3 범위의 불순물(예컨대, 도펀트) 농도를 가질 수 있다. 붕소 또는 인듐과 같은 P 타입 불순물이 P 타입 트랜지스터의 소스/드레인 영역(80)에 주입될 수 있다. 인 또는 비소와 같은 N 타입 불순물이 N 타입 트랜지스터의 소스/드레인 영역(80)에 주입될 수 있다. 일부 실시예에서, 에피텍셜 소스/드레인 영역은 성장 동안 인시추 도핑될 수 있다.
다음으로, 도 8에 예시된 바와 같이, 도 7a에 예시된 구조물 위에 컨택 에칭 정지 층(CESL; contact etch stop layer)(89)이 형성된다. CESL(89)은 후속 에칭 프로세스에서 에칭 정지 층으로서 기능하고, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등과 같은 적합한 재료를 포함할 수 있고, CVD, PVD, 이들의 조합 등과 같은 적합한 형성 방법에 의해 형성될 수 있다.
다음으로, 제1 층간 유전체(ILD; interlayer dielectric)(90)가 CESL(89) 위에 그리고 더미 게이트 구조물(75)(예컨대, 75A, 75B, 및 75C) 위에 형성된다. 일부 실시예에서, 제1 ILD(90)는 실리콘 산화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate Glass), USG(undoped silicate glass) 등과 같은 유전체 재료로 형성되고, CVD, PECVD, 또는 FCVD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 마스크(70)를 제거하도록 그리고 게이트 전극(68) 위에 배치된 CESL(89)의 부분을 제거하도록 CMP 프로세스와 같은 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스 후에, 도 8에 예시된 바와 같이, 제1 ILD(90)의 상부 표면은 게이트 전극(68)의 상부 표면과 수평을 이룬다.
다음으로, 도 9에서, 게이트 전극(68) 및 게이트 유전체(66)를 활성 게이트(대체 게이트 또는 금속 게이트로도 지칭될 수 있음) 및 활성 게이트 유전체 재료(들)로 각각 대체하도록 게이트 라스트(gate-last) 프로세스(종종 대체 게이트 프로세스로 지칭됨)가 수행된다. 따라서, 게이트 전극(68) 및 게이트 유전체(66)는 게이트 라스트 프로세스에서 각각 더미 게이트 전극 및 더미 게이트 유전체로 지칭될 수 있다. 활성 게이트와 활성 게이트 유전체 재료(들)는 금속 게이트 구조물 또는 대체 게이트 구조물로 총칭될 수 있다. 예시된 실시예에서 활성 게이트는 금속 게이트이다.
도 9를 참조하면, 더미 게이트 구조물(75A, 75B, 및 75C)(도 8 참조)은 각각 대체 게이트 구조물(97A, 97B, 및 97C)로 대체된다. 일부 실시예에 따르면, 대체 게이트 구조물(예컨대, 97A, 97B, 또는 97C)을 형성하기 위해, 게이트 스페이서(87) 사이에 리세스(도시되지 않음)가 형성되도록, 게이트 전극(68) 및 게이트 전극(68) 바로 아래의 게이트 유전체(66)가 에칭 단계(들)에서 제거된다. 각각의 리세스는 각자의 핀(64)의 채널 영역을 노출시킨다. 더미 게이트 제거 동안, 게이트 유전체(66)는 게이트 전극(68)이 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 그 다음, 게이트 전극(68)의 제거 후에 게이트 유전체(66)가 제거될 수 있다.
다음으로, 게이트 유전체 층(94), 배리어 층(96), 시드 층(98), 및 게이트 전극(99)이 대체 게이트 구조물(97)을 위한 리세스에 형성된다. 게이트 유전체 층(94)은 리세스 내에 컨포멀하게, 예컨대 핀(64)의 상부 표면과 측벽 상에, 게이트 스페이서(87)의 측벽 상에, 그리고 제1 ILD(90)의 상부 표면 상에(도시되지 않음) 퇴적된다. 일부 실시예에 따르면, 게이트 유전체 층(94)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 다른 실시예에서, 게이트 유전체 층(94)은 하이 k 유전체 재료를 포함하고, 이들 실시예에서, 게이트 유전체 층(94)은 약 7.0보다 더 큰 k 값을 가질 수 있으며, 금속 산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb 및 이들의 조합의 실리케이트를 포함할 수 있다. 게이트 유전체 층(94)의 형성 방법은 분자빔 증착(MBD), 원자층 증착(ALD), PECVD 등을 포함할 수 있다.
다음으로, 배리어 층(96)이 게이트 유전체 층(94) 위에 컨포멀하게 형성된다. 배리어 층(96)은 티타늄 질화물과 같은 전기 전도성 재료를 포함할 수 있지만, 탄탈 질화물, 티타늄, 탄탈럼 등과 같은 다른 재료가 대안으로서 이용될 수 있다. 배리어 층(96)은 PECVD와 같은 CVD 프로세스를 사용하여 형성될 수 있다. 그러나, 스퍼터링, 금속 유기 화학적 기상 증착(MOCVD), 또는 ALD와 같은 다른 대안의 프로세스가 대안으로서 사용될 수 있다.
도 9에는 도시되지 않았지만, 일부 실시예에서, P 타입 일함수 층 또는 N 타입 일함수 층과 같은 일함수 층이 배리어 층(96) 위의 리세스에 그리고 시드 층(98)이 형성되기 전에 형성될 수 있다. P 타입 디바이스를 위한 게이트 구조물에 포함될 수 있는 예시적인 P 타입 일함수 금속은, TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 기타 적합한 P 타입 일함수 재료, 또는 이들의 조합을 포함한다. N 타입 디바이스를 위한 게이트 구조물에 포함될 수 있는 예시적인 N 타입 일함수 금속은, Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 기타 적합한 N 타입 일함수 재료, 또는 이들의 조합을 포함한다. 일함수 값은 일함수 층의 재료 조성과 연관되며, 따라서 일함수 층의 재료는, 형성되어야 할 디바이스에서 타겟 문턱 전압(Vt)이 달성되도록, 그의 일함수 값을 튜닝하도록 선택된다. 일함수 층(들)은 CVD, 물리적 기상 증착(PVD), 및/또는 기타 적합한 프로세스에 의해 퇴적될 수 있다.
다음으로, 시드 층(98)이 배리어 층(96) 위에 컨포멀하게 형성된다. 시드 층(98)은 구리, 티타늄, 탄탈럼, 티타늄 질화물, 탄탈 질화물 등, 또는 이들의 조합을 포함할 수 있고, ALD, 스퍼터링, PVD 등에 의해 퇴적될 수 있다. 일부 실시예에서, 시드 층은, 단일 층 또는 상이한 재료들로 형성된 복수의 서브층을 포함하는 복합층일 수 있는 금속 층이다. 예를 들어, 시드 층(98)은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다.
다음으로, 게이트 전극(99)이 시드 층(98) 위에 퇴적되고, 리세스의 남은 부분을 채운다. 게이트 전극(99)은, Cu, Al, W 등, 이들의 조합과 같은 금속 함유 재료, 또는 이들의 다층으로 제조될 수 있고, 예컨대 전해도금, 무전해도금, 또는 다른 적합한 방법에 의해 형성될 수 있다. 게이트 전극(99)의 형성 후에, CMP와 같은 평탄화 프로세스가 게이트 유전체 층(94), 배리어 층(96), 일함수 층(형성된 경우), 시드 층(98), 및 게이트 전극(99)의 과도한 부분을 제거하도록 수행될 수 있으며, 이 과도한 부분은 제1 ILD(90)의 상부 표면 위에 있는 것이다. 따라서, 게이트 유전체 층(94), 배리어 층(96), 일함수 층(형성된 경우), 시드 층(98), 및 게이트 전극(99)의 결과적인 남은 부분은 결과적인 FinFET 디바이스(100)의 대체 게이트 구조물(97)을 형성한다.
다음으로 도 10을 참조하면, 제2 ILD(92)가 제1 ILD(90) 위에 형성된다. 다음으로, 제2 ILD(92)를 통해 대체 게이트 구조물(97)(예컨대, 97A, 97B, 및 97C)을 노출시키도록 또는 제2 ILD(92) 및 제1 ILD(90)를 통해 소스/드레인 영역(80)을 노출시키도록 컨택 개구(91)(예컨대, 91A, 91B)가 형성된다.
실시예에서, 제2 ILD(92)는 유동가능 CVD 방법에 의해 형성된 유동가능 막이다. 일부 실시예에서, 제2 ILD(92)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 일부 실시예에서, 제1 ILD(90) 및 제2 ILD(92)는 동일한 재료(예컨대, 실리콘 산화물)로 형성된다.
컨택 개구(91)는 포토리소그래피 및 에칭을 사용하여 형성될 수 있다. 에칭 프로세스는 CESL(89)을 통해 소스/드레인 영역(80)을 노출시키도록 에칭한다. 에칭 프로세스는 대체 게이트 구조물(97)을 노출시킬 수 있다. 도 10의 예에서, 컨택 개구(91)를 형성하기 위한 에칭 프로세스는 또한, 소스/드레인 영역(80)의 상부 부분도 제거하며, 추가적으로 컨택 개구(91)의 하부 부분은 제1 ILD(90)의 측벽(90S)을 넘어 측방향으로 연장할 수 있다.
다음으로, 도 11에서, 컨택 개구(91B)(소스/드레인 컨택 개구로도 지칭됨)에 의해 노출된 소스/드레인 영역(80) 상에 층(95)이 선택적으로 형성된다(예컨대, 퇴적됨). 예시된 실시예에서, 층(95)은 소스/드레인 영역(80) 위의 실리사이드 층이고, 따라서 층(95)은 또한 실리사이드 영역(95)으로도 지칭될 수 있다. 층(95)은 니켈, 코발트, 티타늄, 탄탈럼, 플래티늄, 텅스텐, 다른 귀금속, 다른 내화 금속, 희토류 금속 또는 이들의 합금과 같은 실리사이드 또는 저마나이드(germanide) 영역을 형성하도록 반도체 재료(예컨대, 실리콘, 게르마늄)와 반응할 수 있는 금속 성분을 포함한다. 예시된 실시예에서, 층(95)은 티타늄 실리사이드(예컨대, TiSi)를 포함한다.
일부 실시예에서, 소스/드레인 영역(80) 상에 층(95)을 선택적으로 형성하기 위해, 층(95)의 선택적 퇴적을 달성하도록 튜닝된 PECVD 프로세스의 프로세스 조건으로 PECVD 프로세스가 수행되며, 이들의 세부사항이 이하 설명된다. 일부 실시예에서, RF 소스(RF 전원으로도 지칭됨)가 PECVD 프로세스에서 가스를 플라즈마로 활성화시키도록(예컨대, 점화) 사용된다. 종래의 PECVD 시스템에서의 RF 소스는, 일단 턴온되면, PECVD 프로세스 전반에 걸쳐 온 상태로 유지된다. 본 개시에서는, PECVD 프로세스는 PECVD 프로세스 동안 (온 상태로 유지되는 대신) 교대로 턴온 및 턴오프되는 RF 소스를 사용하여 수행되며, 이의 세부사항이 도 13a 내지 도 13c를 참조하여 이하 설명된다. 예를 들어 본 개시에서 사용되는 PECVD 퇴적 툴의 RF 소스는, 제어가능하거나 프로그램가능한 일부 파라미터(예컨대, 온-시간(ON-time), 오프-시간(OFF-time), 이하 설명됨)에 따라 PECVD 프로세스 동안 RF 소스를 교대로 턴온 및 턴오프시키도록 구성되는 제어 메커니즘을 가질 수 있다.
예시된 실시예에서, PECVD 프로세스는 수소 가스(예컨대, H2) 및 사염화 티타늄 가스(예컨대, TiCl4)를 포함하는 가스 소스(예컨대, 전구체)를 사용하여 수행된다. H2 가스와 TiCl4 가스의 유량 간의 비는 약 2보다 더 작으며, 예컨대 약 1과 약 2 사이이다. H2 가스 및 TiCl4 가스는 PECVD 프로세스에서 사용되는 RF 소스에 의해 플라즈마로 활성화(예컨대, 점화)된다. PECVD 프로세스 동안, RF 전력은 약 500 W보다 더 작으며, 예컨대 약 100 W와 약 500 W 사이이다. 예시된 실시예에서, RF 소스의 RF 주파수는 약 1 KHz와 약 10 KHz 사이이고, PECVD 프로세스의 압력은 약 1 Torr 와 약 10 Torr 사이이고, PECVD 프로세스의 온도는 약 100 ℃와 약 500 ℃ 사이이며, 예컨대, 400 ℃이다. 전구체 간의 화학 반응은 다음과 같이 기재될 수 있다:
TiCl4 + H2 → Ti + HCl
상기 화학 반응에 의해 형성된 티타늄은 소스/드레인 영역(80)의 표면에서의 재료(예컨대, Si)와 반응하여 실리사이드 영역(95)을 형성하며, 이의 세부사항이 이하 설명된다.
일부 실시예에서, PECVD 툴의 RF 소스는 PECVD 프로세스의 플라즈마(예컨대, 수소의 플라즈마 및 사염화 티타늄의 플라즈마)의 평균 에너지를 조정하도록 PECVD 프로세스 동안 교대로 턴온 및 턴오프된다. 도 13a 내지 도 13c는 RF 소스가 교대로 턴온 및 턴오프되는 것에 응답하여 PECVD 프로세스의 플라즈마의 에너지 레벨에 대한 몇몇 예를 예시한다. 도 13a 내지 도 13c의 각각에서, x축은 PECVD 프로세스의 시간을 예시하고, y축은 플라즈마의 에너지를 예시한다. 예를 들어, 도 13a에서, RF 소스는 시간 t1에서 턴온되고 시간 t1과 t2 사이에 온 상태로 유지되며, 도 13a의 곡선(110)에 의해 예시된 바와 같이, 플라즈마의 에너지를 P1에서 P2로 증가시킨다. 시간 t2에서, RF 소스는 시간 t2와 시간 t3 사이에 턴오프되고 오프 상태로 유지되며, 그 결과 플라즈마의 에너지는 P2에서 P3으로 떨어진다. 그 다음, 시간 t3에서, RF 소스가 다시 턴온되고, 시간 t4에서, RF 소스가 다시 턴오프된다. RF 소스에 대하여 상기에 기재된 온-오프 패턴은 PECVD 프로세스 동안 층(95)에 대한 타겟 두께에 도달할 때까지 반복된다. 시간 t1과 t3 사이의 지속기간은 RF 소스의 사이클(cycle) 또는 온-오프 주기(On-Off period)로 지칭될 수 있고, RF 소스가 주기적으로 턴온 및 턴오프되는 것으로 나타낼 수 있다. 시간 t1과 시간 t2 사이의 지속기간은 사이클에서 온-시간으로 지칭되며, 시간 t2와 시간 t3 사이의 지속기간은 사이클에서 오프-시간으로 지칭된다.
도 13a는 PECVD 프로세스의 플라즈마의 평균 에너지(Pav)를 더 예시하며, 이는 P2와 P1(또는 P3) 사이이다. 도 13a에 도시된 플라즈마의 에너지 레벨에 대한 곡선(110)의 형상은 비한정적인 예이고, PECVD 프로세스에서 플라즈마의 에너지 레벨에 대한 다른 형상도 또한 가능하며 완전히 본 개시의 범위에 포함되는 것으로 의도된다. 예를 들어, 도 13b의 곡선(120) 및 도 13c의 곡선(130)은 RF 소스의 스위칭(교대로 턴온 및 턴오프)에 의해 플라즈마의 평균 에너지가 변조(예컨대, 조정)되는 2개의 추가적인 예를 예시한다. 구체적으로, 곡선(120)은 삼각 형상을 포함하고(톱니 형상으로도 지칭될 수 있음), 곡선(130)은 사다리꼴 형상을 포함한다.
온-오프 주기에서 시간 t1과 시간 t2 사이의 지속기간(온-시간) 및 시간 t2와 시간 t3 사이의 지속기간(오프-시간)을 조정함으로써, RF 소스가 고정된 전력 레벨로 동작하고 있을 때, 플라즈마의 평균 에너지(Pav)가 타겟 레벨을 달성하도록 쉽게 조정될 수 있다. 이는 본 개시의 이점을 예시한다. 종래의 PECVD 시스템에서는, RF 소스가 PECVD 프로세스 동안 온 상태에 머물고, 따라서 그 결과 PECVD 프로세스의 플라즈마에 대하여 실질적으로 고정된 에너지 레벨이 될 수 있다. 또한, RF 소스에 대한 조정가능한 RF 전력으로라도, 종래의 PECVD 시스템은 플라즈마의 평균 에너지를 쉽게 조정하는 것이 또는 플라즈마에 대하여 낮고 안정적인 평균 에너지를 정확하게 달성하는 것이 여전히 어려울 수 있다. RF 소스가 주기적으로 온 및 오프 전환되는 본 PECVD 시스템은, 넓은 범위에 걸쳐 PECVD 프로세스의 플라즈마의 평균 에너지를 조정하기 위한 효과적이고 쉬우며 정확한 방식을 제공한다. 이는, 예컨대 RF 소스의 온-오프 주기에서 온-시간 및 오프-시간을 조정함으로써 달성될 수 있다.
예시적인 실시예에서, 시간 t1과 t2 사이의 지속기간은 약 10 μs이고, 시간 t2와 시간 t3 사이의 지속기간은 약 50 μs이다. 다르게 말하자면, 각각의 온-오프 주기에서, RF 소스는 약 10 μs 동안 온 상태에 머무르고(예컨대, 동작함), 약 50 μs 동안 오프 상태에 머무른다(예컨대, 동작하지 않음). 온-시간 및 오프-시간에 대한 상기의 값은 단지 비한정적인 예일 뿐이다. 온-시간 및 오프-시간에 대한 다른 지속기간도 또한 가능하며, 완전히 본 개시의 범위 내에 포함되는 것으로 의도된다.
일부 실시예에서, 소스/드레인 영역(80) 상의 층(95)의 선택적 퇴적을 달성하기 위해, PECVD 프로세스의 플라즈마의 평균 에너지는, 소스/드레인 영역(80) 상에 층(95)을 형성하기 위한 제1 활성화 에너지보다는 높지만 예컨대 제1 ILD(90) 상의 층(95)을 형성하기 위한 제2 활성화 에너지보다는 낮도록 조정된다(예컨대, 사이클의 온-시간 및 오프-시간을 튜닝함으로써).
이제 도 14를 참조하면, 곡선(150)은 소스/드레인 영역(80)의 노출된 표면 상의 층(95)의 형성에 필요한 에너지를 예시하고, 곡선(140)은 제1 ILD(90)의 표면 상의 층(95)의 형성에 필요한 에너지를 예시한다. 예를 들어, 곡선(150)은, 에너지 레벨 E2와 E1 간의 차이인 활성화 에너지(Ea_1)(예컨대, Ea_1 = E2-E1)가, 예컨대 소스/드레인 영역(80)(예컨대, Si)의 노출된 표면에서의 Si-Si 결합을 깨기 위해 그리고 층(95)(예컨대, Ti)의 금속 성분이 소스/드레인 영역(80)의 노출된 표면과의 결합(예컨대, Ti-Si 결합)을 형성할 수 있기 위해, 필요하다는 것을 보여준다. 따라서, 일부 실시예에서, 활성화 에너지(Ea_1)는 Si-Si 결합 분리 에너지(예컨대, 약 310 KJ/mol)를 나타낸다. 마찬가지로, 곡선(140)은, 에너지 레벨 E3과 E1 간의 차이인 활성화 에너지(Ea_2)(예컨대, Ea_2 = E3-E1)가, 예컨대 제1 ILD(90)의 표면에서의 Si-N 결합을 깨기 위해 그리고 층(95)의 금속 성분(예컨대, Ti)이 제1 ILD(90)의 표면과의 결합을 형성할 수 있기 위해, 필요하다는 것을 보여준다. 따라서, 일부 실시예에서, 활성화 에너지(Ea_2)는 Si-N 결합 분리 에너지(예컨대, 약 437 KJ/mol)를 나타낸다. Ea_2가 Ea_1보다 더 크므로, PECVD 프로세스의 플라즈마에 의해 제공되는 에너지가 Ea_1와 Ea_2 사이에 속하는 경우 층(95)의 선택적 퇴적이 달성 가능하다. 다르게 말하자면, PECVD 프로세스의 플라즈마에 의해 제공되는 에너지가 활성화 에너지 Ea_1보다는 크지만 활성화 에너지 Ea_2보다는 작은 경우, 층(95)은 소스/드레인 영역(80) 상에 형성되지만, 제1 ILD(90) 상에는 형성되지 않는다. 도 14는 예시된 퇴적 프로세스에 대한 Gibbs 자유 에너지 ΔG를 더 예시한다. 도 14의 예에서, Gibbs 자유 에너지 ΔG는 0보다 더 크며, 이는 반응을 시작하려면(kick-off) 에너지가 필요하다는 것을 나타낸다(예컨대, ΔG>0).
상기 언급된 바와 같이, 개시된 PECVD 프로세스의 프로세스 조건은 층(95)의 선택적 퇴적을 달성하도록 튜닝된다. RF 소스의 각각의 사이클에서 온-시간 및 오프-시간을 조정하는 것 외에도, H2의 유량과 TiCl4의 유량 간의 비(설명을 쉽게 하기 위해, 유량 비(flow rate ratio)로도 지칭될 수 있음)와 같은 다른 프로세스 조건도 또한, 층(95)의 선택적 퇴적을 달성하기 위해 타겟 범위 내에 속하도록 제어된다. 층(95)의 선택적 퇴적을 위한 프로세스 조건의 중요성을 예시하기 위해, 도 15는 상이한 프로세스 조건 하의 PECVD 퇴적 프로세스의 선택도를 도시한다. 도 15에서, y축은 퇴적 프로세스의 선택도를 예시하며, 이 선택도는 소스/드레인 영역(80) 상의 퇴적된 층(예컨대, TiSi)의 두께와 제1 ILD(90) 상의 퇴적된 층의 두께 간의 비로서 계산될 수 있다. x축은 상이한 실험 데이터 세트에 대하여 소스/드레인 영역(80) 상에 형성되는 퇴적된 층(예컨대, TiSi)의 두께를 예시한다. 4가지 상이한 조합의 프로세스 조건에 대한 실험 데이터, 즉 RF 소스 펄싱이 있는 낮은 유량 비, RF 소스 펄싱이 없는 낮은 유량비, RF 소스 펄싱이 있는 높은 유량비, 및 RF 소스 펄싱이 없는 높은 유량비가, 도 15에 도표로 표시되어 있으며, 여기에서 펄싱이 있는 RF 소스는 RF 소스가 PECVD 프로세스 동안 교대로 턴온 및 턴오프됨을 의미하고(예컨대, 도 13a 내지 도 13c 참조), 낮은 유량 비는 2보다 작은 H2와 TiCl4 간의 유량비를 지칭하고, 높은 유량 비는 2보다 큰 H2와 TiCl4 간의 유량 비를 지칭한다. 영역(203) 안의 데이터의 경우, 선택도에 대한 값이 도 15의 좌측에 있는 y축 상에 도시되어 있다. 영역(201) 안의 데이터의 경우, 선택도에 대한 값이 도 15의 우측에 있는 y축 상에 도시되어 있다.
도 15로부터, H2의 유량과 TiCl4의 유량 간의 비가 2보다 더 클 때(예컨대, 높은 유량 비), RF 소스의 펄싱(교대로 턴온 및 턴오프) 여부에 관계없이, 퇴적 프로세스의 선택도가 낮다(예컨대, 1 정도의 값을 가짐)는 것을 알 수 있다. 다르게 말하자면, 예시된 실시예에서, 낮은 유량 비(예컨대, H2의 유량과 TiCl4의 유량 간의 비가 2보다 작음)는 소스/드레인 영역(80) 상의 TiSi의 선택적 퇴적을 위해 필요한 조건이다. 또한, 도 15는, “RF 소스 펄싱이 없는 낮은 유량 비”(도 15에서 “Low H2/TiCl4 (no Pulsing)”로 표기됨)의 프로세스 조건에 대하여 낮은 선택도로 나타난 바와 같이, 낮은 유량 비를 갖는 것이, 소스/드레인 영역(80) 상의 TiSi의 선택적 퇴적을 위한 충분한 조건이 아님을 보여준다. 다르게 말하자면, 예시된 실시예에서, 소스/드레인 영역(80) 상의 TiSi의 선택적 퇴적은, 프로세스 조건으로서, 낮은 유량 비가 RF 소스 펄싱과 함께 조합될 때에만 가능하다.
다시 도 11을 참조하면, 소스/드레인 영역(80) 상에 층(95)을 형성하기 위한 제1 활성화 에너지는 제1 ILD(90) 상에 층(95)을 형성하기 위한 제2 활성화 에너지보다 더 작으며, 따라서 PECVD 프로세스의 플라즈마의 평균 에너지를 제1 활성화 에너지보다 높지만 제2 활성화 에너지보다 낮도록 제어함으로써, 금속(예컨대, 전구체 간의 화학 반응에 의해 형성된 Ti)은 소스/드레인 영역(80)과의 결합을 형성하여 층(95)을 형성할 수 있지만, 제1 ILD(90)와의 결합을 형성할 수는 없다. 그 결과, 층(95)(예컨대, TiSi)이 소스/드레인 영역(80) 상에 형성되지만 제1 ILD(90) 상에는 형성되지 않는다. 마찬가지로, PECVD 프로세스의 플라즈마의 평균 에너지를 제1 활성화 에너지보다는 높지만 제2 ILD(92) 상에 그리고 금속 게이트 구조물(97) 상에 층(95)을 형성하기 위해 필요한 활성화 에너지보다는 낮도록 제어함으로써, 층(95)(예컨대, TiSi)이 소스/드레인 영역(80) 상에는 형성되지만 제2 ILD(92) 또는 금속 게이트 구조물(97) 상에는 형성되지 않는다. 따라서, 선택적으로 형성된 층(95)의 상부(예컨대, 최상부) 표면 위에 배치되는 제1 ILD(90)의 측벽은 실질적으로 층(95)이 없다.
도 12는 도 11의 영역(190)의 확대도이다. 도 12는 층(95)을 형성하는데 사용되는 개시된 PECVD 프로세스로 인해, 층(95)이 제1 ILD(90)의 측벽(90S)을 넘어 연장하는 단부 부분(95E)(점선 원 안의 부분)을 갖는 것을 보여준다. 다르게 말하자면, 단부 부분(95E)은 제1 ILD(90) 아래에 그리고 CESL(89)의 하부 부분 아래에 배치된다. 이들 단부 부분(95E)은 실리사이드 영역의 크기를 증가시키고, 그 결과 형성되는 디바이스의 전기적 성능을 개선한다(예컨대, 더 낮은 접촉 저항).
다시 도 11을 참조하면, 층(95)이 형성된 후에, 실리사이드 영역의 상(phase)을 제어하도록 선택적인 어닐 프로세스가 수행될 수 있다. 층(95)이 소스/드레인 영역(80) 위에 선택적으로 형성되었기 때문에, 제1 ILD(90) 및 제2 ILD(92)의 측벽은 실질적으로 층(95)이 없다는 것을 유의하자. 그 결과, 층(95)이 형성된 후에, 제1 ILD(90) 및 제2 ILD(92)의 측벽으로부터 층(95)을 제거하기 위해 에칭 프로세스를 수행할 필요가 없다. 에칭 프로세스가 만약 수행된다면 실리사이드 영역(95)을 산화시킬 수 있고 실리사이드 영역(95)을 소비할 수 있으므로(접촉 저항을 증가시킴으로써 디바이스의 전기적 성능을 저하시킴), 본 개시는 이러한 에칭 프로세스를 수행할 필요를 없앰으로써 에칭 프로세스에 의해 야기되는 성능 저하를 피한다. 또한, 제1 ILD(90)의 측벽 및 제2 ILD(92)의 측벽에 실질적으로 층(95)이 없으므로, 컨택 개구(91)의 폭(W)(제2 ILD(92)의 상부 표면에서 측정됨)은 실리사이드 영역(95)의 형성 후에 변경되지 않은 채로 남으며, 그리하여 컨택 개구(91)에 후속 층(예컨대, 도 17a에서 101, 103, 및 105 참조)을 형성하는 것을 보다 쉽게 한다. 그렇지 않은 경우에는, 제1 ILD(90)의 측벽과 제2 ILD(92)의 측벽이 층(95)에 의해 덮이므로, 폭(W)이 감소할 것이고, 컨택 개구(91)의 종횡비가 증가할 것이며, 더 좁은 컨택 개구(91)에 후속 층을 형성하는 것을 더 어렵게 하고, 컨택 개구(91)를 전도성 재료로 채울 때 보이드(예컨대, 빈 공간)이 형성될 수 있다. 보이드는, 컨택 개구(91) 내의 전도성 재료의 더 적은 체적과 함께, 그 후에 형성되는 소스/드레인 컨택의 저항을 증가시킬 수 있다. 이와 달리, 본 개시의 방법은, 소스/드레인 영역(80) 상에 층(95)을 선택적으로 형성함으로써, 상기 기재된 문제를 피한다.
다음으로, 도 16에서, 실리사이드 영역(95)을 예컨대 더 산화되는 것으로부터 보호하도록 실리사이드 영역(95) 위에 선택적인 배리어 층(93)이 형성된다. 예시적인 실시예에서, 배리어 층(93)은 실리사이드 영역(95)의 상부 부분(예컨대, 도 11에서 실리사이드 영역(95)의 상부 표면에 근접한 부분)을 산화물 또는 질화물로 변환하도록 산화 프로세스 또는 질화 프로세스를 수행함으로써 자가 정렬(self-aligned) 방식으로 형성된다. 예를 들어, 실리사이드 영역(95)의 질화물(예컨대, 93)을 형성하기 위해 질소 함유 플라즈마 및/또는 질소 함유 가스가 실리사이드 영역(95)과 접촉하도록 공급될 수 있으며, 질화물은 티타늄 실리사이드 질화물(TiSiN)일 수 있거나 이를 포함할 수 있다. 마찬가지로, 실리사이드 영역(95)의 산화물(예컨대, 93)을 형성하기 위해, 산소 함유 플라즈마 및/또는 산소 함유 가스가 실리사이드 영역(95)과 접촉하도록 공급될 수 있으며, 산화물은 티타늄 실리사이드 산화물(TiSiO)일 수 있거나 이를 포함할 수 있다. 배리어 층(93)이 자가 정렬 방식으로 형성되므로, 배리어 층(93)을 형성하는 데에 어떠한 마스크 층이나 에칭 프로세스도 필요하지 않으며, 배리어 층(93)을 형성하는 단순한 프로세싱이 본 개시의 또다른 이점이다. 다른 실시예에서, 배리어 층(93)은 형성되지 않는다. 단순화를 위해, 배리어 층(93)이 형성될 수 있다는 것을 이해하여, 후속 도면은 배리어 층(93)을 도시하지 않는다.
다음으로, 도 17a에서, 컨택(102)(예컨대, 102A, 102B, 컨택 플러그로도 지칭될 수 있음)이 컨택 개구(91)에 형성된다. 예시된 실시예에서, 컨택(102)의 각각은 배리어 층(101), 시드 층(103) 및 전도성 재료(105)를 포함하고, 아래의 전도성 특징부(예컨대, 대체 게이트 구조물(97) 또는 실리사이드 영역(95))에 전기적으로 연결된다. 대체 게이트 구조물(97)에 전기적으로 연결되는 컨택(102A)은 게이트 컨택으로 지칭될 수 있고, 실리사이드 영역(95)에 전기적으로 연결되는 컨택(102B)은 소스/드레인 컨택으로 지칭될 수 있다. 배리어 층(101), 시드 층(103), 및 전도성 재료(105)에 대한 재료 및 형성 방법은 각각 대체 게이트 구조물(97)의 배리어 층(96), 시드 층(98) 및 게이트 전극(99)에 대하여 상기에 설명된 바와 동일하거나 유사할 수 있으며, 따라서 세부사항은 반복되지 않는다. 도 17a에서, 모든 컨택(102)은 설명을 위한 목적으로 동일 단면으로 예시되어 있다. 이는 물론 예이며 한정하는 것이 아니다. 컨택(102)은 상이한 단면으로 형성될 수 있다.
도 17b는 도 17a의 FinFET 디바이스(100)를, 단면 B-B를 따라 예시한다. 도 17b는 핀(64A 및 64B) 각각 위의 컨택(102)을 예시한다. 컨택(102)은 대체 게이트 구조물(97)에 전기적으로 연결된다. 컨택(102)의 수 및 위치는 단지 설명을 위한 목적인 것이며 한정하는 것이 아니고, 다른 수 및 다른 위치도 또한 가능하고 완전히 본 개시의 범위 내에 포함되는 것으로 의도된다.
도 18a 및 도 18b는 실시예에 따른 FinFET 디바이스(100A)의 단면도를 예시한다. FinFET 디바이스(100A)는 FinFET 디바이스(100)와 유사하며, 동일한 참조 번호는 동일하거나 유사한 형성 프로세스에 의해 형성된 동일하거나 유사한 컴포넌트를 지칭하고, 따라서 세부사항은 반복되지 않는다. FinFET 디바이스(100)와 비교하여, FinFET 디바이스(100A)는 컨택(102)에 배리어 층(101)을 갖지 않으며, 이 경우 전도성 재료(105)는 예컨대 구리 중독(copper poisoning)을 막기 위한 배리어를 필요로 하지 않는 금속, 예컨대 코발트, 텅스텐 등일 수 있다. 다르게 말하자면, 시드 층(103)은 형성된다면 제1 ILD(90) 및 제2 ILD(92)의 측벽 바로 위에 형성된다(예컨대, 물리적으로 접촉함).
개시된 실시예에 대한 변형이 가능하며, 이는 완전히 본 개시의 범위 내에 포함되는 것으로 의도된다. 예를 들어, 층(95)의 선택적 퇴적이 소스/드레인 영역(80) 위에 TiSi를 선택적으로 퇴적하는 예를 사용하여 설명되어 있지만, 여기에 개시된 원리는, 제1 재료 상에는 층을 퇴적하지만 제2 재료 상에는 퇴적하지 않는 것과 같은, 층의 선택적 퇴적에 사용될 수 있다. 층이 제1 재료 상에 형성될 수 있게 하는데 필요한 제1 활성화 에너지가, 층이 제2 재료 상에 형성될 수 있게 하는데 필요한 제2 활성화 에너지보다 더 작은 경우, 퇴적 프로세스(예컨대, PECVD 프로세스)에 의해 제공되는 에너지가, 제1 활성화 에너지보다는 높지만 제2 활성화 에너지보다는 작도록 제어될 수 있으며, 그에 의해 제1 재료 상의 선택적 퇴적을 달성할 수 있다. 퇴적 프로세스(예컨대, PECVD 프로세스)에 의해 제공되는 에너지를 제어하기 위해, 도 13a 내지 도 13c를 참조하여 상기 기재된 바와 같이 PECVD 프로세스의 RF 소스가 주기적으로 턴온 및 턴오프될 수 있고, 타겟 에너지 레벨을 달성하도록 RF 소스의 각각의 사이클의 온-시간 및 오프-시간이 튜닝될 수 있다.
도 19는 일부 실시예에 따라 반도체 디바이스를 형성하는 방법(1000)의 흐름도를 예시한다. 도 19에 도시된 예시적인 방법은 많은 가능한 실시예 방법의 예일 뿐이라는 것을 이해하여야 한다. 당해 기술분야에서의 통상의 지식을 가진 자라면 많은 변형, 대안, 및 수정을 알 것이다. 예를 들어, 도 19에 예시된 바와 같은 다양한 단계들은 추가, 삭제, 대체, 재배열 및 반복될 수 있다.
도 19를 참조하면, 단계 1010에서, 소스/드레인 영역이 게이트 구조물의 대향 측에 형성되며, 게이트 구조물은 핀 위에 있고 제1 유전체 층에 의해 둘러싸인 것이다. 단계 1020에서, 소스/드레인 영역을 노출시키도록 제1 유전체 층에 개구가 형성된다. 단계 1030에서, 플라즈마 강화 화학적 기상 증착(PECVD) 프로세스를 사용하여 소스/드레인 영역 상의 개구에 실리사이드 영역이 선택적으로 형성된다. 단계 1040에서, 개구는 전기 전도성 재료로 채워진다.
실시예에서, 반도체 디바이스를 형성하는 방법은, 게이트 구조물의 대향 측에 소스/드레인 영역을 형성하는 단계로서, 상기 게이트 구조물은 핀 위에 있으며 제1 유전체 층에 의해 둘러싸인 것인, 상기 소스/드레인 영역 형성 단계; 상기 소스/드레인 영역을 노출시키도록 상기 제1 유전체 층에 개구를 형성하는 단계; 플라즈마 강화 화학적 기상 증착(PECVD; plasma-enhanced chemical vapor deposition) 프로세스를 사용하여 상기 소스/드레인 영역 상의 상기 개구에 실리사이드 영역을 선택적으로 형성하는 단계; 및 전도성 재료로 상기 개구를 채우는 단계를 포함한다. 실시예에서, 상기 방법은, 상기 개구를 채우는 단계 전에, 상기 개구에 배리어 층을 형성하는 단계를 더 포함하고, 상기 배리어 층은 상기 개구에 의해 노출된 상기 제1 유전체 층의 측벽을 라이닝하며 상기 실리사이드 영역의 상부 표면을 라이닝한다. 실시예에서, 상기 PECVD 프로세스는 플라즈마를 생성하기 위해 RF 소스를 사용하며, 상기 RF 소스는 상기 PECVD 프로세스 동안 교대로 턴온 및 턴오프된다. 실시예에서, 상기 PECVD 프로세스에서의 플라즈마의 평균 에너지는, 상기 소스/드레인 영역 상에 상기 실리사이드 영역을 형성하기 위한 제1 활성화 에너지보다는 높고 상기 제1 유전체 층 상에 상기 실리사이드 영역을 형성하기 위한 제2 활성화 에너지보다는 낮다. 실시예에서, 상기 RF 소스는 상기 PECVD 프로세스의 각각의 사이클에서 제1 지속기간 동안 턴온되고 제2 지속기간 동안 턴오프되며, 상기 방법은, 상기 제1 지속기간 및 상기 제2 지속기간을 조정함으로써 상기 플라즈마의 평균 에너지를 조정하는 단계를 더 포함한다. 실시예에서, 상기 실리사이드 영역은 티타늄 실리사이드를 포함하고, 상기 PECVD 프로세스는 수소 및 사염화 티타늄을 포함하는 가스 소스를 사용하여 수행된다. 실시예에서, 수소의 유량과 사염화 티타늄의 유량 간의 비는 약 2보다 더 작다. 실시예에서, 상기 RF 소스의 전력은 약 100 W와 약 500 W 사이이다. 실시예에서, 상기 RF 소스의 주파수는 약 1 KHz와 약 10 KHz 사이이고, 상기 PECVD 프로세스의 압력은 약 1 torr와 약 10 torr 사이이다. 실시예에서, 상기 방법은 상기 개구를 채우는 단계 전에, 상기 실리사이드 영역 위에 자가 정렬된 배리어 층을 형성하는 단계를 더 포함한다. 실시예에서, 상기 자가 정렬된 배리어 층을 형성하는 단계는, 상기 실리사이드 영역의 표면에 질소를 포함하는 가스를 공급하거나 질소를 포함하는 플라즈마를 공급하는 단계를 포함한다. 실시예에서, 상기 자가 정렬된 배리어 층을 형성하는 단계는, 상기 실리사이드 영역의 표면에 산소를 포함하는 가스를 공급하거나 산소를 포함하는 플라즈마를 공급하는 단계를 포함한다.
실시예에서, 반도체 디바이스를 형성하는 방법은, 반도체 구조물의 제1 재료 상에 제3 재료를 형성하기 위한 제1 활성화 에너지를 결정하는 단계; 상기 반도체 구조물의 제2 재료 상에 상기 제3 재료를 형성하기 위한 제2 활성화 에너지를 결정하는 단계로서, 상기 제2 활성화 에너지는 상기 제1 활성화 에너지보다 더 높은 것인, 상기 제2 활성화 에너지 결정 단계; 및 플라즈마 강화 화학적 기상 증착(PECVD) 프로세스를 수행함으로써 상기 제1 재료 상에 상기 제3 재료를 선택적으로 퇴적하는 단계를 포함하고, 상기 PECVD 프로세스의 플라즈마의 평균 에너지는, 상기 제1 활성화 에너지보다는 높지만 상기 제2 활성화 에너지보다는 작다. 실시예에서, 상기 제3 재료를 선택적으로 퇴적하는 단계 후에, 상기 제1 재료는 상기 제3 재료에 의해 덮이고, 상기 제2 재료는 상기 제3 재료에 의해 노출된다. 실시예에서, 상기 PECVD 프로세스의 플라즈마는 RF 소스를 사용하여 생성되며, 상기 RF 소스는 상기 PECVD 프로세스 동안 교대로 턴온 및 턴오프된다. 실시예에서, 상기 방법은, 상기 RF 소스가 턴온되는 제1 지속기간 및 상기 RF 소스가 턴오프되는 제2 지속기간을 조정함으로써 상기 PECVD 프로세스의 플라즈마의 평균 에너지를 조정하는 단계를 더 포함한다.
실시예에서, 반도체 디바이스를 형성하는 방법은, 핀 위에 더미 게이트 구조물을 형성하는 단계로서, 상기 더미 게이트 구조물은 제1 유전체 층에 의해 둘러싸이며, 상기 제1 유전체 층은 상기 더미 게이트 구조물의 대향 측에 배치된 소스/드레인 영역을 덮는 것인, 상기 더미 게이트 구조물 형성 단계; 상기 더미 게이트 구조물을 금속 게이트 구조물로 대체하는 단계; 상기 소스/드레인 영역을 노출시키도록 상기 제1 유전체 층에 개구를 형성하는 단계; 플라즈마 강화 화학적 기상 증착(PECVD) 프로세스를 수행함으로써 상기 소스/드레인 영역 상의 상기 개구의 하부에 실리사이드 재료를 선택적으로 형성하는 단계로서, 상기 PECVD 프로세스를 위한 RF 소스는 상기 PECVD 프로세스 동안 주기적으로 턴온 및 턴오프되는 것인, 상기 선택적 형성 단계; 및 전도성 재료로 상기 개구를 채우는 단계를 포함한다. 실시예에서, 상기 방법은, 상기 PECVD 프로세스의 사이클에서 온-시간(ON-time) 및 오프-시간(OFF-time)을 조정함으로써 상기 PECVD 프로세스의 플라즈마의 평균 에너지를 조정하는 단계를 더 포함하고, 상기 온-시간은 상기 RF 소스가 턴온되는 동안인, 상기 PECVD 프로세스의 사이클의 제1 지속기간이고, 상기 오프-시간은 상기 RF 소스가 턴오프되는 동안인, 상기 PECVD 프로세스의 사이클의 제2 지속기간이다. 실시예에서, 상기 실리사이드 재료는 티타늄 실리사이드이고, 상기 PECVD 프로세스는 수소 및 사염화 티타늄을 포함하는 가스를 사용하여 수행되며, 수소의 유량과 사염화 티타늄의 유량 간의 비는 약 2보다 더 작다. 실시예에서, 상기 방법은, 상기 개구를 채우는 단계 전에, 상기 실리사이드 재료에 질소 함유 가스 또는 질소 함유 플라즈마를 공급함으로써 상기 실리사이드 재료 위에 자가 정렬된 배리어 층을 형성하는 단계를 더 포함한다.
실시예는 이점을 달성할 수 있다. 예를 들어, 개시된 방법은 실리사이드 영역을 형성하기 위한 준비로 소스/드레인 영역(80) 위에 금속 층의 선택적 퇴적을 가능하게 한다. 금속 층이 개구(예컨대, 소스/드레인 컨택 개구)의 하부에 소스/드레인 영역(80) 위에 선택적으로 퇴적되므로, 개구의 종횡비가 감소되지 않으며, 이는 컨택 플러그에 보이드가 형성될 가능성을 감소시키거나 피한다. 개시된 방법은 또한, 실리사이드 영역을 형성한 후에 반응되지 않은 금속 층을 제거하는데 사용되는 에칭 프로세스를 없애며, 이는 실리사이드 영역의 산화 및 실리사이드 영역의 소비와 같은 문제를 피한다. 그 결과, 형성되는 디바이스의 전기적 성능이 개선된다. 또한, PECVD 툴의 RF 소스의 사이클의 온-시간 및 오프-시간을 조정함으로써, PECVD 프로세스의 플라즈마의 평균 에너지가 타겟 에너지 레벨로 쉽게 조정될 수 있으며, 이는 선택적 퇴적 프로세스를 용이하게 할 수 있다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 반도체 디바이스를 형성하는 방법에 있어서,
게이트 구조물의 대향 측에 소스/드레인 영역을 형성하는 단계로서, 상기 게이트 구조물은 핀 위에 있으며 제1 유전체 층에 의해 둘러싸인 것인, 상기 소스/드레인 영역 형성 단계;
상기 소스/드레인 영역을 노출시키도록 상기 제1 유전체 층에 개구를 형성하는 단계;
플라즈마 강화 화학적 기상 증착(PECVD; plasma-enhanced chemical vapor deposition) 프로세스를 사용하여 상기 소스/드레인 영역 상의 상기 개구에 실리사이드 영역을 선택적으로 형성하는 단계; 및
전도성 재료로 상기 개구를 채우는 단계를 포함하는 반도체 디바이스 형성 방법.
실시예 2. 실시예 1에 있어서, 상기 개구를 채우는 단계 전에, 상기 개구에 배리어 층을 형성하는 단계를 더 포함하고, 상기 배리어 층은 상기 개구에 의해 노출된 상기 제1 유전체 층의 측벽을 라이닝하며 상기 실리사이드 영역의 상부 표면을 라이닝하는 것인 반도체 디바이스 형성 방법.
실시예 3. 실시예 1에 있어서, 상기 PECVD 프로세스는 플라즈마를 생성하기 위해 RF 소스를 사용하며, 상기 RF 소스는 상기 PECVD 프로세스 동안 교대로 턴온 및 턴오프되는 것인 반도체 디바이스 형성 방법.
실시예 4. 실시예 3에 있어서, 상기 PECVD 프로세스에서의 플라즈마의 평균 에너지는, 상기 소스/드레인 영역 상에 상기 실리사이드 영역을 형성하기 위한 제1 활성화 에너지보다는 높고 상기 제1 유전체 층 상에 상기 실리사이드 영역을 형성하기 위한 제2 활성화 에너지보다는 낮은 것인 반도체 디바이스 형성 방법.
실시예 5. 실시예 4에 있어서, 상기 RF 소스는 상기 PECVD 프로세스의 각각의 사이클에서 제1 지속기간 동안 턴온되고 제2 지속기간 동안 턴오프되며, 상기 방법은, 상기 제1 지속기간 및 상기 제2 지속기간을 조정함으로써 상기 플라즈마의 평균 에너지를 조정하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
실시예 6. 실시예 3에 있어서, 상기 실리사이드 영역은 티타늄 실리사이드를 포함하고, 상기 PECVD 프로세스는 수소 및 사염화 티타늄을 포함하는 가스 소스를 사용하여 수행되는 것인 반도체 디바이스 형성 방법.
실시예 7. 실시예 6에 있어서, 수소의 유량과 사염화 티타늄의 유량 간의 비는 약 2보다 더 작은 것인 반도체 디바이스 형성 방법.
실시예 8. 실시예 7에 있어서, 상기 RF 소스의 전력은 약 100 W와 약 500 W 사이인 것인 반도체 디바이스 형성 방법.
실시예 9. 실시예 8에 있어서, 상기 RF 소스의 주파수는 약 1 KHz와 약 10 KHz 사이이고, 상기 PECVD 프로세스의 압력은 약 1 torr와 약 10 torr 사이인 것인 반도체 디바이스 형성 방법.
실시예 10. 실시예 1에 있어서, 상기 개구를 채우는 단계 전에, 상기 실리사이드 영역 위에 자가 정렬된 배리어 층을 형성하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
실시예 11. 실시예 10에 있어서, 상기 자가 정렬된 배리어 층을 형성하는 단계는, 상기 실리사이드 영역의 표면에 질소를 포함하는 가스를 공급하거나 질소를 포함하는 플라즈마를 공급하는 단계를 포함하는 것인 반도체 디바이스 형성 방법.
실시예 12. 실시예 10에 있어서, 상기 자가 정렬된 배리어 층을 형성하는 단계는, 상기 실리사이드 영역의 표면에 산소를 포함하는 가스를 공급하거나 산소를 포함하는 플라즈마를 공급하는 단계를 포함하는 것인 반도체 디바이스 형성 방법.
실시예 13. 반도체 디바이스를 형성하는 방법에 있어서,
반도체 구조물의 제1 재료 상에 제3 재료를 형성하기 위한 제1 활성화 에너지를 결정하는 단계;
상기 반도체 구조물의 제2 재료 상에 상기 제3 재료를 형성하기 위한 제2 활성화 에너지를 결정하는 단계로서, 상기 제2 활성화 에너지는 상기 제1 활성화 에너지보다 더 높은 것인, 상기 제2 활성화 에너지 결정 단계; 및
플라즈마 강화 화학적 기상 증착(PECVD) 프로세스를 수행함으로써 상기 제1 재료 상에 상기 제3 재료를 선택적으로 퇴적하는 단계를 포함하고,
상기 PECVD 프로세스의 플라즈마의 평균 에너지는, 상기 제1 활성화 에너지보다는 높지만 상기 제2 활성화 에너지보다는 작은 것인 반도체 디바이스 형성 방법.
실시예 14. 실시예 13에 있어서, 상기 제3 재료를 선택적으로 퇴적하는 단계 후에, 상기 제1 재료는 상기 제3 재료에 의해 덮이고, 상기 제2 재료는 상기 제3 재료에 의해 노출되는 것인 반도체 디바이스 형성 방법.
실시예 15. 실시예 13에 있어서, 상기 PECVD 프로세스의 플라즈마는 RF 소스를 사용하여 생성되며, 상기 RF 소스는 상기 PECVD 프로세스 동안 교대로 턴온 및 턴오프되는 것인 반도체 디바이스 형성 방법.
실시예 16. 실시예 15에 있어서, 상기 RF 소스가 턴온되는 제1 지속기간 및 상기 RF 소스가 턴오프되는 제2 지속기간을 조정함으로써 상기 PECVD 프로세스의 플라즈마의 평균 에너지를 조정하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
실시예 17. 반도체 디바이스를 형성하는 방법에 있어서,
핀 위에 더미 게이트 구조물을 형성하는 단계로서, 상기 더미 게이트 구조물은 제1 유전체 층에 의해 둘러싸이며, 상기 제1 유전체 층은 상기 더미 게이트 구조물의 대향 측에 배치된 소스/드레인 영역을 덮는 것인, 상기 더미 게이트 구조물 형성 단계:
상기 더미 게이트 구조물을 금속 게이트 구조물로 대체하는 단계;
상기 소스/드레인 영역을 노출시키도록 상기 제1 유전체 층에 개구를 형성하는 단계;
플라즈마 강화 화학적 기상 증착(PECVD) 프로세스를 수행함으로써 상기 소스/드레인 영역 상의 상기 개구의 하부에 실리사이드 재료를 선택적으로 형성하는 단계로서, 상기 PECVD 프로세스를 위한 RF 소스는 상기 PECVD 프로세스 동안 주기적으로 턴온 및 턴오프되는 것인, 상기 선택적 형성 단계; 및
전도성 재료로 상기 개구를 채우는 단계를 포함하는 반도체 디바이스 형성 방법.
실시예 18. 실시예 17에 있어서, 상기 PECVD 프로세스의 사이클에서 온-시간(ON-time) 및 오프-시간(OFF-time)을 조정함으로써 상기 PECVD 프로세스의 플라즈마의 평균 에너지를 조정하는 단계를 더 포함하고, 상기 온-시간은 상기 RF 소스가 턴온되는 동안인, 상기 PECVD 프로세스의 사이클의 제1 지속기간이고, 상기 오프-시간은 상기 RF 소스가 턴오프되는 동안인, 상기 PECVD 프로세스의 사이클의 제2 지속기간인 것인 반도체 디바이스 형성 방법.
실시예 19. 실시예 17에 있어서, 상기 실리사이드 재료는 티타늄 실리사이드이고, 상기 PECVD 프로세스는 수소 및 사염화 티타늄을 포함하는 가스를 사용하여 수행되며, 수소의 유량과 사염화 티타늄의 유량 간의 비는 약 2보다 더 작은 것인 반도체 디바이스 형성 방법.
실시예 20. 실시예 19에 있어서, 상기 개구를 채우는 단계 전에, 상기 실리사이드 재료에 질소 함유 가스 또는 질소 함유 플라즈마를 공급함으로써 상기 실리사이드 재료 위에 자가 정렬된 배리어 층을 형성하는 단계를 더 포함하는 반도체 디바이스 형성 방법.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    게이트 구조물의 대향 측에 소스/드레인 영역을 형성하는 단계로서, 상기 게이트 구조물은 핀 위에 있으며 제1 유전체 층에 의해 둘러싸인 것인, 상기 소스/드레인 영역 형성 단계;
    상기 소스/드레인 영역을 노출시키도록 상기 제1 유전체 층에 개구를 형성하는 단계;
    플라즈마 강화 화학적 기상 증착(PECVD; plasma-enhanced chemical vapor deposition) 프로세스를 사용하여 상기 소스/드레인 영역 상의 상기 개구에 실리사이드 영역을 선택적으로 형성하는 단계로서, 상기 PECVD 프로세스에서의 플라즈마의 평균 에너지는, 상기 소스/드레인 영역 상에 상기 실리사이드 영역을 형성하기 위한 제1 활성화 에너지보다는 높고 상기 제1 유전체 층 상에 상기 실리사이드 영역을 형성하기 위한 제2 활성화 에너지보다는 낮은 것인, 상기 선택적 형성 단계; 및
    전기 전도성 재료로 상기 개구를 채우는 단계를 포함하는 반도체 디바이스 형성 방법.
  2. 청구항 1에 있어서, 상기 개구를 채우는 단계 전에, 상기 개구에 배리어 층을 형성하는 단계를 더 포함하고, 상기 배리어 층은 상기 개구에 의해 노출된 상기 제1 유전체 층의 측벽을 라이닝하며 상기 실리사이드 영역의 상부 표면을 라이닝하는 것인 반도체 디바이스 형성 방법.
  3. 청구항 1에 있어서, 상기 PECVD 프로세스는 플라즈마를 생성하기 위해 RF 소스를 사용하며, 상기 RF 소스는 상기 PECVD 프로세스 동안 교대로 턴온 및 턴오프되는 것인 반도체 디바이스 형성 방법.
  4. 삭제
  5. 청구항 1에 있어서, RF 소스가 상기 PECVD 프로세스의 각각의 사이클에서 제1 지속기간 동안 턴온되고 제2 지속기간 동안 턴오프되며, 상기 방법은, 상기 제1 지속기간 및 상기 제2 지속기간을 조정함으로써 상기 플라즈마의 평균 에너지를 조정하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
  6. 청구항 3에 있어서, 상기 실리사이드 영역은 티타늄 실리사이드를 포함하고, 상기 PECVD 프로세스는 수소 및 사염화 티타늄을 포함하는 가스 소스를 사용하여 수행되는 것인 반도체 디바이스 형성 방법.
  7. 청구항 6에 있어서, 수소의 유량과 사염화 티타늄의 유량 간의 비는 2보다 더 작은 것인 반도체 디바이스 형성 방법.
  8. 청구항 1에 있어서, 상기 개구를 채우는 단계 전에, 상기 실리사이드 영역 위에 자가 정렬된 배리어 층을 형성하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
  9. 반도체 디바이스를 형성하는 방법에 있어서,
    반도체 구조물의 제1 재료 상에 제3 재료를 형성하기 위한 제1 활성화 에너지를 결정하는 단계;
    상기 반도체 구조물의 제2 재료 상에 상기 제3 재료를 형성하기 위한 제2 활성화 에너지를 결정하는 단계로서, 상기 제2 활성화 에너지는 상기 제1 활성화 에너지보다 더 높은 것인, 상기 제2 활성화 에너지 결정 단계; 및
    플라즈마 강화 화학적 기상 증착(PECVD) 프로세스를 수행함으로써 상기 제1 재료 상에 상기 제3 재료를 선택적으로 퇴적하는 단계를 포함하고,
    상기 PECVD 프로세스의 플라즈마의 평균 에너지는, 상기 제1 활성화 에너지보다는 높지만 상기 제2 활성화 에너지보다는 작은 것인 반도체 디바이스 형성 방법.
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    핀 위에 더미 게이트 구조물을 형성하는 단계로서, 상기 더미 게이트 구조물은 제1 유전체 층에 의해 둘러싸이며, 상기 제1 유전체 층은 상기 더미 게이트 구조물의 대향 측에 배치된 소스/드레인 영역을 덮는 것인, 상기 더미 게이트 구조물 형성 단계:
    상기 더미 게이트 구조물을 금속 게이트 구조물로 대체하는 단계;
    상기 소스/드레인 영역을 노출시키도록 상기 제1 유전체 층에 개구를 형성하는 단계;
    플라즈마 강화 화학적 기상 증착(PECVD) 프로세스를 수행함으로써 상기 소스/드레인 영역 상의 상기 개구의 하부에 실리사이드 재료를 선택적으로 형성하는 단계로서, 상기 PECVD 프로세스에서의 플라즈마의 평균 에너지가 상기 소스/드레인 영역 상에 상기 실리사이드 재료를 형성하기 위한 제1 활성화 에너지보다는 높고 상기 제1 유전체 층 상에 상기 실리사이드 재료를 형성하기 위한 제2 활성화 에너지보다는 낮도록, 상기 PECVD 프로세스를 위한 RF 소스는 상기 PECVD 프로세스 동안 주기적으로 턴온 및 턴오프되는 것인, 상기 선택적 형성 단계; 및
    전도성 재료로 상기 개구를 채우는 단계를 포함하는 반도체 디바이스 형성 방법.
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