KR102310080B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되도록 배치되는 활성 핀, 활성 핀과 교차하며 제2 방향으로 연장되는 게이트 전극, 게이트 전극의 양측에서, 활성 핀 상에 배치되는 소스/드레인 영역, 및 소스/드레인 영역 상에 배치되며, 제2 방향에서의 적어도 일 측면이 계단 형태의 단차를 갖는 콘택 플러그를 포함한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)이 갖는 소자 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 신뢰성이 향상된 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되도록 배치되는 활성 핀, 상기 활성 핀과 교차하며 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극의 양측에서, 상기 활성 핀 상에 배치되는 소스/드레인 영역, 및 상기 소스/드레인 영역 상에 배치되며, 상기 제2 방향에서의 적어도 일 측면이 계단 형태의 단차(step portion)를 갖는 콘택 플러그를 포함할 수 있다.
일 예로, 상기 단차는 상기 제2 방향에서 상기 소스/드레인 영역의 일 단으로부터 상기 소스/드레인 영역의 외측에 위치할 수 있다.
일 예로, 상기 콘택 플러그의 측면은 상기 단차에 의해 상기 기판의 상면과 실질적으로 평행하게 연장되는 단차면을 가질 수 있다.
일 예로, 상기 단차면의 상부 및 하부에서의 상기 콘택 플러그의 측면은 상기 기판의 상면에 대하여 경사를 가질 수 있다.
일 예로, 상기 게이트 전극 및 상기 소스/드레인 영역을 덮는 제1 층간 절연층, 및 상기 제1 층간 절연층 상의 제2 층간 절연층을 더 포함하고, 상기 단차면은 상기 제2 층간 절연층 내에 위치할 수 있다.
일 예로, 상기 제1 층간 절연층은 TOZ(tonen silazene)막이고, 제2 층간 절연층은 TEOS(tetraethylortho silicate)막일 수 있다.
일 예로, 상기 콘택 플러그는 상기 제2 방향으로 연장된 세장형(elongated)의 형상을 가질 수 있다.
일 예로, 상기 콘택 플러그는 상기 제1 방향으로 제1 길이를 갖고, 상기 제1 방향에 수직한 제2 방향으로 제2 길이를 가지며, 상기 제1 길이는 상기 제2 길이의 3배 이상일 수 있다.
일 예로, 상기 콘택 플러그는 하부의 제1 영역 및 상기 제1 영역 상부의 제2 영역을 포함하고, 상기 단차는 상기 제2 영역이 상기 제2 방향으로 상기 제1 영역보다 길게 연장되어 이루어질 수 있다.
일 예로, 상기 콘택 플러그는 상기 소스/드레인 영역의 상면 및 측면의 적어도 일부를 덮을 수 있다.
일 예로, 상기 콘택 플러그는 상기 제2 방향에서의 양 측면이 상기 단차를 가질 수 있다.
일 예로, 상기 단차는, 상기 콘택 플러그의 양 측면에서 모두 상기 기판을 향해 좁아지도록 형성될 수 있다.
일 예로, 상기 단차는, 상기 콘택 플러그의 일 측면에서는 상기 기판을 향해 좁아지도록 형성되고, 상기 콘택 플러그의 다른 측면에서는 상기 기판을 향해 넓어지도록 형성될 수 있다.
일 예로, 상기 콘택 플러그는 일 측면이 복수 개의 상기 단차를 가질 수 있다.
일 예로, 상기 활성 핀은 두 개 이상이 상기 제1 방향에서 인접하여 배치되고, 상기 게이트 전극은 두 개 이상의 상기 활성 핀과 교차할 수 있다.
일 예로, 상기 소스/드레인 영역은 두 개 이상의 상기 활성 핀들 상에서 서로 연결된 구조를 가질 수 있다.
일 예로, 상기 활성 핀은 상기 게이트 전극의 양측에 리세스(recess)된 영역을 포함하고, 상기 소스/드레인 영역은 상기 리세스된 영역에 배치될 수 있다.
일 예로, 상기 소스/드레인 영역은 실리콘 게르마늄(SiGe) 에피택셜층을 포함할 수 있다.
일 예로, 상기 콘택 플러그 상에서, 상기 콘택 플러그와 연결되는 배선 라인을 더 포함하고, 상기 배선 라인은 상기 단차를 갖는 상기 콘택 플러그의 측면 상에 배치될 수 있다.
일 예로, 상기 콘택 플러그는 상기 게이트 전극의 양측에 각각 하나씩 배치되어 서로 다른 상기 배선 라인에 연결되고, 각각의 상기 콘택 플러그에서의 상기 단차는 서로 다른 측면에 위치할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 활성 영역이 정의된 기판, 상기 활성 영역과 교차하도록 상기 활성 영역 상에 배치되는 게이트 전극, 상기 게이트 전극의 양측에서, 상기 활성 영역 상에 상기 기판으로부터 상승되어(elevated) 배치되는 소스/드레인 영역, 및 상기 소스/드레인 영역의 상면 및 측면의 일부를 덮으며, 상기 소스/드레인 영역의 상부에서 적어도 일 측면이 계단 형태의 단차를 갖는 콘택 플러그를 포함할 수 있다.
일 예로, 상기 단차는 상기 게이트 전극이 상기 활성 영역과 교차하며 연장되는 방향에서의 상기 콘택 플러그의 측면에 위치할 수 있다.
일 예로, 상기 단차를 갖는 상기 콘택 플러그의 측면 상에 배치되어 상기 콘택 플러그와 연결되며, 상기 활성 핀과 평행한 방향으로 연장되는 배선 라인을 더 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 활성 영역이 정의된 기판, 상기 활성 영역과 교차하도록 상기 활성 영역 상에 배치되는 게이트 전극, 상기 게이트 전극의 양측에서, 상기 활성 영역 상에 상기 기판으로부터 상승되어(elevated) 배치되는 소스/드레인 영역, 및 상기 소스/드레인 영역 상에 배치되며, 상기 게이트 전극이 상기 활성 영역과 교차하며 연장되는 방향에서 양측이 비대칭적인 형상을 갖는 콘택 플러그를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 기판에 제1 방향으로 연장되는 활성 핀을 정의하는 단계, 상기 활성 핀과 교차하며 제2 방향으로 연장되는 게이트 전극을 형성하는 단계, 상기 게이트 전극의 양측에서, 상기 활성 핀 상에 배치되는 소스/드레인 영역을 형성하는 단계, 및 상기 소스/드레인 영역 상에 배치되며, 상기 제2 방향에서의 적어도 일 측면이 계단 형태의 단차를 갖는 콘택 플러그를 형성하는 단계를 포함할 수 있다.
일 예로, 상기 콘택 플러그를 형성하는 단계는, 상기 소스/드레인 영역을 덮는 층간 절연층을 형성하는 단계, 상기 소스/드레인 영역 상에서 제1 오픈 영역을 갖는 제1 마스크층을 이용하여 상기 층간 절연층의 일부를 제거하는 제1 패터닝 단계, 상기 소스/드레인 영역 상에서 제2 오픈 영역을 갖는 제2 마스크층을 이용하여 상기 층간 절연층의 일부를 제거하는 제2 패터닝 단계, 및 상기 층간 절연층이 제거된 영역을 도전성 물질로 매립하는 단계를 포함할 수 있다.
일 예로, 상기 제1 및 제2 오픈 영역은 적어도 일부가 중첩될 수 있다.
일 예로, 상기 제2 오픈 영역은, 상기 제1 오픈 영역을 포함하며 적어도 일 측에서 상기 제1 오픈 영역보다 확장되도록 형성되며, 상기 단차는 상기 제1 및 제2 오픈 영역이 중첩되지 않는 영역에서 형성될 수 있다.
일 예로, 상기 콘택 플러그를 형성하는 단계는, 상기 소스/드레인 영역을 덮는 제1 층간 절연층을 형성하는 단계, 상기 소스/드레인 영역 상에서 제1 마스크층을 이용하여 상기 제1 층간 절연층의 일부를 제거하는 제1 패터닝 단계, 상기 제1 층간 절연층이 제거된 영역을 도전성 물질로 매립하여 상기 콘택 플러그의 제1 영역을 형성하는 단계, 상기 제1 영역을 덮는 제2 층간 절연층을 형성하는 단계, 상기 소스/드레인 영역 상에서 제2 마스크층을 이용하여 상기 제2 층간 절연층의 일부를 제거하는 제2 패터닝 단계, 및 상기 제2 층간 절연층이 제거된 영역을 도전성 물질로 매립하는 상기 콘택 플러그의 제2 영역을 형성하는 단계를 포함할 수 있다.
콘택 플러그의 일 측에 단차를 형성함으로써, 집적도 및 신뢰성이 향상된 반도체 장치 및 반도체 장치의 제조 방법이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 및 도 2는 각각 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도 및 사시도이다.
도 3a 및 도 3b는 도 2의 반도체 장치를 각각 절단선 A-A' 및 B-B'를 따라서 절단한 단면도이다.
도 4 내지 도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 8 및 도 9는 예시적인 실시예들에 따른 반도체 장치를 도시하는 사시도이다.
도 10 내지 도 22는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 23 내지 도 26은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 27 내지 도 28b는 예시적인 실시예들에 따른 반도체 장치의 평면도 및 단면도들이다.
도 29는 예시적인 실시예들에 따른 반도체 장치를 포함하는 SRAM 셀의 회로도이다.
도 30은 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 31은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 32는 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등과 같은 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합이 존재함을 특정하려는 것이며, 하나 이상의 다른 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 해석되어야 한다. 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다.　 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.　 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1 및 도 2는 각각 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도 및 사시도이다. 도 3a 및 도 3b는 도 2의 반도체 장치를 각각 절단선 A-A' 및 B-B'를 따라서 절단한 단면도이다. 설명의 편의를 위하여, 도 1에서는 주요 구성요소만을 도시하였으며, 도 2에서는 제1 및 제2 층간 절연층(162, 164)을 생략하고 도시하였다.
도 1 내지 도 3b를 참조하면, 반도체 장치(100)는, 기판(101), 활성 핀들(105), 소스/드레인 영역들(110), 게이트 구조물(140), 콘택 플러그들(170F, 170S) 및 배선 라인들(180F, 180S)을 포함할 수 있다. 반도체 장치(100)는, 소자 분리층들(107) 및 제1 및 제2 층간 절연층(162, 164)을 더 포함할 수 있다.
본 실시예의 반도체 장치(100)는 활성 핀들(105)이 핀(fin) 구조를 갖는 트랜지스터(FinFET)일 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
소자 분리층들(107)은 기판(101)에서 활성 핀들(105)을 정의할 수 있다. 소자 분리층들(107)은 절연 물질로 이루어질 수 있다. 소자 분리층들(107)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리층들(107)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
활성 핀들(105)은 기판(101) 내에서 소자 분리층들(107)에 의해 정의되며, 제1 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 활성 핀들(105)은 기판(101)으로부터 돌출된 활성 핀(fin)의 구조를 가질 수 있다. 활성 핀들(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피층을 포함할 수도 있다. 다만, 게이트 구조물(140)의 측면에서는 기판(101) 상의 활성 핀들(105)이 리세스되고 소스/드레인 영역들(110)이 배치될 수 있다.
소스/드레인 영역들(110)은 게이트 구조물(140)의 양측에서, 활성 핀들(105) 상에 배치될 수 있다. 소스/드레인 영역들(110)은 반도체 장치(100)의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역들(110)은 상면이 게이트 구조물(140)의 하면보다 높게 위치하는 엘리베이티드(elevated) 소스/드레인 형태일 수 있다. 본 실시예에서, 소스/드레인 영역들(110)은 오각형 형상으로 도시되었으나, 소스/드레인 영역들(110)은 다양한 형상을 가질 수 있으며, 예를 들어, 다각형, 원 및 직사각형 중 어느 하나의 형상을 가질 수 있다. 또한, 본 실시예에서, 소스/드레인 영역들(110)은 세 개의 활성 핀들(105) 상에서 서로 연결된 또는 합쳐진(merged) 구조를 갖는 것으로 도시되었으나, 이에 한정되지 않는다. 소스/드레인 영역들(110)은 예를 들어, 실리콘 또는 실리콘 게르마늄(SiGe)을 포함할 수 있다.
게이트 구조물(140)은 활성 핀들(105)의 상부에서 활성 핀들(105)과 교차하도록 배치되며, 게이트 절연층(142), 제1 및 제2 게이트 전극(145, 147) 및 스페이서(144)를 포함할 수 있다.
게이트 절연층(142)은 활성 핀들(105)과 제1 및 제2 게이트 전극(145, 147)의 사이에 배치될 수 있다. 게이트 절연층(142)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 다른 실시예에서, 게이트 절연층(142)은 제1 및 제2 게이트 전극(145, 147)의 하면에만 형성될 수도 있다.
제1 및 제2 게이트 전극(145, 147)은 순차적으로 게이트 절연층(142) 상에 배치될 수 있다. 반도체 장치(100)가 트랜지스터인 경우, 제1 및 제2 게이트 전극(145, 147)과 교차되는 활성 핀들(105)에는 채널 영역이 형성될 수 있다. 제1 및 제2 게이트 전극(145, 147)은 서로 다른 물질로 이루어질 수 있다. 제1 게이트 전극(145)은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있다. 제2 게이트 전극(147)은 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 제1 게이트 전극(145)은 제2 게이트 전극(147)에 대한 확산 방지층으로서의 역할을 할 수 있으나, 이에 한정되지는 않는다. 다른 실시예에서, 게이트 전극은 하나의 층으로 이루어질 수도 있다.
스페이서(144)는 제1 및 제2 게이트 전극(145, 147)의 양 측면에서 게이트 절연층(142) 상에 배치될 수 있다. 스페이서(144)는 소스/드레인 영역들(110)과 제1 및 제2 게이트 전극(145, 147)을 절연시킬 수 있다. 스페이서(144)는 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 다층막으로 이루어질 수도 있다.
콘택 플러그들(170F, 170S)은 소스/드레인 영역들(110) 상에 배치되며, 소스/드레인 영역들(110)과 배선 라인들(180F, 180S)을 전기적으로 연결할 수 있다. 콘택 플러그들(170F, 170S)은 게이트 구조물(140) 양 옆에 배치되고 서로 이격되는 제1 콘택 플러그(170F) 및 제2 콘택 플러그(170S)를 포함할 수 있다. 배선 라인들(180F, 180S)은 제1 콘택 플러그(170F)와 전기적으로 연결되는 제1 배선 라인 및 제2 콘택 플러그(170S)와 전기적으로 연결되는 제2 배선 라인(180S)를 포함할 수 있다. 각각의 콘택 플러그들(170F, 170S)은 하부 영역(170_L) 및 하부 영역(170_L) 상의 상부 영역(170_U)을 포함할 수 있다. 콘택 플러그들(170F, 170S)은 제1 및 제2 층간 절연층(162, 164)을 관통할 수 있으나, 이에 한정되지 않는다.
도 1을 참조하면, 콘택 플러그들(170F, 170S)의 일 단은 소스/드레인 영역(110)의 일 단으로부터 그 외측으로 제1 길이(L1)만큼 연장될 수 있다. 콘택 플러그들(170F, 170S)의 다른 일 단은 소스/드레인 영역(110)의 다른 일 단으로부터 제1 길이(L1)보다 작은 제2 길이(L2)만큼 연장될 수 있다. 실시예에 따라, 제1 및 제2 길이(L1, L2)는 다양하게 변화될 수 있다. 다만, 콘택 플러그들(170F, 170S)은 소스/드레인 영역(110)의 일 측에 위치하는 배선 라인들(180F, 180S)과 연결될 수 있도록 제1 길이(L1)가 결정될 수 있다.
콘택 플러그들(170F, 170S)은 세장형(elongated)의 형상을 가질 수 있다. 즉, 콘택 플러그들(170F, 170S)은 게이트 구조물(140)의 연장 방향, 즉 x 방향을 따라 연장된 형상을 가질 수 있으며, 직사각형 또는 타원형 등의 형상을 가질 수 있다. y 방향으로의 길이인 제3 길이(L3)는 x 방향으로의 길이인 제4 길이(L4)보다 작을 수 있으며, 예를 들어, 제4 길이(L4)는 제3 길이(L3)의 3배 이상일 수 있다.
도 2 및 도 3a를 참조하면, 콘택 플러그들(170F, 170S)은 소스/드레인 영역(110)의 상부에서 x 방향을 따라 양측이 비대칭적인 형상을 가질 수 있다. 예를 들어, 일 측에서는 소스/드레인 영역(110) 상에서 수직하거나 경사진 측면을 가질 수 있으며, 다른 일 측에서는 계단 형태의 단차(ST)를 가질 수 있다. 본 명세서에서, '단차'는 일 방향을 따라 서로 다른 길이로 연장되는 층이 상하로 배치되어 폭이 급격하게 변화하는 영역을 지칭할 수 있다. 단차(ST)는 소스/드레인 영역(110)의 외측에 위치할 수 있다. 본 실시예에서의 단차(ST)에 의해, 콘택 플러그들(170F, 170S)의 측면은 기판(101)을 향하여 폭이 좁아지는 역방향의 계단 형태를 가질 수 있다. 다만, 본 명세서에서, 별도의 특정이 없는 경우 "계단 형태"의 용어는 역방향과 정방향의 계단 형태를 모두 포괄하여 지칭하는 것으로 사용된다. 단차(ST)가 형성된 측면은 콘택 플러그들(170F, 170S)에서 서로 다른 방향의 측면일 수 있다. 이에 의해 콘택 플러그들(170F, 170S)은 각각 서로 다른 배선 라인들(180F, 180S)에 안정적으로 연결될 수 있다.
각각의 콘택 플러그들(170F, 170S)은 소스/드레인 영역(110) 상의 하부 영역(170_L) 및 상기 하부 영역(170_L) 상에서 상기 하부 영역(170_L)보다 넓은 폭을 갖는 상부 영역(170_U)을 포함할 수 있다. 상부 영역(170_U)은 하부 영역(170_L)과 중첩하는 제1 부분 및 상기 제1 부분으로부터 x 방향으로 연장되는 제2 부분을 가질 수 있다. 각각의 콘택 플러그들(170F, 170S)에서, 하부 영역(170_L)의 전체 하부면은 소스/드레인 영역(110)과 접촉하며 소자분리 층(107)과 이격될 수 있다. 하부 영역(170_L)은 제1 측면을 갖고, 상부 영역(170_U)에서, 제2 부분은 하부 영역(170_L)의 제1 측면으로부터 연장되는 하부면(SP) 및 하부면(SP)으로부터 연장되는 제2 측면을 가질 수 있다. 여기서, 제2 측면, 하부면(SP) 및 제1 측면은 계단 형태일 수 있다. 콘택 플러그들(170F, 170S) 각각의 상부면은 게이트 전극(145, 147)의 상부면 보다 높은 레벨에 배치될 수 있다. 상기 하부 및 상부 영역(170_L, 170_U)의 경계에서, 상기 상부 영역(170_U)이 상기 제1 영역보다 제5 길이(L5)만큼 길게 연장되는 단차면이 형성될 수 있다. 여기서, 단차면은 상부 영역(170_U)의 제2 부분의 하부면(SP)일 수 있으며, 제2 층간 절연 층(164)과 접촉할 수 있다. 이하에서 상부 영역(170_U)의 제2 부분의 하부면(SP)은 단차면(SP)으로 지칭하여 설명하기로 한다. 단차면(SP)의 위치는 제2 층간 절연층(164) 내에 위치할 수 있으며, 이에 의해 제1 및 제2 게이트 전극(144, 147)과의 사이의 기생 캐패시턴스(parasitic capacitance)가 최소화될 수 있다. 다만, 단차면(SP)의 위치는 이에 한정되지 않으며, 일 실시예에서는 제1 층간 절연층(162) 내에 위치할 수도 있다.
단차(ST)를 갖는 일 측에서, 상기 제1 영역은 기판(101)에 수직한 방향에 대하여 제1 각도(θ1)의 경사를 갖는 측면을 가지고, 상기 제2 영역은 제2 각도(θ2)의 경사를 갖는 측면을 가질 수 있다. 제1 및 제2 각도(θ1, θ2)는 서로 동일하거나 다를 수 있다. 단차(ST)는 단차면(SP)을 포함하는 영역과 그 상하의 수직 또는 경사진 영역을 포함하여 지칭할 수 있다. 단차면(SP)은 x 방향에서 소스/드레인 영역들(110)의 외측에 위치할 수 있으며, 기판(101)의 상면에 평행하거나 경사를 가질 수 있다. 제5 길이(L5)는 소스/드레인 영역(110)과 배선 라인들(180F, 180S) 사이의 거리, 콘택 플러그들(170F, 170S) 측면의 경사도 등을 고려하여 결정될 수 있다.
콘택 플러그들(170F, 170S)은 소스/드레인 영역들(110)의 상면의 일부를 덮을 수 있다. 예를 들어, 콘택 플러그들(170F, 170S)은 도 3a와 같은 x-z를 따른 단면 상에서는 소스/드레인 영역들(110)의 상면 전체를 덮을 수 있다. 또한, 콘택 플러그들(170F, 170S)은 소스/드레인 영역들(110) 상면 및 측면의 적어도 일부를 덮을 수도 있다. 본 실시예에서, 콘택 플러그들(170F, 170S)은 소스/드레인 영역들(110)을 이루는 오각형 영역들 각각의 적어도 두 개의 면을 덮을 수 있다. 콘택 플러그들(170F, 170S)은 소스/드레인 영역들(110)의 양 단으로부터 각각 제1 및 제2 거리(D1, D2)만큼 이격될 수 있으나, 이에 한정되지는 않는다. 제1 및 제2 거리(D1, D2)는 서로 동일하거나 다를 수 있으며, 0이 될 수도 있다. 다른 실시예에서, 콘택 플러그들(170F, 170S)은 소스/드레인 영역들(110)의 단부를 덮고 그 하부로 연장될 수도 있다.
콘택 플러그들(170F, 170S)은 베리어층(BM) 및 도전층(CM)을 포함할 수 있다. 베리어층(BM)은 도전층(CM)을 이루는 금속 물질에 대한 확산 방지층으로 기능할 수 있다. 베리어층(BM)은 소스/드레인 영역들(110)의 상부, 콘택 플러그들(170F, 170S)의 측벽 및 단차면(SP)을 따라 형성될 수 있다. 베리어층(BM)은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN) 등 중의 적어도 하나의 금속 질화물을 포함할 수 있다. 도전층(CM)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 몰리브데늄(Mo) 등과 같은 도전성 물질을 포함할 수 있다.
제1 및 제2 층간 절연층(162, 164)은 기판(101), 소스/드레인 영역들(110) 및 게이트 구조물(140)을 덮도록 배치될 수 있다. 제1 층간 절연층(162)의 높이(H1)는 게이트 구조물(140)의 높이와 실질적으로 동일할 수 있다. 다만, 제1 및 제2 층간 절연층(162, 164)은 공정 상에서 구별되는 층들로, 상대적인 높이 및 단차면(SP)과의 상대적인 위치는 도면에 도시된 것에 한정되지 않는다. 다른 실시예에서, 제1 및 제2 층간 절연층(162, 164)은 하나의 층으로 이루어질 수도 있다. 제1 및 제2 층간 절연층(162, 164)은 절연성 물질로 이루어질 수 있으며, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 층간 절연층(162)은 TOZ(tonen silazene)막이고, 제2 층간 절연층(164)은 TEOS(tetraethylortho silicate)막일 수 있다.
배선 라인들(180F, 180S)은 콘택 플러그들(170F, 170S)과 연결되도록 배치될 수 있다. 도 1 및 도 3a를 참조하면, 배선 라인들(180F, 180S)은 콘택 플러그들(170F, 170S)의 일 측 상부에 위치하여, 제6 길이(L6)만큼 접촉될 수 있다. 제6 길이(L6)는 콘택 플러그들(170F, 170S)의 폭인 제3 길이(L3), 콘택 플러그들(170F, 170S)의 저항 등을 고려하여 결정될 수 있다. 배선 라인들(180F, 180S)은 알루미늄(Al), 구리(Cu), 텅스텐(W) 등과 같은 도전성 물질을 포함할 수 있다.
도 4 내지 도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 4 내지 도 7은 도 3a에 대응하는 단면을 도시한다.
도 4를 참조하면, 반도체 장치(100a)는, 기판(101), 활성 핀들(105), 소스/드레인 영역(110), 게이트 구조물(140), 콘택 플러그(170Fa) 및 배선 라인(180F)을 포함할 수 있다. 반도체 장치(100a)는, 소자 분리층들(107) 및 층간 절연층(160)을 더 포함할 수 있다.
콘택 플러그(170Fa)는 소스/드레인 영역들(110) 상에 배치되며, 소스/드레인 영역들(110)과 배선 라인(180F)을 전기적으로 연결할 수 있다. 콘택 플러그(170Fa)는 층간 절연층(160)을 관통할 수 있다. 이하의 실시예들에서, 콘택 플러그(170Fa)는 단순화되어 도시되지만, 도 3 내지 도 4b의 실시예에서와 같이, 베리어층(BM) 및 도전층(CM)을 포함할 수 있다.
본 실시예의 반도체 장치(100a)에서, 콘택 플러그(170Fa)는 소스/드레인 영역(110)의 상부에서 양 측면 모두에 계단 형태의 단차들(STa, STb)을 가질 수 있다. 단차들(STa, STb)에 의해, 콘택 플러그(170Fa)의 양 측면은 역방향의 계단 형태를 가질 수 있다.
단차들(STa, STb)은 소스/드레인 영역(110)의 외측에 위치할 수 있다. 단차들(STa, STb)은 서로 동일한 형상을 갖거나 서로 다른 형상을 가질 수도 있다. 즉, 단차들(STa, STb)에서 단차면(SPa, SPb)의 길이 및 단차면(SPa, SPb)의 상하부에서 콘택 플러그(170Fa)의 측면의 경사들은 서로 동일하거나 다를 수 있다.
배선 라인(180F)은 콘택 플러그(170Fa)의 일 측에서만 콘택 플러그(170Fa)와 연결되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 추가적인 배선 라인(180F)이 콘택 플러그(170Fa)의 우측에 더 배치될 수도 있다.
도 5를 참조하면, 반도체 장치(100b)는, 기판(101), 활성 핀들(105), 소스/드레인 영역(110), 게이트 구조물(140), 콘택 플러그(170Fb) 및 배선 라인(180F)을 포함할 수 있다. 반도체 장치(100b)는, 소자 분리층들(107) 및 층간 절연층(160)을 더 포함할 수 있다.
본 실시예의 반도체 장치(100b)에서, 콘택 플러그(170Fb)는 소스/드레인 영역(110)의 상부에서 양 측면 모두에 계단 형태의 단차들(STa, STc)을 가질 수 있다. 단차들(STa, STc) 중, 좌측의 단차(STa)는 z 방향에서 상부로 향할수록 콘택 플러그(170Fb)의 폭이 넓어지도록 형성되고, 우측의 단차(STc)는 폭이 좁아지도록 형성될 수 있다. 따라서, 단차들(STa, STc)에 의해, 콘택 플러그(170Fb)의 좌측면은 정방향의 계단 형태를 가지고, 우측면은 역방향의 계단 형태를 가질 수 있다. 좌측의 단차(STa)는 소스/드레인 영역(110)의 외측에 위치하고, 우측의 단차(STc)는 소스/드레인 영역(110) 상에 위치할 수 있다. 단차면(SPa, SPc)의 길이는 서로 동일하거나 다를 수 있다. 예를 들어, 우측의 단차면(SPc)의 길이가 좌측의 단차면(SPa)의 길이보다 클 수 있다.
본 실시예의 콘택 플러그(170Fb)는 이와 같이 좌우에서 각각 콘택 플러그(170Fb)의 폭을 확장하는 방향 및 감소시키는 방향으로 단차들(STa, STc)이 형성되어, 콘택 플러그(170Fb)의 부피 및 x-z 평면에서의 단면적을 감소시킬 수 있다. 또한, x-z 평면에서 콘택 플러그(170Fb)의 단면적이 감소함에 따라, 콘택 플러그(170Fb)와 제1 및 제2 게이트 전극(144, 147)(도 2 참조) 사이의 기생 캐패시턴스가 감소될 수 있다.
배선 라인(180F)은 좌측의 단차(STa)의 상부에서 콘택 플러그(170Fb)와 연결될 수 있다.
도 6을 참조하면, 반도체 장치(100c)는, 기판(101), 활성 핀들(105), 소스/드레인 영역(110), 게이트 구조물(140), 콘택 플러그(170Fc) 및 배선 라인(180F)을 포함할 수 있다. 반도체 장치(100c)는, 소자 분리층들(107) 및 층간 절연층(160)을 더 포함할 수 있다.
본 실시예의 반도체 장치(100c)에서, 콘택 플러그(170Fc)는 소스/드레인 영역(110)의 상부에서 양 측면 모두에 계단 형태의 단차들(STd1, STd2, STe1, STe2)을 가질 수 있다. 또한, 콘택 플러그(170Fc)는 하나의 측면에 복수 개의 단차들(STd1, STd2, STe1, STe2)이 형성될 수 있다. 좌측의 단차들(STd1, STd2)은 z 방향에서 상부로 향할수록 콘택 플러그(170Fc)의 폭이 넓어지도록 형성되고, 우측의 단차들(STe1, STe2)은 폭이 좁아지도록 형성될 수 있다. 따라서, 좌측의 단차들(STd1, STd2)은 소스/드레인 영역(110)의 외측에 위치하고, 우측의 단차들(STe1, STe2)은 소스/드레인 영역(110) 상에 위치할 수 있다. 단차면들의 길이는 서로 동일하거나 다를 수 있다.
본 실시예에서는, 콘택 플러그(170Fc)의 좌측 및 우측에 각각 두 개씩의 단차들(STd1, STd2, STe1, STe2)이 형성되는 것으로 도시되었으나, 각 측면에 형성되는 단차들(STd1, STd2, STe1, STe2)의 개수는 이에 한정되지 않으며 다양하게 선택될 수 있다. 또한, 콘택 플러그(170Fc)의 좌측 및 우측에 형성된 단차들(STd1, STd2, STe1, STe2)의 개수도 서로 상이할 수 있다.
본 실시예의 콘택 플러그(170Fc)는 이와 같이 좌우에 각각 복수의 단차들(STd1, STd2, STe1, STe2)이 형성되어, 콘택 플러그(170Fc)의 형상을 더욱 세밀하게 설계할 수 있다.
배선 라인(180F)은 좌측의 단차들(STd1, STd2)의 상부에서 콘택 플러그(170Fc)와 연결될 수 있다.
도 7을 참조하면, 반도체 장치(100d)는, 기판(101), 활성 핀들(105), 소스/드레인 영역(110), 게이트 구조물(140), 콘택 플러그(170Fd) 및 배선 라인(180F)을 포함할 수 있다. 반도체 장치(100d)는, 소자 분리층들(107) 및 층간 절연층(160)을 더 포함할 수 있다.
본 실시예의 반도체 장치(100d)에서, 콘택 플러그(170Fd)의 x 방향에서의 최대 길이(L8)는 소스/드레인 영역들(110)의 최대 길이(L7)보다 작을 수 있다. 콘택 플러그(170Fd)의 좌측 일 단은 소스/드레인 영역(110)의 일 단으로부터 그 외측으로 연장되고, 우측 일 단은 소스/드레인 영역(110) 상에 위치할 수 있다. 따라서, 콘택 플러그(170Fd)는 소스/드레인 영역들(110)의 상면의 일부만을 덮을 수 있다.
본 실시예의 콘택 플러그(170Fd)는 이와 같이 소스/드레인 영역들(110)의 상면의 일부만을 덮도록 형성되어, 콘택 플러그(170Fd)의 부피 및 x-z 평면에서의 단면적을 감소시킬 수 있다. 따라서, 콘택 플러그(170Fd)와 제1 및 제2 게이트 전극(144, 147)(도 2 참조) 사이의 기생 캐패시턴스가 감소될 수 있다. 다만, 콘택 플러그(170Fd)의 부피가 감소함에 따라 저항이 커질 수 있으므로, 콘택 플러그(170Fd)의 크기는 콘택 플러그(170Fd)의 재료, 목적하는 콘택 저항 등을 고려하여 결정될 수 있다.
콘택 플러그(170Fd)는 소스/드레인 영역(110)의 상부에서 양 측면 모두에 계단 형태의 단차들(STf, STg)을 가질 수 있다. 단차들(STf, STg) 중, 좌측의 단차(STf)는 z 방향에서 상부로 향할수록 콘택 플러그(170Fd)의 폭이 넓어지도록 형성되고, 우측의 단차(STg)는 폭이 좁아지도록 형성될 수 있다. 따라서, 좌측의 단차(STf)는 소스/드레인 영역(110)의 외측에 위치하고, 우측의 단차(STg)는 소스/드레인 영역(110) 상에 위치할 수 있다. 단차면들의 길이는 서로 동일하거나 다를 수 있다. 또한, 콘택 플러그(170Fd)의 측면은 기판(101)의 상면에 수직하여, 수직한 형태의 단차들(STf, STg)을 형성할 수 있다. 다만, 본 발명의 실시예는 이에 한정되지 않으며, 콘택 플러그(170Fd)의 측면은 소정 경사를 갖도록 형성될 수도 있다.
배선 라인(180F)은 좌측의 단차(STf)의 상부에서 콘택 플러그(170Fd)와 연결될 수 있다.
도 8 및 도 9는 예시적인 실시예들에 따른 반도체 장치를 도시하는 사시도이다.
도 8을 참조하면, 반도체 장치(100e)는, 기판(101), 활성 핀들(105), 소스/드레인 영역(110a), 게이트 구조물(140), 콘택 플러그들(170Fe, 170Se) 및 배선 라인들(180F, 180S)을 포함할 수 있다. 반도체 장치(100d)는, 소자 분리층들(107) 및 층간 절연층(160)을 더 포함할 수 있다.
본 실시예의 반도체 장치(100e)에서, 소스/드레인 영역들(110a)은 육각형의 형상을 가질 수 있다. 소스/드레인 영역들(110a)의 형상은 소스/드레인 영역들(110a)의 형성 공정에서의 공정 시간 및 형성 두께 등에 의해서 결정될 수 있다. 예를 들어, 소스/드레인 영역들(110a)이 에피택셜층으로 이루어지는 경우, 에피택시의 결정 방향 등에 의해 본 실시예에서와 같이 육각형의 형상을 가지거나, 도 2의 실시예에서와 같이 오각형의 형상을 갖게 될 수 있다.
또한, 소스/드레인 영역들(110a)은 인접하는 두 개의 활성 핀들(105) 상에서 서로 이격되어 배치될 수 있다. 하나의 게이트 구조물(140)과 교차하는 활성 핀들(105)의 개수는 실시예에 따라 다양하게 변화될 수 있다.
콘택 플러그들(170Fe, 170Se)은 소스/드레인 영역들(110a) 상에 배치되며, 소스/드레인 영역들(110a)과 배선 라인들(180F, 180S)을 전기적으로 연결할 수 있다. 콘택 플러그들(170Fe, 170Se)은 소스/드레인 영역(110a)의 상부에서 y 방향을 따라 양측이 비대칭적인 형상을 가질 수 있다. 예를 들어, 일 측에서는 소스/드레인 영역(110a) 상에서 수직하거나 경사진 측면을 가질 수 있으며, 다른 일 측에서는 계단 형태의 단차(ST)를 가질 수 있다.
콘택 플러그들(170Fe, 170Se)은 소스/드레인 영역들(110a)의 상면 및 측면의 적어도 일부를 덮을 수 있다. 본 실시예에서, 콘택 플러그들(170Fe, 170Se)은 소스/드레인 영역들(110a) 각각의 육각형 영역에서 상면 및 상면 양측의 경사진 측면들의 일부를 덮을 수 있다. 콘택 플러그들(170Fe, 170Se)의 하면은, x 방향에서 인접한 소스/드레인 영역들(110a)의 사이에서 기판(101)의 상면으로부터 소정 높이(H2)만큼 상부에 위치할 수 있다. 제2 높이(H2)는 기판(101)의 상면과 접촉되지 않는 범위에서 다양하게 변화될 수 있다.
도 9를 참조하면, 반도체 장치(100f)는, 기판(101), 활성 핀(105), 소스/드레인 영역(110a), 게이트 구조물(140), 콘택 플러그들(170Ff, 170Sf) 및 배선 라인들(180F, 180S)을 포함할 수 있다. 반도체 장치(100e)는, 소자 분리층들(107) 및 층간 절연층(160)을 더 포함할 수 있다.
소스/드레인 영역들(110a)은 도 8의 실시예에서와 같이 육각형의 형상을 가질 수 있다. 본 실시예의 반도체 장치(100f)는 하나의 활성 핀(105)만을 포함할 수 있으며, 소스/드레인 영역들(110a)은 활성 핀(105) 상에 배치될 수 있다. 콘택 플러그들(170Ff, 170Sf)은 소스/드레인 영역들(110a)의 상면 및 상면 양측의 경사진 측면들의 일부를 덮을 수 있다.
도 10 내지 도 22는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 10을 참조하면, 기판(100)을 패터닝하여 활성 핀(105)을 정의하는 트렌치(TI)를 형성할 수 있다.
먼저, 기판(100) 상에 패드 산화물 패턴(122) 및 마스크 패턴(124)을 형성할 수 있다. 패드 산화물 패턴(122)은 활성 핀(105)의 상면을 보호하기 위한 층일 수 있으며, 실시예에 따라 생략될 수도 있다. 마스크 패턴(124)은 기판(100)을 패터닝하기 위한 마스크층으로, 실리콘 질화물, 탄소 함유물 등을 포함할 수 있다. 마스크 패턴(124)은 다층 구조로 이루어질 수도 있다.
패드 산화물 패턴(122) 및 마스크 패턴(124)을 이용하여 기판(100)을 이방성 식각하여 트렌치(TI)를 형성할 수 있다. 트렌치(TI)는 높은 종횡비를 가지므로, 하부로 갈수록 폭이 좁아질 수 있으며, 이에 따라 활성 핀(105)은 상부로 갈수록 좁아지는 형상을 가질 수 있다.
도 11을 참조하면, 트렌치(TI)를 매립하는 소자 분리층(107)을 형성할 수 있다.
먼저, 트렌치(TI)를 절연성 물질로 매립한 후 평탄화하는 공정이 수행될 수 있다. 평탄화 공정 중에 패드 산화물 패턴(122) 및 마스크 패턴(124)의 적어도 일부가 제거될 수 있다. 다른 실시예에서, 트렌치(TI) 내에 상대적으로 얇은 라이너층을 먼저 형성한 후 트렌치(TI)를 매립할 수도 있다.
다음으로, 트렌치(TI)를 매립한 상기 절연성 물질을 일부 제거함으로써 활성 핀(105)이 기판(101) 상으로 돌출되도록 하는 공정이 수행될 수 있다. 이러한 공정은, 예를 들어, 패드 산화물 패턴(122)의 적어도 일부를 식각 마스크로 이용하는 습식 식각 공정으로 수행될 수 있다. 이에 의해, 활성 핀(105)이 상부로 소정 높이(H3)만큼 돌출될 수 있으며, 돌출되는 높이(H3)는 다양하게 변화될 수 있다. 식각 중에, 패드 산화물 패턴(122)도 함께 제거될 수 있다.
도 12를 참조하면, 활성 핀들(105)과 교차하여 연장되는 더미 게이트 절연층(132) 및 더미 게이트 전극(135)을 형성할 수 있다.
더미 게이트 절연층(132) 및 더미 게이트 전극(135)은 예를 들어, 마스크 패턴층(136)을 이용하여 식각 공정을 수행함으로써 형성할 수 있다.
더미 게이트 절연층(132) 및 더미 게이트 전극(135)은 게이트 절연층(142) 및 제1 및 제2 게이트 전극(145, 147)(도 2 참조)이 형성될 영역에 형성되며, 후속 공정 중에 제거될 수 있다. 예를 들어, 더미 게이트 절연층(132)은 실리콘 산화물을 포함할 수 있으며, 더미 게이트 전극(135)은 폴리 실리콘을 포함할 수 있다.
도 13을 참조하면, 더미 게이트 절연층(132), 더미 게이트 전극(135) 및 마스크 패턴층(136)의 양측에 스페이서(144)를 형성할 수 있다. 다음으로, 스페이서(144)의 양측에서 활성 핀(105)을 선택적으로 제거할 수 있다.
스페이서(144)는 더미 게이트 절연층(132), 더미 게이트 전극(135) 및 마스크 패턴층(136)의 상부에 균일한 두께의 막을 형성한 후 이를 이방성 식각하여 형성할 수 있다.
스페이서(144)의 양측에서 활성 핀(105)을 제거함으로써 리세스가 형성될 수 있다. 상기 리세스는 별도의 마스크층을 형성하거나, 마스크 패턴층(136) 및 스페이서(144)를 마스크로 이용하여 활성 핀(105)의 일부를 식각함으로써 형성할 수 있다. 상기 리세스는 예를 들어, 건식 식각 공정과 습식 식각 공정을 순차적으로 적용하여 형성할 수 있다. 선택적으로, 상기 리세스의 형성 후, 별도의 공정을 통해 리세스된 활성 핀(105)의 표면을 큐어링하는 공정이 수행될 수도 있다. 본 실시예에서, 리세스된 활성 핀(105)의 상면은 소자 분리층(107)의 상면과 동일한 레벨인 것으로 도시되었으나, 이에 한정되지 않는다. 다른 실시예에서, 리세스된 활성 핀(105)의 상면은 소자 분리층(107)의 상면보다 높거나 낮을 수 있다.
상기 리세스의 형성 전 또는 형성 후에, 더미 게이트 전극(135) 양측의 활성 핀(105)에 불순물을 주입하는 공정이 수행될 수 있다. 불순물 주입 공정은 마스크 패턴층(136) 및 스페이서(144)를 마스크로 이용하여 수행될 수 있다.
도 14를 참조하면, 스페이서(144) 양측의 리세스된 활성 핀(105) 상에 소스/드레인 영역(110)을 형성할 수 있다.
소스/드레인 영역(110)은, 예를 들어 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 형성할 수 있다. 소스/드레인 영역(110)은 성장 과정에서 결정학적으로 안정적인 면을 따라 성장되어 도시된 것과 같은 오각형 또는 육각형의 형상을 가질 수 있다. 다만, 소스/드레인 영역(110)의 크기 및 형상은 도면에 도시된 것에 한정되지 않는다.
소스/드레인 영역(110)은 예를 들어, 실리콘 게르마늄(SiGe)층일 수 있다. 실리콘(Si)으로 이루어진 활성 핀(105) 상에 SiGe이 성장되는 경우, 반도체 장치의 채널 영역에 압축 응력을 발생시킬 수 있다. 이러한 압축 응력은 게르마늄(Ge)의 농도가 증가할수록 증가될 수 있다. 일부 실시예들에서, 소스/드레인 영역(110) 내에서 Ge의 농도는 높이에 따라 상이하게 형성될 수도 있다.
소스/드레인 영역(110)은 불순물을 포함할 수도 있다. 상기 불순물은, 소스/드레인 영역(110)의 성장 중에 인-시츄(insitu)로 이루어지거나, 성장 후에 별도로 이온 주입함으로써 이루어질 수 있다. 성장된 소스/드레인 영역(110)은 반도체 장치의 소스 또는 드레인 영역으로 제공될 수 있다.
도 15를 참조하면, 소스/드레인 영역(110) 상에 제1 층간 절연층(162)을 형성할 수 있다.
제1 층간 절연층(162)은 절연성 물질로 마스크 패턴층(136), 스페이서(144) 및 소스/드레인 영역(110)을 덮는 층을 형성한 후, 평탄화 공정을 통해 더미 게이트 전극(135)의 상면이 노출되도록 함으로써 형성될 수 있다. 따라서, 본 단계에서 마스크 패턴층(136)이 제거될 수 있다.
제1 층간 절연층(162)은, 예를 들어, 산화물, 질화물 ?? 산질화물 중 적어도 하나를 포함할 수 있다.
도 16을 참조하면, 더미 게이트 절연층(132) 및 더미 게이트 전극(135)을 제거할 수 있다.
더미 게이트 절연층(132) 및 더미 게이트 전극(135)은 하부의 소자 분리층(107) 및 활성 핀들(105)에 대하여 선택적으로 제거되어, 소자 분리층(107) 및 활성 핀들(105)을 노출시키는 개구부(E)가 형성될 수 있다.
더미 게이트 절연층(132) 및 더미 게이트 전극(135)의 제거 공정은, 건식 식각 공정 및 습식 식각 공정 중 적어도 하나를 이용할 수 있다.
도 17을 참조하면, 개구부(E) 내에 게이트 절연층(142) 및 제1 및 제2 게이트 전극(145, 147)을 형성하여 게이트 구조물(140)을 형성할 수 있다.
게이트 절연층(142)은 개구부(E)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다. 게이트 절연층(142)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다.
제1 및 제2 게이트 전극(145, 147)은 금속 또는 반도체 물질을 포함할 수 있다.
도 18a 내지 도 22b에서는, 사시도 및 절단선 X-X'를 따른 단면을 함께 도시한다.
도 18a 및 도 18b를 참조하면, 제1 및 제2 게이트 전극(145, 147) 및 소스/드레인 영역(110)을 덮는 제2 층간 절연층(164) 및 제1 오픈 영역(P1)을 갖는 제1 마스크층(192)을 형성할 수 있다.
제2 층간 절연층(164)은 예를 들어, 산화물, 질화물 ?? 산질화물 중 적어도 하나를 포함할 수 있다. 제2 층간 절연층(164)은 제1 층간 절연층(162)과 동일한 물질로 이루어질 수도 있다.
제1 마스크층(192)은 하부의 제1 및 제2 층간 절연층(162, 164)을 패터닝하기 위한 층일 수 있다. 제1 마스크층(192)은 예를 들어, 포토레지스트층일 수 있다. 제1 마스크층(192)은 제1 오픈 영역(P1)을 통해 하부의 제2 층간 절연층(164)을 노출시킬 수 있다. 제1 오픈 영역(P1)은 제1 및 제2 게이트 전극(145, 147)이 연장되는 방향으로의 길이가 콘택 플러그(170F, 170S)의 길이인 제3 길이(L3)(도 1 참조)보다 작을 수 있다.
도 19a 및 도 19b를 참조하면, 제1 마스크층(192)을 이용하여 제1 및 제2 층간 절연층(162, 164)을 패터닝할 수 있다.
제1 오픈 영역(P1)을 통해 노출된 제2 층간 절연층(164)을 제거하고, 제2 층간 절연층(164)을 제거한 후 노출된 제1 층간 절연층(162)을 제거하여, 제1 식각 영역(OP1)을 형성할 수 있다.
제1 식각 영역(OP1)은 제2 층간 절연층(164)의 상면으로부터 소정 깊이(D3)로 형성될 수 있다. 제1 식각 영역(OP1)의 깊이(D3)는 소스/드레인 영역(110)까지의 깊이보다 작을 수 있으나, 이에 한정되지 않으며 다양하게 변경될 수 있다.
도 20a 및 도 20b를 참조하면, 제2 오픈 영역(P2)을 갖는 제2 마스크층(194)을 형성할 수 있다.
제2 마스크층(194)은 하부의 제1 및 제2 층간 절연층(162, 164)을 패터닝하기 위한 층일 수 있다. 제2 마스크층(194)은 예를 들어, 포토레지스트층일 수 있다. 제2 마스크층(194)은 제2 오픈 영역(P2)을 통해 제1 식각 영역(OP1) 및 제1 식각 영역(OP1)에 인접한 제2 층간 절연층(164)의 일부를 노출시킬 수 있다. 제2 오픈 영역(P2)은 제1 및 제2 게이트 전극(145, 147)이 연장되는 방향으로의 길이가 콘택 플러그(170F, 170S)의 길이인 제3 길이(L3)(도 1 참조)와 실질적으로 동일할 수 있다.
일 실시예에서, 제2 마스크층(194)은 도 18a 및 도 18b를 참조하여 상술한 제1 마스크층(192)과 별도의 층이 아니라, 트리밍(trimming) 공정을 이용하여 제1 마스크층(192)의 제1 오픈 영역(P1)을 확장시킨 층일 수도 있다.
예를 들어, 도 4를 참조하여 상술한 것과 같은 반도체 장치(100a)가 이러한 트리밍 공정을 이용하여 제조될 수 있다. 이 경우, 콘택 플러그(170Fa)는 도시되지 않은 y 방향으로도 단차면(SPa, SPb) 상부의 제2 영역이 하부의 제2 영역보다 확장된 폭을 가질 수 있다. 또는, 도 4의 실시예의 반도체 장치(100a)는, 본 단계에서, 제2 오픈 영역(P2)의 위치 및 너비를 조절함으로써 형성될 수도 있다. 즉, 도 20b에서 제2 오픈 영역(P2)이 우측의 제2 층간 절연층(164)도 노출하도록 형성함으로써 도 4와 같이 양측에 단차가 형성된 반도체 장치(100a)가 제조될 수 있다.
도 21a 및 도 21b를 참조하면, 제2 마스크층(194)을 이용하여 제1 및 제2 층간 절연층(162, 164)을 패터닝할 수 있다.
제2 오픈 영역(P2)을 통해 노출된 제1 및 제2 층간 절연층(162, 164)을 제거하여, 제2 식각 영역(OP2)을 형성할 수 있다. 제2 식각 영역(OP2)을 통해 소스/드레인 영역(110)의 상면 및 측면의 적어도 일부가 노출될 수 있다. 노출된 소스/드레인 영역(110)은 상면으로부터 일부가 식각 공정에서 제거될 수 있으며, 도시된 것과 같이 상면이 일부 식각되어 굴곡진 상면을 가질 수 있다. 제2 식각 영역(OP2)은 제1 식각 영역(OP1)이 확장된 영역으로, 제1 식각 영역(OP1)이 형성됐던 영역과 그 주변 영역 사이에 단차가 형성될 수 있다. 상기 단차의 높이는 제1 및 제2 식각 영역(OP1, OP2)에서의 상대적인 식각량에 따라 변화될 수 있다.
본 실시예에서는, 두 번의 식각 공정을 통해 순차적으로 서로 다른 길이를 갖는 제1 및 제2 식각 영역(OP1, OP2)을 형성함으로써, 한 번의 공정으로 소스/드레인 영역(110)의 상면을 노출시키는 개구부를 형성하는 경우에 비하여, 식각 공정 시 소스/드레인 영역(110)의 옆으로 제1 층간 절연층(162)이 과도하게 식각(over etch)되는 현상을 방지할 수 있다. 따라서, 식각되는 깊이가 용이하게 조절될 수 있어, 후속에서 콘택 플러그(170F, 170S)가 불필요하게 깊게 형성되거나 기판(101)까지 연장되어 형성되지 않도록 제어할 수 있다.
도 22a 및 도 22b를 참조하면, 제2 식각 영역(OP2) 내에 도전성 물질을 매립하여 콘택 플러그들(170F, 170S)을 형성할 수 있다.
콘택 플러그(170F)는 설명의 편의를 위하여, 상기 단차를 기준으로 하부의 제1 영역(170F1)과 상부의 제2 영역(170F2)으로 구분할 수 있다. 제2 영역(170F2)은 콘택 플러그(170F)의 일 측에서 제1 영역(170F1)보다 길게 연장되어, 상기 단차가 형성될 수 있다. 콘택 플러그(170F)는 먼저, 베리어층(BM)이 먼저 형성되고, 도전층(CM)이 베리어층(BM) 상에 형성될 수 있다.
다음으로, 도 3a를 함께 참조하면, 콘택 플러그들(170F, 170S)의 일 측면을 지나는 배선 라인들(180F, 180S)이 형성될 수 있다. 상기 단차에 의해 콘택 플러그들(170F, 170S)은 일 방향에서, 소스/드레인 영역(110)의 외측으로 연장되어, 배선 라인들(180F, 180S)과 안정적으로 접속될 수 있다.
도 23 내지 도 26은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 23 내지 도 26은 도 10 내지 도 17을 참조하여 상술한 공정 이후의 공정들을 도시한다.
도 23을 참조하면, 제1 마스크층(196)을 형성하고, 이를 이용하여 제1 층간 절연층(162')을 패터닝할 수 있다.
제1 마스크층(196)에 의해 소스/드레인 영역(110) 상부의 제1 층간 절연층(162')이 노출될 수 있다. 이를 통해 제1 층간 절연층(162')을 제거하여, 제1 식각 영역(OP1')을 형성할 수 있다. 제1 식각 영역(OP1')을 통해 소스/드레인 영역(110)이 노출될 수 있다.
도 24를 참조하면, 제1 식각 영역(OP1') 내에 도전성 물질을 매립하여 콘택 플러그(170Fb)(도 5 참조)의 제1 영역(170Fb1)을 형성할 수 있다. 제1 영역(170Fb1)은 베리어층(BM) 및 도전층(CM)을 포함할 수 있으며, 베리어층(BM)이 먼저 형성되고 도전층(CM)이 형성될 수 있으며, 도전층(CM) 상부에 베리어층(BM)이 다시 형성될 수 있다.
다음으로, 제1 영역(170Fb1)을 덮는 제2 층간 절연층(164')을 형성할 수 있다. 필요에 따라, 제2 층간 절연층(164')의 형성 전에, 평탄화 공정이 더 수행될 수도 있다.
도 25를 참조하면, 제2 마스크층(194')을 이용하여 제2 층간 절연층(164')을 패터닝할 수 있다.
제2 마스크층(194')에 의해 노출된 제2 층간 절연층(164')을 제거하여, 제2 식각 영역(OP2')을 형성할 수 있다. 제2 식각 영역(OP2')을 콘택 플러그(170Fb) 의 제1 영역(170Fb1)이 노출될 수 있다.
제2 식각 영역(OP2')은 제1 영역(170Fb1)의 일부를 노출시키며, 소스/드레인 영역(110)을 기준으로 일 방향으로 치우쳐지도록 형성될 수 있다. 일 실시예에서, 제2 식각 영역(OP2')을 통해 노출된 베리어층(BM)도 적어도 일부 제거될 수 있다.
도 26을 참조하면, 제2 식각 영역(OP2') 내에 도전성 물질을 매립하여 콘택 플러그(170Fb)의 제2 영역(170Fb2)을 형성할 수 있다.
제2 영역(170Fb2)은 베리어층(BM) 및 도전층(CM)을 포함할 수 있으며, 베리어층(BM)이 먼저 형성되고 도전층(CM)이 형성될 수 있다. 특히, 베리어층(BM)은 제2 영역(170Fb2)이 형성되는 제1 영역(170Fb1)의 상면에는 형성되지 않도록 하거나, 형성한 후 제거할 수 있다. 다만, 베리어층(BM)의 형태 및 배치는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
본 단계에 의해, 제1 및 제2 영역(170Fb1, 170Fb2)을 포함하는 콘택 플러그(170Fb)가 형성될 수 있다. 콘택 플러그(170Fb)는 소스/드레인 영역(110)의 상부에서 양 측면 모두에 단차들이 형성될 수 있으며, 상기 단차들 중 하나는 기판(101)을 향하여 폭이 좁아지도록 형성되며, 다른 하나는 넓어지도록 형성될 수 있다.
다음으로, 도 5를 함께 참조하면, 콘택 플러그(170Fb)의 일 측면을 지나는 배선 라인(180F)이 형성될 수 있다. 상기 단차들에 의해 콘택 플러그(170F)는 소스/드레인 영역(110)과의 접촉 면적을 확보하면서도, 일 방향에서 소스/드레인 영역(110)의 외측으로 연장되어 배선 라인(180F)과 안정적으로 접속될 수 있다.
도 23 내지 도 26을 참조하여 상술한 제조 방법을 이용하여, 도 6 및 도 7의 실시예의 반도체 장치들(100c, 100d)을 제조할 수 있다. 예를 들어, 도 6의 반도체 장치(100c)는 도 25 및 도 26을 참조하여 상술한 공정을 한 번 더 수행함으로써 제조될 수 있다. 도 7의 반도체 장치(100d)는 제1 및 제2 식각 영역(OP1', OP2')의 형성 시, 식각 공정을 제어하여 측면이 수직하게 식각되게 하고, 식각 영역을 조절함으로써 제조될 수 있다.
도 27 내지 도 28b는 예시적인 실시예들에 따른 반도체 장치의 평면도 및 단면도들이다. 도 28a 및 도 28b는 각각 도 27의 절단선 A-A' 및 B-B'에 따른 단면들을 도시한다.
도 27 내지 도 28b를 참조하면, 반도체 장치(200)는, 기판(201), 기판(201) 상에서 제1 방향, 예를 들어 x 방향으로 연장되는 활성 영역(205), 활성 영역(205) 상의 소스/드레인 영역들(210), 활성 영역(205) 상에서 제2 방향, 예를 들어 y 방향으로 연장되는 게이트 구조물(240) 및 콘택 플러그들(270F, 270S)을 포함할 수 있다. 반도체 장치(200)는, 소자 분리층들(207) 및 층간 절연층(260)을 더 포함할 수 있다.
본 실시예의 반도체 장치(200)는 도 1 내지 도 3b의 반도체 장치(100)와 달리, 활성 영역(205)이 게이트 구조물(240)을 향하여 돌출되지 않고 평평한 상면을 갖는 평면형(planar) 트랜지스터일 수 있다.
기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다.
소자 분리층들(207)은 절연 물질로 이루어질 수 있다. 소자 분리층들(207)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다. 활성 영역(205)은 기판(201) 내에서 소자 분리층들(207)에 의해 정의될 수 있다. 게이트 구조물(240)의 측면에서는 활성 영역(205)이 리세스되고 소스/드레인 영역들(210)이 배치될 수 있다.
소스/드레인 영역들(210)은 게이트 구조물(240)의 양측에서, 활성 영역(205) 상에 배치될 수 있다. 소스/드레인 영역들(210)은 상면이 게이트 구조물(240)의 하면보다 높게 위치하는 엘리베이티드 소스/드레인 형태일 수 있다. 소스/드레인 영역들(210)은 반도체 장치(200)의 소스/드레인 영역으로 제공될 수 있다. 다만, 본 발명의 소스/드레인 영역들(210)은 엘리베이티드 형태에 한정되지 않으며, 다른 실시예에서, 반도체 장치(200)는 소스/드레인 영역들(210)은 활성 영역(205) 내에 불순물 영역으로 형성될 수도 있다.
게이트 구조물(240)은 활성 영역(205)의 상부에서 활성 영역(205)과 교차하도록 배치되며, 게이트 절연층(242), 게이트 전극(245) 및 스페이서(244)를 포함할 수 있다. 게이트 절연층(242)은 산화물, 질화물 및 산질화물로 이루어질 수 있다. 게이트 전극(245)은 금속, 금속 질화물 또는 도핑된 폴리실리콘을 포함할 수 있다. 스페이서(244)는 게이트 전극(245)의 양 측면 상에 배치될 수 있다. 스페이서(244)는 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 다층막으로 이루어질 수도 있다.
층간 절연층(260)은 기판(201), 소스/드레인 영역들(210) 및 게이트 구조물(240)을 덮도록 배치될 수 있다. 층간 절연층(260)은 절연성 물질로 이루어질 수 있으며, 예를 들어, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
콘택 플러그들(270F, 270S)은 소스/드레인 영역들(210) 상에 배치되며, 층간 절연층(260)을 관통하여, 소스/드레인 영역들(210)과 상부의 배선 구조물을 전기적으로 연결할 수 있다. 콘택 플러그들(270F, 270S)의 일 단은 소스/드레인 영역(210)의 일 단으로부터 y 방향을 따라 소스/드레인 영역(210)의 외측으로 소정 길이(D4)만큼 연장될 수 있다. 상기 길이(D4)는 상기 배선 구조물의 배치에 따라 결정될 수 있다. 콘택 플러그들(270F, 270S)은 이러한 구조에 의해, 소스/드레인 영역들(210)로부터 y 방향으로 이격되어 배치되는 상기 배선 구조물과 연결될 수 있다.
콘택 플러그들(270F, 270S)은 게이트 구조물(240)의 연장 방향, 즉 y 방향을 따라 연장된 형상을 가질 수 있으며, 직사각형 또는 타원형 등의 형상을 가질 수 있다. x 방향으로의 길이인 제9 길이(L9)는 y 방향으로의 길이인 제10 길이(L10)보다 작을 수 있으며, 예를 들어, 제10 길이(L10)는 제9 길이(L9)의 3배 이상일 수 있다.
콘택 플러그들(270F, 270S)은 소스/드레인 영역(210)의 상부에서 y 방향을 따라 양측이 비대칭적인 형상을 가질 수 있다. 예를 들어, 일 측에서는 소스/드레인 영역(210) 상에서 수직하거나 경사를 가지고 연속적으로 연장되는 측면을 가질 수 있으며, 다른 일 측에서는 계단 형태의 단차(ST)를 가질 수 있다. 단차(ST)는 소스/드레인 영역(210)의 외측에 위치할 수 있다. 단차(ST)는 기판(201)의 상면에 평행하거나 경사를 가지고 연장되는 단차면(SP)을 포함할 수 있다. 단차면(SP)은 y 방향에서 소스/드레인 영역들(210)의 외측에 위치할 수 있다.
콘택 플러그들(270F, 270S)은 소스/드레인 영역들(210)의 상면 및 측면의 일부를 덮을 수 있다. 다만, 본 발명의 실시예는 이에 한정되지 않으며, 다른 실시예에서, 콘택 플러그들(270F, 270S)은 소스/드레인 영역들(210)의 상면만을 덮을 수도 있다.
콘택 플러그들(270F, 270S)은 알루미늄(Al), 구리(Cu), 텅스텐(W) 등과 같은 도전성 물질을 포함할 수 있다.
도 29는 예시적인 실시예들에 따른 반도체 장치를 포함하는 SRAM 셀의 회로도이다.
도 29를 참조하면, SRAM 소자에서 하나의 셀은 제1 및 제2 구동 트랜지스터(TN1, TN2), 제1 및 제2 부하 트랜지스터(TP1, TP2) 및 제1 및 제2 액세스 트랜지스터(TN3, TN4)로 구성될 수 있다. 이때, 제1 및 제2 구동 트랜지스터(TN1, TN2)의 소스는 접지 전압 라인(Vss)에 연결되며, 제1 및 제2 부하 트랜지스터(TP1, TP2)의 소스는 전원 전압 라인(Vdd)에 연결될 수 있다.
NMOS 트랜지스터로 이루어진 제1 구동 트랜지스터(TN1)와 PMOS 트랜지스터로 이루어진 제2 부하 트랜지스터(TP1)가 제1 인버터를 구성하며, NMOS 트랜지스터로 이루어진 제2 구동 트랜지스터(TN2)와 PMOS 트랜지스터로 이루어진 제2 부하 트랜지스터(TP2)가 제2 인버터를 구성할 수 있다. 제1 및 제2 구동 트랜지스터(TN1, TN2), 제1 및 제2 부하 트랜지스터(TP1, TP2) 및 제1 및 제2 액세스 트랜지스터(TN3, TN4) 중 적어도 하나는 도 1 내지 도 9 및 도 27 내지 도 28b를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
제1 및 제2 인버터의 출력단은 제1 액세스 트랜지스터(TN3)와 제2 액세스 트랜지스터(TN4)의 소스와 연결될 수 있다. 또한, 제1 및 제2 인버터는 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결될 수 있다. 그리고, 제1 및 제2 액세스 트랜지스터(TN3, TN4)의 드레인은 각각 제1 및 제2 비트라인(BL, /BL)에 연결될 수 있다.
도 30은 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 30을 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 도 1 내지 도 9 및 도 27 내지 도 28b를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 30에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 31은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 31을 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다. 프로세서(2050) 및 메모리(2040) 중 적어도 하나는 도 1 내지 도 9 및 도 27 내지 도 28b를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
도 32는 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
도 32를 참조하면, 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(3100)는 프로그램을 실행하고, 시스템(3000)을 제어하는 역할을 할 수 있다. 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(3200)는 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 메모리(3300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 장치를 포함할 수 있다.
인터페이스(3400)는 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다.
제어기(3100) 또는 메모리(3300) 중 적어도 하나는 도 1 내지 도 9 및 도 27 내지 도 28b를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 100a, 100b, 100c, 100d, 100e, 100f, 200: 반도체 장치
101, 201: 기판 105: 활성 핀
107, 207: 소자 분리층 110, 210: 소스/드레인 영역
122: 산화물 패턴 124: 마스크 패턴
132: 더미 게이트 절연층 135: 더미 게이트 전극
140, 240: 게이트 구조물 142, 242: 게이트 절연층
144, 244: 스페이서 145: 제1 게이트 전극
147: 제2 게이트 전극 162: 제1 층간 절연층
164: 제2 층간 절연층 170F, 170S, 270F, 270S: 콘택 플러그
180F, 180S: 배선 라인 192: 제1 마스크층
194: 제2 마스크층 205: 활성 영역
245: 게이트 전극 260: 층간 절연층

Claims (20)

  1. 기판 상에서 각각 제1 방향으로 연장되고, 서로 평행하고, 상기 기판으로부터 수직 방향으로 돌출된 구조를 갖는 복수의 활성 핀들;
    상기 기판 상에서 상기 복수의 활성 핀들을 정의하는 소자분리 층;
    상기 소자분리 층 상의 층간 절연 층;
    상기 복수의 활성 핀들과 교차하며 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 양측에서, 상기 복수의 활성 핀들 상에 배치되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역;
    상기 제1 소스/드레인 영역 상에 배치되며, 상기 제2 방향에서의 적어도 일 측면이 계단 형태의 단차를 갖는 제1 콘택 플러그;
    상기 제2 소스/드레인 영역 상에 배치되는 제2 콘택 플러그; 및
    상기 제1 콘택 플러그와 전기적으로 연결되는 제1 배선 라인을 포함하되,
    상기 제1 방향 및 상기 제2 방향은 상기 기판의 상면과 평행한 방향이고,
    상기 수직 방향은 상기 기판의 상기 상면과 수직한 방향이고,
    상기 제1 콘택 플러그는 하부 영역 및 상부 영역을 포함하고,
    상기 상부 영역은 상기 하부 영역 보다 높은 레벨에서 상기 하부 영역과 중첩하는 제1 부분 및 상기 제1 부분으로부터 상기 제2 방향으로 연장되는 제2 부분을 포함하고,
    상기 하부 영역의 전체 하부면은 상기 제1 소스/드레인 영역과 접촉하며 상기 소자분리 층과 이격되는 반도체 장치.

  2. 제1 항에 있어서,
    상기 제1 콘택 플러그에서, 상기 상부 영역은 서로 대향하는 양 측면들을 갖고,
    평면으로 보았을 때, 상기 상부 영역의 양 측면들 중 적어도 하나의 측면은 상기 제2 방향에서 상기 제1 소스/드레인 영역의 일 단으로부터 상기 제1 소스/드레인 영역의 외측에 위치하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 콘택 플러그의 측면은 상기 단차에 의해 상기 기판의 상기 상면과 실질적으로 평행하게 연장되는 단차면을 갖는 반도체 장치.
  4. 제3 항에 있어서,
    상기 단차면의 상부 및 하부에서의 상기 제1 콘택 플러그의 측면은 상기 기판의 상기 상면에 대하여 경사를 갖는 반도체 장치.
  5. 제3 항에 있어서,
    상기 층간 절연 층은 상기 게이트 전극 및 상기 제1 및 제2 소스/드레인 영역들을 덮는 제1 층간 절연층 및 상기 제1 층간 절연층 상의 제2 층간 절연층을 포함하고,
    상기 단차면은 상기 제2 층간 절연층 내에 위치하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 층간 절연층은 TOZ(tonen silazene)막이고, 제2 층간 절연층은 TEOS(tetraethylortho silicate)막인 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 콘택 플러그는 상기 제2 방향으로 연장된 세장형(elongated)의 형상을 갖고,
    상기 제1 콘택 플러그의 상기 상부 영역은 상기 게이트 전극의 상부면 보다 높은 레벨에 배치되는 반도체 장치.
  8. 제1 항에 있어서,
    상기 단차는 상기 상부 영역이 상기 제2 방향으로 상기 하부 영역보다 길게 연장되어 이루어지고,
    상기 제1 콘택 플러그는 도전 층 및 상기 도전 층의 측면 및 하부면을 덮는 베리어층을 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 콘택 플러그는 상기 제2 방향에서의 양 측면이 상기 단차를 갖는 반도체 장치.
  10. 제9 항에 있어서,
    상기 단차는, 상기 제1 콘택 플러그의 일 측면에서는 상기 기판을 향해 좁아지도록 형성되고, 상기 제1 콘택 플러그의 다른 측면에서는 상기 기판을 향해 넓어지도록 형성된 반도체 장치.
  11. 제1 항에 있어서,
    상기 제1 콘택 플러그는 일 측면이 복수 개의 상기 단차를 갖는 반도체 장치.
  12. 제1 항에 있어서,
    상기 제1 콘택 플러그의 상기 상부 영역의 상기 제2 부분의 적어도 일부는 상기 제1 배선 라인과 중첩하고,
    상기 제1 배선 라인은 상기 제1 방향으로 연장되는 반도체 장치.
  13. 제1 방향으로 연장되는 활성 영역을 정의하는 소자분리 층을 포함하는 기판;
    상기 소자분리 층 상의 층간 절연 층;
    상기 활성 영역과 교차하도록 상기 활성 영역 상에 배치되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 전극;
    상기 활성 영역 상에 배치되는 소스/드레인 영역; 및
    상기 소스/드레인 영역 및 상기 층간 절연 층과 접촉하는 콘택 플러그를 포함하되,
    상기 제1 방향 및 상기 제2 방향은 상기 기판의 상면과 평행한 방향이고,
    상기 콘택 플러그는 하부 영역 및 상기 하부 영역 보다 높은 레벨에서 상기 하부 영역과 중첩하는 제1 부분 및 상기 제1 부분으로부터 상기 제2 방향으로 연장되는 제2 부분을 갖는 상부 영역을 포함하고,
    상기 하부 영역은 제1 측면을 갖고,
    상기 상부 영역에서, 상기 제2 부분은 상기 하부 영역의 상기 제1 측면으로부터 연장되는 하부면 및 상기 하부면으로부터 연장되는 제2 측면을 갖고,
    상기 콘택 플러그에서, 상기 제2 측면, 상기 하부면 및 상기 제1 측면은 계단 형태이고,
    상기 콘택 플러그에서, 상기 제2 부분의 상기 하부면은 상기 층간 절연 층과 접촉하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 콘택 플러그에서, 상기 하부 영역의 전체 하부면은 상기 소스/드레인 영역과 접촉하고,
    상기 콘택 플러그에서, 상기 상부 영역의 상기 제2 측면은 상기 소스/드레인 영역과 중첩하지 않고, 상기 하부 영역의 상기 제1 측면은 상기 소스/드레인 영역과 중첩하고,
    상기 콘택 플러그는 도전 층 및 상기 도전 층의 측면 및 하부면을 덮는 베리어층을 포함하는 반도체 장치.
  15. 제1 방향으로 연장되는 활성 영역이 정의된 기판;
    상기 활성 영역과 교차하도록 상기 활성 영역 상에 배치되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 전극;
    상기 활성 영역 상에 배치되는 소스/드레인 영역; 및
    상기 소스/드레인 영역 상에 배치되며, 상기 제2 방향에서 양측이 비대칭적인 형상을 갖는 콘택 플러그를 포함하되,
    상기 제1 방향 및 상기 제2 방향은 상기 기판의 상면과 평행한 방향이고,
    상기 콘택 플러그는 하부 영역 및 상기 하부 영역 보다 높은 레벨에서 상기 하부 영역과 중첩하는 제1 부분 및 상기 제1 부분으로부터 상기 제2 방향으로 연장되는 제2 부분을 갖는 상부 영역을 포함하고,
    상기 하부 영역을 제1 측면을 갖고,
    상기 상부 영역에서, 상기 제2 부분은 상기 하부 영역의 상기 제1 측면으로부터 연장되는 하부면 및 상기 하부면으로부터 연장되는 제2 측면을 갖고,
    상기 콘택 플러그에서, 상기 제2 측면, 상기 하부면 및 상기 제1 측면은 계단 형태이고,
    상기 하부 영역의 전체 하부면은 상기 소스/드레인 영역과 접촉하는 반도체 장치.
  16. 기판에 제1 방향으로 연장되는 활성 핀을 정의하는 단계;
    상기 활성 핀과 교차하며 제2 방향으로 연장되는 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 양측에서, 상기 활성 핀 상에 배치되는 소스/드레인 영역을 형성하는 단계; 및
    상기 소스/드레인 영역 상에 배치되며, 상기 제2 방향에서의 적어도 일 측면이 계단 형태의 단차를 갖는 콘택 플러그를 형성하는 단계를 포함하되,
    상기 콘택 플러그를 형성하는 단계는,
    상기 소스/드레인 영역을 덮는 층간 절연층을 형성하는 단계;
    상기 소스/드레인 영역 상에서 제1 오픈 영역을 갖는 제1 마스크층을 이용하여 상기 층간 절연층의 일부를 제거하는 제1 패터닝 단계;
    상기 소스/드레인 영역 상에서 제2 오픈 영역을 갖는 제2 마스크층을 이용하여 상기 층간 절연층의 일부를 제거하는 제2 패터닝 단계; 및
    상기 층간 절연층이 제거된 영역을 도전성 물질로 매립하는 단계를 포함하는 반도체 장치의 제조 방법.
  17. 삭제
  18. 제16 항에 있어서,
    상기 제1 및 제2 오픈 영역은 적어도 일부가 중첩되는 반도체 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 제2 오픈 영역은, 상기 제1 오픈 영역을 포함하며 적어도 일 측에서 상기 제1 오픈 영역보다 확장되도록 형성되며,
    상기 단차는 상기 제1 및 제2 오픈 영역이 중첩되지 않는 영역에서 형성되는 반도체 장치의 제조 방법.
  20. 제16 항에 있어서,
    상기 콘택 플러그를 형성하는 단계는,
    상기 소스/드레인 영역을 덮는 제1 층간 절연층을 형성하는 단계;
    상기 소스/드레인 영역 상에서 제1 마스크층을 이용하여 상기 제1 층간 절연층의 일부를 제거하는 제1 패터닝 단계;
    상기 제1 층간 절연층이 제거된 영역을 도전성 물질로 매립하여 상기 콘택 플러그의 제1 영역을 형성하는 단계;
    상기 제1 영역을 덮는 제2 층간 절연층을 형성하는 단계;
    상기 소스/드레인 영역 상에서 제2 마스크층을 이용하여 상기 제2 층간 절연층의 일부를 제거하는 제2 패터닝 단계; 및
    상기 제2 층간 절연층이 제거된 영역을 도전성 물질로 매립하는 상기 콘택 플러그의 제2 영역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
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