KR102336827B1 - 반도체 장치 - Google Patents

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Abstract

본 발명의 일 실시예는, 활성 영역을 정의하는 소자 분리 영역을 갖는 기판과, 상기 활성 영역 상에 배치되며 제1 방향으로 연장되는 활성 핀과, 상기 활성 핀의 일 영역에 배치되며 상기 제1 방향에 교차하는 제2 방향으로 연장된 게이트 구조체와, 상기 게이트 구조체의 일 측에서 상기 활성 핀에 배치된 소스/드레인 영역과, 상기 소스/드레인 영역에 접속되며, 상기 기판의 상면과 실질적으로 수직인 방향으로 상기 활성 영역의 상면 경계 내에 위치하는 하면을 갖는 콘택 플러그와, 상기 콘택 플러그의 상면보다 높은 제1 레벨에 배치되며, 상기 기판의 상면과 실질적으로 수직인 방향으로 상기 활성 영역의 상면 경계 외에 위치한 메탈 비아와, 상기 제1 레벨보다 높은 제2 레벨에 배치되며, 상기 메탈 비아에 연결된 메탈 배선과, 상기 콘택 플러그의 상부로부터 연장되며 상기 메탈 비아와 접속되는 비아 연결층을 포함하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
로직 회로 및 메모리와 같은 다양한 반도체 장치에서는, 소스 및 드레인과 BEOL(Back End Of Line)의 메탈 배선에 연결하기 위한 콘택 플러그와 같은 다양한 형태의 상호 연결 구조가 사용된다.
반도체 소자의 고집적화에 따라, 선폭 및/또는 피치가 감소되거나 경로가 복잡해지며, 상호 연결 구조와 인접한 구성 요소의 원하지 않는 쇼트가 쉽게 발생될 수 있는 문제가 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제들 중 하나는, 인접한 다른 구성 요소와 쇼트 발생을 저감시킬 수 있는 새로운 상호 연결 구조를 갖는 반도체 장치를 제공하는데 있다.
본 발명의 일 실시예는, 활성 영역을 정의하는 소자 분리 영역을 갖는 기판과, 상기 활성 영역 상에 배치되며 제1 방향으로 연장되는 활성 핀과, 상기 활성 핀의 일 영역에 배치되며 상기 제1 방향에 교차하는 제2 방향으로 연장된 게이트 구조체와, 상기 게이트 구조체의 일 측에서 상기 활성 핀에 배치된 소스/드레인 영역과, 상기 소스/드레인 영역에 접속되며, 상기 기판의 상면과 실질적으로 수직인 방향으로 상기 활성 영역의 상면 경계 내에 위치하는 하면을 갖는 콘택 플러그와, 상기 콘택 플러그의 상면보다 높은 제1 레벨에 배치되며, 상기 기판의 상면과 실질적으로 수직인 방향으로 상기 활성 영역의 상면 경계 외에 위치한 메탈 비아와, 상기 제1 레벨보다 높은 제2 레벨에 배치되며, 상기 메탈 비아에 연결된 메탈 배선과, 상기 콘택 플러그의 상부로부터 연장되며 상기 메탈 비아와 접속되는 비아 연결층을 포함하는 반도체 장치를 제공한다.
본 발명의 일 실시예는, 제1 및 제2 활성 영역을 정의하는 소자 분리 영역을 갖는 기판과, 상기 제1 및 제2 활성 영역 상에 각각 배치되며 제1 방향으로 연장되는 제1 및 제2 활성 핀과, 상기 제1 및 제2 활성 핀의 일 영역에 각각 배치되며 상기 제1 방향에 교차하는 제2 방향으로 연장된 제1 및 제2 게이트 구조체와, 상기 제1 및 제2 게이트 구조체의 일 측에서 상기 제1 및 제2 활성 핀에 각각 배치된 제1 및 제2 소스/드레인 영역과, 상기 제1 및 제2 소스/드레인 영역에 각각 접속된 제1 및 제2 콘택 플러그를 포함하며, 상기 제1 콘택 플러그의 하면은 상기 기판의 상면과 실질적으로 수직인 방향으로 상기 제1 활성 영역의 상면 경계 내에 한정되어 위치하며, 상기 제1 콘택 플러그의 상면보다 높은 제1 레벨에 배치되며, 상기 기판의 상면과 실질적으로 수직인 방향으로 상기 활성 영역의 상면 경계 외에 위치한 메탈 비아와, 상기 제1 레벨보다 높은 제2 레벨에 배치되며, 상기 메탈 비아에 연결된 메탈 배선와, 상기 제1 콘택 플러그의 상부로부터 상기 메탈 비아로 연장된 비아 연결층을 더 포함하는 반도체 장치를 제공한다. .
본 발명의 일 실시예는 복수의 활성 핀이 배치된 상면을 갖는 활성 영역과, 상기 복수의 활성 핀의 일 영역과 교차하도록 연장된 게이트 구조체와, 상기 게이트 구조체의 일 측에서 상기 복수의 활성 핀에 배치된 소스/드레인 영역과, 상기 소스/드레인 영역에 접속된 하면을 갖는 콘택 플러그와, 상기 콘택 플러그와 다른 영역에 위치하며 상기 콘택 플러그의 상면보다 높은 제1 레벨에 배치된 메탈 비아와, 상기 제1 레벨보다 높은 제2 레벨에 배치되며, 상기 메탈 비아에 연결된 메탈 배선과, 상기 콘택 플러그의 상면과 실질적으로 공면인 상면을 가지며, 상기 콘택 플러그의 상부로부터 연장되어 상기 메탈 비아로 연결된 비아 연결층을 포함하는 반도체 장치를 제공한다.
서로 다른 영역에 위치한 콘택 플러그와 BEOL의 메탈 배선(특히, 메탈 비아)를 수평 방향으로 연결하는 비아 연결층을 도입함으로써, 인접한 다른 구성 요소(예, 인접한 다른 소자의 소스/드레인)와 쇼트 발생을 감소시킬 수 있으며 상호 연결 구조의 설계시 충분한 마진을 확보할 수 있다.
또한, 본 실시예들에 채용되는 비아 연결층은 스태틱 메모리(Static Random Access Memory; SRAM)의 노드 콘택과도 함께 형성될 수 있다. 본 발명에 의한 기술적 사상은 다양한 경로(routing)가 요구되는 상호 연결 구조에도 유용하게 채용될 수 있다.
도1a은 본 발명의 기술적 사상에 의한 실시예들 따른 반도체 장치의 주요 구성을 도시한 평면 레이아웃 다이어그램이며, 도1b는 도1a의 Ⅰ-Ⅰ' 선의 단면도이다.
도2는 본 발명의 기술적 사상에 의한 일 실시예들에 따른 반도체 장치의 단면도이다.
도3a은 본 발명의 기술적 사상에 의한 실시예들 따른 반도체 장치의 주요 구성을 도시한 평면 레이아웃 다이어그램이며, 도3b는 도3a의 Ⅱ-Ⅱ'선과 Ⅲ-Ⅲ'선의 단면도이다.
도4는 본 발명의 기술적 사상에 의한 일 실시예들에 따른 반도체 장치의 단면도이다.
도5 내지 도7은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 장치 제조방법을 설명하기 위한 도면들이다.
도8 내지 도12는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 장치 제조방법을 설명하기 위한 도면들이다.
도13a은 본 발명의 기술적 사상에 의한 실시예들 따른 반도체 장치의 주요 구성을 도시한 평면 레이아웃 다이어그램이며, 도13b는 도13a의 Ⅳ-Ⅳ'선과 Ⅴ-Ⅴ' 선의 단면도이다.
도14는 본 발명의 기술적 사상에 의한 실시예들 따른 반도체 장치의 주요 구성을 도시한 평면 레이아웃 다이어그램이다.
도15 내지 도19는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 장치 제조방법을 설명하기 위한 도면들이다.
도20은 본 발명의 일 실시예에 따른 반도체 장치를 메모리 소자로 채용한 전자 기기를 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
도1a은 본 발명의 기술적 사상에 의한 실시예들 따른 반도체 장치의 주요 구성을 도시한 평면 레이아웃 다이어그램이며, 도1b는 도1a의 Ⅰ-Ⅰ' 선의 단면도이다.
도1a 및 도1b를 참조하면, 본 실시예에 따른 반도체 소자(100A)는, 기판(101) 상에 배치된 제1 및 제2 활성 영역(AR1,AR2) 및 소자 분리 영역(107)을 포함할 수 있다.
일부 실시예에서, 상기 기판(101)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs 또는 InP와 같 은 화합물 반도체를 포함할 수 있다. 다른 예에서는, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 제1 및 제2 활성 영역(AR1,AR2)은 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물과 같은 도전 영역일 수 있다. 본 실시예에서는, 이에 한정되지 않으나, 제1 활성 영역(AR1)은 PMOS 트랜지스터를 위한 n형 웰일 수 있으며 제2 활성 영역(AR2)은 NMOS 트랜지스터를 위한 p형 웰일 수 있다.
상기 제1 활성 영역(AR1) 상면에는 제1 활성 핀(105)이 배치되며, 상기 제2 활성 영역(AR2) 상면에는 제2 활성 핀(205)이 배치될 수 있다. 상기 제1 및 제2 활성 핀(105,205)은 각각 상기 제1 및 제2 활성 영역(AR1,AR2)의 상면으로부터 상부(z 방향)로 돌출된 구조를 갖는다. 본 실시예에서, 제1 및 제2 활성 핀(105,205)은 각각 3개씩 제공되나, 이에 한정되지 않으며, 다른 실시예에서는, 단수 또는 다른 개수로 구비될 수 있다.
도1a에 도시된 바와 같이, 상기 제1 활성 핀(105)과 상기 제2 활성 핀(205)은 각각 상기 제1 활성 영역(AR1)과 상기 제2 활성 영역(AR2)에서 상기 제1 방향(x 방향)으로 나란히 연장될 수 있다. 상기 제1 활성 핀(105)과 상기 제2 활성 핀(205)은 각각의 트랜지스터의 활성 영역으로 제공될 수 있다.
소자 분리 영역(107)은 제1 및 제2 활성 영역(AR1,AR)을 정의한다. 소자 분리 영역(107)은 실리콘 산화물 또는 실리콘 산화물 계열의 절연성 물질을 포함할 수 있다. 상기 소자 분리 영역(107)은 활성 영역을 정의하는 제1 아이솔레이션 영역(107a) 및 활성 핀(105,205)을 정의하는 제2 아이솔레이션 영역(107b)을 포함할 수 있다. 상기 제1 아이솔레이션 영역(107a)은 상기 제2 아이솔레이션 영역(107b)보다 깊은 바닥면을 갖는다. 상기 제1 아이솔레인 영역(107a)은 깊은 트렌치 아이솔레이션(deep trench isolation: DTI)이라도 하며, 상기 제2 아이솔레이션 영역(107b)은 얕은 트렌치 아이솔레이션(shallow trench isolation: STI)이라고도 한다.
상기 제2 아이솔레이션 영역(107b)은 제1 및 제2 활성 영역(AR1,AR2) 상에 배치될 수 있다. 상기 제1 및 제2 활성 핀(105,205)은 상기 제2 아이솔레이션 영역(107b)을 관통하면서, 그 일부가 상기 제2 아이솔레이션 영역(107b) 상부로 돌출될 수 있다.
본 실시예에 따른 반도체 장치(100A)는 제1 및 제2 게이트 구조체(GS1,GS2)를 포함할 수 있다. 도1a에 도시된 바와 같이, 상기 제1 및 제2 게이트 구조체(GS1,GS2)는 상기 제1 방향(x 방향)에 교차하는 제2 방향(y 방향)으로 연장되는 라인 형상을 가질 수 있다. 상기 제1 게이트 구조체(GS1)는 상기 제1 활성 핀(105)의 일 영역과 중첩될 수 있으며, 상기 제2 게이트 구조체(GS2)는 상기 제2 활성 핀(205)의 일 영역과 중첩될 수 있다. 본 발명에 채용된 제1 및 제2 게이트 구조체(GS1,GS2)의 세부 구성은 도3b의 설명된 부분을 참조하여 이해할 수 있다.
본 실시예에 따른 반도체 장치(100A)는 제1 및 제2 소스/드레인 영역(110,210) 및 상기 제1 및 제2 소스/드레인 영역(110,210)에 접속된 제1 내지 제4 콘택 구조체(CS1,CS2,CS3,CS4)을 포함할 수 있다.
상기 제1 및 제2 소스/드레인 영역(110,210)은 상기 제1 및 제2 게이트 구조체(GS1,GS2)의 양측에 위치한 제1 및 제2 활성 핀(105,205)의 일부 영역에 각각 형성될 수 있다. 본 실시예에서, 상기 제1 및 제2 소스/드레인 영역(110,210)은 상기 제1 및 제2 활성 핀(105,205)의 일부 영역에 리세스를 형성하고, 리세스에 선택적 에피택셜 성장(selective epitaxial growth; SEG)하여 제1 및 제2 활성 핀(105,205)의 상면보다 더 높은 레벨의 상면을 가질 수 있다. 이러한 제1 및 제2 소스/드레인 영역(110,210)은 상승된 소스/드레인(raised source/drain: RSD)이라고도 한다. 예를 들어, 상기 제1 및 제2 소스/드레인 영역(110,210)은 Si, SiGe 또는 Ge일 수 있으며, N형 또는 P형 중 어느 하나의 도전형을 가질 수 있다.
본 실시예에서, 상기 제1 소스/드레인 영역(110)은 SiGe으로 형성될 수 있으며, P형 불순물, 예를 들어 붕소(B), 인듐(In), 갈륨(Ga), 삼불화붕소(BF3) 등으로 도핑될 수 있다. 상기 제2 소스/드레인 영역(210)은 실리콘(Si)으로 형성될 수 있으며, N형 불순물, 예를 들어 인(P), 질소(N), 비소(As), 안티몬(Sb) 등으로 도핑될 수 있다. 성장 과정에서 결정학적으로 안정적인 면을 따라 다른 형상을 가질 수 있다. 도1b에 도시된 바와 같이, 상기 제1 소스/드레인 영역(110)의 단면(z방향)은 오각형상일 수 있으며, 상기 제2 소스/드레인 영역(210)의 단면(z방향)은 육각형상 또는 완만한 각을 갖는 다각형일 수 있다.
이와 같이, 상기 제1 활성 영역(AR1) 상에는 제1 활성 핀(105)과 함께 제1 게이트 구조체(GS1)와 상기 제1 소스/드레인 영역(110)을 포함하는 제1 FinFET(TR1)을 구성하고, 이와 같이, 상기 제2 활성 영역(AR2) 상에는 제2 활성 핀(205)과 함께 제2 게이트 구조체(GS2)와 상기 제2 소스/드레인 영역(210)을 포함하는 제2 FinFET(TR2)을 구성할 수 있다.
본 실시예에 따른 반도체 장치(100A)는 상기 소자 분리 영역(107) 상에 배치된 층간 절연층(160)이 배치될 수 있다. 상기 층간 절연층(160)은 제1 및 제2 게이트 구조체(GS1,GS2) 주위에 배치된 제1 층간 절연층(161)과 상기 제1 층간 절연층(161) 상에 배치된 제2 층간 절연층(162)을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 층간 절연층(161,162) 중 적어도 하나는, TEOS(Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 그 조합일 수 있다. 상기 제1 및 제2 층간 절연층(161,162)은 화학기상증착(CVD) 또는 스핀 코팅 공정을 이용하여 형성될 수 있다.
본 실시예에서, 제1 내지 제4 콘택 구조체(CS1,CS2,CS3,CS4)는 제1 층간 절연층(161)을 관통하여 형성되며, 제1 및 제2 소스/드레인 영역(110,210)에 각각 접속될 수 있다. 구체적으로, 제1 및 제3 콘택 구조체(CS1,CS3)는 제1 FinFET(TR1)의 제1 소스/드레인 영역(110)에 접속되며, 제2 및 제4 콘택 구조체(CS2,CS4)는 제2 FinFET(TR2)의 제2 소스/드레인 영역(210)에 접속될 수 있다.
도1b에 도시된 바와 같이, 상기 제1 내지 제4 콘택 구조체(CS1,CS2,CS3,CS4)는 각각 금속-실리사이드층(182), 제1 도전성 배리어(181) 및 콘택 플러그(185A,185B,185C,185D)를 포함할 수 있다. 상기 제1 도전성 배리어(181)는 상기 제1 내지 제4 콘택 플러그(185A,185B,185C,185D)의 측면 및 하면을 덮을 수 있다. 상기 금속 실리사이드층(182)은 상기 제1 도전성 배리어(181)와 상기 제1 및 제2 소스/드레인 영역들(110,210) 사이에 배치될 수 있다. 예를 들어, 상기 제1 도전성 배리어(181)는 TiN, TaN 또는 WN 등과 같은 금속 질화물로 형성될 수 있다. 상기 금속 실리사이드층(182)은 CoSi, NiSi 또는 TiSi 등과 물질로 형성될 수 있다. 상기 제1 내지 제4 콘택 플러그(185A,185B,185C,185D)는 텅스텐(W), 코발트(Co), 티타늄(Ti), 이들의 합금 또는 이들의 조합으로 형성될 수 있다.
본 실시예에 따른 반도체 장치(100A)는 메탈 배선과 콘택 플러그를 연결하는 상호 연결 구조를 포함한다. 상기 상호 연결 구조는 메탈 배선의 접점에 위치하는 메탈 비아와, 상기 메탈 비아와 상기 콘택 플러그를 연결하는 비아 연결층을 포함한다.
도1a 및 도1b을 참조하면, 상기 메탈 배선은 제1 및 제2 FinFET(TR1,TR2) 상에서 제1 방향(x 방향)으로 연장되는 제1 내지 제5 메탈 배선(M1,M2,M3,M4,M5)을 포함한다. 제1 내지 제5 메탈 배선 중 일부(M2,M3,M4,M5)와 제1 내지 제4 콘택 플러그(185A,185B,185C,185D)는, 제1 내지 제4 메탈 비아(V1,V2,V3,V4)와 제1 내지 제4 비아 연결층(195A,195B,195C,195D)을 통해서 각각 연결될 수 있다.
상기 제1 내지 제5 메탈 배선(M1,M2,M3,M4,M5)은 저유전체층(170)에 형성될 수 있다. 본 실시예에 채용된 저유전체층(170)은 상기 층간 절연막(160) 상에 배치된 제1 및 제2 저유전체층(171,172)을 포함할 수 있다. 상기 제2 저유전체층(172)에는 상기 제1 내지 제5 메탈 배선(M1,M2,M3,M4,M5)가 형성되고, 상기 제1 저유전체층(171)에는 상기 제1 내지 제4 메탈 비아(V1,V2,V3,V4)가 형성될 수 있다. 여기서, 상기 제1 내지 제4 메탈 비아(V1,V2,V3,V4)는 각각 제2 내지 제5 메탈 배선(M2,M3,M4,M5)에서 콘택 플러그와 접속될 접점에 형성될 수 있다. 예를 들어, 상기 제1 및 제2 저유전체층(171,172)은 실리콘 산화막, 실리콘 산질화막, SiOC 막, SiCOH 막 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 제1 내지 제5 메탈 배선(M1,M2,M3,M4,M5)과 제1 내지 제4 메탈 비아(V1,V2,V3,V4)는 구리 또는 구리 함유 합금을 포함할 수 있다. 상기 제1 내지 제5 메탈 배선(M1,M2,M3,M4,M5)과 제1 내지 제4 메탈 비아(V1,V2,V3,V4)는 듀얼 다마신(dual-damascene) 공정을 이용하여 함께 형성될 수 있다.
본 실시예와 같이, 층간 절연막(160)과 제1 저유전체층(171) 사이에 배치된 에칭 스톱층(179)을 더 포함할 수 있다. 상기 에칭 스톱층(179)은 에칭 저지 역할뿐만 아니라, 상기 제1 내지 제5 메탈 배선(M1,M2,M3,M4,M5)과 제1 내지 제4 메탈 비아(V1,V2,V3,V4)를 구성하는 금속(예, Cu)이 하부 영역으로 확산되는 것을 방지할 수 있다. 예를 들어, 상기 에칭 스톱층(179)은 이에 한정되지 않으나, 알루미늄 질화물(AlN)을 포함할 수 있다.
도1a 및 도1b를 참조하면, 상기 기판(101)의 상면과 실질적으로 수직인 방향(z 방향)으로 볼 때, 상기 제1 콘택 플러그(185A)에 관련된 제3 메탈 배선(M3)은 제1 활성 영역(AR1)의 상면 경계의 바깥에 위치할 수 있다. 특히, 상기 제3 메탈 배선(M3)의 접점에 위치한 제1 메탈 비아(V1)는 제1 활성 영역(AR1)의 상면 경계의 바깥에 위치할 수 있다.
반면에, 제1 콘택 플러그(185A)의 하면은 상기 제1 활성 영역(AR1)의 상면의 경계 내에 한하여 존재한다. 도1b에 도시된 바와 같이, 상기 제1 콘택 플러그(185A)의 하면은 z 방향으로 상기 제1 활성 영역(AR1)의 상면 경계 내에 위치하도록 상기 제1 콘택 플러그(185A) 하면의 폭(d)은 제1 활성 영역(AR1)의 폭(D)보다 작게 설계될 수 있다.
종래의 경우에, 본 실시예와 달리 제3 메탈 배선(M3)과 연결을 위해서 제1 콘택 플러그(185A)를 제1 메탈 비아(V1)의 아래까지 연장하여 형성하였다. 이 경우에, 다른 요소와 쇼트 불량이 발생될 수 있었다. 예를 들어, 종래 구조에 따른 제1 콘택 플러그(185A)는 인접한 제2 FinFET(TR2)의 제2 소스/드레인 영역(210)과의 쇼트 불량이 야기될 수 있다. 하지만, 본 실시예와 같이, 제1 콘택 플러그(185A) 하면이 상기 제1 활성 영역(AR1) 상면의 경계 내에서 존재하도록 상기 제1 콘택 플러그(185A)를 형성하므로, 원하지 않는 쇼트 불량을 저감시킬 수 있다.
본 실시예에서, 수직 방향(z 방향)으로 중첩되지 않는 제1 콘택 플러그(185A)와 제1 메탈 비아(V1)를 연결하기 위해서, 수평 방향(x-y 방향)으로 연장된 제1 비아 연결층(195A)을 도입할 수 있다. 본 실시예에 도입된 제1 비아 연결층(195A)은 상기 제1 콘택 플러그(185A)의 상면과 제1 메탈 비아(V1)가 위치한 레벨(또는 제1 레벨) 사이에 위치할 수 있다. 도1b에 도시된 바와 같이, 상기 제1 메탈 비아(V1)는 상기 제2 층간 절연층(162) 상에 위치한 제1 저유전체층(171)에 형성될 수 있다.
상기 제5 메탈 배선(M5)과 상기 제3 콘택 플러그(185C)의 상호 연결구조도 역시 앞서 설명된 구조와 유사한 구조를 가질 수 있다. 즉, 제3 콘택 플러그(185C)를 그와 중첩되지 않는 영역에 위치한 제3 메탈 비아(V3)와 연결하기 위해서 제3 비아 연결층(195C)에 의해 연결될 수 있다.
상기 제1 및 제3 콘택 플러그(185A,185C)와 달리, 상기 제2 및 제4 콘택 플러그(185B,185D)는 상기 제2 및 제4 메탈 비아(V2,V4)와 중첩된 영역에 위치할 수 있다. 이 경우에, 도1b에 도시된 바와 같이, 제2 콘택 플러그(185B)는 제2 비아 연결층(195B)에 의해 제2 메탈 비아(V2)와 연결될 수 있다. 상기 제2 비아 연결층(195B)도 제1 비아 연결층(195A)과 함께 제2 층간 절연층(162)에 형성될 수 있다. 상기 제4 콘택 플러그(185D)는 상기 제2 콘택 플러그(185B)를 위한 상호 연결 구조와 유사한 구조를 가질 수 있다.
본 실시예에 따른 제1 내지 제4 비아 연결층(195A,195B,195C,195D)은 상기 제1 내지 제4 콘택 플러그(185A,185B,185C,185D)와 별도의 공정으로 형성될 수 있다(도5 내지 도7 참조). 상기 제1 및 제3 비아 연결층(195A,195C)은 그 연장 방향으로 볼 때에 상기 제1 및 제3 콘택 플러그(185A,185C)의 폭(W1)과 다른 폭(W2)을 가질 수 있다. 예를 들어, 상기 제1 및 제3 비아 연결층(185A,185C)의 폭(W2)은 상기 제1 및 제3 콘택 플러그(195A,195C)의 폭(W1)보다 작을 수 있다.
상기 제1 도전성 배리어(181)와 유사하게, 상기 제2 도전성 배리어(191)는 상기 제1 내지 제4 비아 연결층(195A,195B,195C,195D)과 제2 층간 절연층(172) 사이에 형성될 수 있다. 도1b에 도시된 바와 같이, 상기 제1 및 제2 비아 연결층(195A,195B)의 측면과 하면에 제2 도전성 배리어(191)가 배치될 수 있다. 예를 들어, 상기 제2 도전성 배리어(191)는 TiN, TaN 또는 WN 등과 같은 금속 질화물을 포함할 수 있다. 본 실시예에서, 상기 제1 비아 연결층(195A)과 상기 제1 콘택 플러그(185A) 사이에 제2 도전성 배리어(191)의 일부("A"로 표시됨)가 존재할 수 있다. 예를 들어, 상기 제1 내지 제4 비아 연결층(195A,195B,195C,195D)은 W, Co, Ti, 이들의 합금 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 상기 제1 내지 제4 비아 연결층(195A,195B,195C,195D)은 상기 제1 내지 제4 콘택 플러그(185A,185B,185C,185D)와 동일한 물질로 형성될 수 있다.
본 발명의 기술적 사상에 따른 상호 연결 구조는, 상술된 실시예(도1a 및 도1b 참조)에 한정되지 않으며, 중첩되지 않은 영역에 위치한 콘택 플러그와 메탈 비아의 상호 연결 구조는 다양하게 변경될 수 있다.
상술된 실시예에서는, 메탈 비아와 상기 콘택 플러그 사이에 추가적인 층간 절연층(즉, 제2 층간 절연층)을 형성하고, 그 추가적인 층간 절연층에 상기 콘택 플러그의 상면으로부터 연장된 비아 연결층을 도입할 수 있다.
이와 달리, BEOL 구조와 콘택 플러그 사이에 추가적인 절연층의 도입 없이, 상기 제1 층간 절연층과 상기 콘택 플러그의 상단에 형성된 비아 연결층을 사용하여 메탈 비아와의 상호 연결구조를 구현할 수 있다.
도2는 본 발명에 의한 기술적 사상의 일 실시예들에 따른 반도체 장치의 단면도이다.
도2를 참조하면, 상기 반도체 장치(100B)는 제2 층간 절연층(도1b의 162)이 없는 점과 비아 연결층(195')이 제1 층간 절연층(161)과 상기 제1 콘택 플러그(185A')의 상단에 형성되는 점을 제외하고, 도1b에 도시된 실시예와 유사한 구조로 이해할 수 있다. 따라서, 도1a 및 도1b에 도시된 실시예의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다. 예를 들어, 도1a에 도시된 반도체 장치(100A)의 레이아웃과 그 설명은 본 실시예에 따른 반도체 장치(100B)의 레이아웃과 그 설명으로 참조될 수 있다.
본 실시예에 따른 비아 연결층(195')은 제1 층간 절연층(161)의 상부 영역을 따라 제1 콘택 플러그(185A')와 일체화되도록 형성될 수 있다. 상기 비아 연결층(195')와 상기 제1 콘택 플러그(185A')는 단일한 충전(filling) 공정에 의해 형성될 수 있다(도8 내지 도12 참조). 상기 비아 연결층(195')과 상기 제1 콘택 플러그(185A')는 동일한 물질로 형성될 수 있으며, 예를 들어, W, Co 또는 Ti 등과 같은 금속 물질로 형성될 수 있다.
본 실시예에서, 제1 콘택 플러그(185A')은 상기 비아 연결층(195')의 상면과 실질적으로 동일한 평면, 즉 공면(coplanar)인 상면을 가질 수 있다. 이러한 평탄한 공면은, 비아 연결층(195')과 상기 제1 콘택 플러그(185A')를 위한 충전 공정 후에 화학 기계적 연마(CMP)와 같은 평탄화 공정에 의해 얻어진 면으로 이해될 수 있다(도11 및 도12 참조).
상기 비아 연결층(195')과 일체화된 제1 콘택 플러그(185A')는 단일한 도전성 배리어(181')를 구비할 수 있다. 본 실시예에 따른 도전성 배리어(181')는 일체화된 구조와 제1 층간 절연층(161) 사이에 배치되며, 비아 연결층(195')과 제1 콘택 플러그(185A') 사이에는 존재하지 않을 수 있다. 이와 같이, 본 실시예에서는, 비아 연결층(195')과 일체화된 콘택 구조체(CS1')가 구현될 수 있다. 예를 들어, 상기 도전성 배리어(181')는 TiN, TaN 또는 WN 등과 같은 금속 질화물을 포함할 수 있다.
앞선 실시예와 달리, 본 실시예에 채용된 비아 연결층(195')과 제1 콘택 플러그(185A')의 구분이 명확하지 않을 수 있으나, 제1 콘택 플러그(185A')의 상부로부터 수평 방향으로 연장된 부분이 존재하거나 연장된 부분의 폭이 제1 콘택 플러그(185A')와 상이한 점을 근거하여, 비아 연결층(195')의 도입 여부를 판별할 수 있다.
본 실시예에서, 관련 메탈 비아와 중첩되지 않은 제3 콘택 플러그(185C)에도 비아 연결층(195')과 유사한 비아 연결층에 의해 일체화된 형태로 결합될 수 있다.
반면에, 관련 메탈 비아가 콘택 플러그와 중첩된 영역에 위치한 경우에, 비아 연결층 없이 메탈 배선에 연결된 메탈 비아가 직접 콘택 플러그를 접속시킬 수 있다. 예를 들어, 도2에 도시된 바와 같이, 제2 메탈 비아(V2)는 제2 콘택 플러그(185B)에 직접 접속되어 제4 메탈 배선(M4)과 제2 콘택 플러그(185B)를 전기적으로 연결시킬 수 있다.
도3a은 본 발명의 기술적 사상에 의한 실시예들 따른 반도체 장치의 주요 구성을 도시한 평면 레이아웃 다이어그램이며, 도3b는 도3a의 Ⅱ-Ⅱ'선과 Ⅲ-Ⅲ'선의 단면도이다.
도3a 및 도3b를 참조하면, 본 실시예에 따른 반도체 소자(100C)는, 소자 분리 영역(107)에 의해 정의되는 활성 영역(AR)과, 상기 활성 영역 상면에 배치된 다중(multi-) 활성 핀(105)과, 상기 활성 핀의 일 영역을 교차하는 다중 게이트 구조체(GS)를 포함할 수 있다. 특별히 반대되는 설명이 없는 한, 앞선 실시예(도1a 및 도1b, 도2)에서 각 구성요소의 설명은 본 실시예에 따른 반도체 장치(100C)의 각 구성요소에 대한 설명으로 참조될 수 있다.
본 실시예에 채용된 활성 핀(105)은 이에 한정되지 않으나 3개로 예시되며, 활성 영역(AR) 상면에서 일정한 간격으로 이격되어 제1 방향(x 방향)으로 나란히 연장될 수 있다. 상기 활성 핀(105)은 각각의 트랜지스터의 활성 영역으로 제공될 수 있다.
본 실시예에 채용된 게이트 구조체(GS)는 다수 개로 구성되며(도3a에서는 4개만 도시됨), 상기 제1 방향(x 방향)에 교차하는 제2 방향(y 방향)으로 연장될 수 있다. 상기 게이트 구조체(GS)는 상기 활성 핀(105)의 일 영역과 중첩될 수 있다.
도3b을 참조하면, 상기 게이트 구조체(GS)는 게이트 스페이서들(141)과, 상기 게이트 스페이서들(141) 사이에 순차적으로 배치된 게이트 유전체막(142) 및 게이트 전극(145)과, 상기 게이트 전극(145) 상에 배치된 게이트 캐핑(capping)층(147)을 포함한다.
상기 게이트 스페이서들(141)은, SiOCN, SiON, SiCN 또는 SiN 등과 같은 절연성 물질로 형성될 수 있다. 상기 게이트 유전체막(142)은 실리콘 산화막, 고유전막 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전율(예, 약 10 내지 25)이 더 큰 물질을 포함할 수 있다. 예를 들어, 상기 고유전막은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide) 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 게이트 절연막(142)은 ALD(atomic layer deposition), CVD(chemical vapor deposition) 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다.
상기 게이트 전극(145)은 일함수를 조절하는 제1 게이트 전극과, 상기 제1 게이트 전극의 상부에 형성된 공간을 채우는 제2 게이트 전극을 포함할 수 있다. 예를 들어, 상기 제1 게이트 전극은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함하며, 상기 제2 게이트 전극은 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된 폴리 실리콘과 같은 반도체 물질을 포함할 수 있다. 상기 게이트 캐핑층(147)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
본 실시예에 따른 반도체 장치(100C)는 소스/드레인 영역(110)에 접속된 제1 내지 제4 콘택 구조체(CS1,CS2,CS3,CS4)을 포함할 수 있다.
상기 소스/드레인 영역(110)은 상기 게이트 구조체(GS)의 양측에 위치한 활성 핀(105)의 일부 영역에 각각 형성될 수 있다. 본 실시예에서, 상기 소스/드레인 영역(110)은 앞선 실시예와 유사한 상승된 소스/드레인(RSD)일 수 있다.
상기 제1 내지 제4 콘택 구조체(CS1,CS2,CS3,CS4)는 각각 소스/드레인 영역(110)에 접속되며 제1 층간 절연층(171)을 관통하도록 형성된다. 상기 제1 내지 제4 콘택 구조체(CS1,CS2,CS3,CS4)는 각각 금속-실리사이드층(182), 제1 도전성 배리어(181) 및 콘택 플러그(185A,185B,185C,185D)를 포함할 수 있다.
도3b는 도3a에 도시된 반도체 장치(100C)의 Ⅱ-Ⅱ'선과 Ⅲ-Ⅲ'선의 단면도로서, 메탈 배선과 콘택 플러그를 연결하는 상호 연결 구조가 도시되어 있다.
본 실시예에 채용된 상호 연결 구조는 메탈 배선의 접점에 위치하는 메탈 비아와, 상기 메탈 비아와 상기 콘택 플러그를 연결하는 비아 연결층(195A,195B)을 포함한다. 여기서, 점선(BL)은 상기 활성 핀(110)의 저면 레벨을 나타낸다.
본 실시예에 채용된 메탈 배선은 제1 방향(x 방향)으로 연장되는 제1 내지 제3 메탈 배선(M1,M2,M3)으로 예시되어 있다. 상기 제1 내지 제3 메탈 배선 중 일부(M2,M3)와 제1 및 제2 콘택 플러그(185A,185B)는, 제1 및 제2 메탈 비아(V1,V2)와 제1 및 제2 비아 연결층(195A,195B)을 통해서 각각 연결될 수 있다. 여기서, 상기 제1 및 제2 메탈 비아(V1,V2)는 제2 및 제3 메탈 배선(M2,M3)의 접점에 형성될 수 있다.
도3a 및 도3b를 참조하면, 앞선 실시예와 유사하게, 수직인 방향(z 방향)으로 볼 때, 상기 제1 콘택 플러그(185A)에 관련된 제3 메탈 배선(M3)은 활성 영역(AR)의 상면 경계의 바깥에 위치할 수 있다. 특히, 상기 제3 메탈 배선(M3)의 접점에 위치한 제1 메탈 비아(V1)는 활성 영역(AR)의 상면 경계의 바깥에 위치할 수 있다. 반면에, 제1 콘택 플러그(185A)의 하면은 상기 활성 영역(AR)의 상면의 경계 내에 한하여 존재한다.
본 실시예에서, 수직인 방향(z 방향)으로 중첩되지 않는 제1 콘택 플러그(185A)와 제1 메탈 비아(V1)를 연결하기 위해서, 수평 방향(x-y 방향)으로 연장된 제1 비아 연결층(195A)을 도입할 수 있다. 이러한 제1 비아 연결층(195A)은 상기 제1 콘택 플러그(185A)의 상면과 제1 메탈 비아(V1)가 위치한 레벨(또는 제1 레벨) 사이에 위치할 수 있다.
상기 제1 콘택 플러그(185A)와 달리, 상기 제2 콘택 플러그(185B)는 상기 제2 메탈 비아(V2)와 중첩된 영역에 위치할 수 있다. 이 경우에, 도1b에 도시된 바와 같이, 제2 콘택 플러그(185B)는 제2 비아 연결층(195B)에 의해 제2 메탈 비아(V2)와 연결될 수 있다. 상기 제2 비아 연결층(195B)도 제1 비아 연결층(195A)과 함께 제2 층간 절연층(162)에 형성될 수 있다.
본 실시예에 따른 반도체 장치(100C)는, 상기 게이트 구조체(GS)를 사이에 두고, 인접한 다른 소자의 소스/드레인 영역들(110)에 접속된 제3 및 제4 콘택 플러그(185C,185D)를 연결하는 점핑 연결층(197)을 포함한다. 예를 들어, 상기 점핑 연결층(197)은 SRAM 소자의 노드로 제공될 수 있다.
상기 점핑 연결층(197)은 상기 제1 및 제2 비아 연결층(195A,195B)과 실질적으로 동일한 레벨(즉, 제2 층간 절연층(162))에 형성될 수 있다. 본 실시예에 채용된 점핑 연결층(197)은 상기 게이트 구조체(GS)에 위치한 제1 층간 절연층(161) 상에 배치될 수 있다. 콘택 플러그를 위한 제1 도전성 배리어(181)와 유사하게, 상기 제2 도전성 배리어(191)는 상기 제1 및 제2 비아 연결층(195A,195B) 및 점핑 연결층(197)과 제2 층간 절연층(172) 사이에 형성될 수 있다.
이와 같이, 상기 점핑 연결층(197)은 상기 제1 및 제2 비아 연결층(195A,195B)과 함께 형성될 수 있다. 상기 제1 및 제2 비아 연결층(195A,195B)과 상기 점핑 연결층(197)은 제1 내지 제4 콘택 플러그(185A,185B,185C,185D)와 동일한 물질로 형성될 수 있다. 예를 들면, 상기 점핑 연결층(197)은 W, Co 또는 Ti 등과 같은 금속 물질을 포함할 수 있다.
도4는 본 발명의 기술적 사상에 의한 일 실시예들에 따른 반도체 장치의 단면도이다.
도4를 참조하면, 상기 반도체 장치(100D)는, 제2 층간 절연층(도1b의 162)이 없는 점과, 비아 연결층(195')이 제1 층간 절연층(161)과 상기 제1 콘택 플러그(185A')의 상단에 형성되는 점과, 점핑 연결층(197)이 게이트 캐핑층(181) 상면에 위치하는 점을 제외하고, 도3b에 도시된 실시예와 유사한 구조로 이해할 수 있다. 따라서, 도3a 및 도3b에 도시된 실시예의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다. 예를 들어, 도3a에 도시된 반도체 장치(100C)의 레이아웃과 그 설명은 본 실시예에 따른 반도체 장치(100D)의 레이아웃과 그 설명으로 참조될 수 있다.
본 실시예에 따른 비아 연결층(195')은, 도2에 도시된 실시예와 유사하게 제1 층간 절연층(161)의 상부 영역을 따라 제1 콘택 플러그(185A')와 일체화되도록 형성될 수 있다. 상기 비아 연결층(195')과 일체화된 제1 콘택 플러그(185A')는 단일한 도전성 배리어(181')를 구비할 수 있다. 상기 비아 연결층(195')와 상기 제1 콘택 플러그(185A')는 단일한 충전 공정에 의해 형성될 수 있다. 상기 제1 콘택 플러그(185A')은 상기 비아 연결층(195')의 상면과 실질적으로 공면인 상면을 가질 수 있다(도8 내지 도12 참조). 이와 같이, 본 실시예에서는, 비아 연결층(195')과 일체화된 콘택 구조체(CS1')가 제공될 수 있다.
상기 제1 콘택 플러그(185A')와 달리, 상기 제2 콘택 플러그(185B)는 비아 연결층 없이 제2 메탈 비아(V2)에 직접 접속되어 제2 메탈 배선(M2)과 전기적으로 연결시킬 수 있다.
본 실시예에 채용된 점핑 연결층(197')은 상기 비아 연결층(195')과 실질적으로 동일한 레벨에 형성되므로, 상기 게이트 구조체(GS)의 상면을 따라 배치될 수 있다. 도4에 도시된 바와 같이, 점핑 연결층(197')이 게이트 캐핑층(181) 상면에 위치할 수 있다. 또한, 본 실시예에 채용된 점핑 연결층(197')은 제3 및 제4 콘택 플러그(185C,185D)와 함께 형성될 수 있다. 따라서, 비아 연결층(195')과 일체화된 콘택 구조체(CS1')와 유사하게, 점핑 연결층(197')과 제3 및 제4 콘택 플러그(185C,185D)는 단일한 충진 공정으로 형성되며, 하나의 도전성 배리어(181')를 가질 수 있다. 따라서, 비아 연결층(195')과 제1 콘택 플러그(185A') 사이와, 점핑 연결층(197')과 제3 및 제4 콘택 플러그(185C,185D) 사이에, 도전성 배리어 물질이 존재하지 않을 수 있다.
도5 내지 도7은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 장치 제조방법을 설명하기 위한 도면들이다. 구체적으로, 본 공정은 도1b에 도시된 반도체 장치(100A)에서 상호 연결 구조의 형성공정을 설명하기 위한 단면도이다.
도5에 참조하면, 상기 제1 및 제2 콘택 구조체(CS1,CS2)를 형성한 후 그리고 상기 제2 층간 절연층(162)을 형성하기 전에 반도체 장치가 도시되어 있다.
상기 제1 및 제2 콘택 구조체(CS1,CS2)를 위한 플러그 물질을 충전한 후에 화학기계적 연마공정을 이용하여 제1 및 제2 콘택 구조체(CS1,CS2)의 상면과 상기 제1 층간 절연층(161)의 상면이 실질적으로 공면을 가질 수 있다. 여기서, 상기 제1 및 제2 콘택 플러그(185A,185B)의 하면은 각각 제1 및 제2 활성 영역(AR1,AR2)의 상면 경계 내에 위치하도록 형성될 수 있다.
도6에 도시된 바와 같이, 상기 제1 층간 절연층(161) 상에 제2 층간 절연층(162)을 형성하고, 상기 제2 층간 절연층(162)에 제1 및 제2 비아 연결층(195a,195b)을 형성한다.
상기 제1 층간 절연층(161) 상에 상기 제2 층간 절연층(162)을 형성한다. 예를 들어, 상기 제2 층간 절연층(162)은 TEOS, USG, PSG, BSG, BPSG, FSG, SOG, TOSZ 또는 그 조합일 수 있으며, 화학기상증착(CVD) 또는 스핀 코팅 공정을 이용하여 형성될 수 있다. 상기 제2 층간 절연층(162)은 상기 제1 층간 절연층(161)과 동일한 물질일 수 있다.
포토리소그래피 공정을 이용하여 제2 층간 절연층(162)에 제1 및 제2 비아 연결층(195a,195b)을 위한 오픈영역들을 형성할 수 있다. 특히, 제1 비아 연결층(195a)을 위한 오픈 영역은 제1 활성 영역(AR1)의 상면 경계의 외부에 위치한 메탈 배선과의 접점(제1 메탈 비아(V1))까지 연장되도록 형성될 수 있다. 이어, 오픈 영역에 제2 도전성 배리어(191)와 제1 비아 연결층(195A)을 형성할 수 있다.
도7에 도시된 바와 같이, 제1 저유전체층(171)과 제2 저유전체층(172)에 각각 제1 오픈 영역(Oa)과 제2 오픈 영역(Ob)을 형성한다.
이어, 상기 제2 층간 절연층(162) 상에 제1 및 제2 저유전체층(171,172)을 순차적으로 형성한다. 다음으로, 제1 및 제2 저유전체층(171,172)에 제1 비아 연결층(195A)에 연결된 제1 오픈 영역(Oa)을 형성하고, 제2 저유전체층(172)에 메탈 배선을 위한 제2 오픈 영역(Ob)을 형성할 수 있다. 상기 제1 및 제2 오픈 영역(Oa,Ob)에 메탈을 충전하고 CMP 공정을 적용함으로써 원하는 메탈 비아와 메탈 배선을 형성할 수 있다.
도8 내지 도12는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 장치 제조방법을 설명하기 위한 도면들이다. 구체적으로, 본 공정은 도2에 도시된 반도체 장치에서 상호 연결 구조의 형성공정을 설명하기 위한 단면도이다.
도8에 도시된 바와 같이, 제1 층간 절연층(161)에 제1 및 제2 콘택홀(CV1,CV2)을 형성한다.
상기 제1 및 제2 콘택홀(CV1,CV2)은 제1 층간 절연층(161)을 관통하여 소스/드레인 영역(110,210)에 연결되도록 형성할 수 있다. 상기 제1 및 제2 콘택홀(CV1,CV2)은 포토리소그래피 공정을 이용하여 형성될 수 있다.
도9에 도시된 바와 같이, 제1 콘택홀(CV1)의 상단 영역으로부터 연장된 비아 연결 영역(VC)을 개방하기 위한 선택적 식각 공정을 수행할 수 있다.
본 공정은 콘택 구조체 형성 공정(배리어 형성 및 충전공정 등)을 수행하기 전에 수행될 수 있다. 상기 제1 및 제2 콘택홀(CV1,CV2)에 SOH(Spin-On Hardmask)와 같은 하드 마스크 물질(251)을 충전시킬 수 있다. 이어, 층간 절연층(160) 상에 포토레지스트막(PR)을 형성하고, 상기 포토레지스트막(PR)에 비아 연결 영역(VC)을 위한 개구(OV)를 형성할 수 있다. 도10에 도시된 바와 같이, 포토레지스트막(PR)과 하드 마스크 물질(251)을 제거한 후에, 비아 연결 영역(VO)까지 확장된 제1 콘택홀(CV1')를 얻을 수 있다.
도11에 도시된 바와 같이, 하드 마스크 물질을 제거한 후에, 확장된 제1 콘택홀(CV1')과 제2 콘택홀(CV2)에 금속층(182')과 배리어 물질층(181')을 형성할 수 있다.
상기 금속층(182')은 금속 실리사이드를 위한 금속물질을 포함할 수 있다. 예를 들어, 상기 금속물질은 Ti, Co, Ni, Ta, Pt 또는 그 조합을 포함할 수 있다. 상기 금속층(182')은 PVD 공정을 이용하여 형성될 수 있다.
확장된 제1 콘택홀(CV1')과 제2 콘택홀(CV2)의 내부면과 층간 절연층(160)의 상면에 컨포멀(conformal)하게 상기 배리어 물질층(181")을 형성할 수 있다. 본 공정은 PVD, CVD 또는 ALD 공정을 이용하여 수행될 수 있다. 예를 들어, 상기 배리어 물질층(181")은 TiN, TaN, AlN, WN, 또는 이들의 조합을 포함할 수 있다.
도12에 도시된 바와 같이, 상기 금속층(182')으로부터 금속 실리사이드막(182)을 형성하고, 확장된 제1 콘택홀(CV1')과 제2 콘택홀(CV2)에 도전 물질을 충전하여 제1 콘택 플러그(185A)와 제2 콘택 플러그(185B)를 형성한다.
상기 금속 실리사이드막(182)은 상기 금속층(182')을 열처리하여 제1 및 제2 소스/드레인 영역(110,210)의 반도체 물질과 반응시킴으로써 얻어질 수 있다. 이러한 열처리 공정은 예를 들어 레이저 어닐링을 이용할 수 있다. 예를 들어, 상기 도전 물질은 W, Cu, Ti 이들의 합금 또는 이들의 조합으로 이루어질 수 있다.
본 실시예에 채용된 제1 콘택 플러그(185A)는 메탈 비아와 연결하기 위한 비아 연결층(195')과 일체화되어 확장된 콘택 플러그(180)로 제공될 수 있다.
또한, 도전 물질의 충전 공정 후에, 층간 절연층(160)의 상면에 위치한 배리어 물질층(181") 부분을 제거할 때까지 CMP 공정과 같은 연마 공정을 적용할 수 있다. 그 결과, 도12에 도시된 바와 같이, 확장된 콘택 플러그(180)는 층간 절연층(160) 상면과 실질적으로 공면을 가질 수 있다.
콘택 플러그와 BEOL의 메탈 배선(특히, 메탈 비아)를 연결하기 위한 비아 연결층은 다양한 경로를 갖도록 설계될 수 있다. 비아 연결층은 서로 다른 방향으로 연장된 부분을 가질 수 있으며, 예를 들어 I, L, T, H 자형과 같은 다양한 형태로 형성될 수 있다. 이러한 비아 연결층은 2 이상의 콘택을 하나의 메탈 비아에 동시에 연결하기 위한 비아 연결층으로 사용될 수 있다. 도13a 및 도14는 본 실시예에 채용될 수 있는 다양한 형태의 비아 연결층을 예시한다.
도13a은 본 발명의 기술적 사상에 의한 실시예들 따른 반도체 장치의 주요 구성을 도시한 평면 레이아웃 다이어그램이다. 여기서, 비아 연결층의 형태를 간단하게 설명하기 위해서 콘택 플러그 및 메탈 배선만으로 간단하게 도시하였다.
도13a을 참조하면, 본 실시예에 따른 반도체 장치는 제1 내지 제4 콘택 플러그(CA1,CA2,CA3,CA4)와 제1 내지 제3 메탈 배선(M1,M2,M3)을 포함할 수 있다.
본 실시예에 채용된 비아 연결층(295)은 4개의 콘택 플러그 중 제1 내지 제3 콘택 플러그(CA1,CA2,CA3)를 제2 메탈 배선(M2)의 메탈 비아(V)에 공통적으로 연결시킬 수 있다. 이러한 복잡한 경로를 제공하기 위해서, 상기 비아 연결층(295)은 일 방향(y 방향)으로 연장된 제1 부분(295a)과, 상기 일 방향과 교차하는 다른 방향(x 방향)으로 연장된 제2 부분(295b)을 포함할 수 있다.
도13b는 도13a의 Ⅳ-Ⅳ'선과 Ⅴ-Ⅴ' 선의 단면도이며, 도2 및 도4에서 설명된 예와 같이, 추가적인 층간 절연층 도입 없이 비아 연결층이 형성된 구조를 나타낸다.
도13b를 참조하면, 상기 제1 부분(295a)은 층간 절연층(160) 상에서 제1 및 제2 콘택 플러그(CA1,CA2)을 접속되도록 형성되며, 제1 저유전체층(171)에 형성된 메탈 비아(V)와 연결될 수 있다. 상기 메탈 비아(V)는 제2 유전체층(172)에 형성된 제2 메탈 배선(M2)에 연결될 수 있다. 상기 제2 부분(295b)은 상기 제1 부분(295a)의 단부로부터 연장되며 제2 콘택 플러그(CA2)와 제3 콘택 플러그(CA3)에 연결될 수 있다.
본 실시예에 따른 비아 연결층을 구성하는 제1 및 제2 부분(295a,295b)은 하나의 포토리소그래피 공정과 식각 공정으로 얻어질 수 있으나, 제1 및 제2 부분(295a,295b)의 교차 부분에서 더 정밀한 프로파일을 얻기 위해서, 제1 및 제2 부분(295a,295b)을 각각 별도의 포토리소그래피 공정과 식각 공정으로 형성할 수도 있다(도15 내지 도19 참조).
도14는 본 발명의 기술적 사상에 의한 실시예들 따른 반도체 장치의 주요 구성을 도시한 평면 레이아웃 다이어그램이다.
도14를 참조하면, 본 실시예에 따른 반도체 장치는 제1 내지 제6 콘택 플러그(CA1 내지 CA6)와 제1 내지 제3 메탈 배선(M1,M2,M3)을 포함할 수 있다.
본 실시예에 채용된 비아 연결층(395)은 제1, 제3, 제4 및 제6 콘택 플러그(CA1,CA3,CA4,CA6)를 제2 메탈 배선(M2)의 메탈 비아(V)에 공통적으로 연결시킬 수 있다. 상기 비아 연결층(395)은 일 방향(y 방향)으로 연장된 제1 및 제3 부분(395a,395c)과, 상기 일 방향과 교차하는 다른 방향(x 방향)으로 연장된 제2 부분(395b)을 포함할 수 있다. 상기 제1 부분(395a)은 메탈 비아(V)와 함께 제1 및 제4 콘택 플러그(CA1,CA4)를 연결하고, 상기 제3 부분(395c)은 제3 및 제6 콘택 플러그(CA3,CA6)를 연결한다. 상기 제2 부분(395b)의 양단은 각각 상기 제1 및 제2 부분(395a,395c)에 각각 연결되어, 상기 제1, 제3, 제4 및 제6 콘택 플러그(CA1,CA3,CA4,CA6)를 제2 메탈 배선(M2)으로 공통적으로 연결시킬 수 있다.
도15 내지 도19는 도13b에 도시된 반도체 장치 제조방법을 설명하기 위한 도면들이다.
도15에 도시된 바와 같이, 제1 내지 제3 콘택홀(CV1,CV2,CV3)을 형성한 후에 충전 공정 전에 제1 하드 마스크 물질(251)을 충전하고, 비아 연결층의 제1 부분(295a)을 형성하기 위한 개구(O1)를 갖는 제1 포토레지스트막(PR1)을 형성할 수 있다.
이어, 도16에 도시된 바와 같이, 제1 포토레지스트막(PR1)를 이용하여 점선으로 표시된 제1 부분(295a)에 대응되는 영역(VL1)을 추가적으로 식각하고, 제1 부분(295a)에 대응되는 영역(VL1)에 제2 하드 마스크 물질(253)을 충전할 수 있다.
본 공정에서 선택적으로 식각되는 영역은 제1 및 제2 콘택홀(CV1,CV2)에 충전된 제1 하드 마스크(251)의 일부와 함께 제1 및 제2 콘택홀(CV1,CV2) 사이에 위치한 층간 절연층(260) 부분도 포함할 수 있다.
다음으로, 도17에 도시된 바와 같이, 비아 연결층의 제2 부분(295b)을 형성하기 위한 개구(O2)를 갖는 제2 포토레지스트막(PR2)을 형성할 수 있다. 후속 공정에서 형성될 제1 부분(259a)과 제2 부분(295b)이 연결될 수 있도록, 제2 부분(295b)에 대응되는 영역(VL2)은 제1 부분(295a)에 대응되는 영역(VL1)과 중첩되도록 형성될 수 있다.
이어, 도18에 도시된 바와 같이, 제2 포토레지스트막(PR2)를 이용하여 비아 연결층의 제2 부분(295b)에 대응되는 영역을 추가적으로 식각하고, 제2 포토레지스트막(PR2)을 제거할 수 있다.
다음으로, 도19에 도시된 바와 같이, 제1 내지 제3 콘택홀(CV1,CV2,CV3) 등에 잔류하는 제1 및 제2 하드 마스크 물질(251,253)을 제거함으로써 제1 및 제2 부분에 대응되는 영역(VL1,VL2)에 의해 연결된 제1 내지 제3 콘택홀(CV1,CV2,CV3)을 얻을 수 있다. 이렇게 연결된 제1 내지 제3 콘택홀(CV1,CV2,CV3)에 도전성 배리어층과 도전 물질을 충전함으로써 도13b에 도시된 비아 연결층(295a,295b)에 의해 연결된 콘택 플러그 구조를 얻을 수 있다.
도20은 본 발명의 일 실시예에 따른 반도체 장치를 메모리 소자로 채용한 전자 기기를 나타내는 블록도이다.
도20을 참조하면, 전자 기기(1000)는 버스(1060)를 통해 통신하도록 구성된 이미지 센서(1010)와, 입출력 장치(1020)와, 메모리 소자(1030)와 프로세서(1040)를 포함할 수 있다.
도20에 도시된 구성 요소 가운데, 포트(1050)는 전자 기기(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 전자 기기(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1040)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1040)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU)일 수 있으며, 버스(1060)를 통해 메모리 소자(1030), 입출력 장치(1020), 이미지 센서(1010) 및 포트(1050)에 연결된 다른 장치들과 통신할 수 있다.
메모리 소자(1030)는 컴퓨터 장치(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리 소자(1030)는 본 발명의 일 실시예에 따른 반도체 장치로서, SRAM과 같은 메모리, 또는 이를 포함한 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다. 입출력 장치(1020)는 사용자에게 제공되는 키보드, 마우스, 터치스크린 등과 같은 입력 장치 및 디스플레이, 오디오 출력부 등과 같은 출력 장치를 포함할 수 있다.
이미지 센서(1010)는 복수의 트랜지스터를 갖는 센서 회로를 가질 수 있으며, 센서 회로를 구성하는 반도체 장치도 본 발명의 실시예와 같이 상술된 상호 연결 구조를 가질 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (20)

  1. 제1 아이솔레이션에 의해 정의되는 활성 영역을 갖는 기판;
    상기 활성 영역 상에 배치되며 제1 방향으로 연장되고, 상기 제1 아이솔레이션의 바닥면보다 높은 바닥면을 갖는 제2 아이솔레이션에 의해 정의되는 활성 핀;
    상기 활성 핀의 일 영역에 배치되며 상기 제1 방향에 교차하는 제2 방향으로 연장된 게이트 구조체;
    상기 게이트 구조체의 일 측에서 상기 활성 핀에 배치된 소스/드레인 영역;
    상기 소스/드레인 영역에 접속되며, 상기 기판의 상면과 수직인 방향으로 상기 활성 영역의 상면과 중첩되는 하면을 갖는 콘택 플러그;
    상기 콘택 플러그의 상면보다 높은 제1 레벨에 배치되며, 상기 기판의 상면과 수직인 방향으로 상기 활성 영역의 상면과 중첩되지 않는 영역을 갖는 메탈 비아;
    상기 제1 레벨보다 높은 제2 레벨에 배치되며, 상기 메탈 비아에 연결된 메탈 배선; 및
    상기 콘택 플러그의 상부로부터 연장되며 상기 메탈 비아와 접속되는 비아 연결층;을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 비아 연결층은 상기 콘택 플러그의 상면과 상기 제1 레벨 사이의 레벨에 위치하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 콘택 플러그의 측면과 하면에 배치되는 제1 도전성 배리어와, 상기 비아 연결층의 측면과 하면에 배치되는 제2 도전성 배리어를 더 포함하며,
    상기 제2 도전성 배리어의 일부는 상기 콘택 플러그와 상기 비아 연결층 사이에 위치하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 콘택 플러그의 상면은 상기 비아 연결층의 상면과 공면(coplanar)인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 비아 연결층은 상기 콘택 플러그와 일체화된 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 비아 연결층은 상기 콘택 플러그의 물질과 동일한 물질로 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 비아 연결층은 상기 게이트 구조체의 상면과 동일한 레벨에 위치하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 콘택 플러그는 상기 게이트 구조체를 사이에 두고, 상기 소스/드레인 영역들에 각각 연결된 제1 및 제2 콘택 플러그를 포함하며,
    상기 비아 연결층과 동일한 레벨에 위치하며, 상기 제1 및 제2 콘택 플러그를 연결하는 점핑 연결층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 비아 연결층은 일 방향으로 연장된 제1 부분과 상기 일 방향과 교차하는 다른 방향으로 연장된 제2 부분을 포함하는 반도체 장치.
  10. 제1항에 있어서,
    상기 콘택 플러그는 복수의 콘택 플러그를 포함하며,
    상기 비아 연결층은 상기 복수의 콘택 플러그의 상부에 공통적으로 연결되고 상기 메탈 비아로 연장된 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 비아 연결층과 상기 콘택 플러그는 동일한 물질로 이루어진 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 비아 연결층과 상기 콘택 플러그는, 텅스텐(W), 코발트(Co), 티타늄(Ti), 이들의 합금 또는 이들의 조합을 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서,
    상기 활성 핀은 상기 게이트 구조체에 인접한 영역에 리세스를 가지며,
    상기 소스/드레인 영역들은, 상기 활성 핀의 리세스로부터 상승된(raised) 재성장층을 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 활성 핀은, 상기 활성 영역의 상면에서 상기 제2 방향으로 배열된 복수의 활성 핀을 가지며,
    상기 소스/드레인 영역들은 상기 제2 방향으로 인접한 재성장층이 서로 합쳐진(merged) 구조를 갖는 것을 특징으로 하는 반도체 장치.
  15. 제1항에 있어서,
    상기 게이트 구조체는, 게이트 스페이서들과, 상기 게이트 스페이서들 사이에 순차적으로 배치된 게이트 유전체막 및 게이트 전극과, 상기 게이트 전극 상에 배치된 게이트 캐핑(capping)층을 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제1항에 있어서,
    상기 콘택 플러그의 상면보다 높은 제1 레벨에 배치되며, 상기 기판의 상면과 수직인 방향으로 상기 활성 영역의 상면 경계 내에 위치한 추가적인 메탈 비아과,
    상기 제1 레벨보다 높은 제2 레벨에 배치되며, 상기 메탈 비아에 연결된 추가적인 메탈 배선과,
    상기 추가적인 메탈 배선과 상기 메탈 배선을 연결하는 추가적인 비아 연결층을 더 포함하는 반도체 장치.
  17. 제1 깊이를 갖는 제1 아이솔레이션에 의해 정의되는 제1 및 제2 활성 영역을 갖는 기판;
    상기 제1 및 제2 활성 영역 상에 각각 배치되며 제1 방향으로 연장되고 상기 제1 깊이보다 얕은 제2 깊이를 갖는 제2 아이솔레이션에 의해 정의되는 제1 및 제2 활성 핀;
    상기 제1 및 제2 활성 핀의 일 영역에 각각 배치되며 상기 제1 방향에 교차하는 제2 방향으로 연장된 제1 및 제2 게이트 구조체;
    상기 제1 및 제2 게이트 구조체의 일 측에서 상기 제1 및 제2 활성 핀에 각각 배치된 제1 및 제2 소스/드레인 영역; 및
    상기 제1 및 제2 소스/드레인 영역에 각각 접속된 제1 및 제2 콘택 플러그;를 포함하며,
    상기 제1 콘택 플러그의 하면은 상기 기판의 상면과 수직인 방향으로 상기 제1 활성 영역의 상면과 중첩된 영역에 위치하며,
    상기 제1 콘택 플러그의 상면보다 높은 제1 레벨에 배치되며, 상기 기판의 상면과 수직인 방향으로 상기 제1 활성 영역의 상면과 중첩되지 않는 영역을 갖는 메탈 비아와, 상기 제1 레벨보다 높은 제2 레벨에 배치되며, 상기 메탈 비아에 연결된 메탈 배선과, 상기 제1 콘택 플러그의 상부로부터 상기 메탈 비아로 연장된 비아 연결층을 더 포함하는 반도체 장치.
  18. 제17항에 있어서,
    상기 메탈 비아는 상기 제1 활성 영역과 제2 활성 영역 사이를 위치하는 것을 특징으로 하는 반도체 장치.
  19. 제1 깊이를 갖는 제1 아이솔레이션에 의해 정의되는 활성 영역을 갖는 기판;
    상기 활성 영역의 상면에 배치되며, 상기 제1 깊이보다 얕은 제2 깊이를 갖는 제2 아이솔레이션에 의해 정의되는 복수의 활성 핀;
    상기 복수의 활성 핀의 일 영역과 교차하도록 연장된 게이트 구조체;
    상기 게이트 구조체의 일 측에서 상기 복수의 활성 핀에 배치된 소스/드레인 영역;
    상기 소스/드레인 영역에 접속된 하면을 갖는 콘택 플러그;
    상기 콘택 플러그와 다른 영역에 위치하며 상기 콘택 플러그의 상면보다 높은 제1 레벨에 배치된 메탈 비아;
    상기 제1 레벨보다 높은 제2 레벨에 배치되며, 상기 메탈 비아에 연결된 메탈 배선; 및
    상기 콘택 플러그의 상면과 공면인 상면을 가지며, 상기 기판의 상면과 수직인 방향으로 상기 콘택 플러그와 중첩된 제1 부분과, 상기 제1 부분으로부터 연장되어 상기 활성 영역의 상면과 수직 방향으로 중첩되지 않으며 상기 메탈 비아와 연결된 제2 부분을 갖는 비아 연결층;을 포함하는 반도체 장치.
  20. 제19항에 있어서,
    상기 콘택 플러그는 상기 게이트 구조체를 사이에 두고, 상기 소스/드레인 영역들에 각각 연결된 제1 및 제2 콘택 플러그를 포함하며,
    상기 게이트 구조체의 상면을 따라 배치되며 상기 제1 및 제2 콘택 플러그를 연결하는 점핑 연결층을 더 포함하는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102336827B1 (ko) 2017-06-08 2021-12-09 삼성전자주식회사 반도체 장치
US10347541B1 (en) * 2018-04-25 2019-07-09 Globalfoundries Inc. Active gate contacts and method of fabrication thereof
US10411022B1 (en) * 2018-06-14 2019-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM structure
KR102574320B1 (ko) * 2018-06-20 2023-09-04 삼성전자주식회사 핀펫을 구비하는 반도체 소자
KR102612592B1 (ko) * 2018-10-15 2023-12-12 삼성전자주식회사 반도체 소자
KR20210012084A (ko) * 2019-07-23 2021-02-03 삼성전자주식회사 반도체 장치
KR20210022814A (ko) * 2019-08-20 2021-03-04 삼성전자주식회사 반도체 소자
CN112786562B (zh) * 2019-11-08 2023-11-21 联华电子股份有限公司 埋入式磁阻式存储器结构及其制作方法
US11270944B2 (en) * 2019-12-16 2022-03-08 Samsung Electronics Co., Ltd. Semiconductor device having interconnection lines with different linewidths and metal patterns
KR20210111396A (ko) * 2020-03-02 2021-09-13 삼성전자주식회사 반도체 소자 및 그의 제조 방법
TWI727828B (zh) * 2020-06-16 2021-05-11 華邦電子股份有限公司 半導體元件及其製造方法
CN113838833B (zh) * 2020-06-24 2023-08-15 华邦电子股份有限公司 半导体器件及其制造方法
US11152305B1 (en) 2020-07-20 2021-10-19 Winbond Electronics Corp. Semiconductor device and method of manufacturing the same
KR20220030455A (ko) * 2020-09-01 2022-03-11 삼성전자주식회사 반도체 장치
KR20220030456A (ko) * 2020-09-01 2022-03-11 삼성전자주식회사 반도체 장치
US11527614B2 (en) * 2021-03-09 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with conductive structure and method for manufacturing the same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448631B2 (en) 1998-09-23 2002-09-10 Artisan Components, Inc. Cell architecture with local interconnect and method for making same
US7022663B2 (en) 2000-02-18 2006-04-04 Yeda Research And Development Co., Ltd. Oral, nasal and pulmonary dosage formulations of copolymer 1
JP2002231971A (ja) 2001-02-02 2002-08-16 Sharp Corp 半導体集積回路装置、その製造方法、ｉｃモジュール、ｉｃカード
JP4083397B2 (ja) 2001-06-18 2008-04-30 株式会社ルネサステクノロジ 半導体集積回路装置
US8716124B2 (en) 2011-11-14 2014-05-06 Advanced Micro Devices Trench silicide and gate open with local interconnect with replacement gate process
US9461143B2 (en) * 2012-09-19 2016-10-04 Intel Corporation Gate contact structure over active gate and method to fabricate same
US9443758B2 (en) 2013-12-11 2016-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Connecting techniques for stacked CMOS devices
US10170396B2 (en) * 2014-02-14 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Through via structure extending to metallization layer
US9553028B2 (en) 2014-03-19 2017-01-24 Globalfoundries Inc. Methods of forming reduced resistance local interconnect structures and the resulting devices
US9466604B2 (en) 2014-11-13 2016-10-11 Globalfoundries Inc. Metal segments as landing pads and local interconnects in an IC device
KR102193633B1 (ko) * 2014-12-30 2020-12-21 삼성전자주식회사 듀얼 포트 에스램 장치 및 그 제조 방법
KR102310080B1 (ko) * 2015-03-02 2021-10-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102400375B1 (ko) * 2015-04-30 2022-05-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102462134B1 (ko) * 2015-05-19 2022-11-02 삼성전자주식회사 배선 구조물, 배선 구조물 형성 방법, 반도체 장치 및 반도체 장치의 제조 방법
KR20160136715A (ko) * 2015-05-20 2016-11-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102403741B1 (ko) * 2015-06-16 2022-05-30 삼성전자주식회사 반도체 장치
TWI650804B (zh) * 2015-08-03 2019-02-11 聯華電子股份有限公司 半導體元件及其製作方法
US10541243B2 (en) * 2015-11-19 2020-01-21 Samsung Electronics Co., Ltd. Semiconductor device including a gate electrode and a conductive structure
US10121873B2 (en) * 2016-07-29 2018-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate and contact plug design and method forming same
US9899321B1 (en) * 2016-12-09 2018-02-20 Globalfoundries Inc. Methods of forming a gate contact for a semiconductor device above the active region
KR102336827B1 (ko) * 2017-06-08 2021-12-09 삼성전자주식회사 반도체 장치

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