KR102462134B1 - 배선 구조물, 배선 구조물 형성 방법, 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

배선 구조물은 기판, 기판 상에 형성된 하부 절연막, 하부 절연막 내에 형성된 하부 배선, 하부 배선을 커버하며 금속 유전성 물질을 포함하는 제1 식각 저지막, 제1 식각 저지막 및 하부 절연막 상에 형성된 제2 식각 저지막, 상기 제2 식각 저지막 상에 형성된 층간 절연막, 및 상기 층간 절연막, 상기 제2 식각 저지막 및 상기 제1 식각 저지막을 관통하여 상기 하부 배선과 전기적으로 연결되는 도전 패턴을 포함한다.

Description

배선 구조물, 배선 구조물 형성 방법, 반도체 장치 및 반도체 장치의 제조 방법{WIRING STRUCTURES, METHODS OF FORMING WIRING STRUCTURES, SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 배선 구조물, 배선 구조물 형성 방법, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 도전 패턴 및 절연 구조를 포함하는 배선 구조물, 상기 배선 구조물 형성 방법, 상기 배선 구조물을 포함하는 반도체 장치 및 상기 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치에 있어서, 예를 들면 서로 다른 층에 형성된 신호 라인들을 연결하기 위해 비아 구조물 또는 콘택과 같은 인터커넥션(interconnection)을 위한 배선 구조물을 형성할 수 있다. 예를 들면, 하부 도전 패턴을 노출시키는 개구부를 형성하고 상기 개구부 내부에 금속막을 증착하여 도전 패턴을 형성할 수 있다.
그러나, 반도체 장치의 집적도가 높아질수록 상기 도전 패턴 형성시 인접하는 구조물들의 손상이 초래될 수 있다.
본 발명의 일 과제는 우수한 전기적 특성 및 구조적 신뢰성을 갖는 배선 구조물을 제공하는 것이다.
본 발명의 일 과제는 우수한 전기적 특성 및 구조적 신뢰성을 갖는 배선 구조물 형성 방법을 제공하는 것이다.
본 발명의 일 과제는 배선 구조물을 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 일 과제는 배선 구조물을 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
그러나, 본 발명이 해결하고자 하는 과제는 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다
상기 본 발명의 일 과제를 달성하기 위한 배선 구조물은 기판, 상기 기판 상에 형성된 하부 절연막, 상기 하부 절연막 내에 형성된 하부 배선, 상기 하부 배선을 커버하며 금속 유전성 물질을 포함하는 제1 식각 저지막, 상기 제1 식각 저지막 및 상기 하부 절연막 상에 형성된 제2 식각 저지막, 상기 제2 식각 저지막 상에 형성된 층간 절연막, 및 상기 층간 절연막, 상기 제2 식각 저지막 및 상기 제1 식각 저지막을 관통하여 상기 하부 배선과 전기적으로 연결되는 도전 패턴을 포함한다.
예시적인 실시예들에 있어서, 상기 제1 식각 저지막은 유전성 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 식각 저지막은 알루미늄 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 식각 저지막은 비금속 유전 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 식각 저지막은 실리콘 산화물, 실리콘 탄화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 및/또는 실리콘 탄산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 식각 저지막은 실리콘 탄화물 또는 실리콘 탄산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 식각 저지막은 상기 하부 배선 및 상기 하부 절연막 상에서 연속적으로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 식각 저지막은 상기 하부 배선 상에 형성된 제1 부분 및 상기 하부 절연막 상에 형성된 제2 부분을 포함할 수 있다. 상기 제1 부분은 상기 제2 부분보다 큰 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 식각 저지막은 상기 제1 식각 저지막의 상기 제1 부분 및 상기 제2 부분 상에서 균일한 두께로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴은 상기 제1 식각 저지막의 상기 제1 부분을 관통하여 상기 하부 배선 상에 안착될 수 있다. 상기 도전 패턴의 저면은 상기 하부 배선의 상면 내에 포함될 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴은 상기 제1 식각 저지막의 상기 제1 부분 및 상기 제2 부분을 함께 관통할 수 있다. 상기 도전 패턴은 상기 하부 배선의 상면 및 상기 하부 절연막의 상면과 함께 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴은 상기 하부 배선의 상기 상면과 부분적으로 중첩되며 어긋나게 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 식각 저지막은 상기 하부 배선의 상면 상에 선택적으로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴은 상기 하부 배선의 상기 상면 상에 안착되며, 상기 도전 패턴의 저면은 상기 하부 배선의 상기 상면 내에 포함될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 배선 구조물은 기판, 상기 기판 상에 형성된 하부 절연막, 상기 하부 절연막 내에 형성된 하부 배선, 상기 하부 절연막 및 상기 하부 배선을 커버하며 상기 하부 배선 상에서 상대적으로 두껍게 형성된 제1 식각 저지막, 상기 제1 식각 저지막 상에 형성되며 상기 제1 식각 저지막과 다른 물질을 포함하는 제2 식각 저지막, 상기 제2 식각 저지막 상에 형성된 층간 절연막, 및 상기 층간 절연막, 상기 제2 식각 저지막 및 상기 제1 식각 저지막을 관통하여 상기 하부 배선과 전기적으로 연결되는 도전 패턴을 포함한다.
예시적인 실시예들에 있어서, 상기 제1 식각 저지막은 금속 유전성 물질을 포함하며, 상기 제2 식각 저지막은 비금속 유전 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 식각 저지막은 알루미늄 질화물을 포함하며, 상기 제2 식각 저지막은 실리콘 탄화물 또는 실리콘 탄산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴은 상기 하부 배선 및 상기 하부 절연막의 상면들과 함께 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 배선은 복수의 하부 배선들을 포함할 수 있다. 상기 층간 절연막은 상기 제2 식각 저지막 상에 순차적으로 형성된 제1 층간 절연막 및 제2 층간 절연막을 포함할 수 있다. 상기 도전 패턴은 상기 제1 층간 절연막을 관통하며 상기 복수의 하부 배선들 중 하나의 하부 배선과 접촉하는 제1 도전 패턴, 및 상기 제2 층간 절연막 및 상기 제1 층간 절연막을 함께 관통하며 상기 복수의 하부 배선들 중 하나의 하부 배선과 접촉하는 제2 도전 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도전 패턴은 상기 제1 층간 절연막 내에 형성된 비아부, 및 상기 제2 층간 절연막 내에서 상기 비아부로부터 확장된 배선부를 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 배선 구조물 형성 방법에 따르면, 기판 상에 하부 절연막을 형성한다. 상기 하부 절연막 내에 하부 배선을 형성한다. 금속 유전성 물질을 사용하여 상기 하부 배선 상에 제1 식각 저지막을 형성한다. 비금속 유전 물질을 사용하여 상기 제1 식각 저지막 상에 제2 식각 저지막을 형성한다. 상기 제2 식각 저지막 상에 층간 절연막을 형성한다. 상기 층간 절연막, 상기 제2 식각 저지막 및 상기 제1 식각 저지막을 관통하여 상기 하부 배선과 전기적으로 연결되는 도전 패턴을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 식각 저지막은 금속 타겟 또는 금속 전구체, 및 질소 함유 반응 가스를 사용하는 증착 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 식각 저지막은 상기 하부 배선 및 상기 하부 절연막 상에 연속적으로 형성되며, 상기 하부 배선 상에서 상대적으로 두껍게 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 식각 저지막은 실란 계열 물질, 및 탄소 함유 반응 가스를 사용하는 증착 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴을 형성함에 있어, 상기 층간 절연막 및 상기 제2 식각 저지막을 부분적으로 식각하여 상기 제1 식각 저지막을 노출시키는 예비 개구부를 형성할 수 있다. 상기 예비 개구부를 통해 노출된 상기 제1 식각 저지막 부분을 식각하여 상기 하부 배선이 노출되는 개구부를 형성할 수 있다. 상기 개구부 내에 도전막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 예비 개구부는 건식 식각 공정을 통해 형성되며, 상기 개구부는 습식 식각 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 개구부에 의해 상기 하부 배선 및 상기 하부 절연막의 상면들이 함께 노출될 수 있다.
예시적인 실시예들에 있어서, 상기 개구부는 상기 층간 절연막의 저부에 형성된 비아 홀, 및 상기 층간 절연막의 상부에서 상기 비아 홀로부터 확장되는 트렌치를 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 반도체 장치는 소자 분리막에 의해 한정된 복수의 액티브 패턴들, 상기 액티브 패턴들 상에 형성된 게이트 구조물, 상기 게이트 구조물과 인접한 상기 액티브 패턴들 상부에 형성된 소스/드레인 층, 상기 게이트 구조물 및 상기 액티브 패턴들 상에 형성된 하부 절연막, 상기 하부 절연막 내에 배치되며 상기 소스/드레인 층과 전기적으로 연결되는 하부 배선, 상기 하부 배선을 커버하며 금속 유전성 물질을 포함하는 제1 식각 저지막, 상기 제1 식각 저지막 및 상기 하부 절연막 상에 형성된 제2 식각 저지막, 상기 제2 식각 저지막 상에 형성된 층간 절연막, 및 상기 층간 절연막, 상기 제2 식각 저지막 및 상기 제1 식각 저지막을 관통하여 상기 하부 배선과 전기적으로 연결되는 도전 패턴을 포함한다.
예시적인 실시예들에 있어서, 상기 액티브 패턴들은 상기 소자 분리막의 상면으로부터 돌출되며, 상기 게이트 구조물은 상기 액티브 패턴들과 교차하며 연장될 수 있다.
전술한 예시적인 실시예들에 따르면, 식각 저지막은 서로 다른 물질로 형성된 제1 식각 저지막 및 제2 식각 저지막을 포함하는 복층 구조를 가질 수 있다. 예를 들면, 상기 제1 식각 저지막은 금속 질화물을 포함하며, 상기 제2 식각 저지막은 실리콘 탄화물과 같은 무기 절연물질을 포함할 수 있다. 상기 제1 식각 저지막은 금속 물질끼리의 친화도에 의해 하부 도전 패턴 상에서 보다 두껍게 형성되며, 하부 절연막 상에서는 얇게 형성될 수 있다. 따라서, 상기 식각 저지막에 의한 유전율 증가를 억제할 수 있다. 또한, 상기 식각 저지막은 이종의 물질을 포함하므로 식각 선택비가 향상되며, 이에 따라 하부 절연막 및/또는 하부 도전 패턴의 손상 없이 배선 형성을 위한 개구부를 형성할 수 있다.
도 1 내지 도 8은 예시적인 실시예들에 따른 배선 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 9 및 도 10은 비교예에 따른 배선 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 11 내지 도 17은 일부 예시적인 실시예들에 따른 배선 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 18 내지 도 23은 일부 예시적인 실시예들에 따른 배선 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 24 내지 도 29는 일부 예시적인 실시예들에 따른 배선 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 30 내지 도 54는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1 내지 도 8은 예시적인 실시예들에 따른 배선 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 하부 절연막(110) 및 하부 배선(115)을 포함하는 하부 구조물을 형성할 수 있다.
기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판과 같은 반도체 기판을 포함할 수 있다. 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판이 기판(100)으로 사용될 수도 있다. 기판(100)은 InP, GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다. 한편, 도시하지는 않았으나, 기판(100) 상부에 p형 혹은 n형 불순물을 주입하여 웰(well)을 형성할 수도 있다.
일부 실시예들에 있어서, 기판(100) 상에는 게이트 구조물, 불순물 영역, 콘택, 플러그 등과 같은 회로 소자(도시되지 않음)가 더 형성될 수 있다.
하부 절연막(110)은 기판(100) 상에 형성되어 상기 회로 소자를 커버할 수 있다. 하부 절연막(110)은 실리콘 산화물, 실리콘 산질화물과 같은 절연 물질을 포함하도록 형성될 수 있다.
예를 들면, 하부 절연막(110)은 피이오엑스(Plasma Enhanced Oxide: PEOX), 테오스(TetraEthyl OrthoSilicate: TEOS), 비테오스(Boro TetraEthyl OrthoSilicate: BTEOS), 피테오스(Phosphorous TetraEthyl OrthoSilicate: PTEOS), 비피테오스(Boro Phospho TetraEthyl OrthoSilicate: BPTEOS), 비에스지(Boro Silicate Glass: BSG), 피에스지(Phospho Silicate Glass: PSG), 비피에스지(Boro Phospho Silicate Glass: BPSG) 등과 같은 실리콘 산화물 계열의 물질을 포함하도록 형성될 수 있다.
하부 절연막(110)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition: LPCVD) 공정, 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP-CVD) 공정, 스핀 코팅(spin coating) 공정, 스퍼터링(sputtering) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정들 중 적어도 하나의 공정을 통해 형성될 수 있다.
예시적인 실시예들에 따르면, 하부 절연막(110)을 부분적으로 식각하여 홀 또는 트렌치와 같은 개구를 형성한 후, 하부 절연막(110) 상에 상기 개구를 채우며 예를 들면 구리, 텅스텐, 알루미늄과 같은 금속을 포함하는 도전막을 증착 또는 도금 공정을 통해 형성할 수 있다. 이후, 상기 도전막 상부를 예를 들면, 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정 에치-백(etch-back) 공정을 통해 평탄화하여 하부 배선(115)을 형성할 수 있다. 하부 배선(115)은 기판(100) 상에 형성된 상기 회로 소자와 전기적으로 연결될 수 있다.
일부 실시예들에 있어서, 상기 도전막을 형성하기 전에 하부 절연막(110) 상에 상기 개구의 측벽 및 저면을 따라 배리어막을 더 형성할 수 있다. 이 경우, 하부 배선(105)의 측벽 및 저면을 감싸는 배리어막 패턴이 형성될 수 있다. 상기 배리어막은 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함하도록 형성될 수 있다.
도 2를 참조하면, 하부 절연막(110) 및 하부 배선(115) 상에 제1 식각 저지막(120)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 식각 저지막(120)은 금속 유전성(metallic dielectric) 물질을 포함하도록 형성될 수 있다. 일부 실시예들에 있어서, 제1 식각 저지막(120)은 알루미늄 질화물과 같은 유전성을 갖는 금속 질화물을 포함하도록 형성될 수 있다.
일부 실시예들에 있어서, 제1 식각 저지막(120)은 CVD 공정 또는 ALD 공정을 통해 형성될 수 있다. 예를 들면, 염화 알루미늄(AlCl3)과 같은 금속 할로겐화물, 또는 유기 금속 화합물과 같은 금속 전구체를 질소(N2), 암모니아(NH3), 이산화 질소(N02), 아산화질소(N20) 등과 같은 질소 함유 반응 가스와 함께 공정 챔버 내에 공급할 수 있다. 이에 따라, 상기 금속 전구체 및 상기 질소 함유 반응 가스의 반응에 의해 상기 금속 질화물을 포함하는 제1 식각 저지막(120)이 형성될 수 있다.
일부 실시예들에 있어서, 제1 식각 저지막(120)은 이온 빔 스퍼터링 공정, 마그네트론 스퍼터링 공정과 같은 스퍼터링 공정을 통해 형성될 수도 있다. 예를 들면, 알루미늄 타겟과 같은 금속 타겟 및 상술한 질소 함유 반응 가스를 사용하여 제1 식각 저지막(120)이 형성될 수 있다.
일부 실시예들에 있어서, 상기 증착 공정에 사용되는 반응 가스의 종류에 따라, 제1 식각 저지막(120)은 금속 산질화물을 포함하도록 형성될 수도 있다.
예시적인 실시예들에 따르면, 제1 식각 저지막(120)은 두께가 가변적인 프로파일을 가질 수 있다. 예를 들면, 제1 식각 저지막(120)은 상대적으로 큰 두께를 갖는 제1 부분(123) 및 상대적으로 얇은 두께를 갖는 제2 부분(125)으로 구분될 수 있다. 제1 부분(123) 및 제2 부분(125)은 각각 하부 배선(115) 및 하부 절연막(110)의 상면들 상에 형성될 수 있다.
제1 식각 저지막(120) 형성을 위한 상기 증착 공정 시, 상기 금속 전구체, 또는 상기 금속 타겟으로부터 탈착된 금속 성분은 금속 물질 사이의 친화도에 의해 하부 배선(115) 상에서 보다 집중될 수 있다. 따라서, 하부 배선(115)의 상기 상면 상에서는 제1 식각 저지막(120)이 보다 두껍게 증착되어 제1 부분(123)이 형성될 수 있다.
제1 부분(123)을 제외한 제1 식각 저지막(120)의 나머지 부분이 제2 부분(125)으로 정의될 수 있다. 제2 부분(125)은 실질적으로 하부 절연막(110)의 상기 상면을 커버할 수 있다.
도 2에서는 제1 부분(123)의 수직 단면이 직사각형 형상을 갖는 것으로 도시하였으나, 제1 부분(123)은 예를 들면 반구형, 돔(dome)형과 같은 곡면을 포함하는 형상으로 형성될 수도 있다.
도 3을 참조하면, 제1 식각 저지막(120) 상에 제2 식각 저지막(130)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제2 식각 저지막(130)은 비금속 유전 물질을 포함하도록 형성될 수 있다. 일부 실시예들에 있어서, 제2 식각 저지막(130)은 실리콘(Si) 원자에 산소, 탄소 및/또는 질소원자가 결합된 비금속 유전 물질을 포함하도록 형성될 수 있다.
예를 들면, 제2 식각 저지막(130)은 실리콘 산화물(SiOx), 실리콘 탄화물(SiC), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 및 실리콘 탄산화물(SiOC) 중 적어도 하나를 포함할 수 있다.
일부 실시예들에 있어서, 예를 들면 제1 식각 저지막(120)과의 식각 선택비 향상을 위해 제2 식각 저지막(130)은 실리콘 탄화물 또는 실리콘 탄산화물을 포함할 수 있다.
제2 식각 저지막(130)은 예를 들면, CVD 공정 또는 ALD 공정을 통해 형성되며, 전체적으로 균일한 두께를 가질 수 있다. 이 경우, 제1 식각 저지막(120)의 제1 부분(123)을 커버하는 제2 식각 저지막(130) 부분은 상대적으로 돌출된 상면을 가질 수 있다.
일부 실시예들에 있어서, 제2 식각 저지막(130)은 균일한 증착 특성을 갖는 ALD 공정을 통해 형성될 수 있다. 예를 들면, 실란(silane) 계열 물질과 같은 실리콘 전구체, 및 메탄(CH4), 에탄(C2H6) 등과 같은 탄소 함유 물질을 포함한 반응 가스를 사용하는 증착 공정을 통해 제2 식각 저지막(130)이 형성될 수 있다.
도 4를 참조하면, 제2 식각 저지막(130) 상에 층간 절연막(140)을 형성할 수 있다.
층간 절연막(140)은 저유전율을 갖는 실리콘 산화물 혹은 실록산 계열 물질을 포함하도록 형성될 수 있다. 예를 들면, 층간 절연막(130)은 TEOS, BTEOS, PTEOS, BPTEOS와 같은 TEOS 계열의 실리콘 산화물 또는 알킬 치환기를 포함하는 폴리실록산(polysiloxane)을 포함하도록 형성될 수 있다. 층간 절연막(140)은 예를 들면, CVD 공정을 통해 형성될 수 있다.
도 5를 참조하면, 층간 절연막(140)을 부분적으로 제거하여 개구부150a, 150b)를 형성할 수 있다. 설명의 편의를 위해, 좌측에 도시된 개구부(150a)를 제1 개구부, 우측에 도시된 개구부(150b)를 제2 개구부로 명명한다.
개구부(150a, 150b)는 예를 들면, 층간 절연막(140) 및 제2 식각 저지막(130)을 관통하도록 형성될 수 있다. 이에 따라, 개구부(150a, 150b)에 의해 제1 식각 저지막(120)의 상면이 노출될 수 있다.
일부 실시예들에 있어서, 제1 개구부(150a)의 저면에 의해 제1 식각 저지막(120)의 제1 부분(123)이 부분적으로 노출될 수 있다. 이 경우, 제1 개구부(150a)의 상기 저면은 제1 부분(123)의 상면 내에 포함될 수 있다.
일부 실시예들에 있어서, 제2 개구부(150b)의 저면에 의해 제1 식각 저지막(120)의 제1 부분(123)이 적어도 부분적으로 노출되며, 제2 부분(125)도 함께 부분적으로 노출될 수 있다.
개구부(150a, 150b) 형성을 위한 층간 절연막(140) 및 제2 식각 저지막(130)에 대한 식각 공정은 예를 들면, 플라즈마 식각 공정 또는 반응성 이온 식각(reactive ion etching: RIE) 공정과 같은 건식 식각 공정을 포함할 수 있다. 상기 건식 식각 공정 수행 시, 제2 식각 저지막(130)에 의해 예비적으로 식각 속도가 감소될 수 있으며, 제2 식각 저지막(130)과 이종의 물질을 포함하는 제1 식각 저지막(120)에 의해 식각 종말점이 제공될 수 있다. 따라서, 제1 식각 저지막(120)에 의해 하부 배선(115) 및 하부 절연막(110)이 보호될 수 있다.
도 6을 참조하면, 개구부(150a, 150b)에 의해 노출된 제1 식각 저지막(120) 부분을 추가로 식각함으로써 하부 배선(115)의 상면을 노출시킬 수 있다.
예시적인 실시예들에 따르면, 제1 식각 저지막(120)의 상기 노출된 부분은 습식 식각 공정에 의해 제거될 수 있다. 상기 습식 식각 공정에 있어서 예를 들면, 황산, 염산과 같은 산 용액이 식각액으로 사용될 수 있다.
상기 습식 식각 공정에 의해 개구부(150a, 150b)는 높이 방향으로 길이가 연장될 수 있다. 일부 실시예들에 있어서, 연장된 제1 개구부(150a)의 저면에 의해 하부 배선(115)의 상기 상면이 부분적으로 노출될 수 있다. 제1 개구부(150a)의 상기 저면은 하부 배선(115)의 상기 상면 내에 포함될 수 있다.
일부 실시예들에 있어서, 연장된 제2 개구부(150b)의 저면에 의해 하부 배선(115)의 상기 상면이 적어도 부분적으로 노출되며, 하부 절연막(110)의 상면 역시 함께 노출될 수 있다. 예를 들면, 제2 개구부(150b)의 상기 저면 및 하부 배선(115)의 상기 상면은 부분적으로 중첩되는 어긋난(staggered) 배열을 가질 수 있다.
상술한 예시적인 실시예들에 따르면, 식각 저지막은 서로 다른 물질로 형성된 제1 및 제2 식각 저지막들(120, 130)을 포함하는 복층 구조를 가질 수 있다. 따라서, 상기 식각 저지막과 층간 절연막(140) 사이, 및/또는 상기 식각 저지막과 상기 하부 구조물 사이의 충분한 식각 선택비를 확보할 수 있다. 또한, 건식 식각 공정 및 습식 식각 공정을 조합하여 상기 식각 선택비를 추가로 향상시킬 수 있다.
이에 따라, 개구부(150a, 150b) 형성을 위한 식각 공정 시 하부 배선(115) 및/또는 하부 절연막(110)이 함께 손상되는 것을 방지할 수 있다. 또한, 제1 식각 저지막(120)은 하부 배선(115)의 상기 상면 상에서는 상대적으로 두껍게 형성되므로, 하부 배선(115)이 상기 식각 공정 또는 외부 투습에 의해 산화되거나 물리적으로 손상되는 것을 보다 효율적으로 방지할 수 있다.
추가적으로, 상기 식각 저지막의 이종 물질을 포함하는 상기 복층 구조에 의해 충분한 식각 선택비가 확보되므로, 상기 식각 저지막은 전체적으로 얇은 두께로 형성될 수 있다. 이에 따라, 상기 식각 저지막의 추가로 인한 유전율 증가를 최소화할 수 있으므로, 하부 배선들(115) 사이 및/또는 도전 패턴들(180, 도 8 참조) 사이의 기생 커패시턴스 증가 및 RC 지연 현상을 억제할 수 있다.
도 7을 참조하면, 개구부들(150a, 150b)을 채우는 상부 도전막을 형성할 수 있다.
예시적인 실시예들에 따르면, 개구부(150a, 150b)의 측벽 및 저면과 층간 절연막(140)의 상면을 따라 컨포멀하게 배리어 도전막(160)을 형성할 수 있다. 배리어 도전막(160)은 개구부(150a, 150b)를 통해 노출된 하부 배선(115)의 상기 상면과 접촉할 수 있다.
배리어 도전막(160)은 후술하는 씨드막과의 밀착성을 향상시키며, 층간 절연막(140) 내부로 금속 물질이 확산되는 것을 차단할 수 있다.
예를 들면, 배리어 도전막(160)은 티타늄, 티타늄 질화물 또는 탄탈륨, 탄탈륨 질화물을 사용하여 PVD 공정 또는 ALD 공정을 통해 수득될 수 있다. 일부 실시예들에 있어서, 배리어 도전막(160)은 루비듐, 코발트와 같은 화학적으로 안정한 금속을 포함하도록 CVD 공정을 통해 형성될 수도 있다.
배리어 도전막(160) 상에는 개구부(150a, 150b)의 나머지 부분을 채우는 금속막(170)이 형성될 수 있다. 일부 실시예들에 있어서, 배리어 도전막(160) 상에 구리와 같은 금속 타겟을 사용하는 PVD 공정 또는 구리 리플로우 공정을 통해 씨드막을 형성할 수 있다. 이후, 구리 전해 도금 공정과 같은 도금 공정을 통해 금속막(170)을 형성할 수 있다.
예를 들면, 상기 씨드막이 형성된 기판(100)을 황산구리와 같은 도금액에 침지시킨 후 상기 씨드막을 음극(cathode), 상기 도금액을 양극(anode)으로 사용하여 전류를 인가할 수 있다. 이에 따라, 전기화학 반응에 의해 상기 씨드막 상에는 구리를 포함하는 금속막(170)이 석출 또는 성장될 수 있다.
일부 실시예들에 있어서, 금속막(170)은 스퍼터링 공정, ALD 공정과 같은 증착 공정을 통해 형성될 수도 있다.
도 8을 참조하면, CMP 공정 및/또는 에치-백 공정을 통해 층간 절연막(140) 상면이 노출될 때까지, 금속막(170) 및 배리어 도전막(160)의 상부들을 평탄화 할 수 있다. 이에 따라, 개구부(150a, 150b)의 내부에는 하부 배선(115)과 전기적으로 연결되는 도전 패턴(180)이 형성될 수 있다. 도전 패턴(180)은 개구부(150a, 150b)의 내벽 상에 순차적으로 적층된 배리어 도전막 패턴(165) 및 금속막 패턴(175)을 포함할 수 있다.
도전 패턴(180)은 하부 배선(115)의 상기 상면과 접촉할 수 있다. 예를 들면, 제1 개구부(150a) 내에 형성된 도전 패턴(180)은 제2 식각 저지막(130) 및 제1 식각 저지막(120)의 제1 부분(123)을 관통하며, 하부 배선(115)의 상기 상면 상에 안착될 수 있다. 이에 따라, 제1 개구부(150a) 내에 형성된 도전 패턴(180)의 저면은 하부 배선(115)의 상기 상면 내에 실질적으로 완전히 포함될 수 있다. 도전 패턴(180)이 실질적으로 하부 배선(115)과 완전히 수직 중첩되도록 형성되는 경우에도, 제1 식각 저지막(120)의 제1 부분(123)에 의해 하부 배선(115)의 손상에 의한 불량을 차단할 수 있다.
제2 개구부(150b) 내에 형성된 도전 패턴(180)은 제2 식각 저지막(130)을 관통하며, 제1 식각 저지막(120)의 제1 및 제2 부분들(123, 125)을 함께 관통할 수 있다. 이에 따라, 제2 개구부(150b) 내에 형성된 도전 패턴(180)은 하부 배선(115) 및 하부 절연막(110)의 상면들과 함께 접촉할 수 있다. 도전 패턴(180)이 실질적으로 하부 배선(115)과 어긋나게 배열되는 경우에도, 제1 식각 저지막(120)에 의해 충분한 식각 선택비가 확보되므로 제2 부분(125)에 의해 하부 절연막(110) 손상이 방지될 수 있다.
일부 실시예들에 있어서, 도전 패턴(180) 형성 후, 예를 들면 플라즈마 처리 또는 자외선 조사를 통해 층간 절연막(180)을 변성 처리하여 층간 절연막(180)의 유전율을 감소시킬 수 있다.
일부 실시예들에 있어서, 코발트, 몰리브덴, 알루미늄과 같은 화학적으로 안정한 금속을 사용하여 도전 패턴(180)의 상면을 커버하는 캡핑막을 더 형성할 수도 있다.
일부 실시예들에 있어서, 층간 절연막(140) 및 도전 패턴들(180) 상에 추가적인 배선을 적층하는 빌드-업 공정을 더 수행할 수도 있다. 이 경우, 층간 절연막(140) 및 도전 패턴들(180) 상에 도 2 및 도 3을 참조로 설명한 바와 실질적으로 동일하거나 유사한 복층 구조의 식각 저지막을 형성한 후, 상기 빌드-업 공정을 수행할 수 있다.
도 9 및 도 10은 비교예에 따른 배선 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 9를 참조하면, 도 1을 참조로 설명한 바와 같이 기판(100) 상에 하부 절연막(110) 및 하부 배선(115)을 포함하는 하부 구조물을 형성할 수 있다.
이후, 하부 절연막(110) 및 하부 배선(115) 상에 식각 저지막(135)을 형성하고, 식각 저지막(135) 상에 도 4를 참조로 설명한 바와 실질적으로 동일하거나 유사한 층간 절연막(140)을 형성할 수 있다.
식각 저지막(135)은 예를 들면, 실리콘 질화물 또는 실리콘 산질화물을 포함하는 단층 구조로 형성될 수 있다. 따라서, 충분한 식각 선택비를 구현하기 위해 식각 저지막(135)은 도 3에 도시된 예시적인 실시예들에 따른 식각 저지막의 두께보다 증가된다.
도 10을 참조하면, 층간 절연막(140) 및 식각 저지막(135)을 부분적으로 순차적으로 식각하여 하부 배선(115)을 노출시키는 개구부(155a, 155b)를 형성할 수 있다.
예를 들면, 제1 개구부(155a)에 의해 하부 배선(115)의 상면이 노출되며, 제2 개구부(155b)에 의해 하부 배선(115) 및 층간 절연막(110)의 상면들이 함께 노출될 수 있다.
비교예에 따르면, 식각 저지막(135)의 두께가 증가됨에 따라 개구부(155a, 155b) 형성을 위한 식각량이 증가될 수 있다. 또한, 단층 구조의 식각 저지막(135)으로 충분한 식각 선택비가 확보되지 않을 수 있다. 따라서, 제1 개구부(155a)에 의해 노출된 하부 배선(115)의 상기 상면은 물리적으로 침식되거나 화학적으로 산화 또는 변성된 손상면(117)을 포함할 수 있다. 또한, 제2 개구부(155b)에 의한 노출된 하부 절연막(110) 상부가 손상되어 오목부(157)가 초래될 수 있다. 이 경우, 오목부(157)를 통해 하부 배선(115)의 측면이 손상될 수도 있다.
추가적으로, 식각 저지막(135)의 두께가 증가됨에 따라 하부 배선들(115) 사이의 유전율이 증가하여 기생 커패시턴스 및 RC 지연 형상이 초래될 수 있다.
그러나, 도 1 내지 도 8을 참조로 설명한 예시적인 실시예들에 따르면, 식각 저지막을 이종 물질의 복층 구조로 설계함으로써 식각 선택비를 향상시키면서 및 유전율 증가를 억제할 수 있다. 또한, 하부 배선(115) 상면에서는 선택적으로 상기 식각 저지막의 두께를 증가시킴으로써, 외부 투습 및 식각 손상으로부터 하부 배선(115)을 추가적으로 보호할 수 있다.
도 11 내지 도 17은 일부 예시적인 실시예들에 따른 배선 구조물 형성 방법을 설명하기 위한 단면도들이다. 도 1 내지 도 8을 참조로 설명한 공정 및/또는 재료들에 대한 상세한 설명은 생략된다. 또한, 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호가 사용된다.
도 11을 참조하면, 도 1 내지 도 4를 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
예시적인 실시예들에 따르면, 기판(100) 상에 형성된 하부 절연막(110) 및 하부 배선(115)을 포함하는 하부 구조물 상에 제1 식각 저지막(120) 및 제2 식각 저지막(130)이 적층된 복층 구조의 식각 저지막을 형성할 수 있다. 상기 식각 저지막 상에는 제1 층간 절연막(142)을 형성할 수 있다.
상술한 바와 같이, 제1 식각 저지막(120)은 알루미늄 질화물과 같은 금속 유전성 물질을 포함하도록 형성될 수 있다. 제1 식각 저지막(120)은 하부 배선(115) 상에 형성되며 상대적으로 두꺼운 두께를 갖는 제1 부분(123), 및 하부 절연막(110) 상에 형성되며 상대적으로 얇은 두께의 제2 부분(125)을 포함할 수 있다.
제2 식각 저지막(130)은 실리콘 탄화물, 실리콘 산탄화물과 같은 비금속 유전 물질을 포함하도록 형성되며, 제1 식각 저지막(120)의 프로파일을 따라 컨포멀하게 형성될 수 있다.
제1 층간 절연막(142)은 예를 들면, 실리콘 산화물 계열 물질을 포함하도록 형성될 수 있다.
도 12를 참조하면, 도 5 및 도 6을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정을 통해 제1 개구부(152)를 형성할 수 있다.
예시적인 실시예들에 따르면, 건식 식각 공정을 통해 제1 층간 절연막(142) 및 제2 식각 저지막(130)을 부분적으로 제거하여 예비 제1 개구부를 형성할 수 있다. 상기 예비 개구부를 통해 노출된 제1 식각 저지막(120) 부분을 습식 식각 공정을 통해 제거하여 하부 배선(115)을 노출시키는 제1 개구부(152)를 형성할 수 있다.
일부 실시예들에 있어서, 제1 개구부(152)를 통해 하부 배선(115)의 상면이 전체적으로 노출될 수 있다. 또한, 하부 배선(115) 주변의 하부 절연막(110)의 상면 역시 제1 개구부(152)를 통해 함께 노출될 수 있다. 도 12에 도시된 바와 같이, 제1 개구부(152)가 상대적으로 넓은 단면적으로 형성되는 경우에도, 상기 복층 구조의 식각 저지막을 통해 하부 배선(115) 및 하부 절연막(110)의 손상을 방지할 수 있다.
도 13을 참조하면, 도 7 및 도 8을 참조로 설명한 공정들과 실질적으로 유사한 공정들을 통해 제1 개구부(152) 내부에 제1 도전 패턴(182)을 형성할 수 있다.
제1 도전 패턴(182)은 제1 개구부(152)의 측벽 및 저면을 감싸는 제1 배리어 도전막 패턴(162), 및 제1 배리어 도전막 패턴(162) 상에서 제1 개구부(152)를 채우는 제1 금속막 패턴(172)을 포함할 수 있다.
제1 도전 패턴(182)은 제1 개구부(152)의 형상에 따라, 하부 배선(115)의 상기 상면과 전체적으로 접촉하며, 및 하부 절연막(110)의 상기 상면과 접촉할 수 있다.
도 14를 참조하면, 제1 층간 절연막(142) 및 제1 도전 패턴(182) 상에 제2 층간 절연막(144)을 형성할 수 있다.
제2 층간 절연막(144)은 제1 층간 절연막(142)과 실질적으로 동일하거나 유사한 실리콘 산화물 계열 물질을 포함하도록 형성될 수 있다.
도 15를 참조하면, 제2 층간 절연막(144), 제1 층간 절연막(142), 제2 식각 저지막(130) 및 제1 식각 저지막(120)을 관통하는 비아 홀(154)을 형성할 수 있다.
일부 실시예들에 있어서, 건식 식각 공정을 통해 제2 층간 절연막(144), 제1 층간 절연막(142) 및 제2 식각 저지막(130)을 부분적으로 제거하여 제1 식각 저지막(120)을 노출시키는 예비 비아 홀을 형성할 수 있다. 이후, 습식 식각 공정을 통해 상기 예비 비아 홀을 통해 노출된 제1 식각 저지막(120) 부분을 제거하여 비아 홀(154)을 형성할 수 있다.
비아 홀(154)은 제1 식각 저지막(120)의 제1 부분(123) 및 제2 부분(125)을 공통적으로 관통하며, 하부 배선(155)의 상면 일부 및 인접한 하부 절연막(110)의 상면을 노출시킬 수 있다.
도 16을 참조하면, 제2 층간 절연막(144)을 부분적으로 식각하여 비아 홀(154)의 상부와 유체 연결되는 트렌치(156)를 형성할 수 있다. 이에 따라, 듀얼 다마신(dual damascene) 공정을 통해 형성되며 서로 일체로 연결된 비아 홀(154) 및 트렌치(156)를 포함하는 제2 개구부(158)가 형성될 수 있다.
트렌치(156)는 예를 들면, 비아 홀(154)의 상기 상부를 포괄하며 일 방향으로 연장하는 라인 형상을 가질 수 있다. 일부 실시예들에 있어서, 트렌치(156)와 제1 도전 패턴(182)이 중첩되지 않도록 비아 홀(154)은 제1 도전 패턴(182)과 충분히 이격되도록 형성될 수 있다. 이에 따라, 비아 홀(154)에 의해 상대적으로 넓은 면적의 하부 절연막(110)의 상기 상면이 노출될 수 있다. 그러나, 예시적인 실시예들에 따른 복층 구조의 식각 저지막을 활용함으로써, 하부 절연막(110) 상부의 손상을 억제할 수 있다.
도 17을 참조하면, 제2 개구부(158) 내부에 하부 배선(115)과 전기적으로 연결되는 제2 도전 패턴(184)을 형성할 수 있다.
제2 도전 패턴(184)은 실질적으로 도 7 및 도 8을 참조로 설명한 공정과 실질적으로 유사한 공정을 통해 형성될 수 있다. 제2 도전 패턴(184)은 트렌치(156) 및 비아 홀(154)의 측벽 및 저면들을 따라 컨포멀하게 형성된 제2 배리어 도전막 패턴(164), 및 제2 배리어 도전막 패턴(164) 상에서 제2 개구부(158)를 채우는 제2 금속막 패턴(174)을 포함할 수 있다.
상술한 예시적인 실시예들에 따르면, 듀얼 다마신 배선 및 싱글 다마신 배선이 조합된 배선 구조물에 있어서, 상기 복층 구조의 식각 저지막을 활용하여 하부 절연막(110) 및 하부 배선(115)의 손상을 방지하면서 상기 듀얼 다마신 배선 및 상기 싱글 다마신 배선 사이의 거리를 충분히 확보할 수 있다. 이에 따라, 배선들 사이의 기생 커패시턴스 및 크로스토크(crosstalk)를 감소시킬 수 있다. 또한, 상기 배선들의 밀집도가 증가되더라도, 상기 식각 저지막 두께를 충분히 감소시킴으로써 유전율 증가를 회피할 수 있다.
도 18 내지 도 23은 일부 예시적인 실시예들에 따른 배선 구조물 형성 방법을 설명하기 위한 단면도들이다. 도 1 내지 도 8을 참조로 설명한 공정 및/또는 재료들에 대한 상세한 설명은 생략된다. 또한, 동일하거나 유사한 구성에 대해서는 실질적으로 유사한 참조부호가 사용된다.
도 18을 참조하면, 도 1 내지 도 3을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정을 수행할 수 있다.
예시적인 실시예들에 따르면, 기판(200) 상에 형성된 하부 절연막(210) 및 하부 배선(215)을 포함하는 하부 구조물 상에 제1 식각 저지막(220) 및 제2 식각 저지막(230)이 적층된 복층 구조의 식각 저지막을 형성할 수 있다.
상술한 바와 같이, 제1 식각 저지막(220)은 알루마늄 질화물과 같은 금속 유전성 물질을 포함하도록 형성될 수 있다. 제1 식각 저지막(220)은 하부 배선(215) 상에 형성되며 상대적으로 두꺼운 두께를 갖는 제1 부분(223), 및 하부 절연막(210) 상에 형성되며 상대적으로 얇은 두께의 제2 부분(225)을 포함할 수 있다.
제2 식각 저지막(230)은 실리콘 탄화물, 실리콘 산탄화물과 같은 비금속 유전 물질을 포함하도록 형성되며, 제1 식각 저지막(220)의 프로파일을 따라 컨포멀하게 형성될 수 있다.
도 19를 참조하면, 도 4를 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정을 통해 제2 식각 저지막(230) 상에 층간 절연막(240)을 형성할 수 있다.
도 20을 참조하면, 도 5를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 예비 비아 홀(252)을 형성할 수 있다.
예비 비아 홀(252)은 예를 들면, 건식 식각 공정을 통해 층간 절연막(240) 및 제2 식각 저지막(230)을 순차적으로 부분적으로 제거함으로써 형성될 수 있다. 이에 따라, 예비 비아 홀(252)을 통해 제1 식각 저지막(220)의 상면이 노출될 수 있다. 일부 실시예들에 있어서, 예비 비아 홀(252)을 통해 제1 식각 저지막(220)의 제1 및 제2 부분들(223, 225)이 함께 노출될 수 있다.
도 21을 참조하면, 층간 절연막(240)의 상부를 제거하여 예비 비아 홀(252)과 연통되는 트렌치(254)를 형성할 수 있다.
트렌치(254) 형성을 위한 식각 공정에 의해, 예비 비아 홀(252)도 추가적으로 확장되어 하부 배선(215)을 노출시키는 비아 홀(253)이 형성될 수 있다. 이에 따라, 듀얼 다마신 공정을 통해 단일 층 또는 단일 레벨의 층간 절연막(240) 내에 형성되며, 비아 홀(253) 및 트렌치(254)를 포함하는 개구부(250)가 형성될 수 있다, 트렌치(254)는 비아 홀(253)의 상부와 병합되며 측방향으로 연장될 수 있다.
일부 실시예들에 있어서, 예비 비아 홀(252) 형성 후, 습식 식각 공정을 통해 제1 식각 저지막(220)을 추가적으로 제거하여 비아 홀(253)을 형성할 수 있다. 이어서, 층간 절연막(240)의 상기 상부를 부분적으로 제거하여 트렌치(254)를 형성할 수도 있다.
비아 홀(253)은 공정 마진 확보를 위해 하부 절연막(210)의 상면이 하부 배선(215)의 상면과 함께 노출되도록 형성될 수 있다. 이 경우, 상대적으로 두께가 큰 제1 부분(225)에 의해 하부 배선(215)이 보호되며, 제2 부분(223)에 의해 하부 절연막(210)의 식각 손상이 방지될 수 있다.
도 22를 참조하면, 층간 절연막(240) 상에 개구부(250)를 순차적으로 채우는 배리어 도전막(260), 씨드막(270) 및 금속막(280)을 순차적으로 형성할 수 있다.
배리어 도전막(260)은 예를 들면, 티타늄 질화물, 탄탈륨 질화물과 같은 금속 질화물, 또는 루테늄, 몰리브덴, 코발트와 화학적으로 안정한 금속을 포함하도록 형성될 수 있다. 씨드막(270)은 예를 들면, 구리 리플로우 공정, 구리 스퍼터링 공정을 통해 형성될 수 있다. 금속막(280)은 예를 들면, 구리 도금 공정을 통해 씨드막(270)으로부터 성장 또는 석출될 수 있다.
일부 실시예들에 있어서, 씨드막(270)은 비아 홀(253)을 충분히 채우며, 트렌치(254)의 측벽 및 저면 상으로 연장될 수 있다. 이에 따라, 상대적으로 확장된 면적 또는 부피를 갖는 트렌치(254) 내에 충분한 금속막(280)이 빠른 시간 동안 형성될 수 있다.
도 23을 참조하면, 예를 들면 CMP 공정을 통해 금속막(280), 씨드막(270) 및 배리어 도전막(260)을 상부들을 평탄화하여 개구부(250) 내에 도전 패턴(290)을 형성할 수 있다.
도전 패턴(290)은 개구부(250)의 내벽 상에 순차적으로 적층된 배리어 도전막 패턴(265), 씨드막 패턴(275) 및 금속막 패턴(285)을 포함할 수 있다.
도전 패턴(265) 중 비아 홀(253) 내에 형성된 부분은 하부 배선(215)과 접촉 또는 전기적으로 연결되는 비아 부(via portion)로 정의될 수 있다. 도전 패턴(265) 중 트렌치(254) 내에 형성된 부분은 상기 비아 부와 병합되며 측방향으로 연장되는 배선부로 정의될 수 있다.
상기 비아 부는 하부 배선(215)과 어긋나게 배치되며 하부 배선(215) 및 하부 절연막(210)의 상면들과 함께 접촉할 수 있다. 상기 복층 구조의 식각 저지막에 의해 하부 절연막(210)의 손상이 방지되므로, 상기 비아 부는 하부 절연막(210)의 내부로 침투되지 않으며, 원하는 레벨 상에 정확히 형성될 수 있다.
도 24 내지 도 29는 일부 예시적인 실시예들에 따른 배선 구조물 형성 방법을 설명하기 위한 단면도들이다. 도 1 내지 도 8을 참조로 설명한 공정 및/또는 재료들에 대한 상세한 설명은 생략된다. 또한, 동일하거나 유사한 구성에 대해서는 실질적으로 유사한 참조부호가 사용된다.
도 24를 참조하면, 도 1을 참조로 설명한 바와 같이 기판(300) 상에 하부 절연막(310) 및 하부 배선(315)을 포함하는 하부 구조물을 형성할 수 있다.
도 25를 참조하면, 하부 배선(315)의 상면을 커버하는 제1 식각 저지막(320)을 형성할 수 있다. 예시적인 실시예들에 따르면, 제1 식각 저지막(320)은 하부 배선(315)의 상기 상면 상에 선택적으로 형성될 수 있다. 이 경우, 제1 식각 저지막(320)은 하부 절연막(310)의 상면 상에는 실질적으로 형성되지 않거나, 하부 배선(315) 주변의 하부 절연막(310)의 상면을 부분적으로 커버하도록 형성될 수 있다.
예시적인 실시예들에 따르면, 도 2를 참조로 설명한 바와 같이, 제1 식각 저지막(320)은 유전성 금속 질화물과 같은 금속 유전성 물질을 포함하도록 형성될 수 있다. 예를 들면, 금속 전구체를 먼저 증착 챔버에 도입하는 경우 상기 금속 전구체가 금속과의 친화도에 의해 하부 배선(315) 상에 선택적으로 응집 또는 자기 조립될 수 있다. 소정의 시간 간격 이후, 질소 함유 반응 가스를 상기 증착 챔버 내에 도입하여 하부 배선(315)을 선택적으로 커버하는 제1 식각 저지막(320)이 형성될 수 있다.
도 25에 도시된 바와 같이, 제1 식각 저지막(320)은 실질적으로 반구형상 또는 돔 형상의 곡면 형상을 가질 수 있다.
도 26을 참조하면, 도 3을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 제1 식각 저지막(320) 및 하부 절연막(310) 상에 제2 식각 저지막(330)을 형성할 수 있다.
제2 식각 저지막(330)은 제1 식각 저지막(320)을 커버하며, 하부 절연막(310) 상면과 접촉할 수 있다.
도 27을 참조하면, 도 4를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 제2 식각 저지막(330) 상에 층간 절연막(340)을 형성할 수 있다.
도 28을 참조하면, 도 5 및 도 6을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 개구부(350)를 형성할 수 있다.
예시적인 실시예들에 따르면, 건식 식각 공정을 통해 층간 절연막(340) 및 제2 식각 저지막(330)을 부분적으로 제거하여 예비 개구부를 형성할 수 있다. 상기 예비 개구부에 의해 노출된 제1 식각 저지막(320)을 습식 식각 공정을 통해 부분적으로 제거하여 하부 배선(315) 상면을 노출시키는 개구부(350)를 형성할 수 있다.
개구부(350)는 하부 배선(315)의 상기 상면을 부분적으로 노출시키며, 하부 절연막(320)의 상면 상으로는 확장되지 않을 수 있다. 이에 따라, 개구부(350)의 저면은 하부 배선(315)의 상기 상면에 포함될 수 있다. 하부 배선(315) 상으로는 복층 구조의 식각 저지막이 배치되므로 하부 배선(315)의 식각 손상 및 외부 투습에 의한 열화 등이 방지될 수 있다.
도 29를 참조하면, 도 7 및 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 통해 하부 배선(380)과 전기적으로 연결되는 도전 패턴(380)을 형성할 수 있다.
도전 패턴(380)은 개구부(350)의 내벽 상에 형성된 배리어 도전막 패턴(365), 및 배리어 도전막 패턴(365) 상에서 개구부(350)를 채우는 금속막 패턴(375)을 포함할 수 있다.
도전 패턴(380)은 층간 절연막(340), 제2 식각 저지막(330) 및 제1 식각 저지막(320)을 관통하며, 하부 배선(315)의 상기 상면 상에 안착될 수 있다. 제1 식각 저지막(320)은 하부 배선(315)의 상면 상에 잔류하여 도전 패턴(380)의 저부를 감싸는 링 형상을 가질 수 있다.
상술한 예시적인 실시예들에 따르면, 실질적으로 일직선 상에서 서로 중첩되도록 적층되는 배선 구조물에 있어서, 각 층의 배선의 상면에 선택적으로 형성되는 제1 식각 저지막을 포함하는 복층 구조의 식각 저지막을 형성할 수 있다. 이에 따라, 상기 각 층의 배선들의 식각 손상을 방지할 수 있다.
도 30 내지 도 54는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
예를 들면, 도 30 내지 도 54는 핀 전계 효과 트랜지스터(Fin field-effect transistor: FinFET)를 포함하는 반도체 장치의 제조 방법을 예시적으로 설명하고 있다.
구체적으로, 도 30, 도 33 및 도 36은 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 31 및 도 32는 도 30에 표시된 I-I' 라인을 따라 절단된 단면도들이다. 도 34, 도 38, 도 40, 도 42, 도 44, 도 46, 도 48 및 도 50은 도 33 및 도 36에 표시된 I-I' 라인 및 II-II' 라인을 따라 절단한 단면도들을 포함하고 있다. 도 35, 도 37, 도 39, 도 41, 도 43, 도 45, 도 47, 도 49, 및 도 51 내지 도 54는 도 33 및 도 36에 표시된 III-III' 라인을 따라 절단한 단면도들이다.
한편, 도 30 내지 도 54에서 기판 상면에 대해 평행하며 서로 교차하는 두 방향을 제1 방향 및 제2 방향으로 정의한다. 예를 들면, 상기 제1 방향 및 제2 방향은 서로 수직하게 교차할 수 있다. 화살표로 표시된 방향과 반대 방향은 서로 동일한 방향으로 간주된다.
도 30 및 도 31을 참조하면, 기판(400) 상부로부터 돌출된 액티브 패턴(405)을 형성할 수 있다.
기판(400)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 반도체 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(400)은 SOI 기판, 또는 GOI 기판일 수 있다.
예시적인 실시예들에 따르면, 액티브 패턴(405)은 기판(400) 상부에 대해 얕은 트렌치 분리(Shallow Trench Isolation: STI) 공정을 수행함으로써 형성될 수 있다. 예를 들면, 기판(400) 상부를 부분적으로 식각하여 소자 분리 트렌치를 형성한 후, 상기 소자 분리 트렌치를 충분히 채우는 절연막을 기판(400) 상에 형성할 수 있다. 상기 절연막의 상부를 기판(400) 상면이 노출될 때까지 예를 들면, CMP 공정을 통해 평탄화하여 소자 분리막(402)을 형성할 수 있다. 상기 절연막은 예를 들면, 실리콘 산화물을 포함할 수 있다.
소자 분리막(402)이 형성됨에 따라, 기판(400)으로부터 복수의 돌출부들이 형성될 수 있으며, 상기 돌출부들은 액티브 패턴(405)으로 정의될 수 있다. 액티브 패턴(405)은 각각 상기 제1 방향으로 연장하며, 상기 제2 방향을 따라 복수의 액티브 패턴들(405)이 형성될 수 있다.
일부 실시예들에 있어서, 액티브 패턴(405) 상부에 대해 이온 주입 공정을 수행하여 웰(well) 영역을 더 형성할 수도 있다.
도 30 및 도 31에서는 액티브 패턴(405)이 기판(400)으로부터 형성되는 것으로 도시하였으나, 기판(400) 상에 별도의 채널막을 예를 들면 선택적 에피텍셜 공정(Selective Epitaxial Growth: SEG)을 통해 형성하고, 상기 채널막에 대해 STI 공정을 수행하여 액티브 패턴(405)을 형성할 수도 있다. 상기 SEG 공정에 있어서, 실란(silane)과 같은 실리콘 소스와 함께, 게르마늄 소스 또는 탄소 소스를 사용하여 상기 채널막에 스트레스를 인가할 수도 있다.
도 32를 참조하면, 예를 들면, 에치-백 공정을 통해 소자 분리막(402)의 상부를 제거할 수 있다. 이에 따라, 액티브 패턴(405)의 상부가 노출될 수 있다. 예시적인 실시예들에 따르면, 노출된 액티브 패턴(405)의 상기 상부는 액티브 핀(active fin)(407)으로 정의될 수 있다. 액티브 핀(407)은 상기 제1 방향으로 연장되며, 복수의 액티브 핀들(407)이 상기 제2 방향을 따라 배열될 수 있다.
도 33, 도 34 및 도 35를 참조하면, 소자 분리막(402) 및 액티브 핀(407) 상에 더미 게이트 구조물(415)을 형성할 수 있다.
예를 들면, 기판(400)의 액티브 핀(407) 및 소자 분리막(402) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 게이트 마스크 막을 순차적으로 형성하고, 사진 식각 공정을 통해 상기 더미 게이트 마스크 막을 패터닝하여 더미 게이트 마스크(414)를 형성할 수 있다. 더미 게이트 마스크(414)를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 더미 게이트 구조물(415)을 형성할 수 있다.
더미 게이트 구조물(415)은 액티브 핀(407) 및 소자 분리막(402) 상에 순차적으로 적층된 더미 게이트 절연막 패턴(410), 더미 게이트 전극(412) 및 더미 게이트 마스크(414)를 포함할 수 있다.
예를 들면, 상기 더미 게이트 절연막은 실리콘 산화물을 포함하도록 형성될 수 있다. 상기 더미 게이트 전극막은 폴리실리콘을 포함하도록 형성될 수 있다. 상기 더미 게이트 마스크 막은 실리콘 질화물을 포함하도록 형성될 수 있다.
상기 더미 게이트 절연막, 상기 더미 게이트 전극막 및 상기 더미 게이트 마스크 막은 CVD 공정, 스퍼터링 공정 또는 ALD 공정을 통해 형성될 수 있다. 일 실시예에 있어서, 상기 더미 게이트 절연막은 액티브 핀(407) 상부에 대한 열산화 공정을 통해 형성될 수도 있으며, 이 경우 상기 더미 게이트 절연막은 액티브 핀(407) 상면에 선택적으로 형성될 수 있다.
예시적인 실시예들에 따르면, 더미 게이트 구조물(415)은 상기 제2 방향으로 연장하며, 복수의 액티브 핀들(307)과 교차할 수 있다. 또한, 복수의 더미 게이트 구조물들(415)이 상기 제1 방향을 따라 형성될 수 있다.
도 36 및 도 37을 참조하면, 더미 게이트 구조물(415)의 측벽 상에 게이트 스페이서(420)를 형성할 수 있다.
예시적인 실시예들에 따르면, 더미 게이트 구조물(415), 액티브 핀(407) 및 소자 분리막(402) 상에 스페이서 막을 형성하고, 상기 스페이서 막을 이방성 식각하여 게이트 스페이서(420)을 형성할 수 있다. 상기 스페이서 막은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물과 같은 질화물 계열 물질을 포함하도록 형성할 수 있다.
도 36에 도시된 바와 같이, 게이트 스페이서(420)는 더미 게이트 구조물(415)과 함께 상기 제2 방향을 따라 연장하도록 형성될 수 있다.
도 38 및 도 39를 참조하면, 게이트 스페이서(420) 및/또는 더미 게이트 구조물(415)에 인접한 액티브 핀(407)의 상부를 식각하여 리세스(425)를 형성할 수 있다.
리세스(425) 형성을 위한 상기 식각 공정에 있어서, 게이트 스페이서(420)가 실질적으로 식각 마스크로 기능할 수 있다. 예시적인 실시예들에 따르면, 리세스(425)의 내벽은 도 39에 도시된 바와 같이 실질적으로 "U" 자 형상의 프로파일을 가질 수 있다.
일부 실시예들에 있어서, 리세스(425)는 소자 분리막(402) 상면 아래의 액티브 패턴(405) 부분까지 깊이가 확장될 수도 있다.
도 40 및 도 41을 참조하면, 리세스(425)를 채우는 소스/드레인(source/drain) 층(430)을 형성할 수 있다.
예시적인 실시예들에 따르면, 소스/드레인 층(430)은 리세스(425)에 의해 노출된 액티브 핀(407) 상면을 씨드(seed)로 사용하는 SEG 공정을 통해 형성될 수 있다.
일부 실시예들에 있어서, 상기 SEG 공정에 있어서 실란 계열의 실리콘 소스와 함께 포스핀(phosphine: PH3)과 같은 n형 불순물 소스가 함께 주입될 수 있다. 이 경우, 소스/드레인 층(430)은 NMOS 타입 FinFET의 불순물 영역으로 제공될 수 있다. 일 실시예에 있어서, 탄화수소 계열의 탄소 소스가 상기 실리콘 소스와 함께 주입될 수도 있다. 이 경우, 소스/드레인 층(430)을 통해 인장 스트레스가 인가되어 NMOS 채널의 전자 이동도가 향상될 수 있다.
일부 실시예들에 있어서, 상기 SEG 공정에 있어서 상기 실리콘 소스와 함께 디보란(diborane: B2H6)과 같은 p형 불순물 소스가 함께 주입될 수 있다. 이 경우, 소스/드레인 층(430)은 PMOS 타입 FinFET의 불순물 영역으로 제공될 수 있다. 일 실시예에 있어서, 예를 들면, 사수소화 게르마늄(GeH4) 또는 사염소화 게르마늄(GeCl4)과 같은 게르마늄 소스가 상기 실리콘 소스와 함께 주입될 수도 있다. 이 경우, 소스/드레인 층(430)을 통해 압축 스트레스가 인가되어 PMOS 채널의 정공 이동도가 향상될 수 있다.
소스/드레인 층(430)은 예를 들면 수직 및 수평 방향으로 성장되어 예를 들면, 도 40에 도시된 바와 같이 다각형 단면을 가질 수 있다. 일부 실시예들에 있어서, 소스/드레인 층(430)은 리세스(325)를 충분히 채우며 게이트 스페이서(320)의 저부와 접촉할 수 있다.
도 40에서는 하나의 액티브 핀(407)에 대해 하나의 소스/드레인 층(430)이 형성되는 것으로 도시되었으나, 복수의 액티브 핀들(407)에 의해 하나의 소스/드레인 층(430)이 성장될 수도 있다. 예를 들면, 상기 제2 방향으로 인접하는 2개의 소스/드레인 층들(430)이 서로 병합될 수도 있다.
도 42 및 도 43을 참조하면, 액티브 핀(407) 및 소자 분리막(402) 상에 더미 게이트 구조물(415), 게이트 스페이서(420) 및 소스/드레인 층들(430)을 덮는 제1 층간 절연막(435)을 형성할 수 있다. 이후, 예를 들면 더미 게이트 전극(412)의 상면이 노출될 때까지 CMP 공정 및/또는 에치-백 공정을 통해 제1 층간 절연막(435) 상부를 평탄화할 수 있다.
일부 실시예들에 있어서, 상기 CMP 공정에 의해 더미 게이트 마스크(414)가 제거될 수 있으며, 게이트 스페이서(420)의 상부도 일부 제거될 수 있다.
제1 층간 절연막(435)은 예를 들면, 실리콘 산화물 계열 물질을 포함하도록 CVD 공정을 통해 형성될 수 있다.
도 44 및 도 45를 참조하면, 더미 게이트 전극(412) 및 더미 게이트 절연막 패턴(410)을 제거할 수 있다. 이에 따라, 한 쌍의 게이트 스페이서들(420) 사이에 액티브 핀(407)의 상부가 노출되는 트렌치(도시되지 않음)가 형성될 수 있다.
노출된 액티브 핀(407)를 열산화시켜 인터페이스 막(440)을 형성할 수 있다. 이후, 제1 층간 절연막(435)의 상면, 상기 트렌치의 내측벽, 및 인터페이스 막(440) 및 소자 분리막(402)의 상면들을 따라 게이트 절연막(442)를 형성하고, 게이트 절연막(442) 상에 버퍼막(444)을 형성할 수 있다. 버퍼막(444) 상에 상기 트렌치의 나머지 부분을 채우는 게이트 전극막(446)을 형성할 수 있다.
게이트 절연막(442)은 고유전율(high-k)을 갖는 금속 산화물을 포함하도록 형성될 수 있다. 예를 들면, 게이트 절연막(442)은 하프늄 산화물, 탄탈륨 산화물 및/또는 지르코늄 산화물을 포함하도록 형성될 수 있다. 버퍼막(444)은 예를 들면, 게이트 전극에서의 일함수 조절을 위해 삽입될 수 있다. 버퍼막(444)은 티타늄, 탄탈륨, 알루미늄 등과 같은 금속의 질화물을 포함하도록 형성될 수 있다. 게이트 전극막(446)은 알루미늄, 구리, 텅스텐 등과 같은 저저항 금속을 사용하여 형성될 수 있다.
게이트 절연막(442), 버퍼막(444) 및 게이트 전극막(446)은 CVD 공정, ALD 공정, PVD 공정 등을 통해 형성될 수 있다. 일부 실시예들에 있어서, 인터페이스 막(440) 또한 CVD 공정, ALD 공정 등과 같은 증착 공정을 통해 형성될 수 있으며, 이 경우 게이트 절연막(442)과 실질적으로 동일하거나 유사한 프로파일로 형성될 수 있다.
도 46 및 도 47을 참조하면, 게이트 전극막(446), 버퍼막(444) 및 게이트 절연막(442)의 상부들을 예를 들면, 제1 층간 절연막(435) 상면이 노출될 때까지 CMP 공정을 통해 평탄화할 수 있다.
이에 따라, 상기 트렌치 내부에는 순차적으로 적층된 인터페이스막 패턴(440), 게이트 절연막 패턴(443), 버퍼막 패턴(445) 및 게이트 전극(447)을 포함하는 게이트 구조물이 형성될 수 있다. 상기 게이트 구조물 및 소스/드레인 층(430)에 의해 FinFET 구조의 NMOS 또는 PMOS 트랜지스터가 정의될 수 있다.
이후, 제1 층간 절연막(435), 게이트 스페이서들(420) 및 상기 게이트 구조물 상에 패시베이션 막(450)을 형성할 수 있다. 패시베이션 막(450)은 예를 들면, 실리콘 질화물, 실리콘 산질화물과 같은 질화물 계열 물질을 포함하도록 CVD 공정을 통해 형성될 수 있다. 상기 게이트 구조물을 커버하는 패시베이션 막(450) 부분은 게이트 마스크로 제공될 수 있다.
도 48 및 도 49를 참조하면, 패시베이션 막(450) 및 제1 층간 절연막(435)을 부분적으로 식각하여 소스/드레인 층(430)을 노출시키는 콘택 홀(455)을 형성할 수 있다.
일부 실시예들에 있어서, 콘택 홀(455) 형성을 위한 상기 식각 공정 시, 소스/드레인 층(430)의 상부도 일부 제거될 수 있다. 이에 따라, 콘택 홀(455)은 소스/드레인 층(430) 상부에 삽입된 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 콘택 홀(455)에 의해 노출된 소스/드레인 층(430)의 상기 상부에 실리사이드 층(460)을 형성할 수 있다. 예를 들면, 콘택 홀(455)에 의해 노출된 소스/드레인 층(430) 상에 금속막을 형성하고 어닐링 공정과 같은 열처리를 수행할 수 있다. 상기 열처리에 의해 상기 금속막과 접촉하는 소스/드레인 층(430) 부분은 금속 실리사이드로 변환될 수 있다. 이후, 미반응 잔여 금속막을 제거함으로써, 실리사이드 층 (460)을 형성할 수 있다.
상기 금속막은 예를 들어, 코발트 또는 니켈 등을 포함하도록 형성될 수 있다. 이에 따라, 실리사이드 층(460)은 코발트 실리사이드 또는 니켈 실리사이드와 같은 금속 실리사이드를 포함할 수 있다.
도 48에서는 하나의 콘택 홀(455)에 의해 하나의 소스/드레인 층(430)이 노출되는 것으로 도시되었으나, 하나의 콘택 홀(455)에 의해 복수의 소스/드레인 층들(430)이 노출될 수도 있다. 예를 들면, 콘택 홀(455)은 상기 제2 방향으로 연장하며 이웃하는 2 이상의 소스/드레인 층들(430)을 노출시킬 수 있다.
일부 실시예들에 있어서, 콘택 홀(455)은 게이트 스페이서(420)에 의해 자기 정렬될 수 있다. 이 경우, 콘택 홀(455)에 의해 게이트 스페이서(420)의 외측벽이 노출될 수 있다.
도 50 및 도 51을 참조하면, 콘택 홀(455) 내부에 소스/드레인 층(430)과 전기적으로 연결되는 플러그(465)를 형성할 수 있다.
예를 들면, 패시베이션 막(450) 상에 콘택 홀들(455)을 충분히 채우는 도전막을 형성할 수 있다. 상기 도전막의 상부를 패시베이션 막(450) 상면이 노출될 때까지 CMP 공정을 통해 평탄화하여 플러그들(465)을 형성할 수 있다. 상기 도전막은 금속, 금속 질화물, 금속 실리사이드, 또는 도핑된 폴리실리콘을 포함하도록 형성될 수 있다. 일부 실시예들에 있어서, 상기 도전막을 형성하기 전에 콘택 홀(455)의 내벽을 따라 티타늄 질화물과 같은 금속 질화물을 포함하는 배리어막을 더 형성할 수도 있다.
플러그(465)는 실리사이드 층(460)과 접촉할 수 있다. 따라서, 플러그(465) 및 소스/드레인 층(430) 사이의 전기적 저항이 감소될 수 있다.
일부 실시예들에 있어서, 플러그(465)는 상기 제2 방향으로 연장하며 복수의 소스/드레인 층들(430)과 전기적으로 연결될 수도 있다.
도 52를 참조하면, 도 1을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 패시베이션 막(460) 및 플러그(465) 상에 하부 절연막(470) 및 하부 배선(480)을 형성할 수 있다.
이후, 예를 들면, 도 1 내지 도 8, 도 11 내지 도 17, 도 18 내지 도 23, 및/또는 도 24 내지 도 29를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하는 BEOL(Back-end-of-Line) 공정을 수행할 수 있다.
예를 들면, 도 2 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 예시적인 실시예들에 따르면, 하부 절연막(470) 및 하부 배선(480) 상에 제1 식각 저지막(510) 및 제2 식각 저지막(520)이 적층된 복층 구조의 식각 저지막을 형성할 수 있다. 상기 식각 저지막 상에는 제2 층간 절연막(530)을 형성할 수 있다.
상술한 바와 같이, 제1 식각 저지막(510)은 알루미늄 질화물과 같은 금속 유전성 물질을 포함하도록 형성될 수 있다. 제1 식각 저지막(510)은 금속 물질 사이의 친화도에 기인하여 하부 배선(480) 상에서 보다 두껍게 형성될 수 있다.
제2 식각 저지막(520)은 실리콘 탄화물, 실리콘 산탄화물과 같은 비금속 유전 물질을 포함하도록 형성되며, 제1 식각 저지막(510)의 프로파일을 따라 컨포멀하게 형성될 수 있다. 제2 층간 절연막(530)은 예를 들면, 저유전율의 실리콘 산화물 계열 물질을 포함하도록 형성될 수 있다.
도 53을 참조하면, 제2 층간 절연막(530) 및 상기 식각 저지막을 순차적으로 부분적으로 식각하여, 각각 하부 배선(480) 상면을 노출시키는 개구부들(540, 545)을 형성할 수 있다.
예를 들면, 제1 개구부(540)는 듀얼 다마신 공정을 통해 형성되며, 하부 및 상부에 각각 비아 홀 및 트렌치를 포함할 수 있다. 상기 비아 홀에 의해 하부 배선(480)의 상기 상면이 노출되며, 상기 비아 홀의 저면은 하부 배선(480)의 상기 상면 내에 포함될 수 있다. 상기 식각 저지막이 하부 배선(480) 상에서 상대적으로 두껍게 형성됨에 따라, 제1 개구부(540) 형성 시 하부 배선(480)의 손상이 방지될 수 있다.
예를 들면, 제2 개구부(545)는 하부 배선(480)의 상기 상면의 일부를 노출시키면서, 하부 절연막(470)의 상면을 함께 노출시킬 수 있다. 서로 다른 이종의 물질을 포함하는 상기 식각 저지막에 의해 충분한 식각 선택비가 확보되므로, 하부 절연막(470)의 손상 없이 제2 개구부(545)가 형성될 수 있다.
도 54를 참조하면, 도 7 및 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
예를 들면, 제1 및 제2 개구부들(540, 545)의 측벽 및 저면들, 및 제2 층간 절연막(530)의 상면을 따라 배리어 도전막을 형성하고, 상기 배리어 도전막 상에, 제1 및 제2 개구부들(540, 545)을 충분히 채우는 금속막을 형성할 수 있다. 상기 배리어 도전막 및 상기 금속막의 상부들을 CMP 공정을 통해 평탄화하여 제1 개구부(540) 및 제2 개구부(545) 내부에 각각 제1 도전 패턴(560) 및 제2 도전 패턴(570)을 형성할 수 있다.
제1 도전 패턴(560)은 제1 개구부(540)의 내벽 상에 순차적으로 적층된 제1 배리어 도전막 패턴(553) 및 제1 금속막 패턴(555)을 포함할 수 있다. 제1 도전 패턴(560)은 제2 층간 절연막(530), 제2 식각 저지막(520) 및 제1 식각 저지막(510)을 관통하여 하부 배선(480) 상면에 안착될 수 있다. 제1 도전 패턴(560)의 비아 부는 하부 배선(480)과 실질적으로 일직선을 따라 중첩되며, 하부 절연막(470) 상면과는 접촉하지 않을 수 있다.
제2 도전 패턴(570)은 제2 개구부(545)의 상기 내벽 상에 순차적으로 적층된 제2 배리어막 패턴(552) 및 제2 금속막 패턴(554)을 포함할 수 있다. 제2 도전 패턴(570)의 저면은 하부 배선(480)의 상면 일부 및 하부 절연막(470)의 상면과 함께 접촉할 수 있다. 제2 도전 패턴(570)의 상기 저면은 하부 배선(480)의 상기 상면과 어긋나게 중첩되도록 배열될 수 있다.
상술한 예시적인 실시예들에 따르면, 미세 선폭의 게이트 구조물을 포함하는 FinFET 장치에 있어서, BEOL 공정 시 이종 물질의 복층 구조 식각 저지막을 활용할 수 있다. 이에 따라, 배선 형성 시 하부 구조물을 손상시키지 않으면서 상기 배선들 사이의 유전율을 낮추어 동작 효율성을 향상시킬 수 있다.
전술한 예시적인 실시예들에 따른, 배선 구조물 및 이의 형성 방법은 대략 20nm 이하 또는 10nm 이하의 폭을 갖는 미세 패턴 형성이 요구되는 각종 반도체 장치에 사용될 수 있다. 예를 들어, 미세 선폭의 게이트를 포함하는 FinFET 구조를 포함하는 로직 소자, 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치등에 적용될 수 있다. 또한 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치에 포함되는 각종 배선 구조에 적용될 수도 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 300, 400: 기판
110, 210, 310, 470: 하부 절연막
115, 215, 315, 480: 하부 배선 117: 손상면
120, 220, 320, 510: 제1 식각 저지막
123, 223: 제1 부분 125, 225: 제2 부분
130, 230, 330, 520: 제2 식각 저지막
135: 식각 저지막 140, 240, 340: 층간 절연막
142, 435: 제1 층간 절연막 144, 530: 제2 층간 절연막
150a, 152, 155a, 540: 제1 개구부
150b, 155b, 158, 545: 제2 개구부
154, 253: 비아 홀 157: 오목부
156, 254: 트렌치 160, 260: 배리어 도전막
162, 553: 제1 배리어 도전막 패턴
164, 552: 제2 배리어 도전막 패턴
165, 265, 365: 배리어 도전막 패턴
170, 280: 금속막 172, 555: 제1 금속막 패턴
174, 554: 제2 금속막 패턴 175, 285, 375: 금속막 패턴
180, 290: 도전 패턴 182, 560: 제1 도전 패턴
184, 570: 제2 도전 패턴 252: 예비 비아 홀
250, 350: 개구부 270: 씨드막
275: 씨드막 패턴 402: 소자 분리막
405: 액티브 패턴 407: 액티브 핀
410: 더미 게이트 절연막 패턴 412: 더미 게이트 전극
414: 더미 게이트 마스크 415: 더미 게이트 구조물
420: 게이트 스페이서 425: 리세스
430: 소스/드레인 층 440: 인터페이스 막
442: 게이트 절연막 443: 게이트 절연막 패턴
444: 버퍼막 445: 버퍼막 패턴
446: 게이트 전극막 447: 게이트 전극
450: 패시베이션 막 455: 콘택 홀
460: 실리사이드 층 465: 플러그

Claims (20)

  1. 기판;
    상기 기판을 덮는 하부 절연막;
    상기 하부 절연막을 관통하여 상기 기판과 전기적으로 연결되는 하부 배선;
    상기 하부 배선 및 상기 하부 절연막을 커버하며, 상기 하부 배선 상에 형성된 부분의 두께가 상기 하부 절연막 상에 형성된 부분의 두께보다 큰 다층 식각 저지막;
    상기 다층 식각 저지막을 덮는 층간 절연막; 및
    상기 층간 절연막 및 상기 다층 식각 저지막을 관통하여 상기 하부 배선과 전기적으로 연결되는 도전 패턴을 포함하며,
    상기 다층 식각 저지막은
    상기 하부 배선 상에 형성된 제1 부분의 두께가 상기 하부 절연막 상에 형성된 제2 부분의 두께보다 크고, 금속 유전성 물질을 포함하는 제1 식각 저지막; 및
    상기 제1 식각 저지막을 덮는 제2 식각 저지막을 포함하는 배선 구조물.
  2. 제1항에 있어서, 상기 제1 식각 저지막은 유전성 금속 질화물을 포함하는 배선 구조물.
  3. 제2항에 있어서, 상기 제1 식각 저지막은 알루미늄 질화물을 포함하는 배선 구조물.
  4. 제1항에 있어서, 상기 제2 식각 저지막은 비금속 유전 물질을 포함하는 배선 구조물.
  5. 제4항에 있어서, 상기 제2 식각 저지막은 실리콘 산화물, 실리콘 탄화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 탄산화물로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 배선 구조물.
  6. 제5항에 있어서, 상기 제2 식각 저지막은 실리콘 탄화물 또는 실리콘 탄산화물을 포함하는 배선 구조물.
  7. 제1항에 있어서, 상기 제1 식각 저지막은 상기 하부 배선 및 상기 하부 절연막 상에서 연속적으로 형성된 배선 구조물.
  8. 삭제
  9. 제1항에 있어서, 상기 제2 식각 저지막은 상기 제1 식각 저지막의 상기 제1 부분 및 상기 제2 부분 상에서 균일한 두께로 형성된 배선 구조물.
  10. 제1항에 있어서, 상기 도전 패턴은 상기 제1 식각 저지막의 상기 제1 부분을 관통하여 상기 하부 배선 상에 안착되며,
    상기 도전 패턴의 저면은 상기 하부 배선의 상면 내에 포함되는 배선 구조물.
  11. 제1항에 있어서, 상기 도전 패턴은 상기 제1 식각 저지막의 상기 제1 부분 및 상기 제2 부분을 함께 관통하며,
    상기 도전 패턴은 상기 하부 배선의 상면 및 상기 하부 절연막의 상면과 함께 접촉하는 배선 구조물.
  12. 제11항에 있어서, 상기 도전 패턴은 상기 하부 배선의 상기 상면과 부분적으로 중첩되며 어긋나게 배치되는 배선 구조물.
  13. 제1항에 있어서, 상기 제1 식각 저지막은 상기 하부 배선의 상면 상에 선택적으로 형성된 배선 구조물.
  14. 제13항에 있어서, 상기 도전 패턴은 상기 하부 배선의 상기 상면 상에 안착되며, 상기 도전 패턴의 저면은 상기 하부 배선의 상기 상면 내에 포함되는 배선 구조물.
  15. 삭제
  16. 삭제
  17. 제4항에 있어서, 상기 제1 식각 저지막은 알루미늄 질화물을 포함하며, 상기 제2 식각 저지막은 실리콘 탄화물 또는 실리콘 탄산화물을 포함하는 배선 구조물.
  18. 제1항에 있어서, 상기 도전 패턴은 상기 하부 배선 및 상기 하부 절연막의 상면들과 함께 접촉하는 배선 구조물.
  19. 제1항에 있어서, 상기 하부 배선은 복수의 하부 배선들을 포함하며,
    상기 층간 절연막은 상기 제2 식각 저지막 상에 순차적으로 형성된 제1 층간 절연막 및 제2 층간 절연막을 포함하고
    상기 도전 패턴은,
    상기 제1 층간 절연막을 관통하며 상기 복수의 하부 배선들 중 하나의 하부 배선과 접촉하는 제1 도전 패턴; 및
    상기 제2 층간 절연막 및 상기 제1 층간 절연막을 함께 관통하며 상기 복수의 하부 배선들 중 하나의 하부 배선과 접촉하는 제2 도전 패턴을 포함하는 배선 구조물.
  20. 제19항에 있어서, 상기 제2 도전 패턴은 상기 제1 층간 절연막 내에 형성된 비아부, 및 상기 제2 층간 절연막 내에서 상기 비아부로부터 확장된 배선부를 포함하는 배선 구조물.
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