CN106531719B - 包括接触塞的半导体装置 - Google Patents

包括接触塞的半导体装置 Download PDF

Info

Publication number
CN106531719B
CN106531719B CN201610825719.8A CN201610825719A CN106531719B CN 106531719 B CN106531719 B CN 106531719B CN 201610825719 A CN201610825719 A CN 201610825719A CN 106531719 B CN106531719 B CN 106531719B
Authority
CN
China
Prior art keywords
pattern
metal
source
layer
nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610825719.8A
Other languages
English (en)
Other versions
CN106531719A (zh
Inventor
严多一
金桢益
具滋钦
金哲性
朴俊起
玄尚镇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN106531719A publication Critical patent/CN106531719A/zh
Application granted granted Critical
Publication of CN106531719B publication Critical patent/CN106531719B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

提供一种半导体装置，所述半导体装置包括：有源鳍，在基底上从隔离图案部分地突出；栅极结构，在有源鳍上；源/漏层，在与栅极结构相邻的有源鳍的一部分上；金属硅化物图案，在源/漏层上；以及塞，在金属硅化物图案上。塞包括：第二金属图案；金属氮化物图案，接触金属硅化物图案的上表面，并覆盖第二金属图案的底部和侧壁；以及第一金属图案，在金属硅化物图案上，第一金属图案覆盖金属氮化物图案的外侧壁。第一金属图案的氮浓度根据距金属氮化物图案的外侧壁的距离而逐渐减小。

Description

包括接触塞的半导体装置
本申请要求于2015年9月15日在韩国知识产权局(KIPO)提交的第10-2015-0130205号韩国专利申请的优先权，该韩国专利申请的内容通过引用全部包含于此。
技术领域
示例实施例涉及一种半导体装置及其制造方法。更具体地，示例实施例涉及一种具有接触塞的半导体装置及其制造方法。
背景技术
当钨接触塞形成在基底的源/漏区上时，阻挡层可以形成在贯穿绝缘中间层的开口的内壁上，钨层可以形成在阻挡层上并可以平坦化。为了减小源/漏区与钨接触塞之间的电阻，可以对阻挡层执行热处理以形成金属硅化物层。然而，由于热处理，阻挡层的特性会恶化。
发明内容
示例实施例提供一种包括具有良好特性的接触塞的半导体装置。
示例实施例提供一种包括具有良好特性的接触塞的半导体装置的制造方法。
根据示例实施例，提供一种半导体装置。该半导体装置可以包括：有源鳍，在基底上从隔离图案部分地突出；栅极结构，在有源鳍上；源/漏层，在与栅极结构相邻的有源鳍的一部分上；金属硅化物图案，在源/漏层上；以及塞，在金属硅化物图案上。塞可以包括：第二金属图案；金属氮化物图案，接触金属硅化物图案的上表面，并覆盖第二金属图案的底部和侧壁；以及第一金属图案，在金属硅化物图案上，第一金属图案覆盖金属氮化物图案的外侧壁。第一金属图案可以包括金属氮化物，第一金属图案的氮浓度可以根据距金属氮化物图案的外侧壁的距离而逐渐减小。
在示例实施例中，第一金属图案可以包括氮化钛、氮化钴或氮化镍，金属氮化物图案可以包括氮化钛、氮化钽或氮化钨。第一金属图案的氮浓度可以比金属氮化物图案的氮浓度低。
在示例实施例中，源/漏层的上表面可以不是平坦的和/或不是平滑的。
在示例实施例中，源/漏层可以填充与栅极结构相邻的有源鳍的一部分上的凹部并从凹部突出，源/漏层的最上表面可以比有源鳍的最上表面高。
在示例实施例中，源/漏层可以包括包含单晶硅-锗的第一源/漏层和包含单晶硅或单晶碳化硅的第二源/漏层。第二源/漏层的最上表面可以比第一源/漏层的最上表面高。
在示例实施例中，塞可以包括位于第一源/漏层上的第一塞和位于第二源/漏层上的第二塞。第二塞的底部可以比第一塞的底部高。
根据示例实施例，提供一种半导体装置。该半导体装置可以包括：源/漏层，在基底中或在基底上；金属硅化物图案，在源/漏层上；以及接触塞，在金属硅化物图案上。接触塞可以包括第一金属图案、金属氮化物图案和第二金属图案。金属氮化物图案可以接触金属硅化物图案的上表面，覆盖第二金属图案的底部和侧壁，并具有等于或小于大约3nm的厚度。第一金属图案可以覆盖金属氮化物图案的外侧壁。
在示例实施例中，第二金属图案可以包括钨。
在示例实施例中，第一金属图案可以包括钛、钴或镍，金属硅化物图案可以包括硅化钛、硅化钴或硅化镍。
在示例实施例中，第一金属图案和金属硅化物图案可以包括基本相同的材料。
在示例实施例中，金属氮化物图案可以包括氮化钛、氮化钽或氮化钨。
在示例实施例中，源/漏层可以包括单晶硅、单晶碳化硅或单晶硅-锗。
在示例实施例中，第一金属图案可以包括氮化钛、氮化钴或氮化镍，金属氮化物图案可以包括氮化钛、氮化钽或氮化钨。第一金属图案的氮浓度可以比金属氮化物图案的氮浓度低。
在示例实施例中，第一金属图案的氮浓度可以根据距金属氮化物图案的外侧壁的距离而逐渐地减小。
在示例实施例中，第一金属图案在其外侧壁处的氮浓度可以基本为零。
在示例实施例中，金属氮化物图案的氮浓度可以从其顶部向其底部减小。
在示例实施例中，金属氮化物图案可以还包括氧。
在示例实施例中，金属氮化物图案的氧浓度可以从其顶部向其底部增大。
在示例实施例中，金属氮化物图案的电阻可以从其顶部向其底部增大。
在示例实施例中，第一金属图案可以具有大约1nm至大约10nm的厚度。
在示例实施例中，第一金属图案的厚度可以比金属氮化物图案的厚度小。
在示例实施例中，第一金属图案的厚度可以比金属氮化物图案的厚度大。
在示例实施例中，半导体装置还可以包括在基底上覆盖第一金属图案的外侧壁的绝缘中间层。
根据示例实施例，提供一种半导体装置。该半导体装置可以包括：有源鳍，在基底上从隔离图案部分地突出；栅极结构，在有源鳍上；源/漏层，在与栅极结构相邻的有源鳍的一部分上；金属硅化物图案，在源/漏层上；以及接触塞，在金属硅化物图案上。接触塞可以包括第二金属图案、金属氮化物图案和第一金属图案。金属氮化物图案可以接触金属硅化物图案的上表面，并覆盖第二金属图案的底部和侧壁。第一金属图案可以覆盖金属氮化物图案的外侧壁。金属硅化物图案和第一金属图案可以包括基本上相同的金属。
在示例实施例中，源/漏层可以填充与栅极结构相邻的有源鳍的一部分上的凹部并从凹部突出，源/漏层的最上表面可以比有源鳍的最上表面高。
在示例实施例中，半导体装置可以还包括覆盖栅极结构的侧壁的栅极间隔件。源/漏层可以接触栅极间隔件的外侧壁。
在示例实施例中，栅极结构可以包括设置在一个方向上的多个栅极结构，源/漏层可形成在有源鳍的位于多个栅极结构中相邻的栅极结构之间的一部分上，所述相邻的栅极结构沿所述一个方向相邻。
在示例实施例中，半导体装置可以还包括覆盖每个栅极结构的侧壁的栅极间隔件。接触塞可形成在多个栅极结构中沿所述一个方向相邻的栅极结构的侧壁上的栅极间隔件之间，接触塞的第一金属图案的外侧壁可以接触栅极间隔件的外侧壁。
在示例实施例中，源/漏层可以包括包含单晶硅-锗的第一源/漏层和包含单晶硅或单晶碳化硅的第二源/漏层。第二源/漏层的最上表面可以比第一源/漏层的最上表面高。
在示例实施例中，接触塞可以包括位于第一源/漏层上的第一接触塞和位于第二源/漏层上的第二接触塞。第二接触塞的底部可以比第一接触塞的底部高。
在示例实施例中，栅极结构可以包括栅电极和在有源鳍上的栅极绝缘图案，栅极绝缘图案覆盖栅电极的底部和侧壁。
在示例实施例中，栅极结构可以还包括在有源鳍与栅极绝缘图案之间的界面图案以及在栅极绝缘图案与栅电极之间的可以覆盖栅电极的底部和侧壁的逸出功控制图案。
在示例实施例中，第二金属图案可以包括钨，第一金属图案包括钛、钴或镍，金属硅化物图案可以包括硅化钛、硅化钴或硅化镍，金属氮化物图案可以包括氮化钛、氮化钽或氮化钨。
在示例实施例中，第一金属图案可以包括氮化钛、氮化钴或氮化镍，金属氮化物图案可以包括氮化钛、氮化钽或氮化钨。第一金属图案的氮浓度可以比金属氮化物图案的氮浓度低。
在示例实施例中，第一金属图案的氮浓度可以根据距金属氮化物图案的外侧壁的距离而逐渐地减小。
在示例实施例中，金属氮化物图案的氮浓度可以从其顶部向其底部减小。
在示例实施例中，金属氮化物图案可以具有等于或小于大约3nm的厚度，第一金属图案可以具有大约1nm至大约10nm的厚度。
根据示例实施例，提供一种半导体装置的制造方法。在所述方法中，可以提供基底。可以在基底中或在基底上形成源/漏层。可以在基底上形成绝缘中间层以具有暴露源/漏层的上表面的开口。可以在源/漏层的暴露的上表面、开口的侧壁和绝缘中间层上形成第一金属层。可以在第一金属层上形成金属氮化物层以具有等于或小于大约3nm的厚度。可以对第一金属层执行热处理工艺以引起第一金属层与源/漏层反应，使得金属硅化物层可以形成在源/漏层上并在源/漏层与金属氮化物层之间。可以对金属氮化物层执行氮化工艺。可以在金属氮化物层上形成第二金属层以填充开口的剩余的部分。可以使第二金属层、金属氮化物层和第一金属层平坦化，直至可以暴露绝缘中间层的上表面，以形成包括第一金属图案、金属氮化物图案和第二金属图案的接触塞。可以在开口的侧壁上形成第一金属图案，可以在金属硅化物层和第一金属图案上形成金属氮化物图案，可以在金属氮化物图案上形成第二金属图案，并填充开口的剩余的部分。可以通过金属氮化物图案覆盖第二金属图案的底部和侧壁。
在示例实施例中，当执行氮化工艺时，可以对金属氮化物层执行等离子体氮化工艺。
在示例实施例中，当执行氮化工艺时，可以在氮或氨的气氛下，大约350℃至大约500℃的温度下，执行退火工艺。
在示例实施例中，当执行氮化工艺时，在金属氮化物层中，可以增大氮浓度并可以减小氧浓度。
在示例实施例中，在执行氮化工艺之后，金属氮化物层的氮浓度可以从其底部向其顶部增大。
在示例实施例中，当形成第二金属层时，可以用六氟化钨(WF6)作为源气执行CVD工艺。
在示例实施例中，可以通过金属氮化物层阻断由CVD工艺产生的氟以不渗透到第一金属层中。
在示例实施例中，第一金属层可以由钛、钴或镍形成，金属氮化物层可以由氮化钛、氮化钽或氮化钨形成。
根据示例实施例，提供一种半导体装置的制造方法。在所述方法中，可以在基底上形成隔离图案以限定从隔离图案的上表面部分地突出的有源鳍。可以在有源鳍上形成虚设栅极结构。可以在与虚设栅极结构相邻的有源鳍的一部分上形成源/漏层。可以在基底上形成第一绝缘中间层以覆盖源/漏层，并围绕虚设栅极结构的侧壁。可以用栅极结构替换虚设栅极结构。可以在栅极结构和第一绝缘中间层上形成第二绝缘中间层。可以部分地去除第一绝缘中间层和第二绝缘中间层以形成暴露源/漏层的上表面的第一开口。可以在源/漏层的暴露的上表面、第一开口的侧壁和第二绝缘中间层上形成第一金属层。可以在第一金属层上形成金属氮化物层。可以在第一金属层上执行热处理工艺以引起第一金属层与源/漏层反应，使得金属硅化物层可以形成在源/漏层上并在源/漏层与金属氮化物层之间。可以在金属氮化物层上执行氮化工艺。可以在金属氮化物层上形成第二金属层以填充第一开口的剩余的部分。可以使第二金属层、金属氮化物层和第一金属层平坦化，直至可以暴露第二绝缘中间层的上表面以形成填充第一开口的接触塞。
在示例实施例中，接触塞可以包括：第一金属图案，在第一开口的侧壁上；金属氮化物图案，在金属硅化物层和第一金属图案上；以及第二金属图案，在金属氮化物图案上。第二金属图案可以填充第一开口的剩余的部分，可以通过金属氮化物图案覆盖第二金属图案的底部和侧壁。
在示例实施例中，当形成源/漏层时，可以在与栅极结构相邻的有源鳍的一部分上形成凹部。可以执行SEG工艺，以形成填充凹部并从凹部突出的源/漏层。源/漏层可以具有比有源鳍的最上表面高的最上表面。
在示例实施例中，当形成源/漏层时，可以形成包括单晶硅-锗的第一源/漏层。可以形成包括单晶硅或单晶碳化硅的第二源/漏层。第二源/漏层的最上表面可以比第一源/漏层的最上表面高。
在示例实施例中，当形成接触塞时，可以分别在第一源/漏层和第二源/漏层上形成第一接触塞和第二接触塞。第二接触塞的底部可以比第一接触塞的底部高。
在示例实施例中，当用栅极结构替换虚设栅极结构时，可以去除虚设栅极结构以形成暴露有源鳍的上表面的第二开口。可以在有源鳍的暴露的上表面、第二开口的侧壁和第一绝缘中间层上形成栅极绝缘层。可以在栅极绝缘层上形成栅电极层以填充第二开口的剩余的部分。可以使栅电极层和栅极绝缘层平坦化，直至可以暴露第一绝缘中间层的上表面，以形成包括栅极绝缘图案和栅电极的栅极结构。可以在有源鳍的暴露的上表面和第二开口的侧壁上形成栅极绝缘图案，可以在栅极绝缘图案上形成栅电极，并填充第二开口的剩余部分。可以通过栅极绝缘图案覆盖栅电极的底部和侧壁。
根据示例实施例的接触塞的金属氮化物图案可以具有等于或小于大约3nm的薄的厚度，因此在接触塞中的可以具有比金属氮化物图案的电阻低的电阻的第二金属图案可以具有相对大的体积。因为金属氮化物图案由于氮化工艺可以具有增大的氮浓度，所以金属氮化物图案可以具有比未对其执行氮化工艺的金属氮化物图案的电阻低的电阻。因此，包括金属氮化物图案和第二金属图案的接触塞可以具有低的电阻。
即使金属氮化物图案具有薄的厚度，金属氮化物图案也可以通过氮化工艺而具有提高的阻挡特性，因此第二金属图案可以紧密地形成，在其中没有空隙。此外，渗透到接触塞中的第一金属图案中的氟的量可以非常小，没有空隙或裂缝会形成在第一金属图案与围绕第一金属图案的绝缘中间层之间的界面中。因此，包括第一金属图案和第二金属图案的接触塞可以具有良好的特性。
根据示例实施例，提供一种半导体装置的制造方法。所述方法可以包括：在基底中或在基底上形成源/漏层；在基底上形成绝缘层，绝缘层具有暴露源/漏层的上表面的开口；在源/漏层的暴露的上表面、绝缘层的顶部和开口的侧壁上形成第一金属层；在第一金属层上形成金属氮化物层；执行热处理工艺，以在源/漏层与金属氮化物层之间并在源/漏层上形成金属硅化物层；执行氮化工艺，以氮化金属氮化物层、第一金属层的第一部分和金属硅化物层的第二部分；在金属氮化物层上形成第二金属层以填充开口；使第二金属层、金属氮化物层和第一金属层平坦化，直至暴露绝缘层的上表面以形成填充开口的接触塞。
附图说明
通过下文中结合附图进行的详细描述，将更清楚地理解示例实施例。图1至图40代表如这里所描述的非限制性的示例实施例。
图1至图6、图7A和图7B是示出根据示例实施例的包括接触塞的半导体装置的制造方法的步骤的剖视图；
图8至图37、图38A、图38B、图39和图40是示出根据示例实施例的半导体装置的制造方法的步骤的平面图和剖视图。
具体实施方式
在下文中，将参照其中示出了一些示例实施例的附图更充分地描述各种示例实施例。然而，本公开可以以许多不同的形式实施，而不应该被解释为局限于在此阐述的示例实施例。在附图中，为了清楚起见，可以夸大层和区域的尺寸和相对尺寸。
将理解的是，当元件或层被称作“在”另一元件或层“上”，“连接到”或“结合到”另一元件或层时，该元件或层可以直接在所述另一元件或层上，直接连接到或结合到所述另一元件或层，或者可以存在中间元件或中间层。相反，当元件被称作“直接在”另一元件或层“上”，“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。除非上下文另有指出，否则术语“接触”指的是直接连接(即，触摸)。同样的标记始终代表同样的元件。如在这里使用的，术语“和/或”包括一个或更多个相关所列项的任意组合和所有组合。
将理解的是，尽管在这里可使用术语第一、第二、第三、第四等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语的限制。除非另有指出，否则这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一元件、第一组件、第一区域、第一层或第一部分可被称作第二元件、第二组件、第二区域、第二层或第二部分。当诸如“…中的至少一个(种)(者)”的表述位于一列元件之后时，修饰整列元件而不修饰该列的个别元件。
为了便于描述，可以在此使用诸如“在……之下”、“在……下方”、“下面的”、“在……之上”、“上面的”等的空间相对术语来描述在附图中示出的一个元件或特征与另一元件或特征的关系。将理解的是，空间相对术语意图包含除了附图中描述的方位之外的在使用或运行中的装置的不同方位。例如，如果附图中的装置被翻转，则被描述为“在”其它元件或特征“下方”或“之下”的元件将随后被定位为“在”所述其它元件或特征“之上”。因此，示例性术语“在……之下”可包含上方和下方两种方位。可以另外地定位装置(旋转90度或在其它方位)，并相应地解释在这里使用的空间相对描述语。
用在这里的术语仅是为了描述具体示例实施例的目的，而不意图限制本公开。如在这里使用的，除非上下文另有明确地指明，否则单数形式“一个(种)”和“所述(该)”也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包括”、其变型、“具有”和/或其变形时，说明存在陈述的特征、整体、步骤、操作、元件和/或组件，但是不排除存在或添加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
除非上下文另有表明，否则当提及方位、布局、位置、形状、尺寸、数量或其它量度时在此使用的诸如“相同的”、“相等的”、“平面的”或“共面的”的术语不必意味着完全相同的方位、布局、位置、形状、尺寸、数量或其它量度，但是意图包含例如由于制造工艺而可发生的可接受变化内的几乎相同的方位、布局、位置、形状、尺寸、数量或其它量度。这里可以使用术语“基本上”来体现此含义。例如，被描述为“基本上相同”、“基本上相等”或“基本上平面”的项目可以是完全相同、相等或平面的，或者可以在例如由于制造工艺而可发生的可接受变化内是相同、相等或平面的。
在此参照作为理想的示例实施例(和中间结构)的示意图的剖视图来描述示例实施例。如此，将预期到由于例如制造技术和/或公差导致的图示的形状的变化。因此，示例实施例不应被解释为限于此处示出的区域的具体形状，而是包括由于例如制造导致的形状偏差。例如，示出为矩形的注入区将典型地具有在它边缘处的圆形的或弯曲的特征和/或注入浓度的梯度而不是从注入区到非注入区的二元转变。同样地，通过注入而形成的掩埋区可以在掩埋区与发生注入所穿过的表面之间的区域中导致一些注入。因此，图中示出的区域在本质上是示意性的，并且它们的形状不意图限制本公开的范围。
除非另有定义，否则此处使用的全部术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员所通常理解的含义相同的含义。还将理解的是，除非在此清楚地定义，否则诸如通用字典中定义的术语应该被解释为具有与其在相关领域的背景中的含义一致的含义，而不应该以理想化的或过于形式化的含义来解释。
图1至图6、图7A和图7B是示出根据示例实施例的包括接触塞的半导体装置的制造方法的步骤的剖视图。
如在这里使用的，例如，半导体装置可以指诸如半导体芯片(例如，由晶片形成的存储器芯片和/或逻辑芯片)、半导体芯片的堆叠、包括堆叠在封装件基底上的一个或更多个半导体芯片的半导体封装件或包括多个封装件的封装件上封装件装置的装置。
参照图1，可以在基底100中形成源/漏层110，可以形成覆盖基底100和源/漏层110的绝缘中间层120，可以穿过绝缘中间层120形成开口130以暴露源/漏层110的上表面。在一些实施例中，“在……中”可以指源/漏区掩埋在基底中，“在……上”可以指源/漏区在基底上方。描述为“提供有”基底的源/漏区可以形成在基底中或基底上。
基底100可以包括半导体材料，例如硅、锗、硅-锗或者例如GaP、GaAs、GaSb等的III-V半导体化合物。在示例实施例中，基底100可以是绝缘体上硅(SOI)基底或绝缘体上锗(GOI)基底。
例如栅极结构、隔离图案等的各种类型的元件可以形成在基底100上，并可以被绝缘中间层120覆盖。
在示例实施例中，源/漏层110可以通过将杂质注入到基底100的上部中来形成。杂质可以包括例如硼、铝等的p型杂质或例如磷、砷等的n型杂质。
可选择地，源/漏层110可以通过在基底100上形成凹部(未示出)并使用凹部下的基底100的一部分作为种子执行选择性外延生长(SEG)工艺以填充凹部来形成。SEG工艺可以使用例如二氯硅烷(SiH2Cl2)气体的硅源气和例如锗烷(GeH4)气体的锗源气来形成，并可以形成单晶硅-锗层。例如乙硼烷(B2H6)气体的p型杂质源气也可以用于形成掺杂有p型杂质的单晶硅-锗层。可选择地，SEG工艺可以使用例如乙硅烷(Si2H6)气体的硅源气和例如单甲基硅烷(SiH3CH3)气体的碳源气来执行，并可以形成单晶碳化硅层。可选择地，SEG工艺可以仅使用例如乙硅烷(Si2H6)气体的硅源气来执行，并可以形成单晶硅层。例如磷化氢(PH3)气体的n型杂质源气也可以用于形成掺杂有n型杂质的单晶碳化硅层或掺杂有n型杂质的单晶硅层。
当源/漏层110通过SEG工艺形成时，源/漏层110的上表面可以与基底100的上表面基本共面或可以比基底100的上表面高。
绝缘中间层120可以由例如氧化硅形成。可选择地，绝缘中间层120可以由例如掺杂碳的氧化硅(SiCOH)或掺杂氟的氧化硅(F-SiO2)的低k介电材料、多孔氧化硅、旋涂有机聚合物或例如氢倍半硅氧烷(HSSQ)、甲基倍半硅氧烷(MSSQ)等的无机聚合物来形成。
开口130可以通过在绝缘中间层120上形成光致抗蚀剂图案(未示出)并使用光致抗蚀剂图案作为蚀刻掩模执行蚀刻工艺来形成。开口130可以穿过绝缘中间层120来形成。
参照图2，可以在源/漏层110的暴露的上表面、开口130的侧壁和绝缘中间层120的上表面上顺序地形成第一金属层140和金属氮化物层150。顺序地堆叠的第一金属层140和金属氮化物层150可以形成阻挡层160。
第一金属层140可以由诸如钛、钴、镍等的可以与源/漏层110反应以形成金属硅化物的材料来形成。第一金属层140可以形成为具有例如大约1nm至大约10nm的厚度。在示例实施例中，第一金属层140可以共形地形成为具有恒定的厚度。
可选择地，参照图3，第一金属层140可以形成为具有不同的厚度。在示例实施例中，第一金属层140在源/漏层110的暴露的上表面和绝缘中间层120的上表面上的部分可以具有大约5nm至大约10nm的厚度，第一金属层140在开口130的侧壁上的部分可以具有大约1nm的厚度。
在下文中，为了便于解释，将仅示出具有恒定厚度的第一金属层140。金属氮化物层150可以形成为具有等于或小于大约3nm的薄的厚度。在示例实施例中，金属氮化物层150可以共形地形成为具有恒定的厚度。
在示例实施例中，如图2中所示，金属氮化物层150可以形成为具有比第一金属层140的厚度小的厚度。可选择地，金属氮化物层150可以形成为其厚度可以比第一金属层140在源/漏层110的暴露的上表面和绝缘中间层120的上表面上的部分的厚度小并可以比第一金属层140在开口130的侧壁上的部分的厚度大。在示例实施例中，金属氮化物层150可以由例如氮化钛、氮化钽或氮化钨形成。
在示例实施例中，第一金属层140和金属氮化物层150可以通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺等来形成。
参照图4，可以对其上具有第一金属层140和金属氮化物层150的基底100执行热处理工艺以形成金属硅化物图案170。
在示例实施例中，可以对基底100执行退火工艺(例如，通过使用激光、斜坡升温(ramp)或炉等)，因此源/漏层110和第一金属层140可以彼此反应以形成金属硅化物图案170。激光退火工艺可以在大约800℃的温度下执行若干秒。
第一金属层140在开口130的侧壁和绝缘中间层120的上表面上的部分不会与源/漏层110反应，使得第一金属层140在开口130的侧壁和绝缘中间层120的上表面上的部分可以不与源/漏层110反应而留下。
由于热处理工艺，所以金属氮化物层150的特性会恶化。在热处理工艺期间、之前或之后，金属氮化物层150的金属元素可以与氧结合，因此金属氮化物层150中的氧浓度可以增大，同时其中的氮浓度可以减小。
因此，当在金属氮化物层150上形成第二金属层180时(参照图6)，金属氮化物层150可能不足以用作用于形成第二金属层180的晶核，因此第二金属层180不会紧密地形成，并且缺陷(例如，空隙、突起、分层或裂缝等)会形成在其中。
在形成第二金属层180期间会产生的氟可以穿透金属氮化物层150来渗透到第一金属层140中，因此诸如空隙或分层的缺陷会产生在例如第一金属层140、金属氮化物层150、第二金属层180、第二金属层180与金属氮化物层150之间的界面、第一金属层140与金属氮化物层150之间的界面或第一金属层140与绝缘中间层120之间的界面中。
另外，由于金属氮化物层150中的氧浓度增大，所以金属氮化物层150的电阻会增大。
具体地，当金属氮化物层150具有等于或小于大约3nm的薄的厚度时，金属氮化物层150的阻挡特性会大大恶化。
在示例实施例中，参照图5，可以对金属氮化物层150执行氮化工艺，通过热处理工艺而恶化的金属氮化物层150的阻挡特性可以提高。在示例实施例中，可以执行氮化工艺以进一步氮化第一金属层140的第一部分和金属硅化物图案170的第二部分。例如，第一金属层140的第一部分可以包括设置在绝缘中间层120上的第一金属层140的顶部和开口130中的第一金属层140的内部。金属硅化物图案170的第二部分可以包括开口130中的金属硅化物图案170的顶部。
在示例实施例中，氮化工艺可以包括等离子体氮化(PN)工艺。可选择地，氮化工艺可以包括在氮或氨的气氛下，在大约350℃至大约500℃下的退火工艺。在示例实施例中，氮化工艺可以在比正常条件更严苛的条件下例如更高的温度、更长的时间段或更高的电功率下执行以进一步氮化第一金属层140的第一部分和金属氮化物图案170的第二部分。因此，金属硅化物层中的不与源/漏层110反应的元素(例如，钛)可以被氮化。
由于氮化工艺，与金属氮化物层150中的金属元素结合的氧可以被氮替换，因此金属氮化物层150中的氧浓度可以减小，同时其中的氮浓度可以增大。因此，可以提高阻挡特性，这可参照图6再次说明。由于氮化工艺，通过热处理工艺而增大的金属氮化物层150的电阻可以减小。
在示例实施例中，由于氮化工艺，氮可以与位于金属氮化物层150下的第一金属层140中的金属元素结合，因此第一金属层140也可以包括氮。例如，第一金属层140中的氮浓度可以比金属氮化物层150的氮浓度低，并可以根据距金属氮化物层150的距离而逐渐地减小。在示例实施例中，第一金属层140的氮浓度可以在与金属氮化物层150的界面处最高，并可以根据距此的距离而逐渐减小至在与绝缘中间层120的界面处的零。
当开口130的高宽比(AR)高时，通过氮化工艺注入到金属氮化物层150中的氮的量可以根据它们的位置而变化。在示例实施例中，注入到金属氮化物层150的位于金属硅化物图案170的上表面上或与开口130的底部相邻的一部分的氮的量可以比注入到金属氮化物层150的位于绝缘中间层120的上表面上或与开口130的入口相邻的一部分的氮的量少。金属氮化物层150的氮浓度可以从其顶部朝向其底部减小。例如，金属氮化物层150的底部接触第一金属层140或金属硅化物图案170，金属氮化物层150的顶部与金属氮化物层150的底部相对。在示例实施例中，金属氮化物层150的氧浓度和电阻可以从其顶部朝向其底部增大。
在示例实施例中，在氮化工艺之后，第一金属层140的氮浓度可以根据距第一金属层140与金属氮化物层150之间的界面的距离而逐渐地减小。另外，在氮化工艺之后，金属硅化物层170的氮浓度可以根据距金属硅化物层170与金属氮化物层150之间的界面的距离而逐渐减小。
在示例实施例中，热处理工艺和氮化工艺可以同时执行以减少工艺步骤。例如，热处理工艺和氮化工艺可以在大约800℃的温度下执行若干秒。
参照图6，可以在金属氮化物层150上形成第二金属层180以填充开口130的剩余的部分。
第二金属层180可以通过CVD工艺、ALD工艺、PVD工艺等由例如钨形成。
在示例实施例中，第二金属层180可以使用六氟化钨(WF6)通过CVD工艺来形成。在CVD工艺中由六氟化钨(WF6)产生的氟可以大部分被具有提高的阻挡特性的金属氮化物层150阻挡，即使金属氮化物层150具有等于或小于大约3nm的薄的厚度，因此，仅有非常小量的氟可以渗透到第一金属层140中。因此，没有诸如空隙或分层的缺陷会形成在例如第一金属层140、金属氮化物层150、第二金属层180与金属氮化物层150之间的界面或第一金属层140与绝缘中间层120之间的界面中。
具有高氮浓度的金属氮化物层150可以作为用于形成钨层的晶核，因此钨层可以紧密地形成，在其中没有空隙或裂缝。
参照图7A，可以使第二金属层180、金属氮化物层150和第一金属层140平坦化，直至可以暴露绝缘中间层120的上表面，以分别形成第二金属图案185、金属氮化物图案155和第一金属图案145。
金属氮化物图案155可以接触金属硅化物图案170的上表面，并可以覆盖第二金属图案185的底部和侧壁。第一金属图案145可以接触金属硅化物图案170的上表面，并可以覆盖金属氮化物图案155的外侧壁。
第一金属图案145和金属氮化物图案155可以形成阻挡图案165，阻挡图案165和第二金属图案185可以形成塞195(在下文中，塞可以被称作接触塞)。塞195可以形成在金属硅化物图案170上，并可以填充开口130。在一个实施例中，塞195可以包括阻挡图案165、第二金属图案185和金属硅化物图案170。
如上文所说明的，根据示例实施例的塞195的金属氮化物图案155可以具有等于或小于大约3nm的薄的厚度，因此具有比金属氮化物图案155的电阻低的电阻的第二金属图案185可以具有相对大的体积。因为金属氮化物图案155由于氮化工艺可以具有增大的氮浓度，所以金属氮化物图案155可以具有比未对其执行氮化工艺的金属氮化物图案的电阻低的电阻。因此，包括金属氮化物图案155和第二金属图案185的塞195可以具有低的电阻。
根据在这里公开的实施例，即使金属氮化物图案155具有薄的厚度，金属氮化物图案155仍可以通过氮化工艺具有提高的阻挡特性，因此第二金属图案185可以紧密地形成，在其中没有缺陷。此外，渗透到第一金属图案145中的氟的量可以非常小，没有诸如空隙或裂缝的缺陷会形成在例如第一金属图案145、金属氮化物图案155、第一金属图案145与金属氮化物图案155之间的界面或第一金属图案145与绝缘中间层120之间的界面中。因此，包括第一金属图案145和第二金属图案185的塞195可以具有良好的特性。
图7A示出了位于开口130的侧壁上的第一金属图案145具有比金属氮化物图案155的厚度大的厚度。可选择地，图7B示出了位于开口130的侧壁上的第一金属图案145具有比金属氮化物图案155的厚度小的厚度，这也可以被包括在本发明的范围中。
图8至图37、图38A、图38B、图39和图40是示出根据示例实施例的半导体装置的制造方法的步骤的平面图和剖视图。具体地，图8、图11、图14、图17、图20、图25、图28、图31和图36是平面图，图9、图10、图12、图13、图15、图16、图18、图19、图21-图24、图26、图27、图29、图30、图32-图35、图37、图38A、图38B、图39和图40是剖视图。
图9、图10、图12和图29分别是沿相应的平面图的线A-A’截取的剖视图，图13、图15、图18、图21、图22、图26、图30、图32、图34、图37、图39和图40分别是沿相应的平面图的线B-B’截取的剖视图，图16、图19、图23、图24、图27、图33、图35、图38A和图38B分别是沿相应的平面图的线C-C’截取的剖视图。
在示例实施例中，制造半导体装置的方法可以包括与参照图1至图6、图7A和图7B说明的工艺基本相同或相似的工艺，因此在这里可以省略对其的详细描述。
参照图8和图9，可以部分地去除基底200的上部以分别形成第一凹部212和第二凹部214，可以形成隔离图案220以填充第一凹部212和第二凹部214中的每一个的下部。
基底200可以包括第一区I和第二区II。在示例实施例中，第一区I和第二区II可以分别是P型金属氧化物半导体(PMOS)区和N型金属氧化物半导体(NMOS)区。第一凹部212和第二凹部214可以分别形成在基底200的第一区I和第二区II的上部处。
在示例实施例中，可以通过在基底200上形成隔离层以充分地填充第一凹部212和第二凹部214，使隔离层平坦化直至可以暴露基底200的上表面，并去除隔离层的上部以分别暴露第一凹部212和第二凹部214的上部来形成隔离图案220。隔离层可以由例如氧化硅的氧化物来形成。
由于隔离图案220可以形成在基底200上，具有被隔离图案220覆盖的顶表面的场区以及具有不被隔离图案220覆盖的顶表面的第一有源区202和第二有源区204可以分别限定在基底200的第一区I和第二区II中。第一有源区202和第二有源区204中的每一个可以具有从基底200突出的鳍型形状，因此可以分别被称为第一有源鳍和第二有源鳍。
在示例实施例中，第一有源鳍202和第二有源鳍204中的每一个可以形成为在与基底200的上表面基本平行的第一方向上延伸，多个第一有源鳍202和多个第二有源鳍204可以形成在与基底200的上表面基本平行并与第一方向基本垂直的第二方向上。
在示例实施例中，第一有源鳍202可以包括侧壁可以被隔离图案220覆盖的第一下有源图案202b和从隔离图案220的上表面突出的第一上有源图案202a。此外，第二有源鳍204可以包括侧壁可以被隔离图案220覆盖的第二下有源图案204b和从隔离图案220的上表面突出的第二上有源图案204a。在示例实施例中，第一上有源图案202a和第二上有源图案204a中的每一个可以具有在第二方向上的宽度，该宽度比第一下有源图案202b和第二下有源图案204b中的每一个在第二方向上的宽度略小。
参照图10，隔离图案220可以具有多层结构。
具体地，隔离图案220可以包括顺序地堆叠在第一凹部212和第二凹部214中的每一个的内壁上的第一衬里222和第二衬里224以及在第二衬里224上填充第一凹部212和第二凹部214中的每一个的剩余部分的绝缘层226。
第一衬里222可以由例如氧化硅的氧化物来形成，第二衬里224可以由多晶硅或者例如氮化硅的氮化物来形成。绝缘层226可以由例如氧化硅的氧化物来形成。
参照图11至图13，可以分别在基底200的第一区I和第二区II上形成第一虚设栅极结构和第二虚设栅极结构。
第一虚设栅极结构和第二虚设栅极结构可以通过如下步骤来形成：在基底200的第一有源鳍202和第二有源鳍204上以及在隔离图案220上顺序地形成虚设栅极绝缘层、虚设栅电极层和虚设栅极掩模层，使用光致抗蚀剂图案(未示出)通过光刻工艺图案化虚设栅极掩模层以形成第一虚设栅极掩模252和第二虚设栅极掩模254，并使用第一虚设栅极掩模252和第二虚设栅极掩模254作为蚀刻掩模来顺序地蚀刻虚设栅电极层和虚设栅极绝缘层。因此，第一虚设栅极结构可以形成为包括顺序地堆叠在基底200的第一有源鳍202和与第一有源鳍202在第二方向上相邻的隔离图案220的一部分上的第一虚设栅极绝缘图案232、第一虚设栅电极242和第一虚设栅极掩模252。第二虚设栅极结构可以形成为包括顺序地堆叠在基底200的第二有源鳍204和与第二有源鳍204在第二方向上相邻的隔离图案220的一部分上的第二虚设栅极绝缘图案234、第二虚设栅电极244和第二虚设栅极掩模254。
虚设栅极绝缘层可以由例如氧化硅的氧化物来形成，虚设栅电极层可以由例如多晶硅来形成，虚设栅极掩模层可以由例如氮化硅的氮化物来形成。虚设栅极绝缘层可以通过CVD工艺、ALD工艺等来形成。可选择地，虚设栅极绝缘层可以通过对基底200的上部的热氧化工艺来形成，在这种情况下，虚设栅极绝缘层可以不形成在隔离图案220上，但是可以仅形成在第一有源鳍202和第二有源鳍204上。虚设栅电极层和虚设栅极掩模层也可以通过CVD工艺、ALD工艺等来形成。
在示例实施例中，第一虚设栅极结构和第二虚设栅极结构中的每一个可以分别形成为在基底200的第一有源鳍202和第二有源鳍204中的每一个以及隔离图案220上沿第二方向延伸，多个第一虚设栅极结构和多个第二虚设栅极结构可以形成在第一方向上。
还可以执行离子注入工艺，以分别在与第一虚设栅极结构和第二虚设栅极结构相邻的第一有源鳍202和第二有源鳍204中的每一个的上部处形成杂质区(未示出)。
参照图14至图16，可以分别在第一虚设栅极结构和第二虚设栅极结构的侧壁上形成第一栅极间隔件262和第二栅极间隔件264。此外，可以分别在第一有源鳍202和第二有源鳍204的侧壁上形成第一鳍间隔件272和第二鳍间隔件274。
在示例实施例中，第一栅极间隔件262和第二栅极间隔件264以及第一鳍间隔件272和第二鳍间隔件274可以通过在第一虚设栅极结构和第二虚设栅极结构、第一有源鳍202和第二有源鳍204以及隔离图案220上形成间隔件层并各向异性地蚀刻间隔件层来形成。间隔件层可以由例如氮化硅、碳氮化硅等的氮化物来形成。
第一栅极间隔件262和第二栅极间隔件264中的每一个可以形成在第一虚设栅极结构和第二虚设栅极结构中的每一个在第一方向上彼此相对的侧壁上，第一鳍间隔件272和第二鳍间隔件274中的每一个可以形成在第一有源鳍202和第二有源鳍204中的每一个在第二方向上彼此相对的侧壁上。
参照图17至图19，分别与第一虚设栅极结构和第二虚设栅极结构相邻的第一有源鳍202和第二有源鳍204的上部可以被蚀刻，以分别形成第三凹部282和第四凹部284。
具体地，第一有源鳍202和第二有源鳍204的上部可以使用第一虚设栅极结构和第二虚设栅极结构以及第一栅极间隔件262和第二栅极间隔件264作为蚀刻掩模来蚀刻以形成第三凹部282和第四凹部284。在蚀刻工艺中，也可以去除第一鳍间隔件272和第二鳍间隔件274。图17至图19示出了分别在第一有源鳍202和第二有源鳍204中的第一上有源图案202a和第二上有源图案204a被部分地蚀刻，以分别形成第三凹部282和第四凹部284，然而，发明构思可以不限于此。例如，第三凹部282和第四凹部284中的每一个可以通过部分地去除第一上有源图案202a和第二上有源图案204a中的每一个以暴露第一下有源图案202b和第二下有源图案204b中的每一个来形成，另外，当形成第三凹部282和第四凹部284中的每一个时，可以去除第一下有源图案202b和第二下有源图案204b中的每一个的一部分。
参照图20、图21和图23，可以分别在第一有源鳍202和第二有源鳍204上形成第一源/漏层302和第二源/漏层304以分别填充第三凹部282和第四凹部284。
在示例实施例中，第一源/漏层302和第二源/漏层304可以分别使用被第三凹部282和第四凹部284暴露的第一有源鳍202和第二有源鳍204的顶表面作为种子通过选择性外延生长(SEG)工艺来形成。
在示例实施例中，第一源/漏层302可以使用例如二氯硅烷(SiH2Cl2)气体的硅源气和例如锗烷(GeH4)气体的锗源气通过SEG工艺来形成，以形成单晶硅-锗层。例如乙硼烷(B2H6)气体的p型杂质源气也可以用于形成掺杂有p型杂质的单晶硅-锗层。因此，第一源/漏层302可以作为PMOS晶体管的源/漏区。
在示例实施例中，第二源/漏层304可以使用例如乙硅烷(Si2H6)气体的硅源气和例如单甲基硅烷(SiH3CH3)气体的碳源气通过SEG工艺来形成，以形成单晶碳化硅层。可选择地，第二源/漏层304可以仅用例如乙硅烷(Si2H6)气体的硅源气通过SEG工艺来形成，以形成单晶硅层。例如磷化氢(PH3)气体的n型杂质源气也可以用于形成掺杂有n型杂质的单晶碳化硅层或掺杂有n型杂质的单晶硅层。因此，第二源/漏层304可以作为NMOS晶体管的源/漏区。
第一源/漏层302和第二源/漏层304中的每一个可以沿竖直的和水平的两个方向生长，因此不仅可以填充第三凹部282和第四凹部284中的每一个，而且还可以接触第一栅极间隔件262和第二栅极间隔件264中的每一个的一部分。第一源/漏层302和第二源/漏层304中的每一个的上部可以具有沿第二方向截取的其形状可以是五边形或六边形的剖面。当第一有源鳍202或第二有源鳍204在第二方向上彼此分隔开短的距离时，在第二方向上相邻的第一源/漏层302或在第二方向上相邻的第二源/漏层304可以彼此合并以形成单层。图20、图21和图23示出了由相邻的第一有源鳍202上已生长的多个第一源/漏层302合并而来的一个第一源/漏层302和由相邻的第二有源鳍204上已生长的多个第二源/漏层304合并而来的一个第二源/漏层304。
参照图22和图24，第一源/漏层302和第二源/漏层304的上表面可以具有彼此不同的高度。
在示例实施例中，在第一区I中的第一源/漏层302可以具有比第二区II中的第二源/漏层304的上表面低的上表面。
参照图25至图27，可以在第一有源鳍202、第二有源鳍204和隔离图案220上形成绝缘层310以覆盖第一虚设栅极结构、第二虚设栅极结构、第一栅极间隔件262、第二栅极间隔件264、第一源/漏层302和第二源/漏层304，可以使绝缘层310平坦化直至可以暴露第一虚设栅极结构的第一虚设栅电极242和第二虚设栅极结构的第二虚设栅电极244的上表面。还可以去除第一虚设栅极掩模252和第二虚设栅极掩模254，还可以去除第一栅极间隔件262和第二栅极间隔件264的上部。绝缘层310可以不完全地填充位于合并的第一源/漏层302与隔离图案220之间的第一空间或合并的第二源/漏层304与隔离图案220之间的第二空间，因此第一气隙312和第二气隙314可以分别形成在第一空间和第二空间中。
绝缘层310可以由例如Tonen silazene(TOSZ)的氧化硅来形成，可以通过CMP工艺和/或回蚀工艺来执行平坦化工艺。
参照图28至图30，可以去除暴露的第一虚设栅电极242和第二虚设栅电极244以及在其下的第一虚设栅极绝缘图案232和第二虚设栅极绝缘图案234以形成分别暴露第一有源鳍202和第二有源鳍204的上表面以及分别暴露第一栅极间隔件262和第二栅极间隔件264的内侧壁的第一开口和第二开口(未示出)。可以形成第一栅极结构362和第二栅极结构364以分别填充第一开口和第二开口。
具体地，在分别对第一有源鳍202和第二有源鳍204的暴露的上表面执行热氧化工艺以分别形成第一界面图案322和第二界面图案324之后，可以顺序地在第一界面图案322、第二界面图案324、隔离图案220、第一栅极间隔件262、第二栅极间隔件264和绝缘层310上形成栅极绝缘层和逸出功(workfunction)控制层，可以在逸出功控制层上形成栅电极层以分别填充第一开口和第二开口的剩余的部分。
栅极绝缘层可以由具有高介电常数的例如氧化铪、氧化钽、氧化锆等的金属氧化物通过CVD工艺、PVD工艺、ALD工艺等来形成。逸出功控制层可以由例如氮化钛、钛铝、氮化钛铝、氮化钽、氮化钽铝等的金属氮化物或金属合金来形成，栅电极层可以由具有低电阻的例如诸如铝、铜、钽等的金属或它们的金属氮化物的材料来形成。逸出功控制层和栅电极层可以通过CVD工艺、PVD工艺、ALD工艺等来形成。在示例实施例中，还可以对栅电极层执行例如快速热退火(RTA)工艺、尖峰快速热退火(spike RTA)工艺、闪光快速热退火(flash RTA)工艺或激光退火工艺的热处理工艺。
第一界面图案322和第二界面图案324可以通过CVD工艺、PVD工艺、ALD工艺而不是热氧化工艺来形成，在这种情况下，第一界面图案322和第二界面图案324不仅可以分别在第一有源鳍202和第二有源鳍204的上表面上形成，而且还可以分别在隔离层图案220的上表面、第一栅极间隔件262和第二栅极间隔件264的内侧壁上形成。
可以使栅电极层、逸出功控制层和栅极绝缘层平坦化，直至可以暴露绝缘层310的上表面，以形成顺序地堆叠在第一界面图案332和隔离图案220的上表面、第一栅极间隔件262的内侧壁、填充第一逸出功控制图案342上的第一开口的剩余部分的第一栅电极352上的第一栅极绝缘图案332和第一逸出功控制图案342。另外，可以形成顺序地堆叠在第二界面图案334和隔离图案220的上表面、第二栅极间隔件264的内侧壁、填充第二逸出功控制图案344上的第二开口的剩余部分的第二栅电极354上的第二栅极绝缘图案334和第二逸出功控制图案344。
因此，第一栅电极352和第二栅电极354中的每者的底部和侧壁可以被第一逸出功控制图案342和第二逸出功控制图案344中的每一个覆盖。在示例实施例中，平坦化工艺可以通过CMP工艺和/或回蚀工艺来执行。
顺序地堆叠的第一界面图案322、第一栅极绝缘图案332、第一逸出功控制图案342和第一栅电极352可以形成第一栅极结构362，第一栅极结构362和第一源/漏层302可以形成PMOS晶体管。此外，顺序地堆叠的第二界面图案324、第二栅极绝缘图案334、第二逸出功控制图案344和第二栅电极354可以形成第二栅极结构364，第二栅极结构364和第二源/漏层304可以形成NMOS晶体管。
参照图31至图33，可以在绝缘层310、第一栅极结构362、第二栅极结构364、第一栅极间隔件262和第二栅极间隔件264上顺序地形成覆盖层370和第一绝缘中间层420，可以穿过绝缘层310、覆盖层370和第一绝缘中间层420来形成第一接触孔432和第二接触孔434以分别暴露第一源/漏层302和第二源/漏层304的上表面。
第一绝缘中间层420可以由例如正硅酸四乙酯(TEOS)的氧化硅来形成。
参照图34和图35，可以执行与参照图2至图5说明的工艺基本相同或相似的工艺。
在示例实施例中，可以在第一源/漏层302和第二源/漏层304的暴露的上表面、第一接触孔432和第二接触孔434的侧壁、第一绝缘中间层420的上表面上顺序地形成第一金属层440和第一金属氮化物层450，可以执行热处理工艺，以分别在第一源/漏层302和第二源/漏层304上形成第一金属硅化物图案472和第二金属硅化物图案474。
第一金属层440可以由例如钛、钴、镍等的金属来形成，第一金属氮化物层450可以由例如氮化钛、氮化钽、氮化钨等的金属氮化物来形成。
在示例实施例中，第一金属氮化物层450可以形成为具有等于或小于大约3nm的厚度。
在示例实施例中，可以对第一金属氮化物层450执行氮化工艺以提高第一金属氮化物层450的阻挡特性并减小第一金属氮化物层450的电阻。
在示例实施例中，氮化工艺可以执行为进一步氮化第一金属层440的第一部分以及第一金属硅化物图案472和第二金属硅化物图案474中的每一个的第二部分。例如，第一金属层440的第一部分可以包括设置在绝缘中间层420上的第一金属层440的顶部和分别在第一接触孔432和第二接触孔434中的第一金属层440的内部。第一金属硅化物图案472和第二金属硅化物图案474中的每一个的第二部分可以包括分别在第一接触孔432和第二接触孔434中的第一金属硅化物图案472和第二金属硅化物图案474中的每一个的顶部。
在示例实施例中，在氮化工艺之后，不与源/漏层302反应的第一金属硅化物图案472和第二金属硅化物图案474中的元素(例如，钛)可以被氮化。
在示例实施例中，在氮化工艺之后，第一金属层440的氮浓度可以根据距第一金属层440与金属氮化物层450之间的界面的距离而逐渐地减小。另外，在氮化工艺之后，第一金属硅化物图案472和第二金属硅化物图案474中的每一个的氮浓度可以分别根据距第一金属硅化物图案472和第二金属硅化物图案474中的每个与金属氮化物层450之间的界面的距离而逐渐地减小。
参照图36、图37和图38A，可以执行与参照图6和图7A或图7B说明的工艺基本相同或相似的工艺。
可以在第一金属氮化物层450上形成第二金属层480以填充第一接触孔432和第二接触孔434，可以使第二金属层480、第一金属氮化物层450和第一金属层440平坦化直至可以暴露第一绝缘中间层420的上表面。
因此，可以分别在第一金属硅化物图案472和第二金属硅化物图案474上形成第一接触塞492和第二接触塞494，以分别填充第一接触孔432和第二接触孔434。
在示例实施例中，第一接触塞492和第二接触塞494可以形成为分别与第一栅极间隔件262和第二栅极间隔件264自对准，然而，本公开不限于此。
第二金属层480可以由例如钨形成。
第一接触塞492可以包括第一阻挡图案462和第二金属图案482，第一阻挡图案462可以包括第一金属图案442和第一金属氮化物图案452。第二接触塞494可以包括第二阻挡图案464和第四金属图案484，第二阻挡图案464可以包括第三金属图案444和第二金属氮化物图案454。
第一金属氮化物图案452可以接触第一金属硅化物图案472的上表面，并可以覆盖第二金属图案482的底部和侧壁。第一金属图案442可以接触第一金属硅化物图案472的上表面，并可以覆盖第一金属氮化物图案452的外侧壁。第二金属氮化物图案454可以接触第二金属硅化物图案474的上表面，并可以覆盖第四金属图案484的底部和侧壁。第三金属图案444可以接触第二金属硅化物图案474的上表面，并可以覆盖第二金属氮化物图案454的外侧壁。
第一接触塞492和第二接触塞494中的每一个的第一金属氮化物图案452和第二金属氮化物图案454中的每一个可以具有等于或小于大约3nm的薄的厚度，因此具有比每个第一金属氮化物图案452和第二金属氮化物图案454的电阻低的电阻的每个第二金属图案484和第四金属图案484可以具有相对大的体积。由于氮化工艺，第一金属氮化物图案452和第二金属氮化物图案454中的每一个可以具有增大的氮浓度，因此可以具有比未对其执行氮化工艺的金属氮化物图案的电阻低的电阻。因此，包括第一金属氮化物图案452和第二金属图案482的第一接触塞492以及包括第二金属氮化物图案454和第四金属图案484的第二接触塞494可以分别具有减小的电阻。
即使第一金属氮化物图案452和第二金属氮化物图案454具有薄的厚度，它们仍可以具有提高的阻挡特性，因此第二金属图案482和第四金属图案484可以紧密地形成，在其中没有缺陷。此外，渗透到第一金属图案442和第三金属图案444中的氟的量可以非常小，因此没有诸如空隙或裂缝的缺陷会形成在第一金属图案442与第一绝缘中间层420之间的界面或第三金属图案444与第一绝缘中间层420之间的界面中。因此，包括第一金属图案442和第二金属图案482的第一接触塞492或包括第三金属图案444和第四金属图案484的第二接触塞494可以具有良好的特性。
具体地，第一源/漏层302和第二源/漏层304中的每一个可以通过SEG工艺来形成，在一些情况下，其上表面可以不是完全地平坦的和/或光滑的，第一金属硅化物图案472和第二金属硅化物图案474可以不具有良好的表面特性。此外，分别在第一金属硅化物图案472和第二金属硅化物图案474上的第一金属氮化物图案452和第二金属氮化物图案454可以不均匀地在其上沉积，因此不会具有良好的特性，例如，与第一金属硅化物图案472和第二金属硅化物图案474的粘附力差的特性增大了第一源/漏层302和第二源/漏层304与第一接触塞492和第二接触塞494之间的电阻。然而，在发明构思中，可以分别包括在第一接触塞492和第二接触塞494(在鳍型FET中作为将第一源/漏层302和第二源/漏层304电连接到布线的接触塞)中的第一金属氮化物图案452和第二金属氮化物图案454的特性可以通过上述的氮化工艺来提高。
参照图38B，如参照图22至图24所说明的，第一源/漏层302和第二源/漏层304可以具有彼此不同的高度，因此分别在第一源/漏层302和第二源/漏层304上的第一金属硅化物图案472和第二金属硅化物图案474可以具有彼此不同的高度。因此，接触第一金属硅化物图案472和第二金属硅化物图案474的上表面的第一接触塞492和第二接触塞494的底部可以具有彼此不同的高度。在示例实施例中，第二区II中的第二接触塞494的底部可以比第一区I中的第一接触塞492的底部高。
参照图39，可以在第一绝缘中间层420、第一接触塞492和第二接触塞494上顺序地形成第一蚀刻终止层500和第二绝缘中间层510，可以穿过第二绝缘中间层510和第一蚀刻终止层500形成第三接触塞562以接触第一接触塞492和第二接触塞494的上表面。
在示例实施例中，第三接触塞562可以通过单镶嵌(single damascene)工艺来形成，然而，发明构思可以不限于此，例如，可以通过双镶嵌(dual damascene)工艺来形成。
当通过单镶嵌工艺形成第三接触塞562时，可以穿过第二绝缘中间层510和第一蚀刻终止层500来形成第三接触孔(未示出)以暴露第一接触塞492和第二接触塞494的上表面，可以在第一接触塞492和第二接触塞494的暴露的上表面、第三接触孔的侧壁和第二绝缘中间层510的上表面上顺序地形成第三金属层和第二金属氮化物层，可以在第二金属氮化物层上形成第四金属层以填充第三接触孔的剩余的部分。可以使第四金属层、第二金属氮化物层和第三金属层平坦化，直至可以暴露第二绝缘中间层510的上表面，以形成接触第一接触塞492和第二接触塞494的上表面并填充第三接触孔的第三接触塞562。
第三金属层可以由例如钛、钽等的金属来形成，第二金属氮化物层可以由例如氮化钛、氮化钽、氮化钨等的金属氮化物来形成。第四金属层可以由例如钨、铜、铝等的金属来形成。
在示例实施例中，在形成第三金属层和第二金属氮化物层之后，可以在第二金属氮化物层上进一步执行氮化工艺。例如，当形成第三金属层和第二金属氮化物层之后没有执行热处理工艺时，氮化工艺可以不是必需的。具体地，当第四金属层由除了钨以外的例如铜、铝等的材料来形成时，可以不执行氮化工艺。
第三接触塞562可以包括第三阻挡图案542和第六金属图案552，第三阻挡图案542可以包括第五金属图案522和第三金属氮化物图案532。第三金属氮化物图案532可以接触第五金属图案522的上表面，并可以覆盖第六金属图案552的底部和侧壁。第五金属图案522可以接触第一接触塞492的上表面或第二接触塞494的上表面，并可以覆盖第三金属氮化物图案532的外侧壁。
参照图40，可以在第二绝缘中间层510和第三接触塞562上顺序地形成第二蚀刻终止层570和第三绝缘中间层580，可以贯穿其形成布线结构632以接触第三接触塞562的上表面。
在示例实施例中，布线结构632可以通过双镶嵌工艺来形成，然而，可以不限于此，例如，可以通过单镶嵌工艺来形成。
当通过双镶嵌工艺来形成布线结构632时，可以在第三绝缘中间层580上形成第一蚀刻掩模和第二蚀刻掩模(未示出)，可以使用第一蚀刻掩模和第二蚀刻掩模部分地蚀刻第三绝缘中间层580的上部，在去除第二蚀刻掩模之后可以蚀刻第三绝缘中间层580以形成穿透第三绝缘中间层580的下部并暴露第三接触塞562的上表面的通孔(未示出)和穿透第三绝缘中间层580的上部并与通孔连通的沟槽(未示出)。可以在第三接触塞562的暴露的上表面、通孔和沟槽的底部和侧壁以及第三绝缘中间层580的上表面上顺序地形成第五金属层和第三金属氮化物层，可以在第三金属氮化物层上形成第六金属层以填充通孔和沟槽的剩余的部分。可以使第六金属层、第三金属氮化物层和第五金属层平坦化，直至可以暴露第三绝缘中间层580的上表面，以形成接触第三接触塞562的暴露的上表面并填充通孔和沟槽的布线结构632。
第五金属层可以由例如钛、钽等的金属来形成，第三金属氮化物层可以由例如氮化钛、氮化钽、氮化钨等的金属氮化物来形成。第六金属层可以由例如铜、铝、钨等的金属来形成。
与第二金属氮化物层相同，在第三金属氮化物层上的氮化工艺可以不是必需的。
布线结构632可以包括第四阻挡图案612和第八金属图案622，第四阻挡图案612可以包括第七金属图案592和第四金属氮化物图案602。第四金属氮化物图案602可以接触第三接触塞562的上表面，并可以覆盖第八金属图案622的底部和侧壁。第八金属图案622可以接触第三接触塞562的上表面，并可以覆盖第四金属氮化物图案602的外侧壁。
半导体装置可以通过上面的工艺来制造。
上面的半导体装置及其制造方法可以应用于包括接触塞和/或布线的各种类型的存储器装置及其制造方法。例如，该半导体装置可以应用于诸如中央处理单元(CPU)、主处理单元(MPU)或应用处理器(AP)等的逻辑装置的接触塞和/或布线。此外，该半导体装置可以应用于诸如DRAM装置或SRAM装置的易失性存储器装置的接触塞和/或布线，或者诸如闪存装置、PRAM装置、MRAM装置、RRAM装置等的非易失性存储器装置的接触塞和/或布线。
上文是示例实施例的举例说明，并且不应该被解释为对它们的限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易地领会到，在实质上不脱离本公开的新颖教导和优势的情况下，在示例实施例中许多修改是可能的。因此，全部的这样的修改意图包括在如权利要求书中所限定的本公开的范围内。在权利要求书中，功能性限定条款意图覆盖在此描述为执行所述功能的结构，并且不仅覆盖结构上的等同物而且还覆盖等同的结构。因此，将理解的是，上文是各种示例实施例的举例说明，并且不应该被解释为局限于公开的特定的示例实施例，并且对公开的示例实施例的修改和其它示例实施例意图包括在权利要求书的范围内。

Claims (18)

1.一种半导体装置，所述半导体装置包括：
有源鳍，在基底上从隔离图案部分地突出；
栅极结构，在有源鳍上；
源/漏层，在与栅极结构相邻的有源鳍的一部分上；
金属硅化物图案，在源/漏层上；以及
塞，在金属硅化物图案上，所述塞包括：
第二金属图案；
金属氮化物图案，接触金属硅化物图案的上表面，并覆盖第二金属图案的底部和侧壁；以及
第一金属图案，接触金属硅化物图案的上表面，并覆盖金属氮化物图案的外侧壁，
其中，金属硅化物图案和第一金属图案包括相同的金属，
其中，栅极结构包括设置在一个方向上的多个栅极结构，源/漏层形成在有源鳍的位于多个栅极结构中相邻的栅极结构之间的一部分上，所述相邻的栅极结构沿所述一个方向相邻，
其中，所述半导体装置还包括覆盖每个栅极结构的侧壁的栅极间隔件，
其中，塞形成在多个栅极结构中沿所述一个方向相邻的栅极结构的侧壁上的栅极间隔件之间，塞的第一金属图案的外侧壁接触栅极间隔件的外侧壁。
2.如权利要求1所述的半导体装置，其中，源/漏层填充与栅极结构相邻的有源鳍的一部分上的凹部并从凹部突出，源/漏层的最上表面比有源鳍的最上表面高。
3.如权利要求2所述的半导体装置，所述半导体装置还包括覆盖栅极结构的侧壁的栅极间隔件，
其中，源/漏层接触栅极间隔件的外侧壁。
4.如权利要求1所述的半导体装置，其中，源/漏层包括：
第一源/漏层，包括单晶硅-锗；以及
第二源/漏层，包括单晶硅或单晶碳化硅，
其中，第二源/漏层的最上表面比第一源/漏层的最上表面高。
5.如权利要求4所述的半导体装置，其中，塞包括：
第一塞，在第一源/漏层上；以及
第二塞，在第二源/漏层上，
其中，第二塞的底部比第一塞的底部高。
6.如权利要求1所述的半导体装置，其中，栅极结构包括：
栅电极；和
栅极绝缘图案，在有源鳍上，所述栅极绝缘图案覆盖栅电极的底部和侧壁。
7.如权利要求6所述的半导体装置，其中，栅极结构还包括：
界面图案，在有源鳍与栅极绝缘图案之间；以及
逸出功控制图案，在栅极绝缘图案与栅电极之间，所述逸出功控制图案覆盖栅电极的底部和侧壁。
8.如权利要求1所述的半导体装置，其中，第二金属图案包括钨，第一金属图案包括钛、钴或镍，金属硅化物图案包括硅化钛、硅化钴或硅化镍，金属氮化物图案包括氮化钛、氮化钽或氮化钨。
9.如权利要求1所述的半导体装置，其中，第一金属图案包括氮化钛、氮化钴或氮化镍，金属氮化物图案包括氮化钛、氮化钽或氮化钨，
其中，第一金属图案的氮浓度比金属氮化物图案的氮浓度低。
10.如权利要求9所述的半导体装置，其中，第一金属图案的氮浓度根据距金属氮化物图案的外侧壁的距离而逐渐地减小。
11.如权利要求1所述的半导体装置，其中，金属氮化物图案的氮浓度从其顶部向其底部减小。
12.如权利要求1所述的半导体装置，其中，金属氮化物图案具有等于或小于3nm的厚度，第一金属图案具有1nm至10nm的厚度。
13.一种半导体装置，所述半导体装置包括：
有源鳍，在基底上从隔离图案部分地突出；
栅极结构，在有源鳍上；
源/漏层，在与栅极结构相邻的有源鳍的一部分上；
金属硅化物图案，在源/漏层上；以及
塞，在金属硅化物图案上，所述塞包括：
第二金属图案；
金属氮化物图案，接触金属硅化物图案的上表面，并覆盖第二金属图案的底部和侧壁；以及
第一金属图案，在金属硅化物图案上，所述第一金属图案覆盖金属氮化物图案的外侧壁，
其中，第一金属图案包括金属氮化物，所述第一金属图案的氮浓度根据距金属氮化物图案的外侧壁的距离而逐渐地减小。
14.如权利要求13所述的半导体装置，其中，第一金属图案包括氮化钛、氮化钴或氮化镍，金属氮化物图案包括氮化钛、氮化钽或氮化钨，
其中，第一金属图案的氮浓度比金属氮化物图案的氮浓度低。
15.如权利要求13所述的半导体装置，其中，源/漏层的上表面不是平坦的和/或不是平滑的。
16.如权利要求13所述的半导体装置，其中，源/漏层填充与栅极结构相邻的有源鳍的一部分上的凹部并从凹部突出，源/漏层的最上表面比有源鳍的最上表面高。
17.如权利要求16所述的半导体装置，其中，源/漏层包括：
第一源/漏层，包括单晶硅-锗；和
第二源/漏层，包括单晶硅或单晶碳化硅，
其中，第二源/漏层的最上表面比第一源/漏层的最上表面高。
18.如权利要求17所述的半导体装置，其中，塞包括：
第一塞，在第一源/漏层上；和
第二塞，在第二源/漏层上，
其中，第二塞的底部比第一塞的底部高。
CN201610825719.8A 2015-09-15 2016-09-14 包括接触塞的半导体装置 Active CN106531719B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150130205A KR102366295B1 (ko) 2015-09-15 2015-09-15 반도체 장치 및 그 제조 방법
KR10-2015-0130205 2015-09-15

Publications (2)

Publication Number Publication Date
CN106531719A CN106531719A (zh) 2017-03-22
CN106531719B true CN106531719B (zh) 2020-05-12

Family

ID=58257537

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610825719.8A Active CN106531719B (zh) 2015-09-15 2016-09-14 包括接触塞的半导体装置

Country Status (3)

Country Link
US (1) US10134856B2 (zh)
KR (1) KR102366295B1 (zh)
CN (1) CN106531719B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773879B2 (en) * 2015-11-30 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9780218B1 (en) * 2016-05-02 2017-10-03 United Microelectronics Corp. Bottom-up epitaxy growth on air-gap buffer
US9748281B1 (en) * 2016-09-15 2017-08-29 International Business Machines Corporation Integrated gate driver
CN108091570B (zh) * 2016-11-23 2020-09-04 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法
KR20180137736A (ko) * 2017-06-19 2018-12-28 삼성전자주식회사 반도체 소자
US10553481B2 (en) * 2017-08-31 2020-02-04 Taiwan Semiconductor Manufacturing Co., Ltd. Vias for cobalt-based interconnects and methods of fabrication thereof
KR102432894B1 (ko) * 2017-11-17 2022-08-17 삼성전자주식회사 반도체 소자
US10797223B2 (en) * 2018-01-29 2020-10-06 Globalfoundries Singapore Pte. Ltd. Integrated circuits with magnetic random access memory (MRAM) devices and methods for fabricating such devices
US11171060B2 (en) 2019-02-28 2021-11-09 Tokyo Electron Limited Dual metal contacts with ruthenium metal plugs for semiconductor devices
US11158543B2 (en) 2019-07-09 2021-10-26 International Business Machines Corporation Silicide formation for source/drain contact in a vertical transport field-effect transistor
KR20210024367A (ko) * 2019-08-23 2021-03-05 삼성전자주식회사 반도체 소자
US11232953B2 (en) * 2019-09-17 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11302820B2 (en) 2019-09-27 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Localized protection layer for laser annealing process
US11069813B2 (en) 2019-09-30 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Localized heating in laser annealing process
US11393908B1 (en) * 2021-02-04 2022-07-19 Micron Technology, Inc. Methods of forming a microelectronic device, and related microelectronic devices, memory devices, and electronic systems
CN113078102B (zh) * 2021-03-24 2022-04-29 长鑫存储技术有限公司 半导体结构的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102832221A (zh) * 2011-06-16 2012-12-19 三星电子株式会社 具有竖直装置和非竖直装置的半导体装置及其形成方法
CN103996711A (zh) * 2013-01-24 2014-08-20 三星电子株式会社 半导体器件及其制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183313A (ja) 1998-12-21 2000-06-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
TW588433B (en) 2003-03-25 2004-05-21 Nanya Technology Corp Method of forming metal plug
KR100744670B1 (ko) 2005-09-13 2007-08-01 주식회사 하이닉스반도체 반도체 소자 제조방법
KR20080062017A (ko) 2006-12-28 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
US8242016B2 (en) 2007-05-14 2012-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Approach for reducing copper line resistivity
JP2008311457A (ja) 2007-06-15 2008-12-25 Renesas Technology Corp 半導体装置の製造方法
KR101378469B1 (ko) * 2008-05-07 2014-03-28 삼성전자주식회사 콘택 구조물의 형성 방법 및 이를 이용한 반도체 장치의제조 방법
US20100151676A1 (en) 2008-12-16 2010-06-17 Applied Materials, Inc. Densification process for titanium nitride layer for submicron applications
KR20100122262A (ko) 2009-05-12 2010-11-22 주식회사 동부하이텍 반도체 소자의 제조 방법
KR20110077948A (ko) 2009-12-30 2011-07-07 주식회사 하이닉스반도체 고속 반도체 소자의 제조방법
KR20110131703A (ko) 2010-05-31 2011-12-07 주식회사 하이닉스반도체 반도체 소자의 콘택 형성방법
KR20120051915A (ko) * 2010-11-15 2012-05-23 삼성전자주식회사 반도체 소자 제조 방법
JP2014067866A (ja) 2012-09-26 2014-04-17 Ps4 Luxco S A R L 半導体装置の製造方法
US8975142B2 (en) * 2013-04-25 2015-03-10 Globalfoundries Inc. FinFET channel stress using tungsten contacts in raised epitaxial source and drain
KR102155181B1 (ko) * 2014-01-28 2020-09-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9490365B2 (en) * 2014-06-12 2016-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of fin-like field effect transistor
US9947753B2 (en) * 2015-05-15 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102832221A (zh) * 2011-06-16 2012-12-19 三星电子株式会社 具有竖直装置和非竖直装置的半导体装置及其形成方法
CN103996711A (zh) * 2013-01-24 2014-08-20 三星电子株式会社 半导体器件及其制造方法

Also Published As

Publication number Publication date
US10134856B2 (en) 2018-11-20
KR20170032633A (ko) 2017-03-23
KR102366295B1 (ko) 2022-02-22
US20170077248A1 (en) 2017-03-16
CN106531719A (zh) 2017-03-22

Similar Documents

Publication Publication Date Title
CN106531719B (zh) 包括接触塞的半导体装置
US11935835B2 (en) Methods of manufacturing semiconductor devices
US20200373387A1 (en) Semiconductor devices
US9865594B2 (en) Semiconductor devices
US10446555B2 (en) Buried metal track and methods forming same
US20160343708A1 (en) Semiconductor devices and methods of manufacturing the same
US20170317213A1 (en) Semiconductor devices
US10411011B2 (en) Semiconductor devices and methods of manufacturing the same
CN107039436B (zh) 半导体器件及其制造方法
US9865736B2 (en) Semiconductor devices and methods of manufacturing the same
KR102496973B1 (ko) 반도체 장치 및 그 제조 방법
US10957765B2 (en) Semiconductor devices having power rails
KR102324826B1 (ko) 배선 구조물, 배선 구조물 형성 방법 및 반도체 장치의 제조 방법
US20240096897A1 (en) Transistor isolation regions and methods of forming the same
US20230282524A1 (en) Semiconductor device and methods of forming the same
TW202240669A (zh) 半導體裝置的製造方法
US20240072133A1 (en) Backside and frontside contacts for semiconductor device
US20230008893A1 (en) Transistor Isolation Regions and Methods of Forming the Same
US20240222229A1 (en) Back side contacts for semiconductor devices
US20240063121A1 (en) Backside contact for semiconductor device
US20240250027A1 (en) Semiconductor structure and manufacturing method thereof
US20220359311A1 (en) Transistor Isolation Regions and Methods of Forming the Same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant