CN103996711A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法。该半导体器件包括：第一鳍，在衬底上；第一栅电极，形成在衬底上以与第一鳍交叉；第一抬高源/漏极，在第一鳍上且在第一栅电极的两侧；以及第一金属合金层，在第一抬高源/漏极的上表面和侧壁上。

Description

半导体器件及其制造方法
技术领域
本发明构思涉及一种半导体器件及其制造方法。
背景技术
已经提出的一种用于增加半导体器件的密度的等比例缩小技术是使用多栅极晶体管，在多栅极晶体管中半导体鳍形成在衬底上并且栅极形成在半导体鳍的表面上。
在这样的多栅极晶体管中，使用了三维沟道，这有助于等比例缩小半导体器件。此外，能够改善电流控制能力而没有增加多栅极晶体管的栅极长度。另外，能够有效地抑制其中沟道区的电势受到漏极电压影响的短沟道效应（SCE）。
发明内容
本发明构思提供能够减少操作电流消耗的半导体器件。
本发明构思还提供能够减少操作电流消耗的半导体器件的制造方法。
本发明构思的目的不限于此，本发明构思的其他目的将在以下对实施方式的描述中被描述或从以下对实施方式的描述而变得明显。
根据本发明构思的一方面，提供一种半导体器件，该半导体器件包括：第一鳍，在衬底上；第一栅电极，在衬底上，与第一鳍交叉；第一抬高源/漏极，在第一鳍上且在第一栅电极的一侧；以及第一金属合金层，在第一抬高源/漏极的上表面和侧壁上。
根据本发明构思的另一个方面，提供一种半导体器件，该半导体器件包括：第一鳍，在衬底上；第一栅电极，在衬底上，与第一鳍交叉；第一抬高源/漏极，在第一鳍上且在第一栅电极的一侧；接触，在第一抬高源/漏极上而与第一鳍相对；以及第一金属合金层，沿着第一抬高源/漏极的周边，以与第一鳍和接触直接接触。
根据本发明构思的另一个方面，提供一种半导体器件，该半导体器件包括：多个第一鳍，在衬底上；第一栅电极，形成在衬底上以与多个第一鳍交叉；多个第一抬高源/漏极，分别形成在多个第一鳍上且在第一栅电极的两侧；多个第一金属合金层，分别形成在多个第一抬高源/漏极的上表面和侧壁上；接触孔，同时暴露多个第一金属合金层的部分；以及接触，填充接触孔。
根据本发明构思的另一个方面，提供一种半导体器件，该半导体器件包括：衬底，包括第一区域和第二区域；在第一区域中的第一鳍型晶体管，包括第一鳍、与第一鳍交叉的第一栅电极、在第一鳍上且在第一栅电极的两侧的第一抬高源/漏极、以及在第一抬高源/漏极的上表面和侧壁上的第一金属合金层；以及在第二区域中的第二鳍型晶体管，包括第二鳍、与第二鳍交叉的第二栅电极、在第二鳍上且在第二栅电极的两侧的第二抬高源/漏极、以及在第二抬高源/漏极的上表面上而不形成在第二抬高源/漏极的侧壁上的第二金属合金层。
根据本发明构思的另一个方面，提供一种半导体器件，该半导体器件包括：鳍，在衬底上；栅电极，在衬底上且在鳍上；抬高源/漏极，在鳍上且在栅电极的一侧；接触，在抬高源/漏极上而与鳍相对；以及金属合金层，在抬高源/漏极的外表面上，提供鳍和接触之间的主要电路径。
附图说明
通过参照附图详细描述本发明构思的示例性实施方式，本发明构思的以上和其他的方面和特征将变得更加明显，在附图中：
图1是示出根据本发明构思的第一实施方式的半导体器件的透视图；
图2、图3和图4分别是图1的半导体器件沿着图1的线A-A、B-B和C-C截取的截面图；
图5是比较本发明的第一实施方式与现有技术器件的一对截面图；
图6是示出根据本发明构思的第二实施方式的半导体器件的截面图；
图7是示出根据本发明构思的第三实施方式的半导体器件的截面图；
图8是示出根据本发明构思的第四实施方式的半导体器件的透视图；
图9是沿着图8的线C-C截取的截面图；
图10是示出根据本发明构思的第五实施方式的半导体器件的透视图；
图11是示出根据本发明构思的第六实施方式的半导体器件的透视图；
图12、图13和图14分别是图11的半导体器件沿着图11的线A-A、B-B和C-C截取的截面图；
图15是示出根据本发明构思的第七实施方式的半导体器件的透视图；
图16是示出图15的半导体器件的第三区域III的示例性方框图；
图17至图28是示出根据本发明构思的第一实施方式的半导体器件的制造方法的中间步骤的图示；
图29至图35是示出根据本发明构思的第六实施方式的半导体器件的制造方法的中间步骤的图示；
图36是包括根据本发明构思的某些实施方式的半导体器件的电子系统的方框图；以及
图37和图38示出其中可以使用根据本发明构思的某些实施方式的半导体器件的示例性半导体系统。
具体实施方式
在下文将参照附图更充分地描述本发明构思，附图中示出了本发明构思的示例实施方式。然而，本发明构思可以以多种不同的形式实施，而不应被解释为限于这里阐述的实施方式。而是，提供这些实施方式是为了使本公开透彻和完整，并将本发明构思的范围充分传达给本领域技术人员。整个说明书中相同的附图标记指代相同的部件。在附图中，为清晰起见，层和区域的厚度可以被夸大。
也将理解，当称一层在另一层或衬底“上”时，它可以直接在另一层或衬底上，或者还可以存在插入的层。相反，当称一个元件“直接在”另一元件上时，不存在插入的元件。
为便于描述，这里可以使用诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”等空间相对性术语以描述如附图所示的一个元件或特征与另一个（些）元件或特征之间的关系。将理解，空间相对性术语是用来概括除附图所示取向之外器件在使用或操作中的不同取向。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征的“上方”。因此，示例性术语“在...下面”能够涵盖之上和之下两种取向。器件可以采取其他取向（旋转90度或其他取向），这里所使用的空间相对性描述将做相应解释。
在描述本发明构思的上下文中（尤其是在权利要求书的上下文中）的术语“一”和“该”以及类似指示语的使用应被解释为涵盖单数和复数两者，除非这里另外地指示或与上下文明显抵触。术语“包括”、“具有”以及“包含”将被解释为开放性术语（也就是，表示“包括，但不限于”），除非另外指出。
将理解，尽管这里可以使用术语第一、第二等来描述各种元件，但是这些元件应当不受这些术语限制。这些术语仅用于将一个元件与另一个元件区别开。因此，例如，以下讨论的第一元件、第一部件或第一部分可以被称为第二元件、第二部件或第二部分，而没有背离本发明构思的教导。
图1是示出根据本发明构思的第一实施方式的半导体器件1的透视图。图2、图3和图4分别是半导体器件沿着图1的线A-A、B-B和C-C截取的截面图。图5是比较本发明的第一实施方式与现有技术器件的一对截面图。为了提供半导体器件1的更完整的视图，第一和第二层间绝缘膜171和172没有在图1中示出，但是在图2至图5中示出。
首先，参照图1至图4，根据本发明构思的第一实施方式的半导体器件1可以包括衬底100、第一鳍F1、第一栅电极147、第一抬高源/漏极161、第一金属合金层162、第一接触181、第一层间绝缘膜171、第二层间绝缘膜172等。
衬底100可以由从Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP组成的组中选出的一种或多种半导体材料制成。此外，可以使用绝缘体上硅（SOI）衬底。
第一鳍F1可以沿第二方向Y1延长。第一鳍F1可以是衬底100的一部分，和/或可以包括从衬底100生长的外延层。元件隔离膜110可以覆盖第一鳍F1的侧表面。
第一栅电极147可以形成在第一鳍F1上以与第一鳍F1交叉。第一栅电极147可以沿第一方向X1延伸。
第一栅电极147可以包括金属层MG1和MG2。第一栅电极147可以通过堆叠两个或更多金属层MG1和MG2而形成，如所示。第一金属层MG1可以用来调整功函数，第二层MG2可以用来填充由第一金属层MG1形成的空间。例如，第一金属层MG1可以包括TiN、TaN、TiC和TaC中的至少一种，第二金属层MG2可以包括W或Al。备选地，第一栅电极147可以由Si、SiGe等形成，而不是金属。第一栅电极147可以通过例如置换工艺（replacement process）形成，但是其不限于此。
第一栅极绝缘膜145可以形成在第一鳍F1和第一栅电极147之间。如图2所示，第一栅极绝缘膜145可以形成在第一鳍F1的上表面和侧表面的上部上。此外，第一栅极绝缘膜145可以布置在第一栅电极147与元件隔离膜110之间。第一栅极绝缘膜145可以包括具有比硅氧化物膜的介电常数高的介电常数的高介电常数（高k）材料。例如，第一栅极绝缘膜145可以包括HfO2、ZrO2或Ta2O5。
间隔物151可以包括氮化物膜和氮氧化物膜中的至少一种。间隔物151可以在第一栅电极147的侧壁上以及在栅极绝缘膜145的侧壁上。
第一抬高源/漏极161可以形成在第一鳍F1上且在第一栅电极147的一侧。一般地，第一抬高源/漏极161将提供在第一鳍F1上且在第一栅电极147的每侧。
第一抬高源/漏极161可以具有各种形状。例如，第一抬高源/漏极161可以具有菱形形状、圆形形状、矩形形状或具有五个或更多边的形状中的至少一种形状。在图1和图4中，菱形形状（或五边形形状或六边形形状）已经作为示例示出。
例如，第一抬高源/漏极161可以包括侧壁161a、上表面161b和下表面161c，如图4所示。下表面161c可以与第一鳍F1接触，侧壁161a是连接到下表面161c的区域。由于侧壁161a取决于形状而倾斜，所以当从上侧观看时侧壁161a可以不是可见的。也就是说，在图4中，侧壁161a的右部可以自第一鳍F1的上表面在逆时针方向上形成锐角。上表面161b可以是连接到侧壁161a的区域，其可以与接触181接触。
如图4所示，第一抬高源/漏极161可以包括第一部分161d和第二部分161e。第一部分161d比第二部分161e更靠近第一鳍F1，第一部分161d的宽度可以小于第二部分161e的宽度。
如果根据本发明构思的第一实施方式的半导体器件1是PMOS晶体管，则第一抬高源/漏极161可以包括压应力材料。例如，压应力材料可以是具有比Si的晶格常数大的晶格常数的材料，例如SiGe。压应力材料可以施加压应力到第一鳍F1以改善沟道区中的载流子的迁移率。
另一方面，如果半导体器件1是NOMS晶体管，则第一抬高源/漏极161可以包括与衬底100相同的材料或张应力材料。例如，当衬底100由Si制成时，第一抬高源/漏极161可以包括Si、或具有比Si的晶格常数小的晶格常数的材料（例如，SiC）。
第一金属合金层162可以形成在第一抬高源/漏极161的侧壁161a和上表面161b上。由于第一抬高源/漏极161的下表面161c与第一鳍F1接触，所以第一金属合金层162可以不形成在下表面161c上。
尽管第一抬高源/漏极161的侧壁161a倾斜，但是第一金属合金层162可以形成在侧壁161a上。第一金属合金层162可以包括例如硅化物。如后面将描述的，在通过镀覆法在第一抬高源/漏极161上形成金属层之后，可以通过执行热处理以使第一抬高源/漏极161与金属层反应而形成硅化物，由此形成第一金属合金层162。由于使用了镀覆法，所以不管第一抬高源/漏极161的形状如何，硅化物可以形成在第一抬高源/漏极161的侧壁161a和上表面161b上。取决于金属层的类型，可以使用无电镀或电镀。
此外，第一金属合金层162可以包括不与接触181接触的非接触表面162b以及与接触181接触的接触表面162a。也就是说，第一金属合金层162还可以形成在不与接触181接触的区域中。
如图4中最佳地示出的，第一金属合金层162可以沿第一抬高源/漏极161的周边形成并可以与第一鳍F1和接触181直接接触。
接触181将半导体器件的配线电连接到第一抬高源/漏极161。Al、Cu、W等可以被用于接触181，但是将理解可以使用另外的或其他的材料。接触181可以形成为穿过第一层间绝缘膜171和第二层间绝缘膜172，但是其不限于此。例如，如图3所示，第一层间绝缘膜171的上表面可以与第一栅电极147的上表面共平面。第一层间绝缘膜171的上表面可以通过平坦化工艺（例如，化学机械抛光工艺）形成为与第一栅电极147的上表面共平面。第二层间绝缘膜172可以形成为覆盖第一栅电极147和第一层间绝缘膜171。第一层间绝缘膜171和第二层间绝缘膜172可以包括氧化物膜、氮化物膜和氮氧化物膜中的至少一种。
在下文，将参照图5描述根据本发明构思的第一实施方式的半导体器件1的效果。
参照图5，在根据本发明构思的第一实施方式的半导体器件1（在左侧示出）中，第一金属合金层162可以沿第一抬高源/漏极161的周边形成以与第一鳍F1和接触181直接接触。换句话说，第一金属合金层162可以形成在第一抬高源/漏极161的侧壁161a和上表面161b上。
因此，在根据本发明构思的第一实施方式的半导体器件1的操作中，电流I1可以主要地通过接触181和第一金属合金层162到达第一鳍F1。由于第一抬高源/漏极161具有比第一金属合金层162高的电阻，因此仅少部分的电流I1可以穿过第一抬高源/漏极161。
另一方面，在比较器件（在图5的右侧示出），金属合金层1162仅形成在抬高源/漏极1161的上表面上。换句话说，金属合金层1162仅形成在抬高源/漏极1161的与接触1181接触的接触表面上。因此，在图5的比较器件中，金属合金层1162与接触1181直接接触，但是不与鳍F接触。
因此，在被比较的器件的操作中，电流I2可以通过接触1181、金属合金层1162和抬高源/漏极1161到达鳍F。电流I2需要穿过具有比金属合金层1162的电阻高的电阻的抬高源/漏极1161。
因而，在根据本发明构思的第一实施方式的半导体器件1中，由于第一金属合金层162与第一鳍F1和接触181直接接触，所以半导体器件1的操作电流消耗可以是低的。
图6是示出根据本发明构思的第二实施方式的半导体器件的截面图。为了描述的简单起见，图6的描述将主要地集中在与参照图1至图5描述的实施方式的差异上。
首先，参照图6，在根据本发明构思的第二实施方式的半导体器件2中，第一抬高源/漏极161的横截面可以具有圆形形状。第一金属合金层162可以沿第一抬高源/漏极161的周边形成以与第一鳍F1和接触181直接接触。
由于第一抬高源/漏极161的横截面具有圆形形状，所以上表面161b和侧壁161a可以连接为平滑曲面，侧壁161a和下表面161c可以连接为平滑曲面。
图7是示出根据本发明构思的第三实施方式的半导体器件的截面图。为了描述的简单起见，图7的描述主要地集中在与参照图1至5描述的实施方式的差异上。
参照图7，在根据本发明构思的第三实施方式的半导体器件3中，第一抬高源/漏极161的横截面可以具有大致矩形形状。第一抬高源/漏极161可以包括侧壁161a、上表面161b和下表面161c。侧壁161a可以在垂直于衬底100的上表面（或第一鳍F1的上表面）的方向上形成。接触181可以与上表面161b的一部分接触，并且第一鳍F1可以与下表面161c的一部分接触。第一金属合金层162可以形成在上表面161b和侧壁161a上以及还形成在下表面161c的一部分上。例如，在形成第一抬高源/漏极161之后，元件隔离膜110的上表面的一部分可以被略微地蚀刻，由此形成第一抬高源/漏极161和元件隔离膜110之间的间隔。接着，通过执行硅化工艺，第一金属合金层162还可以形成在下表面161c的一部分以及上表面161b和侧壁161a上。因此，第一金属合金层162可以沿第一抬高源/漏极161的周边形成以与第一鳍F1和接触181直接接触。
图8是示出根据本发明构思的第四实施方式的半导体器件的透视图。图9是沿图8的线C-C截取的截面图。为了描述的简单起见，图8和图9的描述将主要地集中在与参照图1至图5描述的实施方式的差异上。
参照图8和图9，在根据本发明构思的第四实施方式的半导体器件4中，多个第一鳍F11、F12和F13可以在衬底100上沿第二方向Y1延伸。第一栅电极147可以形成为与多个第一鳍F11、F12和F13交叉。多个第一抬高源/漏极161-1、161-2和161-3可以分别形成在第一鳍F11、F12和F13上且在第一栅电极147的两侧。第一抬高源/漏极161-1、161-2和161-3可以具有各种形状。例如，第一抬高源/漏极161-1、161-2和161-3的每个可以具有菱形形状、圆形形状和矩形形状中的至少一种形状。尽管在图8中菱形形状（或五边形形状）已经作为示例示出，但是其不限于此。此外，第一抬高源/漏极161-1、161-2和161-3的每个可以包括侧壁、上表面和下表面。由于在一些实施方式中侧壁可以是倾斜的，所以当从上侧观看时侧壁可以不是可见的。
多个第一金属合金层162-1、162-2和162-3可以分别形成在第一抬高源/漏极161-1、161-2和161-3的上表面和侧壁上。换句话说，第一金属合金层162-1、162-2和162-3可以沿第一抬高源/漏极161-1、1612和161-3的周边形成以与它们相应的第一鳍F11、F12和F13以及接触181直接接触。在这种情况下，接触孔181a可以形成为暴露第一抬高源/漏极161-1、161-2和161-3的上表面的相应部分。接触181可以形成为填充接触孔181a。因此，第一鳍F11、F12和F13可以电连接到相同的接触181。
另外，如所示，由于第一抬高源/漏极161-1、161-2和161-3彼此足够地间隔开，所以第一金属合金层162-1、162-2和162-3也能够彼此间隔开。因此，第一层间绝缘膜171可以插设在第一金属合金层162-1、162-2和162-3之间。
图10是示出根据本发明构思的第五实施方式的半导体器件的透视图。为了描述的简单起见，图10的描述将主要地集中在与参照图8和9描述的实施方式的差异上。
参照图10，在根据本发明构思的第五实施方式的半导体器件5中，第一抬高源/漏极161-1、161-2和161-3可以不彼此足够地间隔开。因此，如所示，第一金属合金层162-1、162-2和162-3的每个可以与其他的第一金属合金层162-1、162-2和162-3中的一个或多个直接接触。因而，第一层间绝缘膜171可以不形成在第一金属合金层162-1、162-2和162-3之间，而是代替地，空气间隙179a和179b可以布置在第一金属合金层162-1、162-2和162-3之间。
图11是示出根据本发明构思的第六实施方式的半导体器件的透视图。图12、图13和图14分别是半导体器件沿着图11的线A-A、B-B和C-C截取的截面图。为了描述的简单起见，第一和第二层间绝缘膜171、172没有在图11中示出。图11至图14的实施方式的描述将主要地集中在与参照图1至图5描述的实施方式的差异上。
参照图11至图14，在根据本发明构思的第六实施方式的半导体器件6中，衬底100可以包括第一区域I和第二区域II。第一区域I可以是其中形成第一导电类型（例如，n型）的第一鳍型晶体管的区域，第二区域II可以是其中形成不同于第一导电类型的第二导电类型（例如，p型）的第二鳍型晶体管的区域。
形成在第一区域I中的第一鳍型晶体管可以包括第一鳍F11、F12和F13，第一栅电极147可以形成为与第一鳍F11、F12和F13交叉。第一抬高源/漏极161-1、161-2和161-3分别形成在第一鳍F11、F12和F13上且在第一栅电极147的两侧，第一金属合金层162-1、162-2和162-3分别形成在第一抬高源/漏极161-1、161-2和161-3的上表面和侧壁上。第一鳍F11、F12和F13可以沿第二方向Y1延长，第一栅电极147可以在第一方向X1上延伸。
形成在第二区域II中的第二鳍型晶体管可以包括：多个第二鳍F21、F22和F23；第二栅电极247，形成为与第二鳍F21、F22和F23交叉；多个第二抬高源/漏极261-1、261-2和261-3，分别形成在第二鳍F21、F22和F23上且在第二栅电极247的两侧；以及多个第二金属合金层262-1、262-2和262-3，分别形成在第二抬高源/漏极261-1、261-2和261-3的上表面和侧壁上。第二鳍F21、F22和F23可以沿第五方向Y2延长，第二栅电极247可以在第四方向X2上延伸。第四方向X2、第五方向Y2和第六方向Z2可以分别平行于第一方向X1、第二方向Y1和第三方向Z1，但是本发明构思不限于此。
由于第一鳍型晶体管和第二鳍型晶体管具有不同的导电类型，所以第一抬高源/漏极161-1、161-2161-3以及第二抬高源/漏极261-1、261-2和261-3可以掺杂为不同的导电类型。
第一金属合金层162-1、162-2和162-3可以分别沿第一抬高源/漏极161-1、161-2和161-3的周边形成以与相应的第一鳍F11、F12和F13以及第一接触181直接接触。第二金属合金层262-1、262-2和262-3可以分别沿第二抬高源/漏极261-1、261-2和261-3的周边形成以与相应的第二鳍F21、f22和F23以及第二接触281直接接触。
在这种情况下，第一金属合金层162-1、162-2和162-3以及第二金属合金层262-1、262-2和262-3可以包括不同的材料。当第一鳍型晶体管是p型晶体管时，例如，第一金属合金层162-1、162-2和162-3可以包括Pt、Pd、NiB和NiPt中的至少一种。当第二鳍型晶体管是n型晶体管时，例如，第二金属合金层262-1、262-2和262-3可以包括Co、Cr、W、Mo、Ta、Er和NiP中的至少一种。
在其他的实施方式中，第一金属合金层162-1、162-2和162-3以及第二金属合金层262-1、262-2和262-3可以包括相同的材料。在这种情况下，第一金属合金层162-1、162-2和162-3以及第二金属合金层262-1、262-2和262-3可以包括例如NiSi或TiSi。
第一接触181可以电连接到第一鳍F11、F12和F13，第二接触281可以电连接到第二鳍F21、F22和F23。
参照图13，在第一区域I中，第一层间绝缘膜171的上表面与第一栅电极147的上表面共平面。例如，第一层间绝缘膜171的上表面可以通过平坦化工艺（例如，CMP工艺）而形成为与第一栅电极147的上表面共平面。第二层间绝缘膜172可以形成为覆盖第一栅电极147。第一间隔物151形成在第一栅电极147的侧壁处。第二间隔物152可以沿第一间隔物151的侧表面形成。也就是说，第二间隔物152可以形成为I形而不是L形。
在第二区域II中，第三层间绝缘膜271的上表面可以与第二栅电极247的上表面共平面。例如，第三层间绝缘膜271的上表面可以通过平坦化工艺（例如，CMP工艺）而形成为与第二栅电极247的上表面共平面。第四层间绝缘膜272可以形成为覆盖第二栅电极247。第三间隔物251形成在第二栅电极247的侧壁处。第四间隔物252可以沿第二金属合金层262的上表面和第三间隔物251的侧表面形成。也就是说，第四间隔物252可以具有L形状。
第一间隔物151和第三间隔物251可以包括相同的材料，第三间隔物251和第四间隔物252可以包括相同的材料。这是由于制造工艺（参见随后描述的图30及其描述和图32及其描述）。
参照图14，形成在第二区域II中的第二鳍型晶体管还可以包括侧壁绝缘膜265。侧壁绝缘膜265设置在第二金属合金层262-1、262-2和262-3与第三层间绝缘膜271之间，并可以沿第二金属合金层262-1、262-2和262-3的侧壁共形地形成。如所示，侧壁绝缘膜265可以形成在第二金属合金层262-1、262-2和262-3的上表面的一部分上。第二金属合金层262-1、262-2和262-3可以包括氧化物膜、氮化物膜和氮氧化物膜中的至少一种。
图15是示出根据本发明构思的第七实施方式的半导体器件的透视图。图16是用于说明图15的第三区域III的示例性方框图。
首先，参照图15，在根据本发明构思的第七实施方式的半导体器件7中，衬底100可以包括第一区域I和第三区域III。
在第一区域I中，第一金属合金层162-1、162-2和162-3可以分别形成在第一抬高源/漏极161-1、161-2和161-3的上表面和侧壁上。第一金属合金层162-1、162-2和162-3可以分别沿第一抬高源/漏极161-1、161-2和161-3的周边形成，使得它们直接接触第一鳍F11、F12和F13以及接触181两者。接触孔181a可以形成为暴露第一抬高源/漏极161-1、161-2和161-3的上表面的一部分。接触181可以形成在接触孔181a中并可以基本上填充接触孔181a。因此，第一鳍F11、F12和F13的每个可以电连接到相同的接触181。
相反，在第三区域III中，多个第三金属合金层2162-1、2162-2和2162-3可以仅分别形成在多个第三抬高源/漏极2161-1、2161-2和2161-3的上表面上。换句话说，第三金属合金层2162-1、2162-2和2162-3仅形成在第三抬高源/漏极2161-1、2161-2和2161-3的与第三接触2181接触的接触表面上。因此，第三金属合金层2162-1、2162-2和2162-3与第三接触2181直接接触，但是不与鳍F21、F22、F23直接接触。
例如，第三区域III可以是输入/输出器件的静电放电（ESD）电路区域。也就是说，在构成ESD的鳍型晶体管中，第三金属合金层2162-1、2162-2和2162-3可以仅形成在相应的第三抬高源/漏极2161-1、2161-2和2161-3的上表面上。在这种情况下，参照图16，输入/输出器件可以包括输入/输出焊盘311、ESD313、内部电路315等。ESD313是静电放电保护电路块。也就是说，当瞬时或接近瞬时的高偏压（正或负偏压）被施加到输入/输出焊盘311时，高偏压被放电，例如，在朝向接地电压的方向上以保护内部电路315。
在下文，将参照图17至图28描述根据本发明构思的第一实施方式的半导体器件的制造方法。图17至图28是示出中间步骤的透视图，其示出根据本发明构思的第一实施方式的半导体器件的制造方法。
参照图17，第一鳍F1形成在衬底100上。
具体地，在掩模图案2103形成在衬底100上之后，第一鳍F1通过利用掩模图案2103作为蚀刻掩模执行蚀刻工艺而形成。第一鳍F1可以沿第二方向Y1延伸。沟槽121经由蚀刻工艺在第一鳍F1周围形成。掩模图案2103可以由包含硅氧化物膜、硅氮化物膜和硅氮氧化物膜中的至少一种的材料形成。
参照图18，元件隔离膜110形成为填充沟槽121。元件隔离膜110可以由包含硅氧化物膜、硅氮化物膜和硅氮氧化物膜中的至少一种的材料形成。
参照图19，使元件隔离膜110的上部凹陷以暴露第一鳍F1的上部。凹陷工艺可以包括选择性蚀刻工艺。掩模图案2103可以在形成元件隔离膜110之前或在凹陷工艺之后被除去。
在一些实施方式中，第一鳍F1的向上突出到元件隔离膜110之上的一部分可以通过外延工艺形成。具体地，在形成元件隔离膜110之后，第一鳍F1的一部分可以利用第一鳍F1的被元件隔离膜110暴露的上表面作为籽晶通过外延生长工艺形成。在这样的实施方式中，可以不需要使元件隔离膜110凹陷。
另外，第一鳍F1可以被掺杂，以便调整形成的鳍型晶体管101的阈值电压。如果鳍型晶体管101是NOMS晶体管，则杂质诸如硼（B）可以通过任何适当的方法（例如，离子注入、生长期间的掺杂、扩散等）而被掺入到第一鳍F1中。如果鳍型晶体管101是PMOS晶体管，则杂质可以是例如磷（P）或砷（As）。
参照图20，通过执行沉积工艺以及利用掩模图案2104的蚀刻工艺，第一虚设栅极绝缘膜141和第一虚设栅电极143可以形成为在第一方向X1上延伸以与第一鳍F1交叉。
例如，第一虚设栅极绝缘膜141可以是硅氧化物膜，第一虚设栅电极143可以由多晶硅制成。
参照图21，第一间隔物151可以形成在第一虚设栅电极143的侧壁上。第一间隔物151可以覆盖掩模图案2104的侧壁，但是可以留下掩模图案2104的上表面被暴露。第一间隔物151可以例如为硅氮化物膜或硅氮氧化物膜。
接着，凹陷199通过除去第一鳍F1的在第一虚设栅电极143的两侧暴露的部分而形成。
参照图22，第一抬高源/漏极161形成在第一鳍F1上（即，在凹陷199中）且在虚设栅电极143的任一侧。
第一抬高源/漏极161可以通过外延生长工艺形成。第一抬高源/漏极161的材料可以取决于根据本发明构思的第一实施方式的半导体器件1是n型晶体管还是p型晶体管而改变。此外，如果需要，可以通过例如在外延生长工艺期间的原位掺杂而掺入杂质。
第一抬高源/漏极161可以具有例如菱形形状、圆形形状和矩形形状中的至少一种形状。在图22中，菱形形状（或五边形形状或六边形形状）已经作为示例示出。
参照图23，金属层198形成在第一抬高源/漏极161上。
具体地，金属层198可以形成在第一虚设栅电极143和元件隔离膜110以及第一抬高源/漏极161上。金属层198可以通过化学镀形成。化学镀具有优良的覆盖特性。由于化学镀没有选择性，所以需要在形成硅化物（见图25）之后去除未反应的金属层。
能够通过化学镀单独地镀覆的材料可以是Co、Ni、Cu、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Pt、Au、Pb、Bi等。
能够以合金的形式通过化学镀镀覆的材料可以是V、Cr、Mn、Fe、Mo、W、Re、Tl、B、P、As等。
化学镀的原理可以为如下所述。在这种情况下，R指的是还原剂。
R+H2O→Ox+H++E-
Mn++ne-→M0
2H++2e-→H2
具体地，如果金属层198由Ni制成，则化学镀如下进行。可以通过化学镀将Ni镀覆在大部分类型的金属、塑料和陶瓷上。
(H2PO2)-+H2O→(H2PO3)-+2e-+2H+
Ni2++2e-→Ni0
作为另一个示例，如果金属层198由Ni-P合金制成，则化学镀如下进行。
(H2PO2)-+H2O→(H2PO3)-+2e-+2H+
Ni2++2e-→Ni0
2H++2e-→H2
(H2PO2)-+H++e-→P0+OH-+H2O
作为另一个示例，如果金属层198由Pd制成，则化学镀如下进行。Pd化学镀为置换类型。
Cu0→Cu2++2e-
Pd2++2e-→Pd0
作为另一个示例，如果金属层198由Pt制成，则化学镀如下进行。Pt化学镀可以通过利用Pt(NH3)2(NO2)2执行，并且可以在陶瓷上执行Pt化学镀。
Cu0→Cu2++2e-
2Pt2++N2H4+4OH-→2Pt0+4H++4OH-
另外，金属层198可以通过电镀形成。由于电镀具有选择性，所以不需要在形成硅化物之后除去未反应的金属层。
能够通过电镀在水溶液中镀覆的材料包括Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、As、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po等。
能够以合金的形式通过电镀镀覆的材料包括Ti、V、Mo、W、Re、B、C、Al、Si、P、S、Se等。
能够通过电镀在非水溶液中镀覆的材料包括Li、Be、Na、Mg、K、Ca、Rb、Sr、Cs、Ba、Fr、Ra、Mo、Al等。
此外，金属层198的材料可以取决于根据本发明构思的第一实施方式的半导体器件1是n型晶体管还是p型晶体管而改变。例如，如果半导体器件1是n型晶体管，则金属层198可以由例如Co、Cr、W、Mo、Ta、Er、NiP等制成，但是其不限于此。如果半导体器件1是p型晶体管，则金属层198可以由例如Pt、Pd、NiB、NiPt等制成，但是其不限于此。上述能够通过化学镀/电镀镀覆的材料可以根据需要而使用。
参照图24，第一金属合金层162（即，硅化物）通过执行热处理以使第一抬高源/漏极161与金属层198反应而形成。热处理的温度/时间等能够根据各种条件诸如金属层198的材料和第一金属合金层162的厚度而调整。
参照图25，在热处理之后，未反应的金属层198被除去。
参照图26，第一层间绝缘膜171形成在图25的所得结构上。第一层间绝缘膜171可以是氧化物膜、氮化物膜和氮氧化物膜中的至少一种。
接着，第一层间绝缘膜171被平坦化，直到第一虚设栅电极143的上表面被暴露。于是，掩模图案2104可以被除去而暴露第一虚设栅电极143的上表面。
接着，第一虚设栅极绝缘膜141和第一虚设栅电极143被除去。通过除去第一虚设栅极绝缘膜141和第一虚设栅电极143，沟槽123形成为暴露元件隔离膜110。
参照图27，第一栅极绝缘膜145和第一栅电极147形成在沟槽123中。
第一栅极绝缘膜145可以包括具有比硅氧化物膜的介电常数高的介电常数的高介电常数（高k）材料。例如，第一栅极绝缘膜145可以包括HfO2、ZrO2或Ta2O5。第一栅极绝缘膜145可以沿沟槽123的侧壁和下表面基本上共形地形成。
第一栅电极147可以包括金属层MG1和MG2。如所示，第一栅电极147可以通过堆叠两个或更多金属层MG1和MG2而形成。第一金属层MG1可以用来调整功函数，第二层MG2可以用来填充由第一金属层MG1形成的空间。例如，第一金属层MG1可以包括TiN、TaN、TiC和TaC中的至少一种。此外，第二金属层MG2可以包括W或Al。备选地，第一栅电极147可以由Si、SiGe等形成，而不是金属。
参照图28，第二层间绝缘膜172形成在图27的所得结构上。第二层间绝缘膜172可以是例如氧化物膜、氮化物膜和氮氧化物膜中的至少一种。
接着，接触孔181a形成为穿过第一层间绝缘膜171和第二层间绝缘膜172以暴露第一金属合金层162的部分（即，上表面）。
接着，接触181形成在相应的接触孔181a中以基本上填充接触孔181a。
在下文，将参照图29至图35描述根据本发明构思的第六实施方式的半导体器件的制造方法。图29至图35是示出中间步骤的图示，示出根据本发明构思的第六实施方式的半导体器件的制造方法。为了描述的简单起见，描述将主要地集中在与参照17至图28描述的实施方式的差异上。
参照图29，第一区域I和第二区域II被限定在衬底100中。第一区域I可以是其中形成第一导电类型（例如，n型）的第一鳍型晶体管的区域，第二区域II可以是其中形成不同于第一导电类型的第二导电类型（例如，p型）的第二鳍型晶体管的区域。
在第一区域I中，形成多个第一鳍F11、F12和F13，并且第一虚设栅电极143形成为与第一鳍F11、F12和F13交叉。第一虚设栅极绝缘膜141可以位于第一虚设栅电极143下面，掩模图案2104可以位于第一虚设栅电极143上。
在第二区域II中，形成多个第二鳍F21、F22和F23，并且第二虚设栅电极243形成为与第二鳍F21、F22和F23交叉。第二虚设栅极绝缘膜241可以位于第二虚设栅电极243下面，掩模图案2104a可以位于第二虚设栅电极243上。
参照图30，掩模膜2204形成为覆盖第一区域I。在第二区域II中，第三间隔物251形成在第二虚设栅电极243的侧壁上。具体地，第一绝缘膜形成在第一区域I和第二区域II上，形成在第二区域II中的第一绝缘膜被回蚀刻，而没有蚀刻形成在第一区域I中的第一绝缘膜。因此，掩模膜2204可以形成在第一区域I中，第三间隔物251可以形成在第二区域II中。第三间隔物251可以形成在第二虚设栅电极243的侧壁上，但是可以留下掩模图案2104a的上表面被暴露。
接着，多个凹陷299-1、299-2和299-3通过除去第二鳍F21、F22和F23的在第二虚设栅电极243的两侧暴露的部分而形成。
参照图31，多个第二抬高源/漏极261-1、261-2和261-3形成在第二区域II中的第二鳍F21、F22和F23上（即，在凹陷299-1、299-2和299-3中）。第二抬高源/漏极261-1、261-2和261-3可以通过外延生长工艺形成。
接着，多个第二金属合金层262-1、262-2和262-3形成在第二抬高源/漏极261-1、261-2和261-3的上表面和侧壁上。具体地，在金属层通过例如镀覆法形成在第二抬高源/漏极261-1、261-2和261-3上之后，第二金属合金层262-1、262-2和262-3通过热处理形成，并且未反应的金属层被除去以暴露第二金属合金层262-1、262-2和262-3。
参照图32，掩模膜2204a形成为覆盖第二区域II，而在第一区域I中第一间隔物151和第二间隔物152形成在第一虚设栅电极143的侧壁上。具体地，如上所述，掩模膜2204存在于第一区域I中。在这种情况下，第二绝缘膜（未示出）形成在第一区域I和第二区域II上，形成在第一区域I中的掩模膜2204和第二绝缘膜被回蚀刻，而没有蚀刻形成在第二区域II中的第二绝缘膜。因此，第一间隔物151和第二间隔物152可以形成在第一区域I中，掩模膜2204a可以形成在第二区域II中。在这种情况下，第一间隔物151和第二间隔物152可以形成在第一虚设栅电极143的侧壁上，并且可以留下掩模图案2104的上表面被暴露。
接着，多个凹陷199-1、199-2和199-3通过除去第一鳍F11、F12和F13的在第一虚设栅电极143的两侧暴露的部分而形成。
参照图33，多个第一抬高源/漏极161-1、161-2和161-3形成在第一区域I中的第一鳍F11、F12和F13上（即，在凹陷199-1、199-2和199-3中）。第一抬高源/漏极161-1、161-2和161-3可以通过外延生长工艺形成。
接着，多个第一金属合金层162-1、162-2和162-3形成在第一抬高源/漏极161-1、161-2和161-3的上表面和侧壁上。具体地，在金属层通过例如镀覆法形成在第一抬高源/漏极161-1、161-2和161-3上之后，第一金属合金层162-1、162-2和162-3通过热处理形成，并且未反应的金属层被除去。在这种情况下，金属层可以通过CVD方法代替镀覆法来形成。
参照图34，第一层间绝缘膜171形成在第一区域I中，第三层间绝缘膜271形成在第二区域II中。第一层间绝缘膜171和第三层间绝缘膜271的每个可以是例如氧化物膜、氮化物膜和氮氧化物膜中的至少一种。
接着，第一层间绝缘膜171和第三层间绝缘膜271被平坦化，直到第一虚设栅电极143的上表面和第二虚设栅电极243的上表面被暴露。作为平坦化工艺的结果，掩模膜2204a的位于第二虚设栅电极243之上的一部分被除去，由此完成侧壁绝缘膜265。
接着，第一虚设栅极绝缘膜141、第一虚设栅电极143、第二虚设栅极绝缘膜241和第二虚设栅电极243被除去。因此，第一和第二沟槽形成为暴露元件隔离膜110。
接着，第一栅极绝缘膜145和第一栅电极147形成在第一沟槽中，第二栅极绝缘膜245和第二栅电极247形成在第二沟槽中。第一栅电极147可以包括金属层MG11和MG12，第二栅电极247可以包括金属层MG21和MG22。在这种情况下，调整n型的鳍型晶体管的功函数的金属层MG11可以不同于调整p型的鳍型晶体管的功函数的金属层MG12。
参照图35，第二层间绝缘膜172和第四层间绝缘膜272形成在图34的所得结构上。第二层间绝缘膜172和第四层间绝缘膜272的每个可以是例如氧化物膜、氮化物膜和氮氧化物膜中的至少一种。
接着，第一接触孔181a形成为穿过第一层间绝缘膜171和第二层间绝缘膜172以暴露第一金属合金层162-1、162-2和162-3的部分（即，上表面）。第二接触孔281a形成为穿过第三层间绝缘膜271和第四层间绝缘膜272以暴露第二金属合金层262-1、262-2和262-3的部分（即，上表面）。
接着，第一和第二接触181和182形成为填充相应的第一和第二接触孔181a和281a。
接下来，将描述使用参照图1至图16描述的半导体器件的电子系统的示例。
图36是包括根据本发明构思的某些实施方式的半导体器件的电子系统的方框图。
参照图36，根据本发明构思的实施方式的电子系统1100可以包括控制器1110、输入/输出（I/O）器件1120、存储器件1130、接口1140和总线1150。控制器1110、I/O器件1120、存储器件1130和/或接口1140可以经由总线1150耦接到彼此。总线1150对应于数据传输通道。
控制器1110可以包括微处理器、数字信号处理器、微型控制器以及能够执行与这些器件类似的功能的逻辑器件中的至少一个。输入/输出器件1120可以包括键区、键盘、显示装置等。存储器件1130可以储存数据和/或命令等。接口1140可以用来发送数据到通信网络/从通信网络接收数据。接口1140可以是有线或无线的接口。例如，接口1140可以包括天线或有线/无线收发器等。尽管没有示出，但是电子系统1100还可以包括高速DRAM和/或SRAM等，作为用于改善控制器1110的运行的运行存储器。根据本发明构思的某些实施方式的半导体器件可以被提供于存储器件1130中，或可以被提供为控制器1110、I/O1120器件等的一部分。
电子系统1100可以被应用于个人数字助理（PDA）、便携式计算机、上网本、无线电话、移动电话、数字音乐播放器、存储卡、或者能够在无线环境中发送和/或接收信息的所有电子产品。
图37和图38示出根据本发明构思的某些实施方式的半导体器件能够被应用的示例性半导体系统。图37示出平板PC，图38示出膝上型计算机。根据本发明构思的某些实施方式的半导体器件中的至少一种可以被用于平板PC、膝上型计算机等中。对于本领域技术人员将是明显的，根据本发明构思的某些实施方式的半导体器件可以被应用于其他的集成电路器件（未示出）。
虽然已经参照本发明构思的示例性实施方式具体示出和描述了本发明构思，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的许多变化而不背离如权利要求书限定的本发明构思的精神和范围。因此，意欲的是，本发明的各实施方式应在所有的方面被认为是说明性的而不是限制性的，参照权利要求书而不是以上描述来指示本发明构思的范围。
本申请要求于2013年1月24日在韩国知识产权局提交的韩国专利申请No.10-2013-0008118的优先权，其内容通过引用整体结合于此。

Claims (30)

1.一种半导体器件，包括：
第一鳍，在衬底上；
第一栅电极，在衬底上，与所述第一鳍交叉；
第一抬高源/漏极，在所述第一鳍上且在所述第一栅电极的一侧；以及
第一金属合金层，在所述第一抬高源/漏极的上表面和侧壁上。
2.如权利要求1所述的半导体器件，其中所述第一抬高源/漏极包括第一部分和第二部分，所述第一部分比所述第二部分更靠近所述第一鳍，并且所述第一部分的宽度小于所述第二部分的宽度。
3.如权利要求2所述的半导体器件，其中所述第一金属合金层形成在所述第一抬高源/漏极的所述第一部分和所述第二部分两者上。
4.如权利要求1所述的半导体器件，其中所述第一金属合金层直接接触所述第一鳍以及所述半导体器件的接触。
5.如权利要求1所述的半导体器件，还包括第二鳍、与所述第二鳍交叉的第二栅电极、在所述第二鳍上且在所述第二栅电极的一侧的第二抬高源/漏极、以及在所述第二抬高源/漏极的上表面和侧壁上的第二金属合金层。
6.如权利要求5所述的半导体器件，其中所述第一抬高源/漏极和所述第二抬高源/漏极具有不同的导电类型，并且所述第一金属合金层和所述第二金属合金层包括相同的材料。
7.如权利要求6所述的半导体器件，其中所述第一金属合金层和所述第二金属合金层包括NiSi或TiSi。
8.如权利要求5所述的半导体器件，其中所述第一抬高源/漏极和所述第二抬高源/漏极具有不同的导电类型，并且所述第二金属合金层包括与所述第一金属合金层不同的材料。
9.如权利要求8所述的半导体器件，其中所述第一金属合金层包括Pt、Pd、NiB和NiPt中的至少一种，所述第二金属合金层包括Co、Cr、W、Mo、Ta、Er和NiP中的至少一种。
10.如权利要求5所述的半导体器件，还包括层间绝缘膜和侧壁绝缘膜，该层间绝缘膜覆盖所述第一抬高源/漏极、所述第一金属合金层、所述第二抬高源/漏极和所述第二金属合金层，该侧壁绝缘膜在所述第二金属合金层与所述层间绝缘膜之间并沿所述第二金属合金层的侧壁共形地形成。
11.如权利要求1所述的半导体器件，其中所述第一抬高源/漏极具有菱形形状、圆形形状和矩形形状中的至少一种。
12.如权利要求1所述的半导体器件，其中所述第一金属合金层包括硅化物。
13.一种半导体器件，包括：
第一鳍，在衬底上；
第一栅电极，在所述衬底上，与所述第一鳍交叉；
第一抬高源/漏极，在所述第一鳍上且在所述第一栅电极的一侧；
接触，在所述第一抬高源/漏极上而与所述第一鳍相对；以及
第一金属合金层，沿着所述第一抬高源/漏极的周边，以与所述第一鳍和所述接触直接接触。
14.如权利要求13所述的半导体器件，其中所述第一抬高源/漏极包括第一部分和第二部分，其中所述第一部分比所述第二部分更靠近所述第一鳍，其中所述第一部分的宽度小于所述第二部分的宽度，并且其中所述第一金属合金层在所述第一抬高源/漏极的所述第一部分和所述第二部分上。
15.如权利要求13所述的半导体器件，其中所述第一抬高源/漏极具有菱形形状、圆形形状和矩形形状中的至少一种。
16.一种半导体器件，包括：
多个第一鳍，在衬底上；
第一栅电极，形成在所述衬底上以与所述多个第一鳍交叉；
多个第一抬高源/漏极，分别形成在所述多个第一鳍上且在所述第一栅电极的两侧；
多个第一金属合金层，分别形成在所述多个第一抬高源/漏极的上表面和侧壁上；
接触孔，同时暴露所述多个第一金属合金层的部分；以及
接触，填充所述接触孔。
17.如权利要求16所述的半导体器件，其中所述多个第一金属合金层彼此接触。
18.如权利要求17所述的半导体器件，其中空气间隙设置在彼此接触的所述多个第一金属合金层之间。
19.如权利要求16所述的半导体器件，其中所述多个第一抬高源/漏极的每个包括第一部分和第二部分，所述第一部分比所述第二部分更靠近所述第一鳍，所述第一部分的宽度小于所述第二部分的宽度，每个所述第一金属合金层形成在每个所述第一抬高源/漏极的所述第一部分和所述第二部分上。
20.一种半导体器件，包括：
衬底，包括第一区域和第二区域；
在所述第一区域中的第一鳍型晶体管，包括第一鳍、与所述第一鳍交叉的第一栅电极、在所述第一鳍上且在所述第一栅电极的两侧的第一抬高源/漏极、以及在所述第一抬高源/漏极的上表面和侧壁上的第一金属合金层；以及
在所述第二区域中的第二鳍型晶体管，包括第二鳍、与所述第二鳍交叉的第二栅电极、在所述第二鳍上且在所述第二栅电极的两侧的第二抬高源/漏极、以及在所述第二抬高源/漏极的上表面上而不形成在所述第二抬高源/漏极的侧壁上的第二金属合金层。
21.如权利要求20所述的半导体器件，其中所述第二区域是静电放电（ESD）电路区域。
22.一种半导体器件，包括：
鳍，在衬底上；
栅电极，在所述衬底上且在所述鳍上；
抬高源/漏极，在所述鳍上且在所述栅电极的一侧；
接触，在所述抬高源/漏极上而与所述鳍相对；以及
金属合金层，在所述抬高源/漏极的外表面上，提供所述鳍和所述接触之间的主要电路径。
23.如权利要求22所述的半导体器件，其中所述金属合金层直接接触所述鳍和所述接触两者。
24.如权利要求22所述的半导体器件，其中所述抬高源/漏极具有菱形形状、圆形形状、矩形形状或具有至少五个边的形状。
25.如权利要求22所述的半导体器件，其中所述鳍包括第一鳍，所述抬高源/漏极包括第一抬高源/漏极，所述金属合金层包括第一金属合金层，所述半导体器件还包括：
第二鳍，在所述衬底上，布置为使得所述栅电极与所述第二鳍交叉；
第二抬高源/漏极，在所述第二鳍上且在所述栅电极的所述侧；以及
第二金属合金层，在所述第二抬高源/漏极的外表面上，
其中所述接触也在所述第二抬高源/漏极上而与所述第二鳍相对，所述第二金属合金层提供所述第二鳍与所述接触之间的主要电路径。
26.如权利要求25所述的半导体器件，其中所述第一金属合金层直接接触所述第二金属合金层。
27.如权利要求25所述的半导体器件，其中间隙提供在所述第一金属合金层与所述第二金属合金层之间。
28.如权利要求25所述的半导体器件，其中所述第一金属合金层直接接触所述第一鳍和所述接触，所述第二金属合金层直接接触所述第二鳍和所述接触。
29.如权利要求22所述的半导体器件，其中所述抬高源/漏极具有相对于由所述衬底的底表面定义的平面倾斜的侧壁。
30.如权利要求22所述的半导体器件，其中所述金属合金层包括硅化物层。
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